KR19980055959A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 희생 산화막의 습식 식각시 층간 절연막이 함께 식각되는 문제점을 해결하기 위하여 기존의 콘택 홀에 매립되는 폴리실리콘막을 식각한 후 희생막을 습식 식각해 내는 공정 대신 콘택 홀에 매립되는 폴리실리콘막을 식각한 후 감광막을 얇은 두께로 전면 도포하여 전면 건식 식각 또는 건/습식 식각을 실시하여 기존의 공정 변수를 변화시키지 않고 원하는 구조의 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자가 고집적화 될수록 캐패시터(capacitor) 용량의 확보는 가장 중요한 문제의 하나로 대두되고 있다. 단위 면적당 캐패시터의 용량을 증대시키기 위해서는 캐패시터 재료(meterial)의 대체나 캐패시터의 높이의 증가와 같은 두가지 방법을 고려할 수 있는데, 전자의 경우 충분한 평가가 이루어지지 않았고, 캐패시터 높이를 증가시키기에는 여러 가지 공정 변수의 제어가 동시에 이루어져야 하는 복잡함이 있다. 일반적인 실린더(cylinder)형 캐패시터 제조 방법을 예로 들면, 하부 폴리실리콘막 위에 희생 산화막을 증착한 후 희생 산화막과 폴리실리콘막을 함께 건식 식각한다. 그리고 폴리실리콘막을 다시 도포하여 전면 건식 식각하고 다시 희생 산화막을 습식 식각하여 또 다른 폴리실리콘막을 증착하는 공정을 이용하고 있다. 희생 산화막으로는 AP-CVD법에 의한 O3-PSG막이 보편적으로 쓰이고 있다.
캐패시터 용량을 확보하기 위하여 캐패시터의 높이가 증가될수록 가장 큰 문제로 대두되고 있는 사항은 희생 산화막의 습식 식각 선택비를 충분히 확보하는 문제이다. 층간 절연막의 두께가 얇거나 희생 산화막과의 선택 식각비가 작게 되면 층간 절연막의 과도 식각으로 인하여 층간 절연막 중 BPSG 막이 드러나 폴리실리콘막 증착 후 후속 열공정에 의해 BPSG 막의 불순물이 폴리실리콘막으로 열확산되어 특성을 저하시키거나 습식 식각이 심한 경우 비트 라인(bit line)의 역할을 하는 폴리실리콘막이 노출되어 유전체 위에 증착되는 폴리실리콘막과이 브리지를 유발할 수도 있다. 따라서, 희생 산화막의 선택에 있어서 매우 제한적일 수밖에 없는데 현재 희생 산화막으로 가장 널리 쓰이는 O3-PSG막의 경우 인(P)의 농도를 증가시켜 도우프되지 않은 산화막(undoped oxide)과의 선택 식각비를 충분히 높일 수 있으나, 인(P)의 농도가 증가될수록 증착에서 마스킹 작업까지의 막 안정성이 저하되고 또한 두께 균일도를 제어하기가 어려워지는 단점으로 인해 이미 공정 한계에 다다르고 있다.
따라서, 본 발명은 희생 산화막의 습식 식각시 층간 절연막이 함께 식각되는 문제점을 해결하기 위하여 기존의 콘택 홀에 매립되는 폴리실리콘막을 식각한 후 희생막을 습식 식각해 내는 공정 대신 콘택 홀에 매립되는 폴리실리콘막을 식각한 후 감광막을 얇은 두께로 전면 도포하여 전면 도포하여 전면 건식 식각 또는 건/습식 식각을 실시하여 기존의 공정 변수를 변화시키지 않고 원하는 구조의 캐패시터를 제조하는 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시예는 실리콘 기판 상부에 제 1 BPSG 막, 제 1 층간 절연막, 제 1 폴리실리콘막, 제 2 층간 절연막, 제 2 BPSG 막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와, 상기 제 3 층간 절연막 상부에 콘택 홀 마스크를 형성하고 실리콘 기판 상부가 노출될 때까지 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막 및 희생 산화막을 순차적으로 형성하는 단계와, 상기 희생 산화막 및 제 2 폴리실리콘막의 선택된 영역을 식각하여 제 3 층간 절연막을 노출시키는 단계와, 전체 구조 상부에 제 3 폴리실리콘막을 형성하고 전면 식각하여 제 2 폴리실리콘막 및 희생 산화막의 측벽에 스페이서 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 감광막을 도포하는 단계와, 상기 감광막이 도포된 상태에서 전면 식각을 실시하여 제 2 폴리실리콘막을 노출시키는 단계와, 상기 전면 식각 공정에서 잔류된 감광막을 제거한 후 유전층을 형성하고 제 4 폴리실리콘막을 형성하는 단계로 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 2 실시예는 실리콘 기판 상부에 제 1 BPSG 막, 제 1 층간 절연막, 제 1 폴리실리콘막, 제 2 층간 절연막, 제 2 BPSG 막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와, 상기 제 3 층간 절연막 상부에 콘택 홀 마스크를 형성하고 실리콘 기판 상부가 노출될 때까지 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막 및 희생 산화막을 순차적으로 형성하는 단계와, 상기 희생 산화막 및 제 2 폴리실리콘막의 선택된 영역을 식각하여 제 3 층간 절연막을 노출시키는 단계와, 전체 구조 상부에 제 3 폴리실리콘막을 형성하고 전면 식각하여 제 2 폴리실리콘막 및 희생 산화막의 측벽에 스페이서 폴리실리콘막을 형성하는 단계와, 상기 제 3 폴리실리콘막을 전면 건식 식각한 후 감광막을 도포하는 단계와, 상기 희생 산화막 상부의 감광막이 제거될 때까지 전면 건식 식각한 후 습식 식각으로 희생 산화막을 제거하는 단계와, 상기 캐패시터 사이에 잔류하는 감광막을 제거한 후 유전충을 형성하고 제 4 폴리실리콘막을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1a 내지 도 1c 는 종래의 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2a 내지 도 2c 는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3a 내지 도 3c 는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4a 내지 도 4c 는 본 발명의 제 3 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
101, 201, 301, 401 : 실리콘 기판
102, 202, 302, 402 : 제 1 BPSG 막
103, 203, 303, 403 : 제 1 층간 절연막
104, 204, 304, 404 : 제 1 폴리실리콘막
105, 205, 305, 405 : 제 2 층간 절연막
106, 206, 306, 406 : 제 2 BPSG 막
107, 207, 307, 407 : 제 3 층간 절연막
108, 208, 308, 408 : 제 2 폴리실리콘막
109, 209, 309, 409 : 희생 산화막
110, 210, 310, 410 ; 제 3 폴리실리콘막
111, 211, 311, 411 : 유전층
112, 212, 312, 412 : 제 4 폴리실리콘막
213, 313, 413 : 감광막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 종래의 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 도 1a 에 도시된 바와 같이 실리콘 기판(101) 상부에 제 1 BPSG 막(102), 제 1 층간 절연막(103), 제 1 폴리실리콘막(104), 제 2 층간 절연막(105), 제 2 BPSG 막(106) 및 제 3 층간 절연막(107)을 순차적으로 형성한다. 여기서 제 1, 제 2 및 제 3 층간 절연막은 도우프되지 않은 산화막(undoped oxide)으로 형성된다. 선택된 영역을 실리콘 기판(101) 상부가 노출될 때까지 식각하여 콘택 홀을 형성한다. 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막(108)을 형성하고, 제 2 폴리실리콘막(108) 상부에 희생 산화막(109)을 형성한다. 희생 산화막(109) 및 제 2 폴리실리콘막(108)의 선택된 영역을 식각하여 제 3 층간 절연막(107)을 노출시킨다. 전체 구조 상부에 제 3 폴리실리콘막(110)을 형성하고 전면 식각하여 스페이서 폴리실리콘막을 제 2 폴리실리콘막(108) 및 희생 산화막(109)의 측벽에 형성한다. 이때 제 3 폴리실리콘막(110)은 원통 모양의 실린더형 캐패시터의 벽을 형성한다.
도 1b 는 희생 산화막(109)을 습식 식각으로 제거한 후 유전층(111) 및 제 4 폴리실리콘막(112)을 형성한 단면도이다. 희생 산화막(109)의 제거 방법으로는 습식 식각 공정이 널리 사용되고 있는데 도시된 바와 같이 노출된 제 3 층간 절연막(107)이 희생 산화막(109)의 습식 식각시 함께 식각되어 유전층(111)이 및 제 4 폴리실리콘막(111)이 식각된 제 3 층간 절연막(107)을 지나 제 2 BPSG 막(106)에 접촉되게 된다.
도 1c 는 캐패시터의 용량을 높이기 위해 희생 산화막(109)의 두께를 증가시켜 도 1a 및 도 1b 에 도시되어 설명한 방법으로 캐패시터를 형성한 단면도이다. 희생 산화막(109)의 두께가 증가되어 제 2 BPSG 막(106) 위의 제 3 층간 절연막(107)의 식각도 심해지므로 도시된 바와 같이 제 2 BPSG 막(106)이 노출되거나 제 2 BPSG 막(106)의 두께가 얇은 경우 제 1 폴리실리콘막(104)까지 노출되게 되어 캐패시터와 제 1 폴리실리콘막(104)간의 브리지(bridge)를 유발할 수도 있다. 따라서, 이 경우 제 3 층간 절연막(107)의 두께를 충분히 증가시키거나 희생 산화막(109)과 폴리실리콘막간의 식각 선택비를 증가시켜야만 한다. 희생 산화막으로 널리 쓰이는 O3-PSG 막의 경우 막내부의 인(P)의 농도를 증가시켜 다른 층간 절연막(도우프되지 않은 산화막)과의 선택 식각비를 높여 왔다. 그러나 현재의 캐패시터 형성 공정에서는 막 안정성의 확보가 힘들 정도로 농도 증가는 한계에 다다르고 있다. 또한 고집적화에 따른 캐패시터의 용량 확보를 위해 캐패시터의 높이가 점점 증가하게 되면서 위의 문제가 발생할 가능성이 점점 증대되고 있는 상황이다.
도 2a 내지 도 2c 는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2a 는 캐패시터의 용량을 증가시키기 위해 도 1a 에서 도시된 구조와 동일하나 희생 산화막(209)을 두껍게 형성하고 전체 구조 상부에 감광막(113)을 도포한 단면도이다. 감광막(213)의 종류와 두께에 상관없이 캐패시터 사이를 완전히 매립하지 않아도 좋으나 희생 산화막(209)의 빠른 식각 속도를 확보하기 위해서는 얇은 두께로 형성할수록 유리하다.
도 2b 는 감광막(213)이 도포된 상태에서 전면 식각을 실시하여 제 2 폴리실리콘막(208)을 노출시킨 단면도이다. 희생 산화막(209)은 완전히 제거되었으나 희생 산화막의 두께 만큼만 감광막(213)이 식각되어 제 3 층간 절연막(207) 상부에 감광막(213)이 잔류하게 된다. 폴리실리콘막과 희생 산화막과의 건식 식각 선택비가 1 : 5 이상이 되는 막을 사용하면 제 3 폴리실리콘막(210)의 높이의 감소나 실린더 구조의 큰 변화없이 희생 산화막(209)만 제거되게 된다. 이 공정의 경우 습식 식각비가 큰 막만 희생막으로 쓸 수 있다는 제약에서 벗어날 수 있으며 캐패시터 사이에 드러난 제 3 층간 절연막(207)은 전면 식각시 감광막(213)에 의해 보호 받으므로 손실없이 그대로 남게 된다.
도 2c 는 후속 공정에서 감광막(213)을 제거한 후 유전층(211)을 형성하고 제 4 폴리실리콘막(212)을 형성한 단면도로서, 안정된 구조의 캐패시터 제조 공정이 완료되게 된다.
도 3a 내지 도 3c 는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3a 는 캐패시터의 용량을 증가시키기 위해 도 1a 에 도시된 구조와 동일하게 형성하나 희생 산화막(309)을 두껍게 형성한 후 제 3 폴리실리콘막(310)을 전면 건식 식각한 후 감광막(313)을 도포한 단면도이다. 여기서 희생 산화막(309)으로 폴리실리콘막과의 습식 식각비가 큰 막을 사용하는데 이는 전면 건식 식각법과 습식 식각법의 응용에 유리하기 때문이다.
도 3b 는 희생 산화막(309) 상부의 감광막(313)이 제거될 때까지 전면 건식 식각한 후 습식 식각으로 희생 산화막(309)을 제거한 단면도이다. 이 경우 건식 식각에 의한 제 2 폴리실리콘막(308)의 손실을 최소화할 수 있기 때문에 폴리실리콘막과의 건식 식각 선택비가 작은 막도 습식 식각 선택비 1 : 5 이상으로 클 경우 큰 무리 없이 희생 산화막으로 사용할 수 있는 장점이 있다. 그리고, 폴리실리콘막과의 건식 식각 선택비와 습식 식각 선택비가 모두 큰 막을 희생 산화막으로 사용한다면 건식 식각되는 깊이를 크게 우려하지 않아도 된다.
도 3c 는 감광막(313)을 제거한 후 유전층(311)을 형성하고 제 4 폴리실리콘막(312)를 형성한 단면도로서, 안정된 구조의 캐패시터 제조 공정이 완료된다.
도 4a 내지 도 4c 는 본 발명의 제 3 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4a 는 동굴형 구조를 가진 캐비티(cavity)형 캐패시터의 제조 공정중 제 2 폴리실리콘막(408)을 마스크 작업하고 건식 식각으로 제어한 후 감광막(413)을 도포한 단면도이다. 본 발명의 제 1 및 제 2 실시예에서 예시한 바와 달리 전면 건식 식각이 아니므로 희생 산화막(409)이 제 2 폴리실리콘막(408)에 의해 둘러싸여 있다. 하지만 아치형으로 둘러싸고 있으므로 도면의 앞뒤 방향으로 희생 산화막(409)이 노출된 상태이다.
도 4b 는 전면 건식 식각으로 감광막(413)의 일부분을 제거하고 습식 식각을 실시하여 희생 산화막(409)을 제거한 단면도이다. 제 3 층간 절연막(407)은 노출되지 않고 제 2 폴리실리콘막(408)에 의해 둘러싸인 희생 산화막(409)이 드러날 정도로 감광막(413)을 전면 식각한 후 습식 식각을 실시하여 희생 산화막(409)을 제거한다. 습식 식각시 식각 용액은 도면의 앞뒤방향으로 희생 산화막(409)을 식각하게 된다.
도 4c 는 잔류된 감광막(413)을 제거한 후 유전층(411)을 형성하고 제 4 폴리실리콘막(412)를 증착한 단면도로서, 안정된 구조의 캐패시터 제조 공정이 완료된다.
상술한 바와 같이 본 발명에 의하면 다양한 식각 방법을 응용할 수 있으므로 희생막 선택시 용이하고, 기존 공정에 큰 변화없이 캐패시터의 용량을 확보할 수 있으며 안정된 구조의 캐패시터 제조 공정을 수립할 수 있다.
Claims (4)
- 실리콘 기판 상부에 제 1 BPSG 막, 제 1 층간 절연막, 제 1 폴리실리콘막, 제 2 층간 절연막, 제 2 BPSG 막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와,상기 제 3 층간 절연막 상부에 콘택 홀 마스크를 형성하고 실리콘 기판 상부가 노출될 때까지 식각하여 콘택 홀을 형성하는 단계와,상기 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막 및 희생 산화막을 순차적으로 형성하는 단계와,상기 희생 산화막 및 제 2 폴리실리콘막의 선택된 영역을 식각하여 제 3 층간 절연막을 노출시키는 단계와,전체 구조 상부에 제 3 폴리실리콘막을 형성하고 전면 식각하여 제 2 폴리실리콘막 및 희생 산화막의 측벽에 스페이서 폴리실리콘막을 형성하는 단계와,전체 구조 상부에 감광막을 도포하는 단계와,상기 감광막이 도포된 상태에서 전면 식각을 실시하여 제 2 폴리실리콘막을 노출시키는 단계와,상기 전면 식각 공정에서 잔류된 감광막을 제거한 후 유전층을 형성하고 제 4 폴리실리콘막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 희생 산화막은 폴리실리콘막과 희생 산화막과의 건식 식각 선택비가 1 : 5 이상이 되는 막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 실리콘 기판 상부에 제 1 BPSG 막, 제 1 층간 절연막, 제 1 폴리실리콘막, 제 2 층간 절연막, 제 2 BPSG 막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와,상기 제 3 층간 절연막 상부에 콘택 홀 마스크를 형성하고 실리콘 기판 상부가 노출될 때까지 식각하여 콘택 홀을 형성하는 단계와,상기 콘택 홀을 포함한 전체 구조 상부에 제 2 폴리실리콘막 및 희생 산화막을 순차적으로 형성하는 단계와,상기 희생 산화막 및 제 2 폴리실리콘막의 선택된 영역을 식각하여 제 3 층간 절연막을 노출시키는 단계와,전체 구조 상부에 제 3 폴리실리콘막을 형성하고 전면 식각하여 제 2 폴리실리콘막 및 희생 산화막의 측벽에 스페이서 폴리실리콘막을 형성하는 단계와,상기 제 3 폴리실리콘막을 전면 건식 식각한 후 감광막을 도포하는 단계와,상기 희생 산화막 상부의 감광막이 제거될 때까지 전면 건식 식각한 후 습식 식각으로 희생 산화막을 제거하는 단계와,상기 캐패시터 사이에 잔류하는 감광막을 제거한 후 유전층을 형성하고 제 4 폴리실리콘막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서, 상기 희생 산화막은 폴리실리콘막과 희생 산화막과의 습식 식각 선택비 1 : 5 이상인 막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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|---|---|---|---|
| KR1019960075196A KR19980055959A (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 캐패시터 제조 방법 |
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| KR19980055959A true KR19980055959A (ko) | 1998-09-25 |
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| KR1019960075196A KR19980055959A (ko) | 1996-12-28 | 1996-12-28 | 반도체 소자의 캐패시터 제조 방법 |
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|---|---|
| KR (1) | KR19980055959A (ko) |
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1996
- 1996-12-28 KR KR1019960075196A patent/KR19980055959A/ko not_active Application Discontinuation
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