JPH09219498A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09219498A JPH09219498A JP8025618A JP2561896A JPH09219498A JP H09219498 A JPH09219498 A JP H09219498A JP 8025618 A JP8025618 A JP 8025618A JP 2561896 A JP2561896 A JP 2561896A JP H09219498 A JPH09219498 A JP H09219498A
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Abstract
(57)【要約】
【課題】 ストレージノード上の保護膜を除去する際に
キャパシタの電気特性劣化の原因となる窪みの発生を防
止する半導体装置の製造方法を提供する。 【解決手段】 ストレージノード４０下の層間膜３６の
最上層にシリコン酸化膜を用いるとともに、サイドウォ
ール形成のためのエッチング処理前にストレージノード
４０上面に形成する保護膜４２として膜厚３０〜１００
ｎｍ程度のシリコン窒化膜を用い、ストレージノード４
０の側面にサイドウォール４１を形成した後、リン酸を
用いた等方性エッチングを行うことにより、シリコン窒
化膜からなる保護膜４２の除去を行う。
キャパシタの電気特性劣化の原因となる窪みの発生を防
止する半導体装置の製造方法を提供する。 【解決手段】 ストレージノード４０下の層間膜３６の
最上層にシリコン酸化膜を用いるとともに、サイドウォ
ール形成のためのエッチング処理前にストレージノード
４０上面に形成する保護膜４２として膜厚３０〜１００
ｎｍ程度のシリコン窒化膜を用い、ストレージノード４
０の側面にサイドウォール４１を形成した後、リン酸を
用いた等方性エッチングを行うことにより、シリコン窒
化膜からなる保護膜４２の除去を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に酸化タンタル（Ｔａ2Ｏ5）膜等の金属
酸化物からなる容量膜を有するスタック型キャパシタの
形成方法に関するものである。
方法に関し、特に酸化タンタル（Ｔａ2Ｏ5）膜等の金属
酸化物からなる容量膜を有するスタック型キャパシタの
形成方法に関するものである。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭと記す）のメモリセルに用いられ
るスタック型キャパシタの容量を増加させる目的で、キ
ャパシタの下部電極であるストレージノードの側壁に多
結晶シリコンからなるサイドウォールを形成して表面積
を稼ぐ方法がある。ここで、特開平３−１６５５５２号
公報を引用してサイドウォール付スタック型ストレージ
ノードの製造方法を簡単に説明する。
モリ（以下、ＤＲＡＭと記す）のメモリセルに用いられ
るスタック型キャパシタの容量を増加させる目的で、キ
ャパシタの下部電極であるストレージノードの側壁に多
結晶シリコンからなるサイドウォールを形成して表面積
を稼ぐ方法がある。ここで、特開平３−１６５５５２号
公報を引用してサイドウォール付スタック型ストレージ
ノードの製造方法を簡単に説明する。
【０００３】まず、図１５（ａ）に示すように、シリコ
ン基板１上に素子領域を分離するフィールド絶縁膜２を
形成し、素子領域にゲート絶縁膜３、ゲート電極４、お
よびｎ型拡散層５を設けた後、シリコン酸化膜６／シリ
コン窒化膜７／シリコン酸化膜８の３層からなる層間絶
縁膜９を形成する。次に、図１５（ｂ）に示すように、
層間絶縁膜９にコンタクトホール１０を開口した後、ス
トレージノードとなる多結晶シリコン１１と、後にスト
レージノードを保護するエッチングストッパーとして機
能するシリコン酸化膜１２の形成を行う。
ン基板１上に素子領域を分離するフィールド絶縁膜２を
形成し、素子領域にゲート絶縁膜３、ゲート電極４、お
よびｎ型拡散層５を設けた後、シリコン酸化膜６／シリ
コン窒化膜７／シリコン酸化膜８の３層からなる層間絶
縁膜９を形成する。次に、図１５（ｂ）に示すように、
層間絶縁膜９にコンタクトホール１０を開口した後、ス
トレージノードとなる多結晶シリコン１１と、後にスト
レージノードを保護するエッチングストッパーとして機
能するシリコン酸化膜１２の形成を行う。
【０００４】ついで、図１５（ｃ）に示すように、多結
晶シリコン１１とシリコン酸化膜１２を選択的にエッチ
ングしてストレージノード１３を形成する。そして、図
１５（ｄ）に示すように、サイドウォールとなる多結晶
シリコン１４を形成した後、これを反応性イオンエッチ
ング（以下、ＲＩＥと記す）によりエッチングし、図１
５（ｅ）に示すように、ストレージノード１３の側面に
のみ多結晶シリコン１４が残存するようにする。このＲ
ＩＥによるエッチングの際にシリコン酸化膜１２がエッ
チングストッパーとして働き、ストレージノード１３が
エッチングされないように保護する。最後に、図１５
（ｆ）に示すように、ストレージノード１３上のシリコ
ン酸化膜１２を除去する。
晶シリコン１１とシリコン酸化膜１２を選択的にエッチ
ングしてストレージノード１３を形成する。そして、図
１５（ｄ）に示すように、サイドウォールとなる多結晶
シリコン１４を形成した後、これを反応性イオンエッチ
ング（以下、ＲＩＥと記す）によりエッチングし、図１
５（ｅ）に示すように、ストレージノード１３の側面に
のみ多結晶シリコン１４が残存するようにする。このＲ
ＩＥによるエッチングの際にシリコン酸化膜１２がエッ
チングストッパーとして働き、ストレージノード１３が
エッチングされないように保護する。最後に、図１５
（ｆ）に示すように、ストレージノード１３上のシリコ
ン酸化膜１２を除去する。
【０００５】ところが、この方法を用いた場合、以下の
点が問題となる。すなわち、図１５（ｆ）に示すよう
に、ストレージノード１３上のシリコン酸化膜１２を除
去する際に、ストレージノード１３下部の層間絶縁膜９
最上層のシリコン酸化膜６が浸食を受け、ストレージノ
ード１３下に窪み１５が生じることである。そして、こ
うして形成されたストレージノードを用いて酸化タンタ
ル膜キャパシタを形成した場合、スタック型キャパシタ
下に存在する窪みによってキャパシタの特性が大きく劣
化する。その理由を次に説明する。
点が問題となる。すなわち、図１５（ｆ）に示すよう
に、ストレージノード１３上のシリコン酸化膜１２を除
去する際に、ストレージノード１３下部の層間絶縁膜９
最上層のシリコン酸化膜６が浸食を受け、ストレージノ
ード１３下に窪み１５が生じることである。そして、こ
うして形成されたストレージノードを用いて酸化タンタ
ル膜キャパシタを形成した場合、スタック型キャパシタ
下に存在する窪みによってキャパシタの特性が大きく劣
化する。その理由を次に説明する。
【０００６】酸化タンタル膜キャパシタは、下部電極で
あるリンドープの多結晶シリコンと上部プレート電極で
ある高融点金属が酸化タンタル膜を挟むような構造を持
っている。また、上部プレート電極には、リーク電流特
性が最も良好であるという理由から窒化チタン膜を用い
る場合が多い。そこで、窒化チタン膜の成膜方法にはス
パッタ法やＣＶＤ法等があるが、ＣＶＤ法による成膜は
ステップカバレッジ性が良好である一方、成膜技術自体
がまだ開発途上であり、原料ガス等が酸化タンタル膜に
与える影響も大きく、膜質も不安定である。他方、スパ
ッタ法は成膜が容易で膜質も安定しているため、スパッ
タ窒化チタンを用いるメリットは非常に大きい。
あるリンドープの多結晶シリコンと上部プレート電極で
ある高融点金属が酸化タンタル膜を挟むような構造を持
っている。また、上部プレート電極には、リーク電流特
性が最も良好であるという理由から窒化チタン膜を用い
る場合が多い。そこで、窒化チタン膜の成膜方法にはス
パッタ法やＣＶＤ法等があるが、ＣＶＤ法による成膜は
ステップカバレッジ性が良好である一方、成膜技術自体
がまだ開発途上であり、原料ガス等が酸化タンタル膜に
与える影響も大きく、膜質も不安定である。他方、スパ
ッタ法は成膜が容易で膜質も安定しているため、スパッ
タ窒化チタンを用いるメリットは非常に大きい。
【０００７】ところが、スパッタ法の唯一の欠点は、ス
テップカバレッジ（段差被覆性）が悪いことである。例
えば、サイドウォール付スタック型ストレージノードを
下部電極として酸化タンタル膜キャパシタを構成する場
合、上述したように、ストレージノード下に窪みが存在
すると、窪みの内部にスパッタ法による窒化チタン膜を
形成することは非常に困難である。そこで、窒化チタン
膜が形成されずに酸化タンタル膜がむき出しのまま存在
すれば、酸化タンタル膜が窒化チタン膜上層のタングス
テンシリサイド膜やキャパシタ上層の層間膜と接触する
ことで、リーク電流の増加や蓄積電荷容量の減少といっ
た問題が生じることになる。したがって、ストレージノ
ード下の窪みの発生はできる限り防止する必要がある。
テップカバレッジ（段差被覆性）が悪いことである。例
えば、サイドウォール付スタック型ストレージノードを
下部電極として酸化タンタル膜キャパシタを構成する場
合、上述したように、ストレージノード下に窪みが存在
すると、窪みの内部にスパッタ法による窒化チタン膜を
形成することは非常に困難である。そこで、窒化チタン
膜が形成されずに酸化タンタル膜がむき出しのまま存在
すれば、酸化タンタル膜が窒化チタン膜上層のタングス
テンシリサイド膜やキャパシタ上層の層間膜と接触する
ことで、リーク電流の増加や蓄積電荷容量の減少といっ
た問題が生じることになる。したがって、ストレージノ
ード下の窪みの発生はできる限り防止する必要がある。
【０００８】そこで、提案されたのが、ストレージノー
ド下の層間膜の最上層にシリコン窒化膜を用い、ストレ
ージノード上の保護膜にシリコン酸化膜を用いる方法で
ある。図１６を用いてその形成方法を説明する。
ド下の層間膜の最上層にシリコン窒化膜を用い、ストレ
ージノード上の保護膜にシリコン酸化膜を用いる方法で
ある。図１６を用いてその形成方法を説明する。
【０００９】まず、図１６（ａ）に示すように、シリコ
ン基板１７上に素子分離用のフィールド絶縁膜１８を形
成し、素子領域上にゲート絶縁膜１９、ゲート電極２
０、およびｎ型拡散層２１を設けた後、その上部にシリ
コン窒化膜２２／シリコン酸化膜２３の２層からなる層
間絶縁膜２４を形成する。次に、図１６（ｂ）に示すよ
うに、層間絶縁膜２４にコンタクトホール２５を開口し
た後、ストレージノードとなる多結晶シリコン２６と、
多結晶シリコンサイドウォール形成時の保護膜となるシ
リコン酸化膜２７の形成を行う。
ン基板１７上に素子分離用のフィールド絶縁膜１８を形
成し、素子領域上にゲート絶縁膜１９、ゲート電極２
０、およびｎ型拡散層２１を設けた後、その上部にシリ
コン窒化膜２２／シリコン酸化膜２３の２層からなる層
間絶縁膜２４を形成する。次に、図１６（ｂ）に示すよ
うに、層間絶縁膜２４にコンタクトホール２５を開口し
た後、ストレージノードとなる多結晶シリコン２６と、
多結晶シリコンサイドウォール形成時の保護膜となるシ
リコン酸化膜２７の形成を行う。
【００１０】ついで、図１６（ｃ）に示すように、多結
晶シリコン２６とシリコン酸化膜２７を選択的にドライ
エッチングしてストレージノード２８を形成する。そし
て、図１６（ｄ）に示すように、サイドウォールとなる
多結晶シリコン２９を成膜した後、全面にドライエッチ
ングによる異方性エッチングを施す。すると、図１６
（ｅ）に示すように、ストレージノード２８の側面にの
み多結晶シリコン２９が残存して、これがサイドウォー
ルとなる。
晶シリコン２６とシリコン酸化膜２７を選択的にドライ
エッチングしてストレージノード２８を形成する。そし
て、図１６（ｄ）に示すように、サイドウォールとなる
多結晶シリコン２９を成膜した後、全面にドライエッチ
ングによる異方性エッチングを施す。すると、図１６
（ｅ）に示すように、ストレージノード２８の側面にの
み多結晶シリコン２９が残存して、これがサイドウォー
ルとなる。
【００１１】最後に、図１６（ｆ）に示すように、保護
膜であるストレージノード２８上のシリコン酸化膜２７
を除去する。この際、フッ酸系の薬液を用いてシリコン
酸化膜２７の除去を行えば、シリコン窒化膜２２はフッ
酸系の薬液に対してほとんど浸食を受けないため、スト
レージノード２８下部に窪みは生じない。しかしなが
ら、この場合、半導体素子の上部にシリコン窒化膜２２
が残存することになり、"Extended Abstracts of the 1
994 International Conferenceon Solid StateDevice a
nd Materials,pp.904-906" に記載されているように、
素子分離特性の劣化や接合リークの増大という問題が生
じる。また、水素アロイ時に水素が下層まで到達しな
い、シリコン窒化膜の応力によって層間膜にクラックが
発生する、といった他の問題も発生する。
膜であるストレージノード２８上のシリコン酸化膜２７
を除去する。この際、フッ酸系の薬液を用いてシリコン
酸化膜２７の除去を行えば、シリコン窒化膜２２はフッ
酸系の薬液に対してほとんど浸食を受けないため、スト
レージノード２８下部に窪みは生じない。しかしなが
ら、この場合、半導体素子の上部にシリコン窒化膜２２
が残存することになり、"Extended Abstracts of the 1
994 International Conferenceon Solid StateDevice a
nd Materials,pp.904-906" に記載されているように、
素子分離特性の劣化や接合リークの増大という問題が生
じる。また、水素アロイ時に水素が下層まで到達しな
い、シリコン窒化膜の応力によって層間膜にクラックが
発生する、といった他の問題も発生する。
【００１２】
【発明が解決しようとする課題】従来の技術における第
１の問題点は、サイドウォール付スタック型ストレージ
ノードの形成において、ストレージノード上部の保護膜
であるシリコン酸化膜を除去する際に、ストレージノー
ド下部の層間膜最上層のシリコン酸化膜が浸食を受け、
ストレージノード下に窪みが生じることである。容量絶
縁膜として酸化タンタル膜を用いたスタック型キャパシ
タの場合、上部電極としてスパッタ法による窒化チタン
膜を用いると、スパッタ法による窒化チタン膜はステッ
プカバレッジが悪いため、スタック型キャパシタ下部に
存在する窪みの内部まで覆いきれない。そして、前述し
た通り、ストレージノード下部の窪みの存在により酸化
タンタル膜キャパシタの電気特性が劣化する。すなわ
ち、窪みが発生する理由は、ストレージノード下部の層
間膜最上層とストレージノード上の保護膜に同種のシリ
コン酸化膜を用いているからである。
１の問題点は、サイドウォール付スタック型ストレージ
ノードの形成において、ストレージノード上部の保護膜
であるシリコン酸化膜を除去する際に、ストレージノー
ド下部の層間膜最上層のシリコン酸化膜が浸食を受け、
ストレージノード下に窪みが生じることである。容量絶
縁膜として酸化タンタル膜を用いたスタック型キャパシ
タの場合、上部電極としてスパッタ法による窒化チタン
膜を用いると、スパッタ法による窒化チタン膜はステッ
プカバレッジが悪いため、スタック型キャパシタ下部に
存在する窪みの内部まで覆いきれない。そして、前述し
た通り、ストレージノード下部の窪みの存在により酸化
タンタル膜キャパシタの電気特性が劣化する。すなわ
ち、窪みが発生する理由は、ストレージノード下部の層
間膜最上層とストレージノード上の保護膜に同種のシリ
コン酸化膜を用いているからである。
【００１３】第２の問題点は、第１の問題点を解決する
ために、ストレージノード上部の保護膜としてシリコン
酸化膜を用い、ストレージノード下部の層間膜の最上層
にシリコン窒化膜を用いる場合に生じる。この場合、シ
リコン窒化膜が半導体素子の上部を覆うことが原因とな
って、素子分離特性の劣化や接合リークの増大という問
題が発生し、半導体装置の動作に悪影響を及ぼす。
ために、ストレージノード上部の保護膜としてシリコン
酸化膜を用い、ストレージノード下部の層間膜の最上層
にシリコン窒化膜を用いる場合に生じる。この場合、シ
リコン窒化膜が半導体素子の上部を覆うことが原因とな
って、素子分離特性の劣化や接合リークの増大という問
題が発生し、半導体装置の動作に悪影響を及ぼす。
【００１４】本発明は、上記の課題を解決するためにな
されたものであって、ストレージノード上の保護膜を除
去する際にスタック型キャパシタの電気特性劣化の原因
となる窪みの発生を防止する半導体装置の製造方法を提
供することを目的とする。
されたものであって、ストレージノード上の保護膜を除
去する際にスタック型キャパシタの電気特性劣化の原因
となる窪みの発生を防止する半導体装置の製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置の製造方法は、多結晶
シリコンからなるサイドウォールが側面に形成された下
部電極と、金属酸化物からなる容量膜を有するスタック
型キャパシタを含む半導体装置の製造方法において、下
部電極の下方に位置する層間膜の最上層にシリコン酸化
膜を用いるとともに、サイドウォール形成工程のエッチ
ング処理時に下部電極の上面を覆う保護膜としてシリコ
ン窒化膜を用いることを特徴とするものである。
めに、本発明の第１の半導体装置の製造方法は、多結晶
シリコンからなるサイドウォールが側面に形成された下
部電極と、金属酸化物からなる容量膜を有するスタック
型キャパシタを含む半導体装置の製造方法において、下
部電極の下方に位置する層間膜の最上層にシリコン酸化
膜を用いるとともに、サイドウォール形成工程のエッチ
ング処理時に下部電極の上面を覆う保護膜としてシリコ
ン窒化膜を用いることを特徴とするものである。
【００１６】その場合、前記層間膜の最上層に用いるシ
リコン酸化膜としてはリンやボロン等の不純物を含まな
いシリコン酸化膜を用いるのが好ましい。また、前記保
護膜として用いるシリコン窒化膜の膜厚を３０〜１００
ｎｍの範囲とすべきである。そして、下部電極の側面に
サイドウォールを形成した後、リン酸を用いた等方性エ
ッチングを行うことにより、シリコン窒化膜からなる保
護膜の除去を行うのがよい。
リコン酸化膜としてはリンやボロン等の不純物を含まな
いシリコン酸化膜を用いるのが好ましい。また、前記保
護膜として用いるシリコン窒化膜の膜厚を３０〜１００
ｎｍの範囲とすべきである。そして、下部電極の側面に
サイドウォールを形成した後、リン酸を用いた等方性エ
ッチングを行うことにより、シリコン窒化膜からなる保
護膜の除去を行うのがよい。
【００１７】また、第２の半導体装置の製造方法は、多
結晶シリコンからなるサイドウォールが側面に形成され
た下部電極と、金属酸化物からなる容量膜を有するスタ
ック型キャパシタを含む半導体装置の製造方法におい
て、下部電極の下方に位置する層間膜の最上層にシリコ
ン酸化膜を用い、サイドウォールの形成を行う前に、シ
リコン酸化膜の表面に窒素を含有するプラズマを用いた
処理を施すことを特徴とするものである。
結晶シリコンからなるサイドウォールが側面に形成され
た下部電極と、金属酸化物からなる容量膜を有するスタ
ック型キャパシタを含む半導体装置の製造方法におい
て、下部電極の下方に位置する層間膜の最上層にシリコ
ン酸化膜を用い、サイドウォールの形成を行う前に、シ
リコン酸化膜の表面に窒素を含有するプラズマを用いた
処理を施すことを特徴とするものである。
【００１８】その場合、前記サイドウォール形成工程の
エッチング処理時に下部電極の上面を覆う保護膜として
シリコン酸化膜を用いることができる。そして、下部電
極の側面にサイドウォールを形成した後、薬液を用いた
等方性エッチングを行うことによりシリコン酸化膜から
なる保護膜の除去を行えばよい。
エッチング処理時に下部電極の上面を覆う保護膜として
シリコン酸化膜を用いることができる。そして、下部電
極の側面にサイドウォールを形成した後、薬液を用いた
等方性エッチングを行うことによりシリコン酸化膜から
なる保護膜の除去を行えばよい。
【００１９】上記第１の製造方法では、層間膜の最上層
としてシリコン酸化膜を用い、下部電極の保護膜として
シリコン窒化膜を用いている。そこで、保護膜としての
シリコン窒化膜を例えばリン酸を用いて除去すれば、下
部電極下のシリコン酸化膜には窪みがほとんど生じな
い。具体的には、例えば、１６０℃に加熱したリン酸に
対するシリコン窒化膜／シリコン酸化膜のエッチング選
択比は１０〜２０程度であり、保護膜としてシリコン窒
化膜を５０ｎｍ厚に形成した場合、これを除去する際の
シリコン酸化膜のエッチング量はたかだか数ｎｍであ
る。したがって、厳密には、下部電極の下部に隙間のよ
うなわずかな窪みが生じる可能性はあるが、その後、容
量膜がその窪み全体を埋めてしまうため、上部電極は支
障なく形成される。
としてシリコン酸化膜を用い、下部電極の保護膜として
シリコン窒化膜を用いている。そこで、保護膜としての
シリコン窒化膜を例えばリン酸を用いて除去すれば、下
部電極下のシリコン酸化膜には窪みがほとんど生じな
い。具体的には、例えば、１６０℃に加熱したリン酸に
対するシリコン窒化膜／シリコン酸化膜のエッチング選
択比は１０〜２０程度であり、保護膜としてシリコン窒
化膜を５０ｎｍ厚に形成した場合、これを除去する際の
シリコン酸化膜のエッチング量はたかだか数ｎｍであ
る。したがって、厳密には、下部電極の下部に隙間のよ
うなわずかな窪みが生じる可能性はあるが、その後、容
量膜がその窪み全体を埋めてしまうため、上部電極は支
障なく形成される。
【００２０】そして、層間膜最上層のシリコン酸化膜と
して不純物を含まないシリコン酸化膜を用いると、リン
酸に対するエッチングレートがより小さくなり、シリコ
ン窒化膜とのエッチング選択比が大きくなる。（例え
ば、逆に不純物を含む酸化膜としてよく知られているＢ
ＰＳＧ膜を使用すると、エッチング選択比は半分程度に
低下してしまう。）
して不純物を含まないシリコン酸化膜を用いると、リン
酸に対するエッチングレートがより小さくなり、シリコ
ン窒化膜とのエッチング選択比が大きくなる。（例え
ば、逆に不純物を含む酸化膜としてよく知られているＢ
ＰＳＧ膜を使用すると、エッチング選択比は半分程度に
低下してしまう。）
【００２１】また、保護膜として用いるシリコン窒化膜
の膜厚を３０〜１００ｎｍの範囲とする理由は、下限の
３０ｎｍについては、ドライエッチングによりサイドウ
ォールを形成する際の保護膜として充分に機能するかど
うかという、マスク性の観点から決まる。上限の１００
ｎｍについては、第１の理由は、これ以上厚くなるとい
くらエッチング選択比が高いといっても層間膜最上層の
シリコン酸化膜の削れが無視できなくなるからであり、
第２の理由は、これ以上厚くなると、シリコン窒化膜の
応力が大きくなり、ウェハーの反りや層間膜のクラック
等の問題が発生するからである。
の膜厚を３０〜１００ｎｍの範囲とする理由は、下限の
３０ｎｍについては、ドライエッチングによりサイドウ
ォールを形成する際の保護膜として充分に機能するかど
うかという、マスク性の観点から決まる。上限の１００
ｎｍについては、第１の理由は、これ以上厚くなるとい
くらエッチング選択比が高いといっても層間膜最上層の
シリコン酸化膜の削れが無視できなくなるからであり、
第２の理由は、これ以上厚くなると、シリコン窒化膜の
応力が大きくなり、ウェハーの反りや層間膜のクラック
等の問題が発生するからである。
【００２２】一方、上記第２の製造方法では、層間膜の
最上層としてシリコン酸化膜を用い、サイドウォールを
形成する前に、シリコン酸化膜の表面に窒素を含有する
プラズマを用いた処理を施す。すると、層間膜最上層の
シリコン酸化膜表面は、薬液に対する腐食耐性が高ま
り、保護膜を除去する際、下部電極下の窪みの発生が極
力防止される。
最上層としてシリコン酸化膜を用い、サイドウォールを
形成する前に、シリコン酸化膜の表面に窒素を含有する
プラズマを用いた処理を施す。すると、層間膜最上層の
シリコン酸化膜表面は、薬液に対する腐食耐性が高ま
り、保護膜を除去する際、下部電極下の窪みの発生が極
力防止される。
【００２３】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図８を参照して説明する。図１は本実施の形態
の方法を用いて製造された半導体装置を示す図であり、
図２〜図６は本実施の形態の製造方法、特にスタック型
キャパシタの形成工程を示すプロセスフロー図である。
まず、半導体装置の構造について図１を用いて説明する
が、図１（ａ）はサイドウォール形成直後の状態、図１
（ｂ）はキャパシタ完成後の状態をそれぞれ示してい
る。
を図１〜図８を参照して説明する。図１は本実施の形態
の方法を用いて製造された半導体装置を示す図であり、
図２〜図６は本実施の形態の製造方法、特にスタック型
キャパシタの形成工程を示すプロセスフロー図である。
まず、半導体装置の構造について図１を用いて説明する
が、図１（ａ）はサイドウォール形成直後の状態、図１
（ｂ）はキャパシタ完成後の状態をそれぞれ示してい
る。
【００２４】図１（ａ）に示すように、シリコン基板３
１上に素子分離用のフィールド酸化膜３９を介してＭＯ
ＳＦＥＴ３２、３２が形成され、その上方はシリコン酸
化膜３３、ボロンフォスフォシリケートガラス（以下、
ＢＰＳＧと記す）膜３４、シリコン酸化膜３５からなる
層間膜３６で覆われている。層間膜３６には各ＭＯＳＦ
ＥＴ３２の不純物拡散層３７に通じるコンタクトホール
３８が形成され、このコンタクトホール３８を埋め込ん
で層間膜３６の上部に位置するように、多結晶シリコン
からなるストレージノード４０が形成されている。スト
レージノード４０の側面には多結晶シリコンからなるサ
イドウォール４１が形成されており、ストレージノード
４０上面にはサイドウォール４１形成時の保護膜４２と
して機能するシリコン窒化膜が形成されている。
１上に素子分離用のフィールド酸化膜３９を介してＭＯ
ＳＦＥＴ３２、３２が形成され、その上方はシリコン酸
化膜３３、ボロンフォスフォシリケートガラス（以下、
ＢＰＳＧと記す）膜３４、シリコン酸化膜３５からなる
層間膜３６で覆われている。層間膜３６には各ＭＯＳＦ
ＥＴ３２の不純物拡散層３７に通じるコンタクトホール
３８が形成され、このコンタクトホール３８を埋め込ん
で層間膜３６の上部に位置するように、多結晶シリコン
からなるストレージノード４０が形成されている。スト
レージノード４０の側面には多結晶シリコンからなるサ
イドウォール４１が形成されており、ストレージノード
４０上面にはサイドウォール４１形成時の保護膜４２と
して機能するシリコン窒化膜が形成されている。
【００２５】そして、図１（ｂ）に示すように、サイド
ウォール４１が形成された後、保護膜４２は除去され
（この図においてストレージノード４０ａはサイドウォ
ール４１が一体化した状態で示す）、酸化タンタル膜４
３からなる容量膜、窒化チタン膜４４およびタングステ
ンシリサイド膜４５からなるプレート電極が形成されて
いる。
ウォール４１が形成された後、保護膜４２は除去され
（この図においてストレージノード４０ａはサイドウォ
ール４１が一体化した状態で示す）、酸化タンタル膜４
３からなる容量膜、窒化チタン膜４４およびタングステ
ンシリサイド膜４５からなるプレート電極が形成されて
いる。
【００２６】次に、上記構成の半導体装置の製造方法に
ついて順を追って説明する。まず、図２（ａ）に示すよ
うに、シリコン基板３１の表面に素子分離用のフィール
ド酸化膜３９を選択的に形成し、分離された素子領域上
にゲート絶縁膜４６、ゲート電極４７、およびＭＯＳＦ
ＥＴ３２のソース、ドレイン領域となる不純物拡散層３
７を形成する。その後、膜厚２００ｎｍのシリコン酸化
膜３５を低圧ＣＶＤ（以下、ＬＰＣＶＤと記す）法によ
り堆積し、その上に膜厚３００ｎｍのＢＰＳＧ膜３４を
常圧ＣＶＤ法により堆積する。
ついて順を追って説明する。まず、図２（ａ）に示すよ
うに、シリコン基板３１の表面に素子分離用のフィール
ド酸化膜３９を選択的に形成し、分離された素子領域上
にゲート絶縁膜４６、ゲート電極４７、およびＭＯＳＦ
ＥＴ３２のソース、ドレイン領域となる不純物拡散層３
７を形成する。その後、膜厚２００ｎｍのシリコン酸化
膜３５を低圧ＣＶＤ（以下、ＬＰＣＶＤと記す）法によ
り堆積し、その上に膜厚３００ｎｍのＢＰＳＧ膜３４を
常圧ＣＶＤ法により堆積する。
【００２７】さらに、その上に不純物を含まないシリコ
ン酸化膜３３をＬＰＣＶＤ法により２００ｎｍ厚に堆積
した後、窒素中、８５０℃、１０分間の熱処理を加え
る。これらシリコン酸化膜３５、ＢＰＳＧ膜３４、シリ
コン酸化膜３３が層間膜３６を構成する。
ン酸化膜３３をＬＰＣＶＤ法により２００ｎｍ厚に堆積
した後、窒素中、８５０℃、１０分間の熱処理を加え
る。これらシリコン酸化膜３５、ＢＰＳＧ膜３４、シリ
コン酸化膜３３が層間膜３６を構成する。
【００２８】次に、コンタクトホールを開口するため
に、図２（ｂ）に示すように、シリコン酸化膜３３上に
レジスト４８ａを塗布してパターニングを行い、図３
（ｃ）に示すように、ドライエッチング法により層間膜
３６をエッチングしてコンタクトホール３８を開口す
る。その後、レジスト４８ａを除去する。
に、図２（ｂ）に示すように、シリコン酸化膜３３上に
レジスト４８ａを塗布してパターニングを行い、図３
（ｃ）に示すように、ドライエッチング法により層間膜
３６をエッチングしてコンタクトホール３８を開口す
る。その後、レジスト４８ａを除去する。
【００２９】ついで、図３（ｄ）に示すように、膜厚８
００ｎｍの多結晶シリコン４９をＣＶＤ法により堆積
し、これにリンをドープした後、膜厚５０ｎｍのシリコ
ン窒化膜５０を形成する。次に、図４（ｅ）に示すよう
に、シリコン窒化膜５０上にレジスト４８ｂを塗布して
パターニングを行った後、図４（ｆ）に示すように、こ
のレジスト４８ｂをマスクとしてシリコン窒化膜５０と
多結晶シリコン膜４９をそれぞれ選択的にドライエッチ
ングすることによって、ストレージノード４０と、この
後のサイドウォール形成時のストレージノード４０の保
護膜４２を形成する。
００ｎｍの多結晶シリコン４９をＣＶＤ法により堆積
し、これにリンをドープした後、膜厚５０ｎｍのシリコ
ン窒化膜５０を形成する。次に、図４（ｅ）に示すよう
に、シリコン窒化膜５０上にレジスト４８ｂを塗布して
パターニングを行った後、図４（ｆ）に示すように、こ
のレジスト４８ｂをマスクとしてシリコン窒化膜５０と
多結晶シリコン膜４９をそれぞれ選択的にドライエッチ
ングすることによって、ストレージノード４０と、この
後のサイドウォール形成時のストレージノード４０の保
護膜４２を形成する。
【００３０】次に、図５（ｇ）に示すように、この上に
サイドウォールとなる多結晶シリコン５１を膜厚１００
ｎｍに堆積し、リンをドープする。その後、ドライエッ
チングにより多結晶シリコン５１の全面に異方性エッチ
ングを施すことによって、層間膜３６と保護膜４２上に
ある多結晶シリコン５１のみを除去する。このドライエ
ッチングの際に、ストレージノード４０がエッチングさ
れないように保護膜４２がストレージノード４０を保護
するわけである。その結果、図５（ｈ）に示すように、
ストレージノード４０の側面にのみ多結晶シリコン５１
が残り、サイドウォール４１が形成される。
サイドウォールとなる多結晶シリコン５１を膜厚１００
ｎｍに堆積し、リンをドープする。その後、ドライエッ
チングにより多結晶シリコン５１の全面に異方性エッチ
ングを施すことによって、層間膜３６と保護膜４２上に
ある多結晶シリコン５１のみを除去する。このドライエ
ッチングの際に、ストレージノード４０がエッチングさ
れないように保護膜４２がストレージノード４０を保護
するわけである。その結果、図５（ｈ）に示すように、
ストレージノード４０の側面にのみ多結晶シリコン５１
が残り、サイドウォール４１が形成される。
【００３１】ついで、図６（ｉ）に示すように、１６０
℃に加熱したリン酸を用いて、ストレージノード４０上
部に残る保護膜４２を除去する。保護膜４２として形成
した５０ｎｍ厚のシリコン窒化膜を完全に除去するに
は、５〜１０分のリン酸によるウェットエッチングが必
要である。なお、リン酸に対するシリコン窒化膜／シリ
コン酸化膜のエッチング選択比は１０〜２０程度あり、
保護膜４２としてのシリコン窒化膜を除去する間に、ス
トレージノード４０下のシリコン酸化膜３３は数ｎｍ程
度エッチングされるだけである。したがって、ストレー
ジノード４０の下には数ｎｍのごく小さな窪みが生じる
恐れはあるが、後の工程で形成するキャパシタ容量膜に
よって埋められるため、問題にはならない。
℃に加熱したリン酸を用いて、ストレージノード４０上
部に残る保護膜４２を除去する。保護膜４２として形成
した５０ｎｍ厚のシリコン窒化膜を完全に除去するに
は、５〜１０分のリン酸によるウェットエッチングが必
要である。なお、リン酸に対するシリコン窒化膜／シリ
コン酸化膜のエッチング選択比は１０〜２０程度あり、
保護膜４２としてのシリコン窒化膜を除去する間に、ス
トレージノード４０下のシリコン酸化膜３３は数ｎｍ程
度エッチングされるだけである。したがって、ストレー
ジノード４０の下には数ｎｍのごく小さな窪みが生じる
恐れはあるが、後の工程で形成するキャパシタ容量膜に
よって埋められるため、問題にはならない。
【００３２】また、本実施の形態では不純物を含まない
シリコン酸化膜３３を用いたため、リン酸に対するエッ
チングレートがより小さくなり、充分大きいエッチング
選択比を確保することができる。さらに、シリコン酸化
膜３３を堆積した後、窒素中、８５０℃、１０分間の熱
処理を加えるのも、熱処理によりシリコン酸化膜３３を
緻密化してエッチング選択比を大きくするための処理で
ある。その結果、図６（ｉ）に示すような窪みのないサ
イドウォール付ストレージノード４０ａが形成される。
シリコン酸化膜３３を用いたため、リン酸に対するエッ
チングレートがより小さくなり、充分大きいエッチング
選択比を確保することができる。さらに、シリコン酸化
膜３３を堆積した後、窒素中、８５０℃、１０分間の熱
処理を加えるのも、熱処理によりシリコン酸化膜３３を
緻密化してエッチング選択比を大きくするための処理で
ある。その結果、図６（ｉ）に示すような窪みのないサ
イドウォール付ストレージノード４０ａが形成される。
【００３３】その後、サイドウォール付ストレージノー
ド４０ａの表面に対してアンモニアガス中、９００℃、
１分間の急速熱窒化処理を施し、ついで、図６（ｊ）に
示すように、有機タンタル（例えばＴａ（ＯＣＨ5）5）
を気化させた原料ガスと酸素ガスを原料としたＣＶＤ法
により膜厚１１ｎｍの酸化タンタル膜４３を堆積する。
さらに、スパッタ法または反応性スパッタ法による膜厚
１００ｎｍの窒化チタン膜４４、およびスパッタ法によ
る膜厚１１０ｎｍのタングステンシリサイド膜４５を形
成し、これらをプレート電極５２として加工する。以上
の工程でスタック型キャパシタが完成する。
ド４０ａの表面に対してアンモニアガス中、９００℃、
１分間の急速熱窒化処理を施し、ついで、図６（ｊ）に
示すように、有機タンタル（例えばＴａ（ＯＣＨ5）5）
を気化させた原料ガスと酸素ガスを原料としたＣＶＤ法
により膜厚１１ｎｍの酸化タンタル膜４３を堆積する。
さらに、スパッタ法または反応性スパッタ法による膜厚
１００ｎｍの窒化チタン膜４４、およびスパッタ法によ
る膜厚１１０ｎｍのタングステンシリサイド膜４５を形
成し、これらをプレート電極５２として加工する。以上
の工程でスタック型キャパシタが完成する。
【００３４】本実施の形態においては、ストレージノー
ド４０上部の保護膜４２としてシリコン窒化膜を用い、
層間膜３６の最上層にシリコン酸化膜を用いることと
し、保護膜４２を除去する際にシリコン窒化膜／シリコ
ン酸化膜のエッチング選択比の大きい、熱リン酸による
ウェットエッチングを用いるようにしたため、層間膜３
６最上層のシリコン酸化膜３３がほとんど浸食されず、
窪みのないサイドウォール付ストレージノード４０ａを
形成することができる。また、層間膜３６の最上層をシ
リコン酸化膜としたことで、層間膜の最上層にシリコン
窒化膜を用いた従来の技術のように、素子分離特性の劣
化や接合リークの増大といった問題が発生することがな
い。このように、本実施の形態の方法によれば、電気的
特性に優れた半導体装置を提供することができる。
ド４０上部の保護膜４２としてシリコン窒化膜を用い、
層間膜３６の最上層にシリコン酸化膜を用いることと
し、保護膜４２を除去する際にシリコン窒化膜／シリコ
ン酸化膜のエッチング選択比の大きい、熱リン酸による
ウェットエッチングを用いるようにしたため、層間膜３
６最上層のシリコン酸化膜３３がほとんど浸食されず、
窪みのないサイドウォール付ストレージノード４０ａを
形成することができる。また、層間膜３６の最上層をシ
リコン酸化膜としたことで、層間膜の最上層にシリコン
窒化膜を用いた従来の技術のように、素子分離特性の劣
化や接合リークの増大といった問題が発生することがな
い。このように、本実施の形態の方法によれば、電気的
特性に優れた半導体装置を提供することができる。
【００３５】そこで、本実施の形態の方法を用いて実際
に製造した酸化タンタル膜キャパシタの断面写真を図７
（ａ）に示す。一方、従来の技術の項で説明した方法で
製造した酸化タンタル膜キャパシタの断面顕微鏡写真を
図７（ｂ）に示す。これらの写真を見るとわかるよう
に、本実施の形態の方法で形成したスタック型ストレー
ジノード下の層間膜は保護膜除去時の浸食を受けないた
め、窪みは全く観察されない。それに対して、従来の技
術を用いて形成した場合、ストレージノード下部のサイ
ドウォール下の層間膜に窪みが生じているのが明らかに
観察される。
に製造した酸化タンタル膜キャパシタの断面写真を図７
（ａ）に示す。一方、従来の技術の項で説明した方法で
製造した酸化タンタル膜キャパシタの断面顕微鏡写真を
図７（ｂ）に示す。これらの写真を見るとわかるよう
に、本実施の形態の方法で形成したスタック型ストレー
ジノード下の層間膜は保護膜除去時の浸食を受けないた
め、窪みは全く観察されない。それに対して、従来の技
術を用いて形成した場合、ストレージノード下部のサイ
ドウォール下の層間膜に窪みが生じているのが明らかに
観察される。
【００３６】また、本実施の形態の方法と従来の方法の
双方で形成した酸化タンタル膜キャパシタのリーク電流
特性を比較したグラフを図８に示す。この図によれば、
本実施の形態によるキャパシタのリーク電流特性は、従
来の技術を用いた窪みのあるキャパシタの特性に比べて
優れていることがわかる。
双方で形成した酸化タンタル膜キャパシタのリーク電流
特性を比較したグラフを図８に示す。この図によれば、
本実施の形態によるキャパシタのリーク電流特性は、従
来の技術を用いた窪みのあるキャパシタの特性に比べて
優れていることがわかる。
【００３７】以下、本発明の第２の実施の形態を図９〜
図１４を参照して説明する。図９〜図１３は本実施の形
態の製造方法、特にスタック型キャパシタの形成工程を
示すプロセスフロー図である。
図１４を参照して説明する。図９〜図１３は本実施の形
態の製造方法、特にスタック型キャパシタの形成工程を
示すプロセスフロー図である。
【００３８】まず、第１の実施の形態と同様、図９
（ａ）に示すように、シリコン基板６１の表面にフィー
ルド酸化膜６２を形成し、素子領域上にゲート絶縁膜６
３、ゲート電極６４、および不純物拡散層６５からなる
ＭＯＳＦＥＴ６６を形成する。その後、膜厚２００ｎｍ
のシリコン酸化膜６７と膜厚３００ｎｍのＢＰＳＧ膜６
８と膜厚２００ｎｍのシリコン酸化膜６９を順次堆積す
る。これらシリコン酸化膜６７、ＢＰＳＧ膜６８、シリ
コン酸化膜６９が層間膜７０を構成する。
（ａ）に示すように、シリコン基板６１の表面にフィー
ルド酸化膜６２を形成し、素子領域上にゲート絶縁膜６
３、ゲート電極６４、および不純物拡散層６５からなる
ＭＯＳＦＥＴ６６を形成する。その後、膜厚２００ｎｍ
のシリコン酸化膜６７と膜厚３００ｎｍのＢＰＳＧ膜６
８と膜厚２００ｎｍのシリコン酸化膜６９を順次堆積す
る。これらシリコン酸化膜６７、ＢＰＳＧ膜６８、シリ
コン酸化膜６９が層間膜７０を構成する。
【００３９】次に、図９（ｂ）に示すように、シリコン
酸化膜６９の表面に窒素プラズマ処理を施す。窒素プラ
ズマ処理は、パワー２００ワット（Ｗ）、１３．５６メ
ガヘルツ（ＭＨｚ）の高周波を用い、圧力１．０トール
（Ｔｏｒｒ）の条件で１分間行う。この際、窒素を含有
するプラズマ７１は、窒素（Ｎ2）、亜酸化窒素（Ｎ
2Ｏ）、アンモニア（ＮＨ3 ）を含むガスを用いて生成
する。この窒素プラズマ処理によって、シリコン酸化膜
６９の表面はフッ酸系のエッチング液に対する腐食耐性
が向上する。その効果を図１４に示す。
酸化膜６９の表面に窒素プラズマ処理を施す。窒素プラ
ズマ処理は、パワー２００ワット（Ｗ）、１３．５６メ
ガヘルツ（ＭＨｚ）の高周波を用い、圧力１．０トール
（Ｔｏｒｒ）の条件で１分間行う。この際、窒素を含有
するプラズマ７１は、窒素（Ｎ2）、亜酸化窒素（Ｎ
2Ｏ）、アンモニア（ＮＨ3 ）を含むガスを用いて生成
する。この窒素プラズマ処理によって、シリコン酸化膜
６９の表面はフッ酸系のエッチング液に対する腐食耐性
が向上する。その効果を図１４に示す。
【００４０】図１４（ａ）は上記の条件で窒素プラズマ
処理を施した場合、図１４（ｂ）は窒素プラズマ処理を
施さない場合、のシリコン酸化膜を１３０バッファード
フッ酸を用いてエッチングした後の断面顕微鏡写真であ
る。これらの写真を見ると、窒素プラズマ処理を施した
場合、シリコン酸化膜表面は１３０バッファードフッ酸
による浸食をほとんど受けないが、窒素プラズマ処理を
施さない場合、シリコン酸化膜表面が大きく浸食を受け
ることがわかる。
処理を施した場合、図１４（ｂ）は窒素プラズマ処理を
施さない場合、のシリコン酸化膜を１３０バッファード
フッ酸を用いてエッチングした後の断面顕微鏡写真であ
る。これらの写真を見ると、窒素プラズマ処理を施した
場合、シリコン酸化膜表面は１３０バッファードフッ酸
による浸食をほとんど受けないが、窒素プラズマ処理を
施さない場合、シリコン酸化膜表面が大きく浸食を受け
ることがわかる。
【００４１】次に、図１０（ｃ）に示すように、層間膜
７０にコンタクトホール７２を開口し、ついで、図１０
（ｄ）に示すように、膜厚８００ｎｍの多結晶シリコン
７３をＣＶＤ法により堆積する。そして、この多結晶シ
リコン７３にリンをドープした後、膜厚５０ｎｍのシリ
コン酸化膜７４を形成する。次に、図１１（ｅ）に示す
ように、シリコン酸化膜７４上にレジスト７５ａを塗布
してパターニングを行った後、図１１（ｆ）に示すよう
に、このレジスト７５ａをマスクとしてシリコン酸化膜
７４と多結晶シリコン膜７３をそれぞれ選択的にドライ
エッチングすることにより、ストレージノード７６と、
この後のサイドウォール形成時のストレージノード７６
の保護膜７７を形成する。その後、レジスト７５ａを除
去する。
７０にコンタクトホール７２を開口し、ついで、図１０
（ｄ）に示すように、膜厚８００ｎｍの多結晶シリコン
７３をＣＶＤ法により堆積する。そして、この多結晶シ
リコン７３にリンをドープした後、膜厚５０ｎｍのシリ
コン酸化膜７４を形成する。次に、図１１（ｅ）に示す
ように、シリコン酸化膜７４上にレジスト７５ａを塗布
してパターニングを行った後、図１１（ｆ）に示すよう
に、このレジスト７５ａをマスクとしてシリコン酸化膜
７４と多結晶シリコン膜７３をそれぞれ選択的にドライ
エッチングすることにより、ストレージノード７６と、
この後のサイドウォール形成時のストレージノード７６
の保護膜７７を形成する。その後、レジスト７５ａを除
去する。
【００４２】次に、図１２（ｇ）に示すように、この上
にサイドウォールとなる多結晶シリコン７８を膜厚１０
０ｎｍに堆積し、リンをドープする。その後、ドライエ
ッチングにより多結晶シリコン７８の全面に異方性エッ
チングを施すことによって、層間膜７０と保護膜７７上
にある多結晶シリコン７８のみを除去する。このドライ
エッチングの際に、ストレージノード７６がエッチング
されないように保護膜７７がストレージノード７６を保
護する。その結果、図１２（ｈ）に示すように、ストレ
ージノード７６の側面にのみ多結晶シリコン７８が残
り、サイドウォール７９が形成される。
にサイドウォールとなる多結晶シリコン７８を膜厚１０
０ｎｍに堆積し、リンをドープする。その後、ドライエ
ッチングにより多結晶シリコン７８の全面に異方性エッ
チングを施すことによって、層間膜７０と保護膜７７上
にある多結晶シリコン７８のみを除去する。このドライ
エッチングの際に、ストレージノード７６がエッチング
されないように保護膜７７がストレージノード７６を保
護する。その結果、図１２（ｈ）に示すように、ストレ
ージノード７６の側面にのみ多結晶シリコン７８が残
り、サイドウォール７９が形成される。
【００４３】ついで、図１３（ｉ）に示すように、１３
０バッファードフッ酸を用いて、ストレージノード７６
上部に残る保護膜７７を除去する。保護膜７７として形
成した５０ｎｍ厚のシリコン酸化膜を完全に除去するに
は、３分間のウェットエッチングで充分である。上述し
たように、窒素プラズマ処理を施した層間膜７０最上層
のシリコン酸化膜６９は１３０バッファードフッ酸によ
る腐食耐性が向上しているため、図１３（ｉ）に示すよ
うな窪みのないサイドウォール付ストレージノード７６
ａが形成される。
０バッファードフッ酸を用いて、ストレージノード７６
上部に残る保護膜７７を除去する。保護膜７７として形
成した５０ｎｍ厚のシリコン酸化膜を完全に除去するに
は、３分間のウェットエッチングで充分である。上述し
たように、窒素プラズマ処理を施した層間膜７０最上層
のシリコン酸化膜６９は１３０バッファードフッ酸によ
る腐食耐性が向上しているため、図１３（ｉ）に示すよ
うな窪みのないサイドウォール付ストレージノード７６
ａが形成される。
【００４４】その後、サイドウォール付ストレージノー
ド７６ａの表面にアンモニアガス中、９００℃、１分間
の急速熱窒化処理を施し、ついで、図１３（ｊ）に示す
ように、有機タンタル（例えばＴａ（ＯＣＨ5）5）を気
化させた原料ガスと酸素ガスを原料としたＣＶＤ法によ
り膜厚１１ｎｍの酸化タンタル膜８０を堆積する。さら
に、スパッタ法または反応性スパッタ法による膜厚１０
０ｎｍの窒化チタン膜８１、およびスパッタ法による膜
厚１１０ｎｍのタングステンシリサイド膜８２を形成
し、これらをプレート電極８３として加工する。以上の
工程でスタック型キャパシタが完成する。
ド７６ａの表面にアンモニアガス中、９００℃、１分間
の急速熱窒化処理を施し、ついで、図１３（ｊ）に示す
ように、有機タンタル（例えばＴａ（ＯＣＨ5）5）を気
化させた原料ガスと酸素ガスを原料としたＣＶＤ法によ
り膜厚１１ｎｍの酸化タンタル膜８０を堆積する。さら
に、スパッタ法または反応性スパッタ法による膜厚１０
０ｎｍの窒化チタン膜８１、およびスパッタ法による膜
厚１１０ｎｍのタングステンシリサイド膜８２を形成
し、これらをプレート電極８３として加工する。以上の
工程でスタック型キャパシタが完成する。
【００４５】本実施の形態においては、第１の実施の形
態と異なり、ストレージノード７６上の保護膜７７と層
間膜７０の最上層の双方ともにシリコン酸化膜を用いる
が、層間膜７０最上層のシリコン酸化膜６９に窒素プラ
ズマ処理を施したことで層間膜側のシリコン酸化膜６９
のウェットエッチング液に対する腐食耐性を向上させた
ため、層間膜７０最上層のシリコン酸化膜６９がウェッ
トエッチング液によって浸食されず、窪みのないサイド
ウォール付ストレージノード７６ａを形成することがで
きる。また、層間膜７０の最上層がシリコン酸化膜のた
め、素子分離特性の劣化や接合リークの増大等の問題が
発生することがない。このように、本実施の形態におい
ても、第１の実施の形態と同様、電気的特性に優れた半
導体装置を提供することができる。
態と異なり、ストレージノード７６上の保護膜７７と層
間膜７０の最上層の双方ともにシリコン酸化膜を用いる
が、層間膜７０最上層のシリコン酸化膜６９に窒素プラ
ズマ処理を施したことで層間膜側のシリコン酸化膜６９
のウェットエッチング液に対する腐食耐性を向上させた
ため、層間膜７０最上層のシリコン酸化膜６９がウェッ
トエッチング液によって浸食されず、窪みのないサイド
ウォール付ストレージノード７６ａを形成することがで
きる。また、層間膜７０の最上層がシリコン酸化膜のた
め、素子分離特性の劣化や接合リークの増大等の問題が
発生することがない。このように、本実施の形態におい
ても、第１の実施の形態と同様、電気的特性に優れた半
導体装置を提供することができる。
【００４６】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種の膜の膜厚や各工程の処理条件等の具体的な数
値に関しては、上記実施の形態に限ることなく、適宜変
更することが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種の膜の膜厚や各工程の処理条件等の具体的な数
値に関しては、上記実施の形態に限ることなく、適宜変
更することが可能である。
【００４７】また、請求項の記載に関連して、本発明は
さらに次の態様を採り得る。 （１） 窒素を含有するプラズマは、窒素（Ｎ2）、亜
酸化窒素（Ｎ2Ｏ）、アンモニア（ＮＨ3 ）を含むガス
を用いて生成する。 （２） スタック型キャパシタの容量膜である金属酸化
膜は、酸化タンタル膜（Ta2O5）、酸化ハフニウム膜（H
fO2）、酸化ジルコニウム膜（ZrO2）、 酸化ニオビウム
膜（Nb2O5）、酸化イットリウム膜（YO3）、酸化アルミ
ニウム膜（Al2O3）、酸化チタン膜（TiO2）、から少な
くとも１種類を選択する。 （３） スタック型キャパシタの上部電極は、スパッタ
法または化学気相成長法により形成されたチタン（T
i）、タングステン（W）、モリブデン（Mo）、 タンタ
ル（Ta）、あるいはそれらの窒素化合物の中から選択し
た単層膜、あるいはその上部にそれら金属のシリサイド
化合物と多結晶シリコンを含めた中から選択した１種類
以上の膜を用いて積層構造とする。
さらに次の態様を採り得る。 （１） 窒素を含有するプラズマは、窒素（Ｎ2）、亜
酸化窒素（Ｎ2Ｏ）、アンモニア（ＮＨ3 ）を含むガス
を用いて生成する。 （２） スタック型キャパシタの容量膜である金属酸化
膜は、酸化タンタル膜（Ta2O5）、酸化ハフニウム膜（H
fO2）、酸化ジルコニウム膜（ZrO2）、 酸化ニオビウム
膜（Nb2O5）、酸化イットリウム膜（YO3）、酸化アルミ
ニウム膜（Al2O3）、酸化チタン膜（TiO2）、から少な
くとも１種類を選択する。 （３） スタック型キャパシタの上部電極は、スパッタ
法または化学気相成長法により形成されたチタン（T
i）、タングステン（W）、モリブデン（Mo）、 タンタ
ル（Ta）、あるいはそれらの窒素化合物の中から選択し
た単層膜、あるいはその上部にそれら金属のシリサイド
化合物と多結晶シリコンを含めた中から選択した１種類
以上の膜を用いて積層構造とする。
【００４８】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、スタック型キャパシタ
の下部電極下の層間膜に窪みが発生するのを防止するこ
とができる。その理由は、下部電極上の保護膜（シリコ
ン窒化膜）を除去する際に用いる薬液（リン酸）に対し
て腐食耐性の高い材料（シリコン酸化膜）を層間膜の最
上層に用いるか、もしくは層間膜の最上層に腐食耐性を
高める処理（窒素プラズマ処理）を施すか、のいずれか
の方法を採ったためである。従来の方法では、下部電極
下に窪みが存在したことで電気特性が劣化したが、本発
明により優れた電気的特性を持つ半導体装置を提供する
ことができる。
半導体装置の製造方法によれば、スタック型キャパシタ
の下部電極下の層間膜に窪みが発生するのを防止するこ
とができる。その理由は、下部電極上の保護膜（シリコ
ン窒化膜）を除去する際に用いる薬液（リン酸）に対し
て腐食耐性の高い材料（シリコン酸化膜）を層間膜の最
上層に用いるか、もしくは層間膜の最上層に腐食耐性を
高める処理（窒素プラズマ処理）を施すか、のいずれか
の方法を採ったためである。従来の方法では、下部電極
下に窪みが存在したことで電気特性が劣化したが、本発
明により優れた電気的特性を持つ半導体装置を提供する
ことができる。
【００４９】さらに、本発明によれば、半導体素子の上
部にシリコン窒化膜が残存しないため、素子分離特性の
劣化や接合リークの増大という問題、または水素アロイ
時に水素が下層まで到達しないという問題やシリコン窒
化膜の応力によって層間膜にクラックが発生するという
問題を解消することもできる。
部にシリコン窒化膜が残存しないため、素子分離特性の
劣化や接合リークの増大という問題、または水素アロイ
時に水素が下層まで到達しないという問題やシリコン窒
化膜の応力によって層間膜にクラックが発生するという
問題を解消することもできる。
【図１】本発明の実施の形態である半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図３】同、プロセスフロー図の続きである。
【図４】同、プロセスフロー図の続きである。
【図５】同、プロセスフロー図の続きである。
【図６】同、プロセスフロー図の続きである。
【図７】（ａ）同、実施の形態の方法に従って形成した
酸化タンタル膜キャパシタ、（ｂ）従来の方法に従って
形成した酸化タンタル膜キャパシタ、の断面をそれぞれ
示す顕微鏡写真である。
酸化タンタル膜キャパシタ、（ｂ）従来の方法に従って
形成した酸化タンタル膜キャパシタ、の断面をそれぞれ
示す顕微鏡写真である。
【図８】同、実施の形態の効果を示す、酸化タンタル膜
キャパシタのリーク電流特性を示すグラフである。
キャパシタのリーク電流特性を示すグラフである。
【図９】本発明の第２の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図１０】同、プロセスフロー図の続きである。
【図１１】同、プロセスフロー図の続きである。
【図１２】同、プロセスフロー図の続きである。
【図１３】同、プロセスフロー図の続きである。
【図１４】同、実施の形態の効果を示す、（ａ）窒素プ
ラズマ処理を施したシリコン酸化膜、（ｂ）窒素プラズ
マ処理を施さないシリコン酸化膜、の表面および断面の
様子をそれぞれ示す顕微鏡写真である。
ラズマ処理を施したシリコン酸化膜、（ｂ）窒素プラズ
マ処理を施さないシリコン酸化膜、の表面および断面の
様子をそれぞれ示す顕微鏡写真である。
【図１５】従来の半導体装置の製造方法の一例を示すプ
ロセスフロー図である。
ロセスフロー図である。
【図１６】従来の半導体装置の製造方法の他の例を示す
プロセスフロー図である。
プロセスフロー図である。
１，１７，３１，６１ シリコン基板 ２，１８，３９，６２ フィールド酸化膜 ３，１９，４６，６３ ゲート絶縁膜 ４，２０，４７，６４ ゲート電極 ５，２１，３７，６５ 不純物拡散層（ｎ型拡散層） ６，８，１２，２３，２７，３３，３５，６７，６９，
７４ シリコン酸化膜 ７，２２，５０ シリコン窒化膜 ９，２４，３６，７０ 層間膜（層間絶縁膜） １０，２５，３８，７２ コンタクトホール １１，１４，２６，２９，４９，５１，７３，７８ 多
結晶シリコン １３，２８，４０，７６ ストレージノード １５ 窪み ３２，６６ ＭＯＳＦＥＴ ３４，６８ ＢＰＳＧ膜 ４０ａ，７６ａ サイドウォール付ストレージノード ４１，７９ サイドウォール ４２，７７ 保護膜 ４３，８０ 酸化タンタル膜 ４４，８１ 窒化チタン膜 ４５，８２ タングステンシリサイド膜 ４８ａ，４８ｂ，７５ａ レジスト ５２，２３ プレート電極 ７１ 窒素を含有するプラズマ
７４ シリコン酸化膜 ７，２２，５０ シリコン窒化膜 ９，２４，３６，７０ 層間膜（層間絶縁膜） １０，２５，３８，７２ コンタクトホール １１，１４，２６，２９，４９，５１，７３，７８ 多
結晶シリコン １３，２８，４０，７６ ストレージノード １５ 窪み ３２，６６ ＭＯＳＦＥＴ ３４，６８ ＢＰＳＧ膜 ４０ａ，７６ａ サイドウォール付ストレージノード ４１，７９ サイドウォール ４２，７７ 保護膜 ４３，８０ 酸化タンタル膜 ４４，８１ 窒化チタン膜 ４５，８２ タングステンシリサイド膜 ４８ａ，４８ｂ，７５ａ レジスト ５２，２３ プレート電極 ７１ 窒素を含有するプラズマ
Claims (7)
- 【請求項１】 多結晶シリコンからなるサイドウォール
が側面に形成された下部電極と、金属酸化物からなる容
量膜を有するスタック型キャパシタを含む半導体装置の
製造方法において、 前記下部電極の下方に位置する層間膜の最上層にシリコ
ン酸化膜を用いるとともに、前記サイドウォール形成工
程のエッチング処理時に前記下部電極の上面を覆う保護
膜としてシリコン窒化膜を用いることを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記層間膜の最上層に用いるシリコン酸化膜として、リ
ンやボロン等の不純物を含まないシリコン酸化膜を用い
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、 前記保護膜として用いるシリコン窒化膜の膜厚を、３０
〜１００ｎｍの範囲とすることを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置の製造方法において、 前記下部電極の側面にサイドウォールを形成した後、リ
ン酸を用いた等方性エッチングを行うことにより、シリ
コン窒化膜からなる前記保護膜の除去を行うことを特徴
とする半導体装置の製造方法。 - 【請求項５】 多結晶シリコンからなるサイドウォール
が側面に形成された下部電極と、金属酸化物からなる容
量膜を有するスタック型キャパシタを含む半導体装置の
製造方法において、 前記下部電極の下方に位置する層間膜の最上層にシリコ
ン酸化膜を用い、前記サイドウォールの形成を行う前
に、前記シリコン酸化膜の表面に窒素を含有するプラズ
マを用いた処理を施すことを特徴とする半導体装置の製
造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 前記サイドウォール形成工程のエッチング処理時に前記
下部電極の上面を覆う保護膜としてシリコン酸化膜を用
いることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 前記下部電極の側面にサイドウォールを形成した後、薬
液を用いた等方性エッチングを行うことにより、シリコ
ン酸化膜からなる保護膜の除去を行うことを特徴とする
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025618A JP3063606B2 (ja) | 1996-02-13 | 1996-02-13 | 半導体装置の製造方法 |
| US08/800,121 US6048764A (en) | 1996-02-13 | 1997-02-13 | Method for producing semiconductor device with capacitor stacked |
| KR1019970004260A KR100247603B1 (ko) | 1996-02-13 | 1997-02-13 | 캐패시터가 적층되어 있는 반도체 장치를 제조하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025618A JP3063606B2 (ja) | 1996-02-13 | 1996-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219498A true JPH09219498A (ja) | 1997-08-19 |
| JP3063606B2 JP3063606B2 (ja) | 2000-07-12 |
Family
ID=12170882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8025618A Expired - Fee Related JP3063606B2 (ja) | 1996-02-13 | 1996-02-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6048764A (ja) |
| JP (1) | JP3063606B2 (ja) |
| KR (1) | KR100247603B1 (ja) |
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| JP2001237401A (ja) * | 1999-12-22 | 2001-08-31 | Hynix Semiconductor Inc | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 |
| JP2001267529A (ja) * | 2000-03-22 | 2001-09-28 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
| US6316275B2 (en) | 2000-02-25 | 2001-11-13 | Infineon Technologies Ag | Method for fabricating a semiconductor component |
| JP2011222770A (ja) * | 2010-04-09 | 2011-11-04 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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| KR100275727B1 (ko) | 1998-01-06 | 2001-01-15 | 윤종용 | 반도체 장치의 커패시터 형성방법 |
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| US6156638A (en) * | 1998-04-10 | 2000-12-05 | Micron Technology, Inc. | Integrated circuitry and method of restricting diffusion from one material to another |
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| US6928652B1 (en) * | 1998-05-29 | 2005-08-09 | Webtv Networks, Inc. | Method and apparatus for displaying HTML and video simultaneously |
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| US7005695B1 (en) * | 2000-02-23 | 2006-02-28 | Micron Technology, Inc. | Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region |
| US6766524B1 (en) * | 2000-05-08 | 2004-07-20 | Webtv Networks, Inc. | System and method for encouraging viewers to watch television programs |
| KR100414227B1 (ko) * | 2001-06-30 | 2004-01-07 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| US9021529B2 (en) * | 2004-07-15 | 2015-04-28 | Microsoft Technology Licensing, Llc | Content recordation techniques |
| US8354703B2 (en) | 2010-07-15 | 2013-01-15 | International Business Machines Corporation | Semiconductor capacitor |
| JP2015184100A (ja) * | 2014-03-24 | 2015-10-22 | セイコーエプソン株式会社 | 物理量センサー、物理量センサーの製造方法、圧力センサー、高度計、電子機器および移動体 |
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| JPH03214767A (ja) * | 1990-01-19 | 1991-09-19 | Nec Corp | 半導体装置の製造方法 |
| JPH0429319A (ja) * | 1990-05-24 | 1992-01-31 | Kanegafuchi Chem Ind Co Ltd | 半導体素子及びその製造方法 |
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| JP3297220B2 (ja) * | 1993-10-29 | 2002-07-02 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
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1996
- 1996-02-13 JP JP8025618A patent/JP3063606B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-13 US US08/800,121 patent/US6048764A/en not_active Expired - Fee Related
- 1997-02-13 KR KR1019970004260A patent/KR100247603B1/ko not_active IP Right Cessation
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|---|---|
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| JP3063606B2 (ja) | 2000-07-12 |
| KR100247603B1 (ko) | 2000-03-15 |
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