CN117497560A - 半导体器件和包括该半导体器件的数据存储系统 - Google Patents

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Abstract

一种半导体器件，可以包括：第一半导体结构，包括下衬底；以及第二半导体结构，在第一半导体结构上，并通过接合结构接合到第一半导体结构。第二半导体结构可以包括：图案结构；上绝缘层，在图案结构上；堆叠结构，包括在第一半导体结构和图案结构之间交替地堆叠的栅电极层和层间绝缘层；沟道结构，延伸穿过堆叠结构；分离结构，延伸穿过堆叠结构，并分离堆叠结构。每个分离结构可以包括第一部分和第二部分，第一部分延伸穿过堆叠结构，第二部分从第一部分延伸并延伸穿过图案结构，并且第二半导体结构还可以包括间隔物层，该间隔物层将每个分离结构的第二部分与图案结构分离。

Description

半导体器件和包括该半导体器件的数据存储系统
相关申请的交叉引用
本申请要求于2022年8月2日在韩国知识产权局递交的韩国专利申请No.10-2022-0095917的优先权，并且上述申请的全部内容通过引用并入本文。
技术领域
本发明构思涉及半导体器件和包括该半导体器件的数据存储系统。
背景技术
需要数据存储的数据存储系统需要能够存储大容量数据的半导体器件。因此，已经研究了用于增加半导体器件的数据存储容量的方法。例如，提出了一种用于增加半导体器件的数据存储容量的方法，其中，半导体器件包括三维布置的存储单元，而不是二维布置的存储单元。
发明内容
本发明构思的一些方面提供了具有提高的生产率的半导体器件。
本发明构思的一些方面提供了包括具有提高的生产率的半导体器件的数据存储系统。
根据本发明构思的一些方面，一种半导体器件可以包括：第一半导体结构，包括下衬底；以及第二半导体结构，在第一半导体结构上，并通过接合结构接合到第一半导体结构。第二半导体结构可以包括：图案结构；上绝缘层，在图案结构上；堆叠结构，包括沿竖直方向在第一半导体结构和图案结构之间交替地堆叠的栅电极层和层间绝缘层，该竖直方向垂直于图案结构的下表面；沟道结构，延伸穿过堆叠结构，并分别包括沟道层；以及分离结构，延伸穿过堆叠结构，并分离堆叠结构。每个分离结构包括延伸穿过堆叠结构的第一部分和从第一部分竖直地延伸并延伸穿过图案结构的第二部分。第二半导体结构还可以包括间隔物层，该间隔物层将每个分离结构的第二部分与图案结构分离。
根据本发明构思的一些方面，一种半导体器件包括：下衬底；电路元件，在下衬底上；下布线结构，电连接到电路元件；下接合结构，连接到下布线结构；上接合结构，接合到下接合结构；上布线结构，连接到上接合结构；图案结构，在上布线结构上；栅电极层，在垂直于图案结构的下表面的竖直方向上彼此堆叠；沟道结构，延伸穿过栅电极层，并且分别包括沟道层；以及分离结构，在第一水平方向上延伸穿过栅电极层并将栅电极层分离，其中，每个分离结构包括第一部分、第二部分和弯曲部分，第一部分延伸穿过栅电极层，第二部分在第一部分上并在第一部分上延伸穿过图案结构，弯曲部分由第一部分和第二部分限定。
根据本发明构思的一些方面，一种数据存储系统包括：半导体存储器件，包括具有下衬底的第一半导体结构、在下衬底上的电路元件、在第一半导体结构上并接合到第一半导体结构的第二半导体结构、以及电连接到电路元件的输入/输出(I/O)焊盘；以及控制器，通过I/O焊盘电连接到半导体存储器件，并控制半导体存储器件。第二半导体结构可以包括：图案结构；上绝缘层，在图案结构上；堆叠结构，包括沿竖直方向在第一半导体结构和图案结构之间交替地堆叠的栅电极层和层间绝缘层，该竖直方向垂直于图案结构的下表面；沟道结构，延伸穿过堆叠结构，并分别包括沟道层；以及分离结构，延伸穿过堆叠结构，并分离堆叠结构。每个分离结构可以包括第一部分和第二部分，第一部分延伸穿过堆叠结构，第二部分从第一部分竖直地延伸并延伸穿过图案结构，并且第二半导体结构还可以包括间隔物层，该间隔物层将每个分离结构的第二部分与图案结构分离。
根据本发明构思的一些方面，一种制造半导体器件的方法包括：形成第一半导体结构，该第一半导体结构包括：下衬底、在下衬底上的电路元件、电连接到电路元件的下布线结构、以及连接到下布线结构的下接合结构；形成初步堆叠结构，该初步堆叠结构包括在垂直于基底衬底的上表面的竖直方向上交替地堆叠在基底衬底上的牺牲绝缘层和层间绝缘层；形成沟道结构，该沟道结构延伸穿过初步堆叠结构并包括沟道层；形成初步分离结构，该初步分离结构延伸穿过初步堆叠结构，并在垂直于竖直方向的第一水平方向上延伸；在初步分离结构上形成上布线结构和上接合结构，以形成第二初步半导体结构；将第一半导体结构的下接合结构接合到第二初步半导体结构的上接合结构；去除基底衬底，并形成连接到沟道结构的图案结构；通过图案结构形成暴露初步分离结构的开口；通过该开口去除初步分离结构；选择性地去除牺牲绝缘层以形成隧道部分；以及在隧道部分中形成栅电极层。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
图1是根据一些实施例的半导体器件的示意性平面图；
图2A和图2B是根据一些实施例的半导体器件的示意性截面图；
图3A和图3B是根据一些实施例的半导体器件的局部放大图；
图4A和图4B是根据一些实施例的半导体器件的局部放大图；
图5是根据一些实施例的半导体器件的局部放大图；
图6A和图6B是根据一些实施例的半导体器件的示意性平面图；
图7是根据一些实施例的半导体器件的示意性截面图；
图8是根据一些实施例的半导体器件的局部放大图；
图9、图10A、图10B、图11、图12A、图12B、图13、图14和图15是示出了根据一些实施例的制造半导体器件的方法的示意性截面图；
图16是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统的图；
图17是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统的透视图；以及
图18是示意性地示出了根据一些实施例的半导体封装的截面图。
具体实施方式
在下文中，将参考附图来描述本发明构思的实施例的一些示例。
图1是根据一些实施例的半导体器件的示意性平面图。
图2A和图2B是根据一些实施例的半导体器件的示意性截面图。图2A是沿图1的线I-I’截取的截面图，并且图2B是沿图1的线II-II’截取的截面图。
图3A和图3B是根据一些实施例的半导体器件的局部放大图。图3A是图2A的区域“A”的放大图，并且图3B是图2B的区域“B”的放大图。
参考图1至图3B，半导体器件100包括竖直堆叠的第一半导体结构S1和第二半导体结构S2。例如，第一半导体结构S1可以包括半导体器件100的外围电路区，并且第二半导体结构S2可以包括半导体器件100的存储单元区。在图1中，在从第一半导体结构S1和第二半导体结构S2之间的界面观察第二半导体结构S2的方向上示出了平面。
第一半导体结构S1可以包括下衬底201、在下衬底201中的源/漏区205和器件分离层210、在下衬底201上的电路元件220、电路接触插塞270、电路布线线路280、外围区域绝缘层290、第一接合过孔295和第一接合金属层298。
下衬底201可以具有在X方向和Y方向(即，第一水平方向X和第二水平方向Y)上延伸的上表面。器件分离层210可以形成在下衬底201上以限定有源区。包括杂质的源/漏区205可以在由器件分离层210限定的有源区的一部分中。下衬底201可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。例如，下衬底201可以被设置为单晶体晶片。
电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极介电层222、间隔物层224和电路栅电极层225。源/漏区205可以在衬底201中在电路栅电极层225的例如在Y方向上的第一侧和第二侧。
外围区域绝缘层290可以在衬底201上，并且可以覆盖电路元件220。电路接触插塞270和电路布线线路280可以形成第一半导体结构S1的下布线结构270和280。电路接触插塞270可以具有圆柱形形状，并且可以穿过外围区域绝缘层290、或在外围区域绝缘层290内延伸，并且电路接触插塞270可以连接到源/漏区205。电信号可以通过或经由电路接触插塞270施加到电路元件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极层225。电路布线线路280可以连接到电路接触插塞270，可以具有线形形状，并且可以被布置为多层。根据一些实施例，电路接触插塞270和电路布线线路280的层数可以进行各种改变。
第一接合过孔295和第一接合金属层298可以构成下接合结构295和298，并且可以在最上面的电路布线线路280的一部分上。下接合结构295和298可以连接到下布线结构270和280。第一接合过孔295可以具有圆柱形形状，并且第一接合金属层298可以在平面图中具有圆形焊盘形状或相对短的线形形状。第一接合金属层298的上表面可以暴露作为第一半导体结构S1的上表面。第一接合过孔295和第一接合金属层298可以用作第一半导体结构S1和第二半导体结构S2的接合结构或接合层。另外，第一接合过孔295和第一接合金属层298可以提供从第一半导体结构S1(及其器件)到第二半导体结构S2的电连接路径。根据一些实施例，如图2A所示，第一接合金属层298中的一些可以被设置为仅用于接合，而不连接到下面的电路布线线路280。第一接合过孔295和第一接合金属层298可以包括导电材料，例如，铜(Cu)。
根据一些实施例，外围区域绝缘层290可以包括距其上表面具有预定厚度的接合绝缘层。该接合绝缘层可以是用于与第二半导体结构S2的接合绝缘层进行介电-介电接合的层。该接合绝缘层还可以用作第一接合金属层298的扩散阻挡层，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第二半导体结构S2可以包括：具有第一区域R1和第二区域R2的图案结构101、包括堆叠在图案结构101的下表面上并与层间绝缘层120交替堆叠的栅电极层130的堆叠结构GS、可以延伸穿过或通过堆叠结构GS的沟道结构CH、以及穿过堆叠结构GS在一个方向上延伸不同长度的分离结构MS。第二半导体结构S2还可以包括：穿过或延伸穿过栅电极层130的一部分的上分离结构SS、覆盖栅电极层130的单元区域绝缘层190、以及在图案结构101上的上绝缘层199。第二半导体结构S2还可以包括：在栅电极层130和沟道结构CH下方的栅极接触部160、衬底接触部165、输入/输出(I/O)接触部167、单元接触插塞170和单元布线线路180，作为上布线结构160、165、167、170和180。第二半导体结构S2还可以包括第二接合过孔195和第二接合金属层198，作为上接合结构195和198。
图案结构101可以具有在X方向和Y方向上延伸的上表面。图案结构101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。图案结构101还可以包括杂质。图案结构101可以被设置为诸如多晶硅层的多晶半导体层或外延层。
图案结构101的第一区域R1可以是其中栅电极层130竖直地堆叠并设置有沟道结构CH的区域，并且可以是其中设置有存储单元的区域。图案结构101的第二区域R2可以是其中栅电极层130延伸以具有不同长度的区域，并且可以对应于用于将存储单元电连接到第一半导体结构S1的区域。第二区域R2可以位于第一区域R1的在至少一个水平方向(例如，X方向)上的至少一端处。
栅电极层130可以在图案结构101的下表面上堆叠为彼此竖直地间隔开以与层间绝缘层120一起形成堆叠结构GS。参考图2B，堆叠结构GS可以包括第一堆叠结构GS1和第二堆叠结构GS2，该第一堆叠结构GS1和该第二堆叠结构GS2可以竖直地堆叠，使得第二堆叠结构GS2在第一堆叠结构GS1下方。然而，根据各种实施例，堆叠结构GS的级数不具体限于附图的布置，可以对其进行各种改变，并且在一些实施例中，可以形成单个堆叠结构GS。栅电极层130可以包括第一堆叠结构GS1的第一栅电极层130a和第二堆叠结构GS2的第二栅电极层130b。
参考图2A，栅电极层130可以包括构成在擦除操作中使用的擦除晶体管的擦除栅电极层130E、构成地选择晶体管的栅极的至少一个下栅电极层130L、形成多个存储单元的存储栅电极层130M、以及形成串选择晶体管的栅极的上栅电极层130U。这里，下栅电极层130L和上栅电极层130U可以基于制造过程期间的方向而被称为“下”和“上”，这可能与最终组装中的布置不同。构成存储单元的存储栅电极层的数量可以根据半导体器件100的容量来确定。根据一些实施例，上栅电极层130U和下栅电极层130L中的每一个可以是一至四(1至4)个或更多，并且可以具有与存储栅电极层130M相同或不同的结构。擦除栅电极层130E可以在上栅电极层130U下方和/或在下栅电极层130L上，并且可以用于使用栅极感应漏极泄漏(GIDL)现象的擦除操作。然而，根据一些实施例，可以省略擦除栅电极层130E。
栅电极层130中的至少一些(例如，与上栅电极层130U或下栅电极层130L相邻的存储栅电极层)可以是虚设栅电极层。
栅电极层130可以在图案结构101的下表面上堆叠并可以彼此竖直地间隔开，并且可以以不同的长度从第一区域R1延伸到第二区域R2，以形成具有各个长度的阶梯的阶梯结构。栅电极层130可以在X方向上具有阶梯结构，并且也可以在Y方向上具有阶梯结构。根据一些实施例，栅电极层130a和130b中的至少一些，也就是，一定数量的栅电极130a和130b(例如，二至六个栅电极130a和130b)，可以形成单个栅极组，并且可以使用栅极组来形成X方向上的阶梯结构。
由于阶梯结构，上面的栅电极层130可以比下面的栅电极层130延伸得更远，得到其中栅电极层130的下表面分别从层间绝缘层120向下暴露的区域，并且该区域可以被称为栅极焊盘区130P。在每个栅电极层130中，栅极焊盘区130P可以是X方向上的包括端部的区域。栅极焊盘区130P可以对应于在图案结构101的第二区域R2中构成堆叠结构GS的栅电极层130之中的位于每个区域中的最下面位置处的栅电极层130的一部分。栅电极层130可以在栅极焊盘区130P中连接到栅极接触部160。在每个栅电极层130中，除栅极焊盘区130P之外的区域可以被称为堆叠区，并且该堆叠区可以是其中下表面未从层间绝缘层120暴露的部分。栅电极层130可以在栅极焊盘区130P中具有增加的厚度。
栅电极层130可以在Y方向上通过分离结构MS至少部分地分开预定的单元或距离。栅电极层130可以在彼此相邻的一对第一分离结构MS1之间形成单个存储块，但存储块的范围不限于此。
栅电极层130可以包括金属材料，例如，钨(W)。根据一些实施例，栅电极层130可以包括多晶硅或金属硅化物材料。
层间绝缘层120可以在栅电极层130之间。类似于栅电极层130，层间绝缘层120可以在垂直于图案结构101的下表面的方向上彼此间隔开，并且层间绝缘层120可以在X方向上延伸。参考图2B，层间绝缘层120可以包括第一堆叠结构GS1的第一层间绝缘层120a和第二堆叠结构GS2的第二层间绝缘层120b。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
第一堆叠结构GS1可以包括在图案结构101的下表面上交替堆叠的第一层间绝缘层120a和第一栅电极层130a，并且还可以包括在第一栅电极层130a之中的最下面的栅电极层130a的下表面上的连接绝缘层122。连接绝缘层122可以包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种。连接绝缘层122可以包括与层间绝缘层120的材料相同的材料。
第二堆叠结构GS2可以包括在第一堆叠结构GS1的下表面上交替堆叠的第二层间绝缘层120b和第二栅电极层130b。
沟道结构CH可以在图案结构101的第一区域R1的下表面上。每个沟道结构CH可以形成单个存储单元串，并且沟道结构CH可以在图案结构101的下表面上形成行和列的同时彼此间隔开。沟道结构CH可以在X-Y平面中形成网格图案，或者可以在一个或更多个方向上呈Z字形形状。沟道结构CH可以具有孔形状和柱形状，以及可以具有根据纵横比朝向图案结构101变窄的倾斜侧面。
每个沟道结构CH可以在Z方向(例如，竖直方向)上穿过堆叠结构GS，并且可以接触图案结构101。在一些实施例中，沟道结构CH可以延伸到图案结构101中以接触图案结构101的内部。
每个沟道结构CH可以包括延伸穿过第一堆叠结构GS1的第一沟道结构CH1和延伸穿过第二堆叠结构GS2的第二沟道结构CH2。第二沟道结构CH2可以延伸穿过第二堆叠结构GS2，并且可以连接到第一沟道结构CH1。也就是说，第一沟道结构CH1和第二沟道结构CH2可以彼此连接。由于第一沟道结构CH1和第二沟道结构CH2的连接区域中的宽度差异或变化，每个沟道结构CH可以具有弯曲部分。这可能是因为第一沟道结构CH1的最下面部分的宽度可以大于第二沟道结构CH2的最上面部分的宽度。
在一些实施例中，沟道结构CH中的一些可以是虚设沟道。此外，如图1中所示，还可以在第二区域R2的下表面上设置虚设沟道DCH。虚设沟道DCH可以具有与沟道结构CH相似(或相同)的结构。
如图2B的截面图和图3B的放大图中所示，每个沟道结构CH可以包括沟道层140、在沟道层140中的沟道填充绝缘层142、围绕沟道层140的栅极介电层143、以及沟道焊盘144。
沟道层140可以形成为具有围绕内部的沟道填充绝缘层142的环形形状，但在一些实施例中，沟道层140可以具有柱状形状(例如，圆柱或棱柱)，而没有沟道填充绝缘层142。因此，在一些实施例中，可以省略沟道填充绝缘层142。沟道层140可以在其下部连接到图案结构101。沟道层140可以包括半导体材料(例如，多晶硅或单晶硅)，并且该半导体材料可以是未掺杂的材料、或包括P型杂质或N型杂质的材料。
栅极介电层143可以在栅电极层130和沟道层140之间。栅极介电层143可以包括从沟道层140依次堆叠的隧穿层143-1、电荷存储层143-2和阻挡层143-3。隧穿层143-1可以使电荷隧穿到电荷存储层143-2中，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。电荷存储层143-2可以是电荷陷阱层或浮栅导电层。阻挡层143-3可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。
沟道焊盘144可以在每个沟道结构CH中仅设置在第二沟道结构CH2的下端处。然而，根据一些实施例，第一沟道结构CH1和第二沟道结构CH2中的每一个可以包括沟道焊盘144，并且在这种情况下，第一沟道结构CH1的沟道焊盘144可以连接到第二沟道结构CH2的沟道层140。沟道焊盘144可以覆盖沟道填充绝缘层142的下表面，并且可以电连接到沟道层140。沟道焊盘144可以包括例如掺杂的多晶硅。
沟道层140、栅极介电层143和沟道填充绝缘层142可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。
如图3B的放大图中所示，每个沟道结构CH可以穿过堆叠结构GS延伸到图案结构101中。沟道层140的上端可以直接接触图案结构101。沟道层140的上端可以指代与其中沟道结构CH延伸到图案结构101中的部分相邻的区域。栅极介电层143可以围绕沟道层140的下端(或非上端)。
分离结构MS可以穿过堆叠结构GS，并且可以在Y方向上将堆叠结构GS的部分彼此分离(例如，在Y方向上将这些部分间隔开)。堆叠结构GS可以包括在Y方向上通过分离结构MS彼此间隔开的多个堆叠部分。分离结构MS可以包括彼此平行设置的第一分离结构MS1和第二分离结构MS2a和MS2b。第一分离结构MS1和第二分离结构MS2a和MS2b可以穿过堆叠在图案结构101上的栅电极层130(例如，全部的栅电极层130)，并且可以连接到图案结构101。如图1中所见，第一分离结构MS1可以在X方向上以一个层延伸(例如，连续地延伸)，而第二分离结构MS2a和MS2b可以在一对第一分离结构MS1之间间歇地延伸，或可以仅布置在部分区域中。更详细地，第二分离结构MS2a和MS2b可以包括第二中心分离结构MS2a和在第一分离结构MS1和第二中心分离结构MS2a之间的第二辅助分离结构MS2b。第二中心分离结构MS2a可以设置在第一区域R1和第二区域R2上，而第二辅助分离结构MS2b可以仅设置在第二区域R2中。第二中心分离结构MS2a可以在第二区域R2中在X方向上彼此间隔开。根据一些实施例，其中第二分离结构MS2a和MS2b在第二区域R2中彼此间隔开的形状可以进行各种改变。另外，根据一些实施例，第一分离结构MS1和第二分离结构MS2a和MS2b的布置顺序和数量不限于图1中所示的那些。
在一些实施例中，每个分离结构MS可以包括穿过堆叠结构GS的第一部分MS_P1和从第一部分MS_P1竖直地延伸并穿过图案结构101的第二部分MS_P2。第一部分MS_P1和第二部分MS_P2可以一体地连接。每个分离结构MS可以包括在第一部分MS_P1和第二部分MS_P2中连续延伸的绝缘材料，并且该绝缘材料可以包括氧化硅、氮化硅或碳化硅中的至少一种。
第一部分MS_P1可以在第一水平方向(例如，X方向)上延伸。在垂直于第一水平方向的第二水平方向上(例如，在Y方向上)，第一部分MS_P1可以具有从第一半导体结构S1朝向图案结构101减小的宽度，如图3A中最好地所见。因此，第一部分MS_P1可以具有宽度朝向第一半导体结构S1增加的倾斜侧面。
在第二水平方向上，第二部分MS_P2可以具有在从第一半导体结构S1朝向图案结构101的方向上增加的宽度，如图3A中最好地所见。因此，第二部分MS_P2可以具有宽度朝向第一半导体结构S1减小的倾斜侧面。
每个分离结构MS还可以包括由第一部分MS_P1和第二部分MS_P2限定的弯曲部分MS_BP。该弯曲部分MS_BP可以位于其中第一部分MS_P1和第二部分MS_P2相连接的部分中。换言之，第一部分MS_P1和第二部分MS_P2的侧壁可以在弯曲部分MS_BP处不连续。第一部分MS_P1的上端在第二水平方向上的第一宽度可以小于第二部分MS_P2的下端在第二水平方向上的第二宽度。因此，弯曲部分MS_BP可以形成在第一部分MS_P1的上端和第二部分MS_P2的下端之间。这可以是考虑到在第一半导体结构S1和第二半导体结构S2之间的接合工艺之后为暴露第一部分MS_P1而执行的开口形成工艺的工艺裕度所得到的结构。弯曲部分MS_BP可以位于比栅电极层130之中的最上面的栅电极层130的上表面的高度高的高度上。例如，弯曲部分MS_BP可以位于与图案结构101的下表面的高度基本相同的高度上。
在一些实施例中，半导体器件100还可以包括间隔物层105，该间隔物层105将分离结构MS的第二部分MS_P2与图案结构101分离。间隔物层105可以围绕第二部分MS_P2的外表面。间隔物层105可以被配置为防止在形成与第二部分MS_P2相对应的开口之后在去除牺牲绝缘层118的过程中或期间在图案结构101中出现缺陷。间隔物层105的下端可以位于与弯曲部分MS_BP所位于的高度邻近的高度上。
间隔物层105可以包括氧化物基材料(例如，氧化硅)或氮化物基材料。
如图1中所示，在第一区域R1中，上分离结构SS可以在X方向上在第一分离结构MS1和第二中心分离结构MS2a之间以及在第二中心分离结构MS2a之间延伸。上分离结构SS可以穿过或延伸穿过栅电极层130之中包括最下面的上栅电极层130U的栅电极层130的一部分。如图2A中所示，上分离结构SS可以在Y方向上将包括上栅电极层130U的总共三个栅电极层130分离。然而，根据各种实施例，被上分离结构SS分离的栅电极层130的数量可以进行各种改变。被上分离结构SS分离的上栅电极层130U可以形成不同的串选择线。上分离结构SS可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。
单元区域绝缘层190可以覆盖图案结构101和在图案结构101的下表面上的栅电极层130。单元区域绝缘层190可以由绝缘材料形成，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。根据一些实施例，单元区域绝缘层190可以包括多个绝缘层。
上绝缘层199可以在图案结构101的上表面上。上绝缘层199可以用作钝化层和/或可以保护半导体器件100。在一些实施例中，上绝缘层199可以在部分区域中具有开口，从而限定提供到外部设备的连接和/或与外部设备的连接的焊盘区。在半导体器件100中，上绝缘层199可以包括氧化硅、氮化硅和碳化硅中的至少一种。
在一些实施例中，间隔物层105的上端可以位于比图案结构101的上表面的高度高的高度上。每个分离结构MS的第二部分MS_P2可以穿过图案结构101和上绝缘层199，并且间隔物层105可以将第二部分MS_P2和上绝缘层199分离。也就是说，间隔物层105可以从第二部分MS_P2和图案结构101之间延伸到第二部分MS_P2和上绝缘层199之间。
上布线结构160、165、167、170和180可以包括栅极接触部160、衬底接触部165、I/O接触部167、单元接触插塞170和单元布线线路180，并且可以被配置为使得第二半导体结构S2电连接到第一半导体结构S1。
栅极接触部160可以穿过单元区域绝缘层190，并且可以连接到栅电极层130。栅极接触部160可以包括例如钨(W)、铜(Cu)、铝(Al)及其合金中的至少一种。根据一些实施例，栅极接触部160还可以包括阻挡层，该阻挡层覆盖在其中设置栅极接触部160的接触孔的侧壁和上表面。阻挡层可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种。
在一些实施例中，栅极接触部160可以穿过最下面的栅电极层130和在其上的绝缘结构125，并且可以在第二区域R2中连接到栅电极层130的栅极焊盘区130P。也就是说，每个栅极接触部160可以穿过栅电极层130的栅极焊盘区130P和在栅极焊盘区130P上的绝缘结构125。栅极接触部160可以穿过堆叠结构GS以部分地延伸到图案结构101的下表面中。
绝缘结构125可以与层间绝缘层120交替布置，并且可以围绕栅极接触部160。绝缘结构125可以在栅极焊盘区130P上，并且可以围绕栅极接触部160的侧表面。绝缘结构125的内表面可以围绕栅极接触部160，并且绝缘结构125的外表面可以被栅电极层130围绕。栅极接触部160可以通过绝缘结构125物理连接到并电连接到一个栅电极层130，并且可以与在其上的栅电极层130电分离。
在一些实施例中，半导体器件100还可以包括接触部间隔物103，该接触部间隔物103将图案结构101与栅极接触部160物理分离并电分离。在图2B中，接触部间隔物103被示出为在图案结构101和栅极接触部160之间以基本均匀的厚度延伸的衬垫的形式，但接触部间隔物103的形状可以进行各种改变。栅极接触部160可以通过接触部间隔物103与图案结构101电分离。
在一些实施例中，每个栅极接触部160的下表面可以在与每个沟道结构CH的下表面的高度基本相同的高度处。这可能是因为用于形成栅极接触部160的接触孔在用于形成沟道结构CH的沟道孔形成过程中一起形成。然而，根据一些实施例，每个栅极接触部160的下表面可以在比每个沟道结构CH的下表面的高度低的高度处。
衬底接触部165可以与堆叠结构GS间隔开，并且可以通过单元区域绝缘层190连接到图案结构101。
I/O接触部167可以与堆叠结构GS间隔开，并且可以穿过单元区域绝缘层190。I/O接触部167可以是将半导体器件100和外部焊盘结构电连接的接触结构。外部焊盘结构可以是将半导体器件100电连接到外部设备的结构、或被配置为提供此类电连接的结构。
在一些实施例中，外部焊盘结构可以包括导电焊盘106、着接焊盘108和焊盘间隔物107。导电焊盘106可以在上绝缘层199上，着接焊盘108可以穿过上绝缘层199和图案结构101，并且可以接触导电焊盘106。着接焊盘108可以包括至少一种导电材料，例如，金属氮化物(例如，TiN、TaN或WN等)或金属(例如，W、Cu或Al等)。焊盘间隔物107可以围绕着接焊盘108的外表面。然而，根据一些实施例，焊盘间隔物107可以包括沿着接焊盘108的外表面在着接焊盘108和单元区域绝缘层190之间延伸的部分。焊盘间隔物107可以包括绝缘材料，例如，氧化硅。着接焊盘108可以通过焊盘间隔物107与图案结构101电间隔开。I/O接触部167可以穿过单元区域绝缘层190以接触着接焊盘108。
着接焊盘108的上表面可以位于与每个分离结构MS的第二部分MS_P2的上表面的高度基本相同或比每个分离结构MS的第二部分MS_P2的上表面的高度高的高度上。这可能是因为着接焊盘108在形成了分离结构MS之后形成。
单元接触插塞170可以包括第一单元接触插塞至第三单元接触插塞172、174和176，并且单元布线线路180可以包括第一单元布线线路182和第二单元布线线路184。沟道焊盘144、栅极接触部160、衬底接触部165和I/O接触部167可以在下端连接到第一单元接触插塞172。第一单元接触插塞172可以在下端连接到第二单元接触插塞174，并且第二单元接触插塞174可以在下端连接到第一单元布线线路182。第三单元接触插塞176可以将第一单元布线线路182和第二单元布线线路184彼此竖直连接。单元接触插塞170可以具有圆柱形形状。单元接触插塞170可以具有不同的长度。例如，第一单元接触插塞172可以具有相对更长的长度。根据一些实施例，单元接触插塞170可以具有根据纵横比，(在X方向上的)宽度朝向图案结构101变窄并且(在X方向上的)宽度朝向第一半导体结构S1增加的侧表面。根据一些实施例，单元接触插塞170中的一些可以是不施加电信号的虚设接触插塞。
第一单元布线线路182可以包括第一区域R1的连接到沟道结构CH的位线和第二区域R2的在与位线的高度相同的高度处的布线线路。第二单元布线线路184可以是第一单元布线线路182下方的布线线路。单元布线线路180可以具有在至少一个水平方向上延伸的线形形状。根据实施例，第二单元布线线路184的厚度可以大于第一单元布线线路182的厚度。单元布线线路180可以具有宽度朝向图案结构101变窄的倾斜侧表面。
栅极接触部160、衬底接触部165、I/O接触部167、单元接触插塞170和单元布线线路180可以由例如钨(W)或铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合形成。
上接合结构195和198的第二接合过孔195可以在第二单元布线线路184下方，并且可以连接到第二单元布线线路184，并且上接合结构195和198的第二接合金属层198可以连接到第二接合过孔195。第二接合金属层198的下表面可以暴露于第二半导体结构S2的下表面。第二接合金属层198可以接合到并连接到第一半导体结构S1的第一接合金属层298。第二接合过孔195和第二接合金属层198可以包括导电材料，例如，铜(Cu)。
根据一些实施例，单元区域绝缘层190可以包括距其下表面具有预定厚度的接合绝缘层。在一些实施例中，该接合绝缘层可以与第一半导体结构S1的接合绝缘层形成介电-介电接合。接合绝缘层可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第一半导体结构S1和第二半导体结构S2可以通过将第一接合金属层298和第二接合金属层198接合并将接合绝缘层接合而被接合。第一接合金属层298与第二接合金属层198的接合可以是例如铜(Cu)-铜(Cu)接合，而接合绝缘层的接合可以是例如介电-介电接合，诸如SiCN-SiCN接合。第一半导体结构S1和第二半导体结构S2可以通过包括铜(Cu)-铜(Cu)接合和介电-介电接合在内的混合接合而被接合。
图4A是根据一些实施例的半导体器件的局部放大图。图4A示出了与图2A的区域“A”相对应的区域。
参考图4A，半导体器件100a可以包括与图2A不同的间隔物层105a和分离结构MS′。
在第二水平方向上(例如，在Y方向上)，间隔物层105a可以包括具有向下减小的宽度的部分。该结构可以是例如由于具有第一倾斜度的侧表面和具有第二倾斜度的侧表面而得到的结构，但也可以是由于圆形侧表面而得到的结构。因此，与间隔物层105a的侧表面接触的第二部分MS_P2的侧表面也可以具有除直线形倾斜的侧表面之外的形状。这可以是通过以下步骤形成的结构：形成开口，在开口的外壁上形成间隔物层，并且然后执行单独的回蚀工艺。
在第二水平方向上，由于每个分离结构MS’的第二部分MS_P2的下端的宽度相对地加宽，因此改善了后续工艺的工艺难度，并且可以提高半导体器件100a的生产率。
图4B是根据一些实施例的半导体器件的局部放大图。图4B示出了与图2A的区域“A”相对应的区域。
参考图4B，半导体器件100b可以包括与图2A不同的分离结构MS″的结构。
每个分离结构MS″的弯曲部分MS_BP可以位于比图案结构101的下表面的高度低的高度上。这可能是因为根据用于形成与第二部分MS_P2和间隔物层105相对应的开口的蚀刻工艺的工艺条件而去除了最上面的层间绝缘层120的一部分。因此，间隔物层105的下端可以延伸到与弯曲部分MS_BP所位于的高度邻近的区域，并且间隔物层105的下端可以位于比图案结构101的下表面的高度低的高度上。
图5是根据一些实施例的半导体器件的局部放大图。图5示出了与图2A的区域“A”相对应的区域。
参考图5，半导体器件100c可以包括与图2A不同的分离结构MS″′的结构，并且还可以包括板导电层102。
板导电层102可以在上绝缘层199′和图案结构101之间。
每个分离结构MS″′可以包括从板导电层102的下表面延伸并与板导电层102集成的竖直导电层MS_L2。绝缘衬垫MS_L1可以围绕竖直导电层MS_L2的外表面。板导电层102和竖直导电层MS_L2可以包括相同的导电材料，例如，掺杂的多晶硅或金属(例如，W、Cu或Al)。板导电层102和竖直导电层MS_L2可以与图案结构101一起用作公共源极线，或降低公共源极线的噪声。
每个分离结构MS″′可以包括第一部分MS_P1和第二部分MS_P2，并且竖直导电层MS_L2和绝缘衬垫MS_L1中的每一个可以在第一部分MS_P1和第二部分MS_P2内延伸。
图6A和图6B是根据一些实施例的半导体器件的示意性平面图。图6A和图6B是示意性地示出了根据一些实施例的半导体器件的组件之中的分离结构MS的平面图。分离结构MS可以在第一水平方向(例如，X方向)上延伸。
参考图6A，第二部分MS_P2可以在第一水平方向上在第一部分MS_P1上延伸。在垂直于第一水平方向的第二水平方向(例如，Y方向)上，第二部分MS_P2的宽度可以大于第一部分MS_P1的宽度。因此，在平面图中，整个第一部分MS_P1可以与第二部分MS_P2重叠。
参考图6B，与图6A不同，第二部分MS_P2可以是可在第一部分MS_P1上彼此间隔开的多个图案。也就是说，第一部分MS_P1可以具有在第一水平方向上延伸的线形形状(例如，连续的线形形状)，第二部分MS_P2可以具有在第一部分MS_P1上在第一水平方向上间歇地延伸的图案形状。
图7是根据一些实施例的半导体器件的示意性截面图。
参考图7，半导体器件100f可以包括与图2A不同的栅极接触部160′。
栅极接触部160’可以通过穿过单元区域绝缘层190而电连接到栅电极层130，并且可以与暴露出下表面的栅电极层130接触。栅极接触部160’的上表面可以在暴露出下表面的栅电极层130上。也就是说，栅极接触部160′可以不穿过堆叠结构GS延伸到图案结构101中。
半导体器件100f可以不包括图2A的接触部间隔物103和/或绝缘结构125。
图8是根据一些实施例的半导体器件100g的局部放大图。图8示出了与图2B的区域“B”相对应的区域。
参考图8，半导体器件100g还可以包括在图案结构101与栅电极层130a和130b之间的第一水平导电层102和第二水平导电层104。
第一水平导电层102和第二水平导电层104可以依次堆叠，并且在图案结构101的第一区域R1(参见图2A)的下表面上。第一水平导电层102可以不延伸到图案结构101的第二区域R2，而第二水平导电层104可以延伸到第二区域R2。
第一水平导电层102可以用作半导体器件100g的公共源极线的一部分，例如，与图案结构101一起作为公共源极线。第一水平导电层102可以围绕沟道层140直接连接到沟道层140。
第二水平导电层104可以在未设置第一水平导电层102的部分区域中与图案结构101接触。第二水平导电层104可以在该部分区域中覆盖第一水平导电层102的端部，并且可以弯曲以延伸到图案结构101上。
第一水平导电层102和第二水平导电层104可以包括半导体材料，例如，第一水平导电层102和第二水平导电层104都可以包括多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层、或包括从第一水平导电层102扩散的杂质的层。然而，根据一些实施例，第二水平导电层104可以被绝缘层替代。
半导体器件100g还可以包括水平绝缘层，该水平绝缘层在第二区域R2(参见图2B)的至少一部分中在图案结构101的下表面上与第一水平导电层102平行。该水平绝缘层可以包括交替堆叠在图案结构101的下表面上的第一水平绝缘层至第三水平绝缘层。这些水平绝缘层可以是在半导体器件的制造过程中在水平绝缘层的一部分被第一水平导电层102替代之后剩余的层。水平绝缘层可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。
在实施例中，栅极介电层143可以如图8中所示在第一水平导电层102下方围绕沟道层140的侧表面，但不限于此。在这种情况下，栅极介电层143可以设置在第一水平导电层102上以一起覆盖沟道层140的侧表面和上表面两者。
图9至图15是示出了根据一些实施例的制造半导体器件的方法的示意图。
图9、图10A、图11和图12A是与图2B相对应的截面图，并且图10B、图12B、图13、图14和图15是与图2A相对应的截面图。
参考图9，可以在下衬底201上形成包括电路元件220、下布线结构270和280以及下接合结构295和298的第一半导体结构S1。
首先，可以在下衬底201中形成器件分离层210，并且可以在下衬底201上依次形成电路栅极介电层222和电路栅电极层225。可以通过例如浅沟槽分离(STI)工艺来形成器件分离层210。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅极介电层222和电路栅电极层225。电路栅极介电层222可以由氧化硅形成，并且电路栅电极层225可以由多晶硅或金属硅化物层中的至少一种形成，但本公开不限于此。接着，可以在电路栅极介电层222和电路栅电极层225的两个侧壁上形成间隔物层224和源/漏区205。根据一些实施例，间隔物层224可以由多个层形成。接着，可以通过执行离子注入工艺来形成源/漏区205。
可以通过以下步骤来形成下布线结构270和280的电路接触插塞270、以及下接合结构295和298的第一接合过孔295：形成外围区域绝缘层290的一部分，然后蚀刻并去除外围区域绝缘层290的一部分，并且然后用导电材料填充去除的部分。可以通过例如沉积导电材料并且然后将导电材料图案化来形成下布线结构270和280的电路布线线路280、以及下接合结构295和298的第一接合金属层298。第一接合金属层298可以形成为使得其上表面通过外围区域绝缘层290暴露。
外围区域绝缘层290可以包括多个绝缘层。可以在形成下布线结构270和280以及下接合结构295和298的每个操作中形成外围区域绝缘层290的一部分。通过该操作，可以制备第一半导体结构S1。
参考图10A和图10B，可以开始第二半导体结构S2的制造过程。首先，可以在基底衬底SUB上形成初步衬底101’，可以形成包括与层间绝缘层120a交替堆叠的牺牲绝缘层118a和与层间绝缘层120b交替堆叠的牺牲绝缘层118b的初步堆叠结构，并且此后，可以形成穿过或延伸穿过初步堆叠结构的沟道结构CH、初步分离结构119、上布线结构160、165、167、170和180、以及上接合结构195和198。
基底衬底SUB可以是通过后续工艺去除的层，并且可以是诸如硅(Si)的半导体衬底。初步衬底101’可以是通过后续工艺去除的层，并且可以由例如多晶硅层或外延层形成。在一些实施例中，初步衬底101’可以由多晶硅层形成，并且可以不含杂质(例如，可以不包括杂质)。然而，根据一些实施例，可以通过省略基底衬底SUB或初步衬底101’而使用单个衬底来执行后续工艺。
接着，可以通过在初步衬底101’上交替地沉积层间绝缘层120a和120b以及牺牲绝缘层118a和118b来形成初步堆叠结构。初步堆叠结构可以包括第一初步堆叠结构和第二初步堆叠结构，第一初步堆叠结构包括第一层间绝缘层120a和第一牺牲绝缘层118a，第二初步堆叠结构包括第二层间绝缘层120b和第二牺牲绝缘层118b。牺牲绝缘层118a和118b可以通过后续工艺被栅电极层130替代。牺牲绝缘层118a和118b可以由以下材料形成，该材料可以在特定蚀刻条件下以相对于层间绝缘层120a和120b的蚀刻选择性进行蚀刻。例如，层间绝缘层120a和120b可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118a和118b可以由与层间绝缘层120a和120b的材料不同的选自硅、氧化硅、碳化硅和氮化硅的材料形成。根据实施例，层间绝缘层120a和120b的厚度可以不全部相同。
可以形成覆盖初步堆叠结构的单元区域绝缘层190，并且可以去除第二初步堆叠结构的一部分以形成上分离结构SS。可以通过以下步骤来形成上分离结构SS：使用单独的掩模层来暴露其中要形成上分离结构SS的区域，从顶部去除预定数量的牺牲绝缘层118和层间绝缘层120，并且然后沉积绝缘材料。
可以通过执行各向异性蚀刻工艺来形成穿过初步堆叠结构并暴露初步衬底101’的沟道孔，并且可以通过在沟道孔中依次沉积栅极介电层143(参见图3B)、沟道层140、沟道填充绝缘层142和沟道焊盘144来形成沟道结构CH。在一些实施例中，可以通过在穿过第一初步堆叠结构的第一沟道孔中形成沟道牺牲层，并通过穿过第二初步堆叠结构的第二沟道孔去除沟道牺牲层来形成沟道孔，但形成沟道孔的方法不限于此。在沟道孔中，可以通过执行沉积工艺依次沉积隧穿层143-1(参见图3B)、电荷存储层143-2(参见图3B)和阻挡层143-3(参见图3B)以形成栅极介电层143(参见图3B)。例如，沉积工艺可以包括原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺。
通过蚀刻初步衬底101’上的单元区域绝缘层190形成接触孔，并用导电材料填充该接触孔来形成上布线结构160、165、167、170和180的栅极接触部160、衬底接触部165和I/O接触部167。
栅极接触部160可以通过以下步骤来形成：形成穿过初步堆叠结构的开口，通过去除牺牲绝缘层118的通过该开口暴露的部分来形成隧道部分，在隧道部分中的除牺牲栅极焊盘区118P之外的剩余区域中形成绝缘结构125，并且然后用导电材料填充。在一些实施例中，该开口可以与沟道孔一起形成。在这种情况下，栅极接触部160的上表面可以在与沟道结构CH的上表面基本相同的高度上。然而，根据实施例，栅极接触部160的结构和制造方法可以进行各种改变。
可以通过用导电材料填充穿过单元区域绝缘层190以暴露初步衬底101’的接触孔来形成衬底接触部165和I/O接触部167。该接触孔可以与初步堆叠结构间隔开。
接着，可以进一步形成单元区域绝缘层190，可以通过执行蚀刻工艺来形成穿过初步堆叠结构的开口，并且可以在该开口中沉积包括半导体材料(例如，多晶硅)、氧化物或氮化物中的至少一种的材料以形成初步分离结构119。初步分离结构119可以包括与分离结构MS(参见图1)的第一部分MS_P1(参见图3A)相对应的区域。也就是说，初步分离结构119可以形成为在第一水平方向(例如，X方向)上延伸的沟槽形式。
接着，可以在初步堆叠结构上形成上布线结构160、165、167、170和180中的单元接触插塞170和单元布线线路180，并且可以形成上接合结构195和198。可以通过蚀刻单元区域绝缘层190并在沟道焊盘144、栅极接触部160、衬底接触部165和I/O接触部167上沉积导电材料来形成单元接触插塞170。可以在沉积并图案化导电材料的工艺中形成单元布线线路180，或者可以通过部分地形成构成单元区域绝缘层190的绝缘层、对其进行图案化并沉积导电材料来形成单元布线线路180。在该过程中，可以形成单元接触插塞170和单元布线线路180，而不执行形成栅电极层130的工艺(参见图15)，并且因此，可以改善工艺难度。随着栅电极层130的形成，拉伸应力可能施加到堆叠结构以引起堆叠结构的翘曲。然而，根据本实施例，可以抑制由于翘曲现象而可能发生的工艺缺陷(例如，导致单元接触插塞170未对准且未连接到沟道焊盘144的缺陷等)，使得可以提供具有提高的生产率的半导体器件。
可以通过在单元布线线路180上进一步形成单元区域绝缘层190、去除其部分、并且然后沉积导电材料来形成第二接合过孔195和第二接合金属层198。第二接合金属层198的上表面可以从单元区域绝缘层190暴露。
在本说明书中，在第二半导体结构S2的制造过程期间在上面参考图10A和图10B描述的工艺操作之后的第二半导体结构S2可以被称为“第二初步半导体结构”。
参考图11，可以将第一半导体结构S1和第二半导体结构S2接合。
可以通过经由压力将第一接合金属层298和第二接合金属层198接合来连接第一半导体结构S1和第二半导体结构S2。同时，可以通过按压来接合作为外围区域绝缘层290和单元区域绝缘层190的一部分的接合绝缘层。在将第二半导体结构S2翻转到第一半导体结构S1上，使得第二接合金属层198面朝下之后，可以执行接合。在附图中，为了更好地理解，第二半导体结构S2被示出为以图10A中所示结构的镜像进行接合。
可以将第一半导体结构S1和第二半导体结构S2直接接合，而无需粘合剂(例如，单独的粘合层)的介入。根据实施例，在接合之前，可以对第一半导体结构S1的上表面和第二半导体结构S2的下表面进一步执行表面处理工艺(例如，氢等离子体处理)，以增强接合强度。
在该过程中，由于第一半导体结构S1和第二半导体结构S2被接合而未形成栅电极层130(参见图15)，因此可以改善接合工艺的工艺难度。随着牺牲绝缘层118a和118b被去除并被栅电极层130替代，可能发生基底衬底SUB或初步衬底101′的翘曲。然而，由于接合工艺是在包括牺牲绝缘层118a和118b的同时被执行的，因此可以改善由翘曲引起的工艺缺陷。因此，可以提供具有提高的生产率的半导体器件。
参考图12A和图12B，可以去除基底衬底SUB和初步衬底101′，可以形成接触部间隔物103，并且可以形成图案结构101。
可以通过抛光工艺(例如，研磨工艺)选择性地去除基底衬底SUB和初步衬底101’，并且可以通过对随着初步衬底101’被去除而暴露的栅极介电层143选择性地执行蚀刻工艺来暴露沟道层140。接着，可以形成接触部间隔物103以覆盖随着初步衬底101’被去除而暴露的栅极接触部160，但是形成接触部间隔物103的结构和方法可以进行各种改变。
可以形成覆盖沟道层140和最上面的层间绝缘层120a的图案结构101。图案结构101可以包括半导体材料，例如，多晶硅。在一些实施例中，图案结构101可以包括杂质。
参考图13，可以在图案结构101上形成上绝缘层199，并且可以形成第一开口OP1和第二开口OP2。
可以通过在图案结构101上沉积具有均匀或共形厚度的绝缘材料层来形成上绝缘层199。
可以通过执行蚀刻工艺来形成穿过图案结构101并暴露初步分离结构119的上表面的第一开口OP1。
在一些实施例中，可以通过蚀刻工艺将最上面的层间绝缘层120a的一部分与图案结构101的一部分一起去除。在这种情况下，可以提供图4B的半导体器件100b。
在一些实施例中，每个第一开口OP1可以形成为具有在初步分离结构119上在第一水平方向(X方向)上延伸的线形形状(即，沟槽形状)。在这种情况下，可以提供图6A的半导体器件100d。然而，根据一些实施例，每个第一开口OP1可以形成为具有在初步分离结构119上在第一水平方向上间歇地延伸的图案形状。在这种情况下，可以提供图6B的半导体器件100e。
接着，返回图13，可以形成覆盖图案结构101的被第一开口OP1暴露的侧表面的间隔物层105。在一些实施例中，可以通过对图案结构101的侧表面执行氧化工艺来形成间隔物层105，但根据其他实施例，也可以通过执行在图案结构101的侧表面上沉积氧化物层的沉积工艺来形成间隔物层105。在一些实施例中，在执行沉积工艺之前，可以附加地执行将初步分离结构119的上表面的高度降低预定高度的回蚀工艺。
接着，可以通过选择性地去除被第一开口OP1暴露的初步分离结构119来形成第二开口OP2。
第一开口OP1可以对应于通过后续工艺形成的分离结构MS(参见图3A)的第二部分MS_P2(参见图3A)，并且第二开口OP2可以是对应于通过后续工艺形成的分离结构MS(参见图3A)的第一部分MS_P1(参见图3A)的区域。
参考图14，可以形成隧道部分TL。
可以通过去除被第二开口OP2暴露的牺牲绝缘层118来形成隧道部分TL。可以通过执行用于相对于层间绝缘层120选择性地去除牺牲绝缘层118的蚀刻工艺来去除牺牲绝缘层118。
参考图15，可以形成栅电极层130。
可以通过在去除了牺牲绝缘层118的隧道部分TL中沉积导电材料来形成栅电极层130。在一些实施例中，可以在形成栅电极层130之前首先形成辅助栅极介电层以覆盖和/或顺应层间绝缘层120，但本发明构思不限于此。可以通过填充去除了牺牲绝缘层118的区域并对填充第一开口OP1和第二开口OP2的导电材料执行蚀刻工艺来形成栅电极层130。导电材料可以包括金属、多晶硅或金属硅化物材料。
接着，可以通过用绝缘材料填充第一开口OP1和第二开口OP2来形成包括第一部分MS_P1和第二部分MS_P2的分离结构MS(图3A)，并且可以形成外部焊盘结构106、107和108以提供图1至图3B的半导体器件100。
根据一些实施例，可以蚀刻上绝缘层199以暴露图案结构101的上表面，可以在第一开口OP1和第二开口OP2中形成绝缘衬垫MS_L1，并且可以在第一开口OP1和第二开口OP2中沉积导电材料以在分离结构MS中形成竖直导电层MS_L2，可以附加地沉积导电材料并且可以执行平坦化工艺以形成板导电层102，并且可以在板导电层102上附加地形成上绝缘层199’以提供图5的半导体器件100c。
图16是示意性地示出了根据一些实施例的包括半导体器件的数据存储系统1000的图。
参考图16，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。
数据存储系统1000可以是包括一个或多个半导体器件1100的存储设备，或作为包括存储设备的电子设备。
例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态驱动(SSD)设备、通用串行总线(USB)设备、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性存储器件，并且可以是例如上面参考图1至图15描述的NAND闪存器件。半导体器件1100可以包括第一半导体结构1100F和在第一半导体结构1100F上的第二半导体结构1100S。第一半导体结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2以及在位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二半导体结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、以及与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据实施例对下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量进行各种改变。
在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极层。字线WL可以是存储单元晶体管MCT的栅电极层，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极层。
在一些示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于使用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一半导体结构1100F内延伸到第二半导体结构1100S的第一连接布线1115而电连接到解码器电路1110。位线BL可以通过从第一半导体结构1100F内延伸到第二半导体结构1100S的第二连接线路1125而电连接到页缓冲器1120。
在第一半导体结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的I/O焊盘1101与控制器1200通信。I/O焊盘1101可以通过从第一半导体结构1100F内延伸到第二半导体结构1100S的I/O连接线路1135而电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(主机I/F)1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件进行操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的控制器I/F(或NAND I/F)1221。通过控制器I/F 1221，可以传输用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCT的数据、以及要从半导体器件1100的存储单元晶体管读取的数据。主机I/F 1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机I/F 1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图17是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
参考图17，根据本发明构思的一些示例实施例的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主板2001上的布线图案2005而连接到控制器2002。
主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，数据存储系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等的接口中的任何一种接口与外部主机通信。在一些示例实施例中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入到半导体封装2003或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是用于减轻作为数据存储空间的半导体封装2003与外部主机之间的速度差异的缓冲存储器。数据存储系统2000中包括的DRAM 2004可以作为一种高速缓存存储器进行操作，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当数据存储系统2000包括DRAM 2004时，除用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、分别在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及在封装衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括I/O焊盘2210。I/O焊盘2210可以与图16的I/O焊盘1101相对应。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参考图1至图15描述的半导体器件。
在一些示例实施例中，连接结构2400可以是将I/O焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。根据实施例，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括贯通电极(硅通孔(TSV))的连接结构彼此电连接，而不是通过接合线类型的连接结构2400。
在一些示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主板2001不同的单独的插入衬底上，并且控制器2002和半导体芯片可以通过形成在插入衬底上的布线而彼此连接。
图18是示意性地示出了根据一些示例实施例的半导体封装的截面图。图18示出了图17的半导体封装2003的示例实施例，并概念性地示出了沿图17的半导体封装2003的线III-III’截取的区域。
参考图18，在半导体封装2003中，封装衬底2100可以是印刷电路板(PCB)。封装衬底2100可以包括封装衬底主体部分2120、在封装衬底主体部分2120的上表面上的封装上焊盘2130(参见图17)、在封装衬底主体部分2120的下表面上或通过封装衬底主体部分2120的下表面暴露的封装下焊盘2125、以及在封装衬底主体部分2120内将封装上焊盘2130电连接到封装下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。封装下焊盘2125可以通过导电连接部2800而连接到如图17中所示的数据存储系统2000的主板2001的布线图案2005。
在半导体封装2003中，每个半导体芯片2200a可以包括半导体衬底4010、在半导体衬底4010上的第一结构4100、以及在第一结构4100上以晶片接合方法接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区，该外围电路区包括外围布线4110和第一接合结构4150。第二结构4200可以包括公共源极线4205、在公共源极线4205和第一结构4100之间的栅极堆叠结构4210、以及穿过栅极堆叠结构4210的存储沟道结构4220和分离结构4230、以及分别电连接到栅极堆叠结构4210的字线(图16的WL)和存储沟道结构4220的第二接合结构4250。例如，第二接合结构4250可以分别通过电连接到存储沟道结构4220的位线4240和电连接到字线(图16的WL)的栅极接触部(图2B的160)而电连接到存储沟道结构4220和字线(图16的WL)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时接合。第一接合结构4150和第二接合结构4250的接合部分可以由例如铜(Cu)形成。
如放大图中所示，第二结构4200可以包括具有第一部分MS_P1和第二部分MS_P2的分离结构MS。在每个半导体芯片2200a中，每个分离结构MS可以具有由第一部分MS_P1和第二部分MS_P2限定的弯曲部分，如上面参考图1至图15所描述的。
图18的半导体芯片2200a可以通过接合线形式的连接结构2400彼此电连接。然而，在一些示例实施例中，一个半导体封装中的半导体芯片(例如，半导体芯片2200a)可以通过包括贯通电极TSV的连接结构而彼此电连接。
在两个或更多个半导体结构相接合的结构中，栅电极层可以在执行用于接合的接合工艺之后形成，从而改善工艺难度，使得可以提供具有提高的生产率的半导体器件和包括该半导体器件的数据存储系统。
虽然以上已经示出并描述了一些示例实施例，但对于本领域技术人员将显然的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
第一半导体结构，包括下衬底；以及
第二半导体结构，在所述第一半导体结构上，并通过接合结构接合到所述第一半导体结构，所述第二半导体结构包括：
图案结构；
上绝缘层，在所述图案结构上；
堆叠结构，包括沿竖直方向在所述第一半导体结构和所述图案结构之间交替地堆叠的栅电极层和层间绝缘层，所述竖直方向垂直于所述图案结构的下表面；
沟道结构，延伸穿过所述堆叠结构，每个沟道结构分别包括沟道层；以及
分离结构，延伸穿过所述堆叠结构，并分离所述堆叠结构；
其中，所述分离结构中的每一个包括第一部分和第二部分，所述第一部分延伸穿过所述堆叠结构，所述第二部分从所述第一部分竖直地延伸并延伸穿过所述图案结构，并且
其中，所述第二半导体结构还包括间隔物层，所述间隔物层将所述分离结构的所述第二部分与所述图案结构分离。
2.根据权利要求1所述的半导体器件，其中，所述分离结构在第一水平方向上延伸，并且在与所述第一水平方向交叉的第二水平方向上将所述堆叠结构分离成彼此间隔开的多个堆叠部分。
3.根据权利要求1所述的半导体器件，其中，所述间隔物层围绕所述分离结构中的每一个的所述第二部分的外表面。
4.根据权利要求1所述的半导体器件，其中，所述间隔物层的上端距所述下衬底的表面的距离远于所述图案结构的上表面距所述下衬底的所述表面的距离。
5.根据权利要求1所述的半导体器件，其中：
所述分离结构中的每一个在第一水平方向上延伸，并且
所述间隔物层包括在第二水平方向上的宽度随着距所述下衬底的距离减小而减小的部分。
6.根据权利要求1所述的半导体器件，其中，所述分离结构中的每一个在所述第一部分和所述第二部分之间具有弯曲部分。
7.根据权利要求6所述的半导体器件，其中，所述弯曲部分所位于的高度到所述下衬底的表面的距离小于所述图案结构的下表面的高度到所述下衬底的所述表面的距离。
8.根据权利要求1所述的半导体器件，其中：
每个分离结构的所述第一部分具有连续的形状，并在第一水平方向上延伸，并且
每个分离结构的所述第二部分具有间歇的形状，并在所述第一部分上在所述第一水平方向上延伸。
9.根据权利要求1所述的半导体器件，其中：
所述分离结构中的每一个包括在所述第一部分和所述第二部分内连续地延伸的绝缘材料，并且
所述绝缘材料包括氧化硅、氮化硅或碳化硅中的至少一种。
10.根据权利要求1所述的半导体器件，还包括：
板导电层，在所述上绝缘层和所述图案结构之间，
其中，所述分离结构中的至少一个分离结构包括与所述板导电层集成的竖直导电层，其中，所述竖直导电层包括与所述板导电层的材料相同的金属材料，并且其中，所述至少一个分离结构包括围绕所述竖直导电层的外表面的绝缘衬垫。
11.根据权利要求1所述的半导体器件，其中：
所述分离结构中的每一个在第一水平方向上延伸，
所述分离结构中的每一个的所述第一部分在垂直于所述第一水平方向的第二水平方向上的宽度在从所述第一半导体结构朝向所述图案结构的方向上减小，并且
所述分离结构中的每一个的所述第二部分在所述第二水平方向上的宽度在从所述第一半导体结构朝向所述图案结构的方向上增加。
12.根据权利要求1所述的半导体器件，还包括：
导电焊盘，在所述上绝缘层上；
着接焊盘，延伸穿过所述上绝缘层和所述图案结构，并与所述导电焊盘接触；
焊盘间隔物，围绕所述着接焊盘的外表面；以及
输入/输出I/O接触部，将上布线结构电连接到所述着接焊盘，
其中，所述着接焊盘通过所述焊盘间隔物与所述图案结构间隔开。
13.根据权利要求12所述的半导体器件，其中，所述着接焊盘的上表面与所述第二部分的上表面共面，或高于所述第二部分的上表面。
14.根据权利要求1所述的半导体器件，其中：
所述栅电极层在水平方向上延伸以具有不同的长度，每个栅电极层包括具有向下暴露的下表面的栅极焊盘区，
其中，所述半导体器件还包括：
上布线结构；
栅极接触部，连接到所述上布线结构，并通过所述栅电极层的所述栅极焊盘区延伸到所述图案结构中；以及
绝缘结构，分别在所述栅极焊盘区上与所述层间绝缘层交替地布置，并围绕所述栅极接触部。
15.根据权利要求14所述的半导体器件，其中，所述栅极接触部中的每一个的下表面与所述沟道结构中的每一个的下表面共面。
16.一种半导体器件，包括：
下衬底；
电路元件，在所述下衬底上；
下布线结构，电连接到所述电路元件；
下接合结构，连接到所述下布线结构；
上接合结构，接合到所述下接合结构；
上布线结构，连接到所述上接合结构；
图案结构，在所述上布线结构上；
栅电极层，在垂直于所述图案结构的下表面的竖直方向上彼此堆叠；
沟道结构，延伸穿过所述栅电极层，每个沟道结构分别包括沟道层；以及
分离结构，在第一水平方向上延伸穿过所述栅电极层，并分离所述栅电极层，
其中，所述分离结构中的每一个包括第一部分、第二部分和弯曲部分，所述第一部分延伸穿过所述栅电极层，所述第二部分在所述第一部分上并延伸穿过所述图案结构，所述弯曲部分由所述第一部分和所述第二部分限定。
17.根据权利要求16所述的半导体器件，其中，所述弯曲部分位于比最上面的栅电极层的上表面高的高度上，并且位于与所述图案结构的下表面基本相同或比所述图案结构的下表面低的高度上。
18.根据权利要求16所述的半导体器件，其中，所述第一部分的上端在与所述第一水平方向交叉的第二水平方向上的第一宽度小于所述第二部分的下端在所述第二水平方向上的第二宽度。
19.根据权利要求16所述的半导体器件，其中，所述第二部分具有倾斜的侧表面，使得宽度在与所述第一水平方向交叉的第二水平方向上朝向所述下衬底减小。
20.一种数据存储系统，包括：
半导体存储器件，包括具有下衬底的第一半导体结构、在所述下衬底上的电路元件、在所述第一半导体结构上并接合到所述第一半导体结构的第二半导体结构、以及电连接到所述电路元件的输入/输出I/O焊盘；以及
控制器，通过所述I/O焊盘电连接到所述半导体存储器件，并控制所述半导体存储器件，
其中，所述第二半导体结构包括：
图案结构；
上绝缘层，在所述图案结构上；
堆叠结构，包括沿竖直方向在所述第一半导体结构和所述图案结构之间交替地堆叠的栅电极层和层间绝缘层，所述竖直方向垂直于所述图案结构的下表面；
沟道结构，延伸穿过所述堆叠结构，每个沟道结构分别包括沟道层；以及
分离结构，延伸穿过所述堆叠结构，并分离所述堆叠结构；
其中，所述分离结构中的每一个包括第一部分和第二部分，所述第一部分延伸穿过所述堆叠结构，所述第二部分从所述第一部分竖直地延伸并延伸穿过所述图案结构，并且
其中，所述第二半导体结构还包括间隔物层，所述间隔物层将所述分离结构的所述第二部分与所述图案结构分离。
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