KR20210033439A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하는 제1 기판 구조물; 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 측면에 배치되어 상기 제2 기판과 전기적으로 절연되고 제1 및 제2 영역을 갖는 반도체 패턴 소자, 상기 반도체 패턴 소자를 사이에 두고 나란히 연장되는 한 쌍의 분리 절연 패턴들, 상기 반도체 패턴 소자의 상기 제1 및 제2 영역에 각각 연결된 제1 및 제2 콘택 플러그, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물을 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 양산성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하는 제1 기판 구조물; 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 측면에 배치되어 상기 제2 기판과 전기적으로 절연되고 제1 및 제2 영역을 갖는 반도체 패턴 소자, 상기 반도체 패턴 소자를 사이에 두고 나란히 연장되는 한 쌍의 분리 절연 패턴들, 상기 반도체 패턴 소자의 상기 제1 및 제2 영역에 각각 연결된 제1 및 제2 콘택 플러그, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하는 제1 기판 구조물; 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물을 포함하고, 상기 제1 기판 구조물 및 상기 제2 기판 구조물 중 적어도 하나는, 상기 제1 기판 및 상기 제2 기판 중 적어도 하나의 측면 상에서 상기 제1 기판 및 상기 제2 기판과 이격되어 배치되는 적어도 하나의 반도체 패턴 소자를 제공할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 회로 소자들을 포함하는 제1 기판 구조물, 채널 구조물들을 포함하는 제2 기판 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 제1 기판 구조물은, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하고, 상기 제2 기판 구조물은, 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 수평 방향에서 상기 제2 기판과 나란히 배치되며 상기 제2 기판과 전기적으로 절연된 반도체 패턴 소자, 상기 반도체 패턴 소자의 제1 및 제2 영역과 상기 회로 소자들을 전기적으로 연결하는 제1 및 제2 콘택 플러그, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함할 수 있다.
두 개 이상의 기판 구조물이 접합된 구조에서, 어느 하나의 기판을 분리시키는 분리 절연 패턴들에 의해 형성된 반도체 패턴을 반도체 패턴 소자로 사용함으로써, 집적도가 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 사시도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 평면도이다.
도 4a 도 4b는 예시적인 실시예들에 따른 반도체 장치의 채널 구조물을 도시하는 부분 확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 평면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 9a 내지 도 9g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 사시도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다. 도 2는 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 사시도이다. 도 2는 도 1의 제2 기판 구조물을 상하 반전시켜(upside down) 확대하여 도시하며, 도 2에서 설명의 편의를 위해 일부 구성은 생략되었다. 도 3은 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 평면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 예를 들어, 제1 기판 구조물(S1)은 반도체 장치(100)의 주변 회로 영역을 포함하고, 제2 기판 구조물(S2)은 반도체 장치(100)의 메모리 셀 영역을 포함할 수 있다.
제1 기판 구조물(S1)은, 제1 기판(101), 제1 기판(101) 상에 배치된 회로 소자들(120), 및 제1 캡핑 절연층(190)을 포함할 수 있다. 제1 기판 구조물(S1)은 회로 배선 구조물로서, 회로 콘택 플러그들(160) 및 회로 배선 라인들(170)을 더 포함할 수 있다. 제1 기판 구조물(S1)은 회로 본딩 구조물로서, 상기 회로 배선 구조물 상에 배치되는 제1 본딩 비아들(180) 및 제1 본딩 금속층들(185)을 더 포함할 수 있다.
제1 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(101)에는 소자분리층들(110)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(105)이 배치될 수 있다. 제1 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 제1 기판(101)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(120)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 스페이서층(124) 및 회로 게이트 전극(125)을 포함할 수 있다. 회로 게이트 전극(125)의 양 측에서 제1 기판(101) 내에는 소스/드레인 영역들(105)이 배치될 수 있다. 회로 게이트 전극(125)은 다결정 실리콘과 같은 반도체 물질, 텅스텐과 같은 금속 물질, 및 텅스텐 질화물과 같은 금속 질화물 중 적어도 하나를 포함할 수 있다.
제1 캡핑 절연층(190)이 제1 기판(101) 상에서 회로 소자(120) 상에 배치될 수 있다. 제1 캡핑 절연층(190)은 최상부에 배치되는 본딩 절연층을 포함할 수 있다. 제1 캡핑 절연층(190)의 상기 본딩 절연층은 제2 기판 구조물(S2)의 본딩 절연층과 유전체-유전체 본딩을 위한 층일 수 있다. 제1 캡핑 절연층(190)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 제1 캡핑 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수 있다.
회로 콘택 플러그들(160)은 제1 캡핑 절연층(190)의 일부를 관통하여 소스/드레인 영역들(105)에 연결될 수 있다. 회로 콘택 플러그들(160)에 의해 회로 소자(120)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(125)에도 회로 콘택 플러그들이 연결될 수 있다. 회로 콘택 플러그들(160)은 제1 기판(101)으로부터 차례로 배치된 제1 내지 제3 회로 콘택 플러그들(162, 164, 166)을 포함할 수 있다. 제1 회로 콘택 플러그들(162)은 소스/드레인 영역들(105)에 연결될 수 있다.
회로 배선 라인들(170)은 제1 캡핑 절연층(190) 내에서, 회로 콘택 플러그들(160)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 회로 배선 라인들(170)은 적어도 일 방향으로 연장되는 라인 형태를 가질 수 있다. 회로 배선 라인들(170)은 제1 기판(101)으로부터 차례로 배치된 제1 내지 제3 회로 배선 라인들(172, 174, 176)을 포함할 수 있다. 예시적인 실시예들에서, 회로 콘택 플러그들(160) 및 회로 배선 라인들(170)의 층 수는 다양하게 변경될 수 있다.
제1 본딩 금속층들(185)은 회로 배선 라인들(170) 상에 배치되어, 상면이 제1 기판 구조물(S1)의 상면인 제1 본딩면(B1)으로 노출될 수 있다. 제1 본딩 금속층들(185)은 제2 기판 구조물(S2)의 제2 본딩 금속층들(285)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 본딩층으로 기능할 수 있다. 또한, 제1 본딩 금속층들(185)은 제2 기판 구조물(S2)과의 전기적 연결 경로를 제공할 수 있다. 제1 본딩 금속층들(185)은 제1 본딩 비아들(180)을 통해 회로 배선 라인들(170)과 연결될 수 있다. 제1 캡핑 절연층(190)의 상면은 제1 본딩 금속층들(185)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 제1 본딩면을 이룰 수 있다. 제1 본딩 비아들(180) 및 제1 본딩 금속층들(185)은 각각, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
제2 기판 구조물(S2)은 제2 기판(201), 제2 기판(201)의 측면에 배치되어 제2 기판(201)과 전기적으로 절연된 반도체 패턴 소자(210), 반도체 패턴 소자(210)를 사이에 두고 적어도 일 방향에서 나란히 연장되는 한 쌍의 분리 절연 패턴들(205), 제2 기판(201)의 하면 상에 적층된 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(230)을 덮는 제2 캡핑 절연층(290), 및 상기 제2 기판(201)의 상면 상에 배치되는 도전 패드(208)를 포함할 수 있다.
제2 기판 구조물(S2)은, 셀 배선 구조물로서, 게이트 전극들(230) 및 채널 구조물들(CH)의 하부에 배치되는 셀 콘택 플러그들(260) 및 셀 배선 라인들(270)을 더 포함할 수 있다. 제2 기판 구조물(S2)은, 셀 본딩 구조물로서, 상기 셀 배선 구조물의 하부에 배치되는 제2 본딩 비아들(280) 및 제2 본딩 금속층들(285)을 더 포함할 수 있다.
제2 기판(201)은, 게이트 전극들(230)이 수직하게 적층되며 메모리 셀들이 배치되는 제1 영역 및 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 제1 기판 구조물(S1)과 전기적으로 연결하기 위한 영역인 제2 영역을 가질 수 있다.
제2 기판(201)은 x 방향과 y 방향으로 연장되는 하면을 가질 수 있다. 제2 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 제2 기판(201)은 다결정층 또는 에피택셜층으로 제공될 수 있다. 실시예들에 따라, 제2 기판(201)은 불순물들을 포함하는 도핑 영역을 포함할 수 있다. 예시적인 실시예들에서, 제2 기판(201)은 제1 기판(101)보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다.
반도체 패턴 소자(210)는 수평 방향에서 제2 기판(201)과 나란하게 배치될 수 있다. 반도체 패턴 소자(210)는, 제2 기판(201)을 포함하는 반도체 층을 관통하는 분리 절연 패턴들(205)을 형성함에 따라, 상기 반도체 층으로부터 일부 분리된 반도체 패턴일 수 있다. 이에 따라, 반도체 패턴 소자(210)는 제2 기판(201)을 이루는 물질과 동일한 물질로 이루어질 수 있다. 예를 들어, 반도체 패턴 소자(210)는 제2 기판(201)과 동일하게 반도체 물질을 포함할 수 있으며, 실시예들에 따라, 불순물들을 포함하는 도핑 영역을 포함할 수 있다. 반도체 패턴 소자(210)는 반도체 패턴 소자(210)의 양 측에 나란하게 배치되는 절연 패턴들(205)에 의해, 제2 기판(201)과 전기적으로 절연될 수 있다. 반도체 패턴 소자(210)는 제1 기판(101) 및 제2 기판(201)과 이격될 수 있다.
반도체 패턴 소자(210)는 도 1의 확대도, 도 2 및 도 3에 도시된 것과 같이, 일 방향, 예를 들어, y 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 셀 배선 구조물은, 반도체 패턴 소자(210)의 제1 영역(C1) 및 제2 영역(C2)에 각각 연결되는 한 쌍의 콘택 플러그들(262a, 262b)을 포함할 수 있다. 한 쌍의 콘택 플러그들(262a, 262b)은 z 방향으로 연장되어 회로 소자들(120)과 각각 전기적으로 연결될 수 있다. 이에 의해, 반도체 패턴 소자(210)는, 한 쌍의 콘택 플러그들(262a, 262b)이 배치된 제1 영역(C1) 및 제2 영역(C2)의 사이에 전기적 연결 경로를 제공할 수 있다. 예시적인 실시예에서, 반도체 패턴 소자(210)는 제1 영역(C1) 및 제2 영역(C2)의 사이에 제공되는 저항 소자일 수 있다. 도 2 및 도 3에 도시된 저항 표시는 구조에 대한 표시가 아니라, 기능을 도식화하여 표시한 것이다. 예시적인 실시예에서, 반도체 패턴 소자(210)의 제1 영역(C1) 및 제2 영역(C2)의 사이에서 국부적으로 불순물들을 포함하는 도핑 영역들을 형성함으로써, 다이오드 소자가 제공될 수도 있다.
예시적인 실시예에서, 제2 기판(201)을 포함하는 상기 반도체 층을 메모리 셀 어레이 별로 분리하기 위한 분리 절연 패턴들(205)의 형성 공정 및 제2 기판(201)을 관통하는 비아 홀(H) 형성 공정은 동일한 공정 단계에서 수행될 수 있다. 상기 반도체 층에서, 게이트 전극들(230)과 z 방향으로 중첩하지 않는 영역의 일부, 예를 들어 반도체 패턴 소자(210)를 이루는 반도체 패턴은 제2 기판(201)과 전기적으로 절연된 상태에서, 한 쌍의 콘택 플러그들(262a, 262b)과 연결되고, 이에 의해 회로 소자들(120)과 전기적으로 연결되어 수동 소자 또는 능동 소자로 사용될 수 있다. 따라서, 반도체 장치(100) 내에서 효율적인 공간 이용이 가능하여 반도체 장치(100)의 칩 당 용량이 증가하거나, 또는 동일 용량당 칩 사이즈가 감소할 수 있다.
분리 절연 패턴들(205)은 제2 기판(201)을 포함하는 반도체 층을 z 방향으로 관통할 수 있다. 분리 절연 패턴들(205)은 한 쌍을 이루어 반도체 패턴 소자(210)의 양 측에서 나란히 배치될 수 있다. 분리 절연 패턴들(205) 각각은 일 방향, 예를 들어, y 방향으로 연장되는 라인 형상을 가질 수 있다. 분리 절연 패턴들(205)은 제2 기판(201)의 상면 상에 배치된 패시베이션층(도 12의 '225' 참조)의 일부를 관통할 수 있고, 이 경우, 분리 절연 패턴들(205)의 상면은 제2 기판(201)의 상면보다 높은 레벨에 위치할 수 있다. 여기에서, 높은 레벨은 제1 기판(101)의 상면을 기준으로 보다 높은 곳에 위치한 것을 의미할 수 있다.
제2 기판(201)을 관통하는 관통 홀(H) 및 관통 홀(H) 내의 관통 콘택 플러그(217)가 제2 기판 구조물(S2)에 배치될 수 있다. 관통 홀(H) 내에서 관통 콘택 플러그(217)의 측면을 둘러싸는 관통 절연층(HI)이 배치될 수 있다. 관통 홀(H)은 셀 콘택 플러그들(260) 중 일부의 상단과 접촉할 수 있다. 관통 콘택 플러그(217)는 셀 콘택 플러그(260)와 도전 패드(208)를 서로 연결할 수 있다. 예시적인 실시예에서, 관통 콘택 플러그(217)는 하부로 갈수록 폭이 좁아지는 경사진 측면을 가질 수 있고, 관통 콘택 플러그(217)와 접촉하는 셀 콘택 플러그(260)는 상부로 갈수록 폭이 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예에서, 관통 콘택 플러그(217)는 셀 콘택 플러그(260) 없이 제2 캡핑 절연층(290) 내로 연장되어 셀 배선 라인들(270)과 직접 연결될 수도 있다.
게이트 전극들(230)은 제2 기판(201)의 하면 상에 수직으로 이격되어 적층되어 층간 절연층들(220)과 함께 적층 구조물을 이룰 수 있다.
게이트 전극들(230)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(230L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(230M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(230U)을 포함할 수 있다. 여기에서, 하부 게이트 전극(230L) 및 상부 게이트 전극들(230U)은 제조 공정 시의 방향을 기준으로 "하부" 및 "상부"로 지칭된 것일 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(230M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(230U, 230L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(230M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 상부 게이트 전극들(230U)의 하부 및/또는 하부 게이트 전극(230L)의 상부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(230)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(230), 예를 들어, 상부 또는 하부 게이트 전극(230U, 230L)에 인접한 메모리 게이트 전극들(230M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(230)은 제2 기판(201)의 하면 상에 수직하게 서로 이격되어 적층되며, 적어도 일 방향으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(230)은 x 방향을 따라 도 1에 도시된 것과 같은 단차를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(230)은 게이트 전극들(230)의 단부를 포함하는 소정 영역이 노출될 수 있다. 게이트 전극들(230)은 상기 영역에서 제1 셀 콘택 플러그들(262)과 연결될 수 있다.
게이트 전극들(230)은 y 방향을 따라 분리 영역(도 9c의 'OS' 참조)에 의해 일정 단위로 분리되도록 배치될 수 있다. 인접하는 한쌍의 분리 영역들의 사이에서 게이트 전극들(230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(230) 중 일부, 예를 들어, 메모리 게이트 전극들(230M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 제2 기판(201)의 하면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 제2 기판(201)의 상기 제1 영역에서 제2 기판(201)의 하면 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. (도 9b 참조). 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 중 일부는 더미 채널일 수 있으며, 채널 구조물들(CH)의 외측에 더미 채널들이 더 배치될 수도 있다. 채널 구조물들(CH)의 구체적인 구조에 대해서는, 하기에 도 4a 및 도 4b를 참조하여 더욱 상세히 설명한다.
제2 캡핑 절연층(290)은 제2 기판(201), 제2 기판(201)의 하면 상의 게이트 전극들(230)을 덮도록 배치될 수 있다. 제2 캡핑 절연층(290)은 최하부에 배치되는 본딩 절연층을 포함할 수 있다. 제2 캡핑 절연층(290)의 상기 본딩 절연층은 제1 기판 구조물(S1)의 상기 본딩 절연층과 유전체-유전체 본딩을 위한 층일 수 있다. 제2 캡핑 절연층(290)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 제2 캡핑 절연층(290)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수 있다.
패시베이션층(도 12의 '215' 참조)은 제2 기판(201)의 상면 상에 배치될 수 있다. 상기 패시베이션층은 반도체 장치(100)를 보호하는 층으로 기능할 수 있다. 예시적인 실시예에서, 상기 패시베이션층은 일부가 제거된 개구부를 가지며, 이에 의해 외부 소자와 연결되는 패드 영역이 정의될 수 있다. 상기 패드 영역 내에 도전 패드(208)가 배치되어 상기 패드 영역으로 노출된 관통 콘택 플러그(217)와 전기적으로 연결될 수 있다. 상기 패시베이션층은 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다.
상기 셀 배선 구조물에서, 셀 콘택 플러그들(260)은 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)을 포함하고, 셀 배선 라인들(270)은 제1 및 제2 셀 배선 라인들(272, 274)을 포함할 수 있다.
제1 셀 콘택 플러그들(262)은 제1 캡핑 절연층(290)을 관통하여 게이트 전극들(230) 또는 제2 기판(201)과 연결될 수 있다. 제1 셀 콘택 플러그들(262) 중 일부(262a, 262b)는 제1 캡핑 절연층(290)을 관통하여 반도체 패턴 소자(210)와 연결될 수 있다. 제1 셀 콘택 플러그들(262)은 하단에서 제2 셀 콘택 플러그들(264)과 연결될 수 있다. 제2 셀 콘택 플러그들(264)은 하단에서 제1 셀 배선 라인들(272)과 연결될 수 있다. 제3 셀 콘택 플러그들(266)은 제1 및 제2 셀 배선 라인들(272, 274)을 상하로 연결할 수 있다. 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)은 원통형의 형상을 가질 수 있다. 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)은 서로 다른 길이를 가질 수 있다. 예를 들어, 제1 셀 콘택 플러그들(262)은 상대적으로 긴 길이를 가질 수 있다. 실시예들에서, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266)은 종횡비에 따라, 제2 기판(201)에 가까울수록 폭이 좁아지고 제1 기판 구조물(S1)을 향하면서 폭이 증가하도록 경사진 측면을 가질 수 있다. 실시예들에 따라, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266) 중 일부는 전기적 신호가 인가되지 않는 더미 콘택 플러그일 수도 있다.
제1 셀 배선 라인들(272)은 채널 구조물들(CH)과 연결되는 상기 제1 영역의 비트 라인들 및 상기 비트 라인들과 동일한 높이 레벨에 배치되는 상기 제2 영역의 배선 라인들을 포함할 수 있다. 제2 셀 배선 라인들(274)은 제1 셀 배선 라인들(272)보다 하부에 배치되는 배선 라인들일 수 있다. 제1 및 제2 셀 배선 라인들(272, 274)은, 적어도 일 방향으로 연장되는 라인 형태를 가질 수 있다. 예시적인 실시예들에서, 제2 셀 배선 라인들(274)은 제1 셀 배선 라인들(272)보다 두꺼운 두께를 가질 수 있다. 예시적인 실시예에서, 제1 및 제2 셀 배선 라인들(272, 274)은 제2 기판(201)을 향하여 폭이 좁아지도록 경사진 측면을 가질 수 있다.
제1 내지 제3 셀 콘택 플러그들(262, 264, 266) 및 제1 및 제2 셀 배선 라인들(272, 274)은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
상기 셀 본딩 구조물은, 상기 회로 본딩 구조물과 함께 제1 기판 구조물(S1)과 제2 기판 구조물(S2)을 접합하여 서로 연결하기 위한 구성일 수 있다.
제2 본딩 금속층들(285)은 제2 셀 배선 라인들(274)의 하부에 배치되어 제2 셀 배선 라인들(274)과 연결되며, 하면이 제2 기판 구조물(S2)의 하면인 제2 본딩면으로 노출될 수 있다. 제2 본딩 금속층들(285)은 제1 기판 구조물(S1)의 제1 본딩 금속층들(185)과 접합되어 연결되며, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 본딩층으로 기능할 수 있다. 제2 본딩 금속층들(285)은 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제2 본딩 금속층들(285)은 제2 본딩 비아들(280)을 통해 제2 셀 배선 라인들(274)과 연결될 수 있다. 제2 본딩 금속층들(285은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
도 4a 도 4b는 예시적인 실시예들에 따른 반도체 장치의 채널 구조물을 도시하는 부분 확대도들이다. 도 4a 및 도 4b에서는 도 1의 'A' 영역을 확대하여 도시한다.
도 4a를 참조하면, 채널 구조물(CHa)은 채널층(240), 채널 절연층(250), 채널 패드(255), 게이트 유전층(245), 및 에피택셜층(215)을 포함할 수 있다.
채널층(240)은 내부의 채널 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(250)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(240)은 상부에서 에피택셜층(215)과 연결될 수 있다. 채널층(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널 구조물(CHa)에서 채널층(240)의 하부에는 채널 패드(255)가 배치될 수 있다. 채널 패드(255)는 채널 절연층(250)의 하면을 덮고 채널층(240)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(255)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널층(240)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(245)은 채널층(240)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(215)은 채널 구조물(CHa)의 상단에서 제2 기판(201)의 하면 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(215)은 제2 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(215)의 하면의 높이는 최상부의 게이트 전극(230)의 하면보다 낮고 그 하부의 게이트 전극(230)의 상면보다 높을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(215)은 생략될 수도 있으며, 이 경우, 채널층(240)은 제2 기판(201)과 직접 연결되거나 제2 기판(201) 상의 별도의 도전층과 연결될 수 있다.
도 4b를 참조하면, 채널 구조물(CHb)은 도 4a의 채널 구조물(Cha)과 달리, 에피택셜층(215)을 포함하지 않을 수 있다. 이 경우, 반도체 장치는, 제2 기판(201)의 하면 상에 순차적으로 배치되는 수평 도전층(202) 및 지지층(204)을 더 포함할 수 있다.
수평 도전층(202)은 반도체 장치의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(201)과 함께 공통 소스 라인으로 기능할 수 있다. 수평 도전층(202)은 채널층(240)의 둘레에서 채널층(240)과 직접 연결될 수 있다.
수평 도전층(202) 및 지지층(204)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 수평 도전층(202)은 도핑된 층일 수 있으며, 지지층(204)은 도핑된 층이거나 수평 도전층(202)으로부터 확산된 불순물을 포함하는 층일 수 있다. 실시예들에 따라, 지지층(204)은 절연 물질을 포함할 수도 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 평면도이다.
도 5를 참조하면, 반도체 장치(100A)에서, 반도체 패턴 소자(210a)는 지그재그로 패터닝된 형상을 가질 수 있다. 예를 들어, 반도체 패턴 소자(210a)는 제1 영역(C1)과 제2 영역(C2) 사이의 보다 긴 전기적 연결 경로를 제공하기 위해, x 방향으로 연장되는 부분들 및 y 방향으로 연장되는 부분들을 포함할 수 있다. X 방향으로 연장되는 부분들의 끝단과 y 방향으로 연장되는 부분들의 끝단은 서로 이어질 수 있다. 이에 의해, 반도체 패턴 소자(210a)는 도 1 내지 도 3의 반도체 장치(100)의 반도체 패턴 소자(210)의 저항보다 큰 저항을 제공할 수 있다. 도 5에 도시된 저항 표시는 구조에 대한 표시가 아니라, 기능을 도식화하여 표시한 것이다. 제2 기판 구조물(S2)에는, 반도체 패턴 소자(210a)를 사이에 두고 나란히 연장되는 한 쌍의 분리 절연 패턴들(205)이 배치될 수 있다. 제2 기판 구조물(S2)에는, 절연 패턴들(205)의 사이에서, 반도체 패턴 소자(210a)의 y 방향으로 연장되는 상기 부분들 사이에 배치되어 반도체 패턴 소자(210a)의 지그재그로 패터닝된 형상을 정의하는 중간 분리 절연 패턴들(205Ma)이 더 배치될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 반도체 패턴 소자를 포함하는 영역을 일부 확대한 평면도이다.
도 6을 참조하면, 반도체 장치(100B)에서, 반도체 패턴 소자(210b)는 수평 방향에서 서로 분리된 복수의 반도체 패턴들(210p)을 포함할 수 있다. 복수의 반도체 패턴들(210p)은 한 쌍의 분리 절연 패턴들(205)의 사이에 배치될 수 있다. 복수의 반도체 패턴들(210p) 각각은 y 방향으로 연장되는 분리 절연 패턴들(205)과 중간 분리 절연 패턴들(205Mb)에 의해 분리되며, y 방향으로 연장되는 라인 형상을 가질 수 있다. 제2 기판 구조물(S2)에는, 복수의 반도체 패턴들(210p) 각각에 연결되는 복수의 콘택 플러그들(262a, 262b)이 배치될 수 있다. 복수의 콘택 플러그들(262a, 262b)은 한 쌍씩 각각의 복수의 반도체 패턴들(210p)과 연결되도록 배치될 수 있다. 예를 들어, 하나의 반도체 패턴(210p)의 제1 영역(C1) 및 제2 영역(C2)과 각각 연결되는 제1 및 제2 콘택 플러그들(262a, 262b)이 배치될 수 있다.
예시적인 실시예에서, 제2 기판 구조물(S2)에서, 복수의 콘택 플러그들(262a, 262b) 중 일부를 서로 연결하는 별도의 배선 라인들(272p)이 배치될 수 있다. 별도의 배선 라인들(272p)은 복수의 반도체 패턴들(210p)을 모두 전기적으로 연결하도록 복수의 콘택 플러그들(262a, 262b) 중 일부와 연결될 수 있다. 이 경우, 반도체 패턴 소자(210b)는 하나의 소자로 제공될 수 있다. 도 6에 도시된 저항 표시는 구조에 대한 표시가 아니라, 기능을 도식화하여 표시한 것이다.
예시적인 실시예에서, 상기 별도의 배선 라인들(272p)이 생략된 경우, 복수의 반도체 패턴들(210p)과 복수의 콘택 플러그들(262a, 262b)은 복수의 소자들을 제공할 수 있다. 예를 들어, 복수의 반도체 패턴들(210p)은 제1 반도체 패턴, 제2 반도체 패턴, 및 제3 반도체 패턴을 포함하고, 상기 제1 내지 제3 반도체 패턴들은 각각 제1 내지 제3 저항 소자들을 제공할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 7을 참조하면, 반도체 장치(100C)에서, 게이트 전극들(230) 및 층간 절연층들(220)이 이루는 적층 구조물은, 수직하게 적층된 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)을 포함할 수 있다. 하부 및 상부 적층 구조물들(GS1, GS2)의 사이에는 층간 절연층(220) 외에 연결 절연층이 더 배치될 수 있다.
채널 구조물(CHc)은 하부 및 상부 적층 구조물들(GS1, GS2)을 각각 관통하는 하부 채널 구조물 및 상부 채널 구조물을 포함할 수 있다. 채널 구조물(CHc)의 채널층(140)은 상기 하부 및 상부 채널 구조물에서 연속적으로 연결될 수 있다. 채널 구조물(CHc)은 상기 하부 및 상부 채널 구조물이 연결되는 영역에서 폭 차이에 의한 절곡부를 포함할 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다. 도 8은, 설명의 편의를 위하여, 도 1의 실시예와 비교하여 반도체 장치의 상하부를 반대로 반전시켜 도시하였다.
도 8을 참조하면, 반도체 장치(100D)에서, 제1 기판 구조물(S1)이 제1 기판(101)의 측면에 배치되어 제1 기판(101)과 전기적으로 절연된 반도체 패턴 소자(210d) 및 반도체 패턴 소자(210d)를 사이에 두고 적어도 일 방향에서 나란히 연장되는 한 쌍의 분리 절연 패턴들(205d)을 포함할 수 있다. 반도체 패턴 소자(210d)는 제1 기판(101) 및 제2 기판(201)과 이격될 수 있다. 한 쌍의 콘택 플러그들(162a, 162b)은 제1 캡핑 절연층(190)의 일부를 관통하도록 배치되며, 회로 배선 라인들(170)을 통해 회로 소자들(120)과 전기적으로 연결될 수 있다. 제1 기판(101)을 포함하는 반도체 층의 일부로부터 분리된 반도체 패턴을 반도체 패턴 소자(210d)으로 사용할 수 있으므로, 반도체 장치(100D) 내에서 효율적인 공간 이용이 가능하다.
예시적인 실시예에서, 관통 홀(H)은 제1 기판(101)을 관통하며, 관통 홀(H) 내에 배치된 관통 콘택 플러그(217)는 회로 배선 라인들(170)과 제1 기판(101)의 하면 상에 배치되는 도전 패드(208A)를 서로 연결할 수 있다.
도 1 내지 도 3의 실시예에서는, 제2 기판 구조물(S2)이 반도체 패턴 소자(210)를 제공하는 것으로 설명하고, 도 8에서는, 제1 기판 구조물(S1)이 반도체 패턴 소자(210d)를 제공하는 것으로 설명하나, 반도체 패턴 소자(210d, 210)는 제1 기판 구조물(S1) 및 제2 기판 구조물(S2) 각각에 의해 제공될 수도 있다.
도 9a 내지 도 9g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9g는 도 1에 대응되는 영역을 도시한다.
도 9a를 참조하면, 먼저, 제1 기판 구조물(S1)을 형성하기 위하여, 제1 기판(101) 상에 회로 소자들(120), 회로 배선 구조물 및 회로 본딩 구조물을 형성할 수 있다.
구체적으로, 제1 기판(101)에 소자분리층들(110)을 형성할 수 있다. 소자분리층들(110)은 제1 기판(101)의 일부를 식각하여 트랜치들을 형성한 후, 상기 트랜치들을 절연 물질로 채워서 형성할 수 있다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)이 제1 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)의 양 측벽에 스페이서층(124) 및 소스/드레인 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 소스/드레인 영역들(105)은 이온 주입 공정을 수행하여 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(160)은 제1 캡핑 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
제1 캡핑 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 제1 캡핑 절연층(190)은 상기 회로 배선 구조물 및 상기 회로 본딩 구조물을 형성하는 각 단계들에서 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 회로 배선 구조물 및 상기 회로 본딩 구조물의 일부를 덮도록 형성될 수 있다.
제1 본딩 비아들(180)은 제2 회로 배선 라인들(174) 상에 형성할 수 있다. 제1 본딩 금속층들(185)은 제1 본딩 비아들(180) 상에 형성할 수 있다. 제1 본딩 금속층들(185)은 증착 공정 또는 도금 공정에 의해 형성될 수 있다. 제1 본딩 금속층들(185)이 도금 공정에 의해 형성되는 경우, 시드(seed)층이 먼저 형성될 수 있다.
제1 본딩 금속층들(185)의 형성 후 열처리 공정 및 평탄화 공정이 더 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 상기 평탄화 공정 시에, 제1 본딩 금속층들(185)은 상면이 노출될 수 있으며, 제1 기판 구조물(S1)의 상면의 일부를 이룰 수 있다. 본 단계에 의해, 제1 기판 구조물(S1)이 준비될 수 있다.
도 9b를 참조하면, 제2 기판 구조물(S2)의 제조 공정이 시작될 수 있다. 먼저, 제2 기판(201)을 포함하는 베이스 기판(SUB)을 준비하고, 베이스 기판(SUB) 상에 희생층들(228) 및 층간 절연층들(220)을 교대로 적층할 수 있다.
베이스 기판(SUB)은 후속 공정을 통해 일부가 제거되어 제2 기판(201)으로 형성되는 층으로, 실리콘(Si)과 같은 반도체 기판일 수 있다. 이와 달리, 베이스 기판(SUB) 상에 다결정 실리콘층 또는 에피택셜층을 형성하여 제2 기판(201)을 형성하고, 후속에서 베이스 기판(SUB)은 제거할 수 있다. 도 4b의 실시예의 경우, 본 단계에서 베이스 기판(SUB) 상에 수평 도전층(202) 및 지지층(204)을 더 형성함으로써, 제조될 수 있다.
희생층들(228)은 층간 절연층들(220)과 교대로 형성될 수 있다. 희생층들(228)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(228)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(228)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
본 단계에서, 층간 절연층들을(220)을 이루는 제1 물질층들 및 희생층들(228)을 이루는 제2 물질층들을 교대로 증착하여 예비 적층 구조물을 형성하고, 상부의 희생층들(228)이 하부의 희생층들(228)보다 짧게 연장되도록, 상기 예비 적층 구조물에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(228)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(228)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다.
도 9c를 참조하면, 희생층들(228) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 희생층들(228)과 층간 절연층들(220)의 적층 구조물 상부를 덮는 절연 물질을 증착함으로써 제2 캡핑 절연층(290)의 일부를 형성할 수 있다.
다음으로, 상기 적층 구조물을 이방성 식각하여 채널홀들을 형성할 수 있다. 상기 채널홀들은 베이스 기판(SUB)의 상면을 노출시킬 수 있다. 상기 채널홀들은 평면도 상에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 상기 채널홀들은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배열되도록 형성될 수 있다. 본 단계에서, 상기 채널홀들은 희생층들(228)이 계단 구조를 갖는 계단 영역에도 형성될 수 있으며, 상기 계단 영역에서 상기 채널홀들 내에 형성되는 채널 구조물들은 더미 채널들일 수 있다. 상기 더미 채널들은 후속 공정에서 적층 구조물의 무너짐을 방지하는 지지대 역할을 할 수 있다.
다음으로, 상기 채널홀들 내에 에피택셜층(215), 채널층(240), 게이트 유전층(245), 채널 절연층(250), 및 채널 패드들(255)을 형성하여 채널 구조물들(CH)을 형성할 수 있다. 에피택셜층(215)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(215)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(215)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(245)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널층(240)은 채널 구조물들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 채널 절연층(250)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(250)이 아닌 도전성 물질로 채널층(240) 사이의 공간을 매립할 수도 있다. 채널 패드들(255)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9d를 참조하면, 희생층들(228) 및 층간 절연층들(220)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 희생층들(228)을 제거할 수 있다.
개구부(OP)는 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 희생층들(228)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220) 및 제2 캡핑 절연층(290)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 채널 구조물들(CH)의 측벽들이 일부 노출될 수 있으며, 희생층들(228)이 제거된 영역에 수평 개구부들(LT)이 형성될 수 있다. 개구부(OP)는 복수개가 평면도 상에서 서로 평행하게 배치될 수 있다. 개구부(OP)는 높은 종횡비로 인하여 제2 기판(201)을 향하면서 폭이 감소되는 형상을 가질 수 있다.
도 9e를 참조하면, 희생층들(228)이 제거되어 형성된 수평 개구부들(LT)에 게이트 전극들(230)을 형성하고, 게이트 전극들(230) 상에 셀 배선 구조물인, 제1 내지 제3 셀 콘택 플러그들(262, 264, 266) 및 제1 및 제2 셀 배선 라인들(272, 274)을 형성하고, 상기 셀 배선 구조물 상에 본딩 구조물인, 제2 본딩 비아들(280) 및 제2 본딩 금속층들(285)을 형성할 수 있다.
게이트 전극들(230)은 희생층들(228)이 제거되어 형성된 수평 개구부들(LT)에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(230)을 형성한 후, 개구부(OP) 내에 절연 물질을 채울 수 있다.
제1 셀 콘택 플러그들(262)은, 게이트 전극들(230) 및 제2 기판(201) 상에서 제2 캡핑 절연층(290)을 식각하여 콘택 홀을 형성하고, 도전성 물질을 매립함으로써 형성할 수 있다. 제2 셀 콘택 플러그들(264)은 채널 패드들(155) 및 제1 셀 콘택 플러그들(262) 상에서 제2 캡핑 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다. 제3 셀 콘택 플러그들(266)은 제1 셀 배선 라인들(272) 상에서 제2 캡핑 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
제1 및 제2 셀 배선 라인들(272, 274)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 제2 캡핑 절연층(290)을 이루는 절연층을 일부 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다.
제2 셀 배선 라인들(274) 상에 제2 캡핑 절연층(290)을 더 형성한 후, 제2 캡핑 절연층(290)의 상부 영역을 패터닝하여 비아홀들을 형성하고, 상기 비아홀들 내에 재2 본딩 비아들(280)을 형성할 수 있다. 상기 비아홀들은 제2 본딩 비아들(280)에 대응되는 영역들에 형성될 수 있다. 상기 비아홀들은 제2 셀 배선 라인들(274)의 상면을 노출하도록 형성될 수 있다. 상기 비아홀들은 평면 상에서 원형, 타원형 등의 아일랜드 형상으로 서로 이격되어 배열될 수 있다.
제2 본딩 금속층들(285)은 제2 본딩 비아들(280) 상에 형성할 수 있다. 제2 본딩 금속층들(285)은 증착 공정 또는 도금 공정에 의해 형성될 수 있다. 제2 본딩 금속층들(285)이 도금 공정에 의해 형성되는 경우, 시드(seed)층이 먼저 형성될 수 있다. 제2 본딩 금속층들(285)은 평면 상에서 원형, 타원형 등의 아일랜드 형상으로 서로 이격되어 배열될 수 있으나, 이에 한정되지 않고, 사각형의 아일랜드 형상 또는 일 방향으로 연장되는 라인 형상으로 배열될 수도 있다.
제2 본딩 금속층들(285)의 형성 후 열처리 공정 및 평탄화 공정이 더 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 상기 평탄화 공정 시에, 제2 본딩 금속층들(285)은 상면이 노출될 수 있으며, 제2 기판 구조물(S2)의 상면의 일부를 이룰 수 있다. 본 단계에 의해, 제2 기판 구조물(S2)이 준비될 수 있다.
도 9f를 참조하면, 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)을 접합할 수 있다.
제1 기판 구조물(S1)과 제2 기판 구조물(S2)은, 제1 본딩 금속층들(185)과 제2 본딩 금속층들(285)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)은 뒤집어서, 제2 본딩 금속층들(285)이 하부를 향하도로고 본딩될 수 있다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다.
도 9g를 참조하면, 제1 및 제2 기판 구조물들(S1, S2)의 접합 구조물 상에서, 제2 기판 구조물(S2)의 베이스 기판(SUB)을 제거하고, 제2 기판(201)을 식각하여 관통 홀(H) 및 기판 분리 트렌치들(T)을 형성하고, 관통 홀(H) 내에 관통 콘택 플러그(217)를 형성하고, 기판 분리 트렌치들(T)에 절연 물질을 매립하여 분리 절연 패턴들(205)을 형성할 수 있다.
먼저, 베이스 기판(SUB)은 상면으로부터 일부는 그라인딩(grinding) 공정과 같은 연마 공정에 의해 제거하고, 나머지 일부는 습식 식각과 같은 식각 공정에 의해 제거할 수 있다. 이에 의해, 베이스 기판(SUB)의 일부는 제거되어 제2 기판(201)으로 잔존할 수 있다. 제2 기판 구조물(S2)의 베이스 기판(SUB)을 일부 제거함으로써, 반도체 장치의 총 두께가 최소화될 수 있다. 본 단계에서, 도 12를 함께 참조하면, 제2 기판(201) 상에 패시베이션층(225)을 형성할 수 있다.
다음으로, 제2 기판(201)을 식각하여 관통 홀(H)을 형성할 수 있다. 관통 홀(H)은 상기 패시베이션층(215) 및 제2 기판(201)을 관통하여 관통 홀(H)의 하부에 배치된 콘택 플러그(262)의 상면을 노출시킬 수 있다. 관통 콘택 플러그(217)는 도전 패드(208)를 제1 기판 구조물(S1)의 회로 소자들(120)과 전기적으로 연결할 수 있다. 관통 홀(H)의 내측벽을 덮는 관통 절연층(HI)을 먼저 형성하고, 관통 홀(H) 내에서 관통 절연층(HI)의 내부 공간을 도전 물질로 매립하여 관통 콘택 플러그(217)를 형성할 수 있다.
관통 홀(H)을 형성하면서, 기판 분리 트렌치들(T)을 함께 형성할 수 있다. 기판 분리 트렌치들(T)은 제2 기판(201)을 포함하는 반도체층을 절단하는 트렌치들로서, y 방향으로 연장되는 라인 형상을 가질 수 있다. 제2 기판(201)을 포함하는 반도체층이 절단됨으로써, 기판 분리 트렌치들(T) 사이에 배치되며 제2 기판(201)으로부터 전기적으로 절연된 반도체 패턴(도 1의 반도체 패턴 소자(210))이 형성될 수 있다. 관통 절연층(HI)을 형성하면서, 기판 분리 트렌치들(T)의 내부를 절연 물질로 매립하여 분리 절연 패턴들(205)을 형성할 수 있다.
다음으로, 도 1을 함께 참조하면, 관통 콘택 플러그(217) 상에서 관통 콘택 플러그(217)와 연결되는 도전 패드(208)를 형성할 수 있다. 이에 의해, 도 1의 반도체 장치(100)가 제조될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 11을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 10의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 8을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 12는 도 11의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 12의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 12를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물들(4220)과 분리 영역(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 10의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드라인들(도 10의 WL)과 전기적으로 연결되는 제1 셀 콘택 플러그들(262)(도 1 참조)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 10의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100) 및 제2 구조물(4200)은 확대도에 도시된 것과 같이, 제1 기판(101) 및 회로 소자들(120)을 포함하는 제1 기판 구조물(S1)과 제2 기판(201), 게이트 전극들(230), 채널 구조물(CH), 및 반도체 패턴 소자(210)를 포함하는 제2 기판 구조물(S2)이 접합된 형태일 수 있다. 이 경우, 제2 기판 구조물(S2)의 콘택 플러그들(262) 중 일부는 반도체 패턴 소자(210)와 회로 소자들(120)을 서로 연결할 수 있다. 반도체 패턴 소자(210)는 분리 절연 패턴들(205)에 의해 제2 기판(201)과 전기적으로 절연되고, 제1 기판(101) 및 제2 기판(201)과 이격될 수 있다.
반도체 칩들(2200a) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물들(4210) 중 일부와 전기적으로 연결될 수 있다.
반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제1 기판 105: 소스/드레인 영역들
110: 소자분리층 120: 회로 소자
122: 회로 게이트 유전층 124: 스페이서층
125: 회로 게이트 전극 160: 회로 콘택 플러그
170: 회로 배선 라인 180: 제1 본딩 비아
185: 제1 본딩 금속층 190: 제1 캡핑 절연층
201: 제1 기판 205: 분리 절연 패턴
208: 도전 패드 210: 반도체 패턴 소자
217: 관통 콘택 플러그 220: 층간 절연층
230: 게이트 전극 240: 채널층
245: 게이트 유전층 250: 채널 절연층
255: 채널 패드 260: 셀 콘택 플러그
270: 셀 배선 라인 280: 제2 본딩 비아
285: 제2 본딩 금속층 290: 제2 캡핑 절연층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 측면에 배치되어 상기 제2 기판과 전기적으로 절연되고 제1 및 제2 영역을 갖는 반도체 패턴 소자, 상기 반도체 패턴 소자를 사이에 두고 나란히 연장되는 한 쌍의 분리 절연 패턴들, 상기 반도체 패턴 소자의 상기 제1 및 제2 영역에 각각 연결된 제1 및 제2 콘택 플러그, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 콘택 플러그는 상기 회로 소자들과 각각 전기적으로 연결되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 반도체 패턴 소자는, 상기 제1 및 제2 영역의 사이에 제공되는 저항 소자 또는 다이오드 소자인 반도체 장치.
  4. 제1 항에 있어서,
    상기 반도체 패턴 소자는 수평 방향에서 제2 기판과 나란히 배치되며 상기 제2 기판을 이루는 물질과 동일한 물질로 이루어진 반도체 장치.
  5. 제1 항에 있어서,
    상기 반도체 패턴 소자는 평면에서, 라인 형상 또는 지그재그 형상을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 반도체 패턴 소자는 수평 방향에서 서로 분리된 복수의 반도체 패턴들을 포함하고,
    상기 제2 기판 구조물은, 상기 복수의 반도체 패턴들 각각에 연결되는 복수의 콘택 플러그들을 더 포함하고,
    상기 복수의 콘택 플러그들은 한 쌍씩 각각의 상기 복수의 반도체 패턴들과 연결되도록 배치되는 반도체 장치.
  7. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 기판 구조물 및 상기 제2 기판 구조물 중 적어도 하나는, 상기 제1 기판 및 상기 제2 기판 중 적어도 하나의 측면 상에서 상기 제1 기판 및 상기 제2 기판과 이격되어 배치되는 적어도 하나의 반도체 패턴 소자를 제공하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 적어도 하나의 반도체 패턴 소자와 상기 회로 소자들을 전기적으로 연결하는 한 쌍의 콘택 플러그들을 더 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 적어도 하나의 반도체 패턴 소자의 양 측에 나란히 배치되는 한 쌍의 분리 절연 패턴들을 더 포함하는 반도체 장치.
  10. 회로 소자들을 포함하는 제1 기판 구조물, 채널 구조물들을 포함하는 제2 기판 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 제1 기판 구조물은, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하고,
    상기 제2 기판 구조물은, 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 수평 방향에서 상기 제2 기판과 나란히 배치되며 상기 제2 기판과 전기적으로 절연된 반도체 패턴 소자, 상기 반도체 패턴 소자의 제1 및 제2 영역과 상기 회로 소자들을 전기적으로 연결하는 제1 및 제2 콘택 플러그, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 데이터 저장 시스템.
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