KR20230130423A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 기판, 상기 제2 기판의 아래에 배치되고 상기 제2 기판에 수직한 수직 방향을 따라 서로 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하며, 상기 수직 방향으로 연장되며, 채널층을 각각 포함하는 채널 구조물들, 상기 적층 구조물의 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물과 연결되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 반도체 구조물을 포함하고, 상기 적층 구조물은 제1 적층 구조물, 및 상기 제1 적층 구조물 아래에 배치되는 제2 적층 구조물을 포함하고, 상기 채널 구조물은 상기 제1 적층 구조물을 관통하는 제1 채널 구조물 및 상기 제2 적층 구조물을 관통하는 제2 채널 구조물을 갖고, 상기 채널 구조물은, 상기 제1 채널 구조물 및 상기 제2 채널 구조물의 경계와 인접한 영역 내에 위치하는 금속-반도체 화합물층을 더 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 기판, 상기 제2 기판의 아래에 배치되고 상기 제2 기판에 수직한 수직 방향을 따라 서로 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하며, 상기 수직 방향으로 연장되며, 채널층을 각각 포함하는 채널 구조물들, 상기 적층 구조물의 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물과 연결되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 반도체 구조물을 포함하고, 상기 적층 구조물은 제1 적층 구조물, 및 상기 제1 적층 구조물 아래에 배치되는 제2 적층 구조물을 포함하고, 상기 채널 구조물은 상기 제1 적층 구조물을 관통하는 제1 채널 구조물 및 상기 제2 적층 구조물을 관통하는 제2 채널 구조물을 갖고, 상기 채널 구조물은, 상기 제1 채널 구조물 및 상기 제2 채널 구조물의 경계와 인접한 영역 내에 위치하는 금속-반도체 화합물층을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물, 상기 하부 본딩 구조물과 접합하는 상부 본딩 구조물, 상기 상부 본딩 구조물과 연결되는 상부 배선 구조물, 상기 상부 배선 구조물 상의 제2 기판, 상기 상부 배선 구조물과 상기 제2 기판 사이에 배치되며, 수직 방향에서 서로 이격되어 적층되고, 제1 게이트 전극들 및 상기 제1 게이트 전극들 아래의 제2 게이트 전극들을 포함하는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 채널층을 각각 포함하는 채널 구조물들을 포함하되, 상기 채널층은, 상기 제1 게이트 전극들과 인접한 제1 반도체 물질층 및 상기 제2 게이트 전극들과 인접한 제2 반도체 물질층을 포함하고, 상기 제1 및 제2 반도체 물질층들 각각은 단결정 구조 또는 단결정에 가까운 구조(single crystal-like structure)를 가질 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물, 상기 하부 본딩 구조물과 접합하는 상부 본딩 구조물, 상기 상부 본딩 구조물과 연결되는 상부 배선 구조물, 상기 상부 배선 구조물 상의 제2 기판, 상기 상부 배선 구조물과 상기 제2 기판 사이에 배치되며, 수직 방향에서 서로 이격되어 적층되고, 제1 게이트 전극들 및 상기 제1 게이트 전극들 아래의 제2 게이트 전극들을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하며 채널층을 각각 포함하는 채널 구조물들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 채널층은, 상기 제1 게이트 전극들과 인접한 제1 반도체 물질층 및 상기 제2 게이트 전극들과 인접한 제2 반도체 물질층을 포함하고, 상기 제1 및 제2 반도체 물질층들 각각은 단결정 구조 또는 단결정에 가까운 구조(single crystal-like structure)를 가질 수 있다.
두 개 이상의 반도체 구조물이 접합된 구조에서, 상기 접합을 위한 본딩 공정을 수행한 이후에 MILC(Metal Induced Letaral Crystallization) 공정을 추가적으로 수행하여 채널층의 결정화 영역을 증가시킴으로써, 전기적 특성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 9 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 20는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 21는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 22은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a는 도 1의 절단선 I-I'을 따른 단면을 도시하고, 도 2b는 도 1의 절단선 Ⅱ-Ⅱ'을 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 3a는 도 2a의 'A' 영역을 확대하여 도시하고, 도 3b는 도 2a의 'B' 영역을 확대하여 도시한다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 및 제2 반도체 구조물들(S1, S2)을 포함한다. 예를 들어, 제1 반도체 구조물(S1)은 반도체 장치(100)의 주변 회로 영역을 포함하고, 제2 반도체 구조물(S2)은 반도체 장치(100)의 메모리 셀 영역을 포함할 수 있다. 도 1에서는, 제1 및 제2 반도체 구조물들(S1, S2)의 계면으로부터 제2 반도체 구조물(S2)을 바라본 방향에서의 평면을 도시하였다.
제1 반도체 구조물(S1)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 주변 영역 절연층(290), 제1 본딩 비아들(295), 및 제1 본딩 금속층들(298)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ 족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 제1 기판(201)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 기판(201) 상에서 회로 소자들(220)을 덮도록 배치될 수 있다. 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)은 제1 반도체 구조물(S1)의 하부 배선 구조물을 구성할 수 있다. 회로 콘택 플러그들(270)은 원기둥 형상을 가지며, 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자들(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 라인 형태를 갖고, 복수의 층으로 배치될 수 있다. 예시적인 실시예들에서, 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 층 수는 다양하게 변경될 수 있다.
제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은, 하부 본딩 구조물을 구성하며, 최상부의 회로 배선 라인들(280)의 일부 상에 배치될 수 있다. 상기 하부 본딩 구조물은 상기 하부 배선 구조물과 연결될 수 있다. 제1 본딩 비아들(295)은 원기둥 형상을 갖고, 제1 본딩 금속층들(298)은 평면 상 원형의 패드 형태 또는 상대적으로 짧은 라인 형태를 가질 수 있다. 제1 본딩 금속층들(298)의 상면들은 제1 반도체 구조물(S1)의 상면으로 노출될 수 있다. 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 본딩 구조물 또는 본딩층으로 기능할 수 있다. 또한, 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 제2 반도체 구조물(S2)과의 전기적 연결 경로를 제공할 수 있다. 예시적인 실시예들에서, 제1 본딩 금속층들(298) 중 일부는, 도 2b에 도시된 것과 같이, 하부의 회로 배선 라인들(280)과 연결되지 않고 본딩을 위해서만 배치될 수도 있다. 제1 본딩 비아들(295) 및 제1 본딩 금속층들(298)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
예시적인 실시예들에서, 주변 영역 절연층(290)은 상면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 상기 본딩 절연층은 제2 반도체 구조물(S2)의 본딩 절연층과의 유전체-유전체 본딩을 위한 층일 수 있다. 상기 본딩 절연층은 제1 본딩 금속층들(298)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제2 반도체 구조물(S2)은 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101)의 하면 상에 적층된 게이트 전극들(130) 및 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 관통하도록 배치되는 채널 구조물들(CH), 및 적층 구조물(GS)을 관통하여 일 방향으로 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)을 포함할 수 있다. 제2 반도체 구조물(S2)은 게이트 전극들(130)의 일부를 관통하는 절연 영역들(SS), 게이트 전극들(130)을 덮는 셀 영역 절연층(190), 및 제2 기판(101) 상의 패시베이션층(199)을 더 포함할 수 있다. 제2 반도체 구조물(S2)은, 제2 배선 구조물로서, 게이트 전극들(130) 및 채널 구조물들(CH)의 아래에 배치되는 게이트 콘택들(160), 기판 콘택(165), 셀 콘택 플러그들(170), 및 셀 배선 라인들(180)을 더 포함할 수 있다. 제2 반도체 구조물(S2)은, 상부 본딩 구조물로서 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)을 더 포함할 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 기판(101)의 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 제1 반도체 구조물(S1)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
게이트 전극들(130)은 제2 기판(101)의 하면 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 적층 구조물(GS)을 이룰 수 있다. 적층 구조물(GS)은 제1 적층 구조물(GS1) 및 제1 적층 구조물(GS1) 아래에서 제1 적층 구조물(GS1)과 수직하게 적층된 제2 적층 구조물(GS2)을 포함할 수 있다. 다만, 실시예들에 따라 적층 구조물(GS)의 단 수는 이에 한정되지 않고 다양하게 변경될 수 있고, 단일 적층 구조물로 이루어질 수도 있다. 게이트 전극들(130)은 제1 적층 구조물(GS1)의 제1 게이트 전극들(130a) 및 제2 적층 구조물(GS2)의 제2 게이트 전극들(130b)을 포함할 수 있다.
도 2b를 참조할 때, 게이트 전극들(130)은 소거 동작에 이용되는 소거 트랜지스터를 이루는 소거 게이트 전극들(130E), 접지 선택 트랜지스터의 게이트를 이루는 적어도 하나의 하부 게이트 전극(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극(130U)을 포함할 수 있다. 여기에서, 하부 게이트 전극(130L) 및 상부 게이트 전극들(130U)은 제조 공정 시의 방향을 기준으로 "하부" 및 "상부"로 지칭된 것일 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 소거 게이트 전극들(130E)은 상부 게이트 전극(130U)의 아래 및/또는 하부 게이트 전극(130L)의 위에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용될 수 있다. 다만, 실시예들에 따라 소거 게이트 전극들(130E)은 생략될 수 있다.
게이트 전극들(130) 중 적어도 일부, 예를 들어, 상부 또는 하부 게이트 전극들(130U, 130L)에 인접한 상기 메모리 게이트 전극들은 도 3a에 도시한 것과 같이 더미 게이트 전극들(130D)일 수 있다. 또한, 제1 및 제2 적층 구조물들(GS1, GS2)의 경계에 인접한 게이트 전극들(130), 예를 들어, 제1 적층 구조물(GS1)의 최하부에 배치된 제1 게이트 전극(130a) 및 제2 적층 구조물(GS2)의 최상부에 배치된 제2 게이트 전극(130b)은 더미 게이트 전극들(130D)일 수 있다.
게이트 전극들(130)은 제2 기판(101)의 하면 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, x 방향을 따라 단차 구조를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 예시적인 실시예들에서, 게이트 전극들(130a, 130b) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130a, 130b)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 상기 단차에 의해 게이트 전극들(130)의 단부를 포함하는 소정 영역이 노출될 수 있다. 게이트 전극들(130)은 상기 영역들에서 게이트 콘택들(160)과 연결될 수 있다.
게이트 전극들(130)은 y 방향을 따라 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 의해 일정 단위로 적어도 일부가 분리되도록 배치될 수 있다. 인접하는 한 쌍의 제1 분리 영역들(MS1)의 사이에서 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)은 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 하면에 수직한 방향에서 서로 이격되어 x 방향으로 연장되도록 배치될 수 있다. 예시적인 실시예에서, 층간 절연층들(120)은 제1 적층 구조물(GS1)의 제1 층간 절연층들(120a) 및 제2 적층 구조물(GS2)의 제2 층간 절연층들(120b)을 포함할 수 있다. 층간 절연층들(120a, 120b)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 적층 구조물(GS1)은 제2 기판(101)의 하면 상에서 교대로 적층되는 제1 층간 절연층들(120a) 및 제1 게이트 전극들(130a)을 포함하고, 제1 게이트 전극들(130a) 중 최하부 게이트 전극(130a)의 하면 상에 배치되는 연결 절연층(125)을 더 포함할 수 있다. 연결 절연층(125)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 연결 절연층(125)은 층간 절연층들(120)과 동일한 물질을 포함할 수 있다.
제2 적층 구조물(GS2)은 제1 적층 구조물(GS1)의 하면 상에서 교대로 적층되는 제2 층간 절연층들(120b) 및 제2 게이트 전극들(130b)을 포함할 수 있다.
채널 구조물들(CH)은 제2 기판(101)의 제1 영역(R1)의 하면 상에 배치될 수 있다. 채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제2 기판(101)의 하면 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 홀 모양이고 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH) 각각은 z 방향을 따라 적층 구조물(GS)을 관통하여 제2 기판(101)과 접촉할 수 있다. 예시적인 실시예에서, 채널 구조물들(CH)은 제2 기판(101) 내로 연장되어 제2 기판(101)과 접촉할 수 있다.
채널 구조물들(CH) 각각은 제1 적층 구조물(GS1)을 관통하는 제1 채널 구조물(CH1)과 제2 적층 구조물(GS2)을 관통하는 제2 채널 구조물(CH2)을 포함할 수 있다. 제2 채널 구조물(CH2)은 제2 적층 구조물(GS2)을 관통하여 제1 채널 구조물(CH1)과 연결될 수 있다. 즉, 제1 및 제2 채널 구조물들(CH1, CH2)은 서로 연결된 형태를 가질 수 있다. 채널 구조물들(CH) 각각은 제1 및 제2 채널 구조물들(CH1, CH2)의 상기 연결 영역에서의 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다. 이는, 제1 채널 구조물(CH1)의 최하부의 폭은 제2 채널 구조물(CH2)의 최상부의 폭보다 크기 때문일 수 있다.
예시적인 실시예에서, 채널 구조물들(CH) 중 일부는 더미 채널 일 수 있다. 또한, 도 1에 도시된 것과 같이 채널 구조물들(CH)의 외측에서 제2 영역(R2)의 하면 상에는 더미 채널들(DCH)이 더 배치될 수 있다.
도 3a 및 도 3b의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 각각은, 채널층(140), 채널층(140)을 채우는 채널 매립 절연층(142), 채널층(140)을 둘러싸는 게이트 유전층(143), 및 채널 패드(144)를 더 포함할 수 있다.
채널층(140)은 내부의 채널 매립 절연층(142)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(142)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
게이트 유전층(143)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(143)은 채널층(140)으로부터 순차적으로 적층된 터널링층(143-1), 전하 저장층(143-2), 및 블록킹층(143-3)을 포함할 수 있다. 터널링층(143-1)은 전하를 전하 저장층(143-2)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(143-2)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(143-3)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
채널 패드(144)는 채널 구조물들(CH) 각각에서 제2 채널 구조물(CH2)의 하단에만 배치될 수 있다. 다만, 실시예들에 따라 제1 및 제2 채널 구조물들(CH1, CH2)은 각각 채널 패드(144)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(144)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 채널 패드(144)는 채널 매립 절연층(142)의 하면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(144)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(143), 및 채널 매립 절연층(142)이 서로 연결된 상태일 수 있다.
도 3b의 확대도에서 도시된 것과 같이, 채널 구조물들(CH) 각각은 적층 구조물(GS)을 관통하여 제2 기판(101) 내로 연장될 수 있다. 채널층(140)의 상단부는 제2 기판(101)과 직접 접촉할 수 있다. 채널층(140)의 상기 상단부는 채널 구조물들(CH)이 제2 기판(101) 내로 연장되는 부분과 인접한 영역을 의미할 수 있다. 게이트 유전층(143)은 채널층(140)의 하단부를 둘러쌀 수 있다.
예시적인 실시예에서, 제2 기판(101)은 채널층(140) 및 최상부 층간 절연층(120a)의 사이로 연장되는 돌출부(101E)를 포함할 수 있다. 상기 돌출부(101E)는 최상부 층간 절연층(120a)의 측면 일부를 덮을 수 있다. 이에 따라, 제2 기판(101)의 하면은 돌출부(101E)를 포함하는 영역이 나머지 영역보다 낮은 레벨에 위치할 수 있다. 제2 기판(101)의 돌출부(101E)가 채널층(140)을 따라 소정 깊이만큼 더 연장됨에 따라 제2 기판(101)과 채널층(140)의 접촉 면적이 상대적으로 증가되어 전기적 특성이 개선된 반도체 장치가 제공될 수 있다.
예시적인 실시예에서, 채널 구조물들(CH) 각각은 채널 매립 절연층(142)의 일부를 둘러싸는 금속-반도체 화합물층(150)을 더 포함할 수 있다. 금속-반도체 화합물층(150)은 금속-반도체 화합물층(150)을 둘러싸는 링 형상을 가질 수 있으나, 이에 한정되지 않고 단속적인 패턴들이 채널 매립 절연층(142)을 둘러싸는 형상일 수도 있다. 또한, 채널 매립 절연층(142)이 생략되는 경우 원기둥 형상을 가질 수도 있다. 게이트 유전층(143)은 금속-반도체 화합물층(150)의 외측면을 둘러쌀 수 있다. 금속-반도체 화합물층(150)은 수직 방향, 예를 들어 z 방향으로 약 10nm 이하의 길이를 가질 수 있다.
금속-반도체 화합물층(150)은 금속 원소 및 반도체 원소를 포함할 수 있다. 상기 금속 원소는 예를 들어, 니켈(Ni), 코발트(Co), 백금(Pt), 또는 팔라듐(Pd)을 포함할 수 있다. 예시적인 실시예에서 금속-반도체 화합물층(150)은 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 금속-반도체 화합물층(150)은 제1 금속-반도체 화합물층(150a) 및 제2 금속-반도체 화합물층(150b)을 포함할 수 있다. 제1 및 제2 금속-반도체 화합물층들(150a, 150b)은 z 방향에서 서로 중첩되면서 접촉할 수 있다. 제1 및 제2 금속-반도체 화합물층들(150a, 150b) 각각은 z 방향에서 약 5nm 이하의 길이를 가질 수 있다. 제1 및 제2 금속-반도체 화합물층들(150a, 150b)은 서로 다른 금속 원소를 포함할 수 있으나, 이에 한정되지 않고 동일한 금속 원소를 포함하는 경우에도 공정 조건에 따라 경계가 구분될 수 있다.
예시적인 실시예에서 금속-반도체 화합물층(150)은 채널층(140) 내에 배치될 수 있다. 금속-반도체 화합물층(150)은 채널층(140)을 적어도 두 영역 이상으로 분리시킬 수 있다.
채널층(140)은 금속-반도체 화합물층(150)의 상면 상의 제1 반도체 물질층(140a)과 금속-반도체 화합물층(150)의 하면 상의 제2 반도체 물질층(140b)을 포함할 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)의 외측면은 금속-반도체 화합물층(150)의 외측면과 공면을 이룰 수 있다. 게이트 유전층(143)은 제1 및 제2 반도체 물질층들(140a, 140b) 및 금속-반도체 화합물층(150)의 외측면을 둘러쌀 수 있다.
제1 반도체 물질층(140a)은 제1 금속-반도체 화합물층(150a)이 예비 채널층(140', 도 13 참조)을 따라 이동하면서 MILC(Metal Induced Lateral Crystallization)방식으로 결정화된 물질층일 수 있다. 제2 반도체 물질층(140b)은 제2 금속-반도체 화합물층(150b)이 예비 채널층(140', 도 19 참조)을 따라 이동하면서 MILC 방식으로 결정화된 물질층일 수 있다.
제1 및 제2 반도체 물질층들(140a, 140b)은 단결정 구조를 갖거나 단결정에 가까운 구조(single crystal-like structure)를 가질 수 있다. 본 명세서에서, "단결정에 가까운 구조"는 결정립 크기(grain size)가 약 5㎛ 이상의 다결정 구조 및/또는 일정한 방향, 예를 들어 (001) 방향으로 정렬된 결정립을 갖는 다결정 구조를 의미할 수도 있다. 다만, 실시예들에 따라 상기 단결정에 가까운 구조를 결정하는 결정립 크기 또는 결정 방향은 변경될 수도 있다. 또한, 본 명세서에서, "결정립의 크기"는 해당 물질층의 평균적인 결정립 크기를 의미할 수 있다.
제1 및 제2 반도체 물질층들(140a, 140b)은 상기 MILC 공정을 통해 약 0.4㎛ 이하의 결정립 크기 및/또는 무작위의 결정 방향을 갖는 비정질/다결정 구조로부터 단결정 구조 또는 단결정에 가까운 구조로 변경될 수 있다. 이에 따라, 전하의 이동도가 빨라지거나 저항 특성이 개선되는 등 전기적 특성이 향상된 채널층(140)을 포함하는 반도체 장치(100)가 제공될 수 있다.
예시적인 실시예에서, 제1 반도체 물질층(140a)은 제1 금속-반도체 화합물층(150a)으로부터 확산된 제1 금속-반도체 화합물층(150a)의 금속 원소를 포함할 수 있고, 제2 반도체 물질층(140b)은 제2 금속-반도체 화합물층(150b)으로부터 확산된 제2 금속-반도체 화합물층(150b)의 금속 원소를 포함할 수 있으나, 이에 한정되는 것은 아니다.
적층 구조물(GS)을 이루는 게이트 전극들(130)의 개수가 증가함에 따라 이를 관통하는 채널 구조물들(CH)의 길이도 함께 증가될 수 있다. 이에 따라, 채널 구조물들(CH)의 일 단(one end), 예를 들어 채널 패드(144)가 배치된 부분, 예컨대 하단으로부터 상기 MILC 공정을 수행하여 채널 구조물들(CH)의 반대 단(opposing end)까지 채널층(140)의 결정화를 이루는 것에 한계가 있을 수 있다. 다만, 예시적인 실시예들에 따른 반도체 장치(100)에서는, 채널 구조물들(CH)의 상기 반대 단, 예컨대 상단으로부터 추가적인 MILC 공정을 수행함으로써 채널층(140) 전체의 결정화를 이룰 수 있다. 예시적인 실시예에서, 제2 금속-반도체 화합물층(150b)은 채널 구조물들(CH) 각각의 상기 일 단으로부터 상기 MILC 공정을 수행하고 잔존하는 물질층이고, 제1 금속-반도체 화합물층(150a)은 채널 구조물들(CH) 각각의 상기 반대 단으로부터 상기 MILC 공정을 추가적으로 수행하고 잔존하는 물질층일 수 있다.
금속-반도체 화합물층(150)은 제1 및 제2 반도체 물질층들(140a, 140b)과 전기적으로 연결될 수 있다. 금속-반도체 화합물층(150)은 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)의 경계와 인접한 타겟 영역 내에 위치할 수 있다. 상기 타겟 영역은 연결 절연층(125) 및 제2 적층 구조물(GS2)의 최상부에 배치된 층간 절연층들(120b)의 높이 레벨에서의 채널층 영역을 의미할 수 있다. 다만, 실시예들에 따라 상기 타겟 영역은 제1 적층 구조물(GS1)의 최하부 게이트 전극(130a)과 제2 적층 구조물(GS2)의 최상부 게이트 전극(130b)의 사이의 높이 레벨에서의 채널층 영역을 의미할 수 있다. 상기 최하부 게이트 전극(130a)과 상기 최상부 게이트 전극(130b)은 더미 게이트 전극들(130D)일 수 있다. 금속-반도체 화합물층(150)이 제1 및 제2 반도체 물질층들(140a, 140b)과 물질 특성이 달라 메모리 게이트 전극들(130M)과 수평 방향, 예를 들어 x 방향에서 중첩되는 경우, 반도체 장치의 전기적 특성에 영향을 미칠 수 있다. 이에 따라, 금속-반도체 화합물층(150)은 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)의 경계와 인접한 타겟 영역 내에 위치하도록 조절될 수 있다.
본 명세서에서, 채널 구조물들(CH) 각각은 터널링층(143-1), 정보 저장층(143-2), 및 블록킹층(143-3)을 갖는 게이트 유전층(143)을 포함하는 것을 예시적으로 설명하였으나, 채널 구조물들(CH) 구조는 제1 및 제2 반도체 물질층들(140a, 140b) 및 상기 제1 및 제2 반도체 물질층들(140a, 140b) 사이에 위치하는 금속-반도체 화합물층(150)을 포함하는 다양한 구조로 변형될 수 있다. 예를 들어, 채널 구조물들(CH)은 채널층(140)의 외측면을 둘러싸는 단일층의 게이트 유전층 및 채널층(140)의 내측면을 둘러싸는 가변 저항층을 포함할 수도 있다. 상기 가변 저항층은 예를 들어 전이금속 산화물을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 x 방향을 따라 하나의 층으로 연장되고, 제2 분리 영역들(MS2a, MS2b)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 구체적으로, 제2 분리 영역들(MS2a, MS2b)은, 제2 중앙 분리 영역들(MS2a), 및 제1 분리 영역(MS1)과 제2 중앙 분리 영역들(MS2a)의 사이에 배치되는 제2 보조 분리 영역들(MS2b)을 포함할 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(R1) 및 제2 영역(R2)에 걸쳐 배치되고, 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있다. 제2 중앙 분리 영역들(MS2a)은 제2 영역(R2)에서 x 방향을 따라 서로 이격되어 배치될 수 있다. 실시예들에 따라, 제2 영역(R2)에서 제2 분리 영역들(MS2a, MS2b)이 이격되어 배치되는 형태는 다양하게 변경될 수 있다. 또한, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 1에 도시된 것에 한정되지는 않는다.
도 2b에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에는 분리 절연층(105)이 배치될 수 있다. 분리 절연층(105)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에는 분리 절연층(105) 내에 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
절연 영역들(SS)은, 도 1에 도시된 것과 같이 제1 영역(R1)에서, 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 및 제2 중앙 분리 영역들(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 절연 영역들(SS)은 게이트 전극들(130) 중 최하부의 상부 게이트 전극(130U)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 절연 영역들(SS)은, 도 2b에 도시된 것과 같이, 예를 들어, 상부 게이트 전극들(130U)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 절연 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 절연 영역들(SS)에 의해 분리된 상부 게이트 전극들(130U)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 절연 영역들(SS)에는 갭필 절연층(103)이 배치될 수 있다. 갭필 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101)의 하면 상의 게이트 전극들(130)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 셀 영역 절연층(190)은 복수의 절연층들로 이루어질 수 있다.
패시베이션층(199)은 제2 기판(101)의 상면 상에 배치될 수 있다. 패시베이션층(199)은 반도체 장치(100)를 보호하는 층으로 기능할 수 있다. 예시적인 실시예에서, 패시베이션층(199)은 일부 영역들에서 개구부를 가지며, 이에 의해 외부 소자와 연결되는 패드 영역이 정의될 수 있다. 패시베이션층(199)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다.
상기 상부 배선 구조물은, 게이트 콘택들(160), 기판 콘택(165), 셀 콘택 플러그들(170), 및 셀 배선 라인들(180)을 포함하며, 제2 반도체 구조물(S2)이 제1 반도체 구조물(S1)과 전기적으로 연결되도록 하는 구성일 수 있다.
게이트 콘택들(160)은 셀 영역 절연층(190)을 관통하여 게이트 전극들(130)과 연결될 수 있다. 기판 콘택(165)은 제2 기판(101)과 연결될 수 있다.
셀 콘택 플러그들(170)은 제1 내지 제3 셀 콘택 플러그들(172, 174, 176)을 포함하고, 셀 배선 라인들(180)은 제1 및 제2 셀 배선 라인들(182, 184)을 포함할 수 있다. 채널 패드(144), 게이트 콘택들(160), 및 기판 콘택(165)은 하단에서 제1 셀 콘택 플러그들(172)과 연결될 수 있다. 제1 셀 콘택 플러그들(172)은 하단에서 제2 셀 콘택 플러그들(174)과 연결되고, 제2 셀 콘택 플러그들(174)은 하단에서 제1 셀 배선 라인들(182)과 연결될 수 있다. 제3 셀 콘택 플러그들(176)은 제1 및 제2 셀 배선 라인들(182, 184)을 상하로 연결할 수 있다. 셀 콘택 플러그들(170)은 원통형의 형상을 가질 수 있다. 셀 콘택 플러그들(170)은 서로 다른 길이를 가질 수 있다. 예를 들어, 제1 셀 콘택 플러그들(172)은 상대적으로 긴 길이를 가질 수 있다. 실시예들에서, 셀 콘택 플러그들(170)은 종횡비에 따라, 제2 기판(101)에 가까울수록 폭이 좁아지고 제1 반도체 구조물(S1)을 향하면서 폭이 증가하도록 경사진 측면을 가질 수 있다. 실시예들에 따라, 셀 콘택 플러그들(170) 중 일부는 전기적 신호가 인가되지 않는 더미 콘택 플러그일 수도 있다.
제1 셀 배선 라인들(182)은 채널 구조물들(CH)과 연결되는 제1 영역(R1)의 비트 라인들 및 상기 비트 라인들과 동일한 높이 레벨에 배치되는 제2 영역(R2)의 배선 라인들을 포함할 수 있다. 제2 셀 배선 라인들(184)은 제1 셀 배선 라인들(182)보다 하부에 배치되는 배선 라인들일 수 있다. 셀 배선 라인들(180)은 적어도 일 방향으로 연장되는 라인 형태를 가질 수 있다. 예시적인 실시예들에서, 제2 셀 배선 라인들(184)은 제1 셀 배선 라인들(182)보다 두꺼운 두께를 가질 수 있다. 셀 배선 라인들(180)은 제2 기판(101)을 향하여 폭이 좁아지도록 경사진 측면을 가질 수 있다.
게이트 콘택들(160), 기판 콘택(165), 셀 콘택 플러그들(170), 및 셀 배선 라인들(180)은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
제2 반도체 구조물(S2)은 도시되지 않은 영역에서, 제2 기판(101)을 관통하여 하부의 상기 제2 배선 구조물과 연결되는 관통 비아들을 더 포함할 수 있다.
상기 제2 본딩 구조물의 제2 본딩 비아들(195)은 제2 셀 배선 라인들(184)의 하부에 배치되어 제2 셀 배선 라인들(184)과 연결되고, 상기 제2 본딩 구조물의 제2 본딩 금속층들(198)은 제2 본딩 비아들(195)과 연결될 수 있다. 제2 본딩 금속층들(198)은 하면이 제2 반도체 구조물(S2)의 하면으로 노출될 수 있다. 제2 본딩 금속층들(198)은 제1 반도체 구조물(S1)의 제1 본딩 금속층들(298)과 본딩되어 연결될 수 있다. 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
예시적인 실시예들에서, 셀 영역 절연층(190)은 하면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 이 경우, 상기 본딩 절연층은 제1 반도체 구조물(S1)의 본딩 절연층과의 유전체-유전체 본딩을 형성할 수 있다. 상기 본딩 절연층은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 반도체 구조물들(S1, S2)은, 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)의 접합 및 본딩 절연층들의 접합에 의해 본딩될 수 있다. 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 본딩 절연층들의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 제1 및 제2 반도체 구조물들(S1, S2)은 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100a)의 개략적인 단면도이다. 도 4는 도 2a의 'A' 영역에 대응되는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100a)에서 제1 및 제2 금속-반도체 화합물층들(150a, 150b)은 서로 이격되어 배치될 수 있다. 채널층(140)은 제1 금속-반도체 화합물층(150a)의 상면으로부터 연장되는 제1 반도체 물질층(140a), 제2 금속-반도체 화합물층(150b)의 하면으로부터 연장되는 제2 반도체 물질층(140b), 및 제1 및 제2 금속-반도체 화합물층들(150a, 150b) 사이에 배치되는 제3 반도체 물질층(140c)을 포함할 수 있다.
제1 및 제2 반도체 물질층들(140a, 140b)은 제3 반도체 물질층(140c)과 결정립(grain)의 크기 또는 결정 방향성이 다를 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)은 제3 반도체 물질층(140c)보다 높은 결정성(crystallinity)을 가질 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)의 결정립 크기는 제3 반도체 물질층(140c)의 결정립 크기보다 클 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)은 약 5㎛ 이상의 결정립 크기를 갖거나 일정한 결정 방향, 예를 들어 (001) 방향으로의 방향성을 갖는 결정립을 가질 수 있다. 제3 반도체 물질층(140c)은 약 0.4㎛ 이하의 결정립 크기를 갖거나 무작위의 결정 방향성을 갖는 결정립을 가질 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)은 MILC 공정을 통해 단결정 구조 또는 단결정에 가까운 구조로 변형된 물질층이고, 제3 반도체 물질층(140c)은 비정질 구조의 반도체층이 열변화를 통해 다결정 구조로 변형되거나 또는 비정질 구조로 잔존하는 물질층일 수 있다.
제3 반도체 물질층(140c)은 두 번의 MILC 공정에서 공정 조건 등에 따라 제1 및 제2 금속-반도체 화합물층들(150a, 150c)이 채널층(140) 전부를 결정화 시키지 못하고 잔존하는 층일 수 있다. 다만, 이러한 경우에도 제1 및 제2 반도체 물질층들(140a, 140b)에 의해 채널층(140)의 평균적인 결정립 크기를 증가시킴에 따라 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
제1 및 제2 금속-반도체 화합물층들(150a, 150b) 각각은 서로 이격되더라도 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)의 경계와 인접한 타겟 영역 내에 위치하도록 조절될 수 있다. 상기 타겟 영역은 제1 적층 구조물(GS1)의 최하부 게이트 전극(130a)과 제2 적층 구조물(GS2)의 최상부 게이트 전극(130b)의 사이의 높이 레벨에서의 채널층 영역을 의미할 수 있다. 상기 최하부 게이트 전극(130a)과 상기 최상부 게이트 전극(130b)은 더미 게이트 전극들(130D)일 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)의 개략적인 단면도이다. 도 5는 도 2a의 'A' 영역에 대응되는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(100b)에서, 도 3a의 반도체 장치(100)와 달리 제1 및 제2 금속-반도체 화합물층들(150a, 150b)이 생략될 수 있다. 본 실시예에서, 제1 및 제2 금속-반도체 화합물층들(150a, 150b)은 MILC 공정이 수행되는 동안 소모되어 최종적으로 잔존하지 않을 수 있다. 예를 들어, 도 3a의 반도체 장치(100)와 비교하여 제1 및 제2 금속-반도체 화합물층들(150a, 150b)을 상대적으로 작은 두께로 형성하는 경우 본 실시예에 따른 반도체 장치(100b)가 제공될 수 있다.
채널층(140)은 제1 및 제2 반도체 물질층들(140a, 140b)을 포함하고, 제1 및 제2 반도체 물질층들(140a, 140b)은 도 2a에서 설명한 것과 같이 제1 및 제2 반도체 물질층들(140a, 140b)은 단결정 구조 또는 단결정에 가까운 구조를 가질 수 있다.
제1 및 제2 반도체 물질층들(140a, 140b)은 서로 접촉할 수 있다. 도 2a에서 설명한 것과 같이, 제1 반도체 물질층(140a)은 제1 금속-반도체 화합물층(150a)이 예비 채널층(140', 도 13 참조)을 따라 이동하면서 MILC 방식으로 결정화된 물질층일 수 있고, 제2 반도체 물질층(140b)은 제2 금속-반도체 화합물층(150b)이 예비 채널층(140')을 따라 이동하면서 MILC 방식으로 결정화된 물질층일 수 있다. 제1 반도체 물질층(140a)은 제1 금속-반도체 화합물층(150a)의 금속 원소를 포함하고, 제2 반도체 물질층(140b)은 제2 금속-반도체 화합물층(150b)의 금속 원소를 포함할 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)의 계면은 제1 및 제2 금속-반도체 화합물층들(150a, 150b)이 이종 금속 원소를 포함하는 경우 구분될 수 있다. 다만, 제1 및 제2 반도체 물질층들(140a, 140b)의 계면은 제1 및 제2 금속-반도체 화합물층(150a, 150b)이 동종 금속 원소를 포함하는 경우에도, 계면 근처에서의 금속 농도가 채널층(140)의 다른 영역보다 상대적으로 높아 구분될 수 있다. 다만, 실시예들에 따라, 금속 원소의 종류, 금속 농도, 및 제1 및 제2 반도체 물질층들(140a, 140b)의 결정 방향 등이 동일한 경우에는 제1 및 제2 반도체 물질층들(140a, 140b) 간의 계면이 불분명할 수도 있다.
예시적인 실시예에서, 제1 및 제2 반도체 물질층들(140a, 140b)의 계면은 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)의 경계와 인접한 타겟 영역 내에 위치하도록 조절될 수 있다. 다만, 실시예들에 따라 상기 타겟 영역 외의 영역에 제1 및 제2 반도체 물질층들(140a, 140b)의 계면을 위치시킬 수도 있다. 이는, 제1 및 제2 금속-반도체 화합물층들(150a, 150b)이 잔존하지 않도록 조절하는 경우, 도 2a의 반도체 장치(100)와 달리, 게이트 전극들(130)과의 중첩 여부가 반도체 장치의 전기적 특성에 상대적으로 적은 영향을 미치기 때문일 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100c)의 개략적인 단면도이다. 도 6은 도 2a의 'A' 영역에 대응되는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(100c)에서, 도 4의 반도체 장치(100a)와 달리 제1 및 제2 금속-반도체 화합물층들(150a, 150b)이 생략될 수 있다. 본 실시예에서, 제1 및 제2 금속-반도체 화합물층들(150a, 150b)은 MILC 공정이 수행되는 동안 소모되어 최종적으로 잔존하지 않을 수 있다.
채널층(140)은 제1 내지 제3 반도체 물질층들(140a, 140b, 140c)을 포함할 수 있다. 제3 반도체 물질층(140c)은 제1 및 제2 반도체 물질층들(140a, 140b) 사이에 배치될 수 있다.
도 5에서 설명한 것과 같이, 제1 반도체 물질층(140a)은 제1 금속-반도체 화합물층(150a)의 금속 원소를 포함할 수 있고, 제2 반도체 물질층(140b)은 제2 금속-반도체 화합물층(150b)의 금속 원소를 포함할 수 있다.
제1 반도체 물질층(140a)은 제3 반도체 물질층(140c)과 접촉하는 계면에서 상대적으로 높은 금속 농도를 가질 수 있다. 제2 반도체 물질층(140b)은 제3 반도체 물질층(140c)과 접촉하는 계면에서 상대적으로 높은 금속 농도를 가질 수 있다.
제1 및 제2 반도체 물질층들(140a, 140b)은 제3 반도체 물질층(140c)과 결정립(grain)의 크기 또는 결정 방향성이 다를 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)은 제3 반도체 물질층(140c)보다 높은 결정성(crystallinity)을 가질 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)의 결정립 크기는 제3 반도체 물질층(140c)의 결정립 크기보다 클 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)은 약 5㎛ 이상의 결정립 크기를 갖거나 일정한 결정 방향, 예를 들어 (001) 방향으로의 방향성을 갖는 결정립을 가질 수 있다. 제3 반도체 물질층(140c)은 약 0.4㎛ 이하의 결정립 크기를 갖거나 무작위의 결정 방향성을 갖는 결정립을 가질 수 있다. 제1 및 제2 반도체 물질층들(140a, 140b)은 MILC 공정을 통해 단결정 구조 또는 단결정에 가까운 구조로 변형된 물질층이고, 제3 반도체 물질층(140c)은 비정질 구조의 반도체층이 열변화를 통해 다결정 구조로 변형되거나 또는 비정질 구조로 잔존하는 물질층일 수 있다.
제3 반도체 물질층(140c)은 제1 및 제2 채널 구조물들(CH1, CH2)의 경계와 인접한 레벨에서 제1 및 제2 반도체 물질층들(140a, 140b)과 접촉할 수 있으나, 이에 한정되는 것은 아니다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100d)의 개략적인 단면도이다. 도 7은 도 2a의 'B' 영역에 대응되는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100d)에서, 제2 기판(101)의 하면은 채널층(140)과 인접한 영역과 나머지 영역에서 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 제2 기판(101)은 도 3b의 반도체 장치(100)와 달리 돌출부(101E)를 포함하지 않을 수 있다.
게이트 유전층(143)은 도 3b와 달리 리세스되지 않고 최상부 층간 절연층(120a)의 상면과 공면을 이룰 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100e)의 개략적인 단면도이다. 도 8은 도 2a의 'B' 영역에 대응되는 영역을 도시한다.
도 8을 참조하면, 반도체 장치(100e)는 제2 기판(101)과 게이트 전극들(130a, 130b) 사이에 배치되는 제1 및 제2 수평 도전층들(102, 104)을 더 포함할 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1, 도 2a 참조)의 하면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100e)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 절연층으로 대체될 수 있다.
반도체 장치(100e)는 제2 영역(R2, 도 2a 참조)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101)의 하면 상에 배치되는 수평 절연층을 더 포함할 수 있다. 상기 수평 절연층은, 제2 기판(101)의 하면 상에 교대로 적층된 제1 내지 제3 수평 절연층들을 포함할 수 있다. 상기 수평 절연층은 반도체 장치의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다. 상기 수평 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예에서, 게이트 유전층(143)은 도 8에 도시된 것과 같이 제1 수평 도전층(102)의 아래에서 채널층(140)의 측면을 둘러싸도록 배치될 수 있으나, 이에 한정되는 것은 아니다. 이 경우, 게이트 유전층(143)은 제1 수평 도전층(102) 상에서 채널층(140)의 측면 및 상면도 함께 덮도록 배치될 수 있다.
도 9 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 도면들이다.
도 9, 도 10a, 도 14, 도 15, 및 도 16은 도 2a에 대응되는 단면들을 도시하고, 도 10b 내지 도 13은 도 10a의 'C' 영역에 대응되는 부분 확대도들이고, 도 17 내지 도 19는 도 16의 'D' 영역에 대응되는 부분 확대도들이다.
도 9를 참조하면, 제1 기판(201) 상에, 회로 소자들(220), 하부 배선 구조물들, 및 하부 본딩 구조물을 포함하는 제1 반도체 구조물(S1)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(Shallow Trench Isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물의 회로 콘택 플러그들(270) 및 상기 하부 본딩 구조물의 제1 본딩 비아들(295)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 상기 하부 배선 구조물의 회로 배선 라인들(280) 및 상기 하부 본딩 구조물의 제1 본딩 금속층들(298)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 제1 본딩 금속층들(298)은 주변 영역 절연층(290)을 통해 상면이 노출되도록 형성될 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 제1 배선 구조물 및 상기 제1 본딩 구조물을 형성하는 각 단계들에서 일부가 형성될 수 있다. 본 단계에 의해, 제1 반도체 구조물(S1)이 준비될 수 있다.
도 10a 및 도 10b를 참조하면, 제2 반도체 구조물(S2)의 제조 공정이 시작될 수 있다. 먼저, 베이스 기판(SUB) 상에 제2 예비 기판(101')을 형성하고, 예비 적층 구조물(GS')을 형성한 뒤, 예비 적층 구조물(GS')을 관통하는 채널 홀 내에 게이트 유전층(143), 예비 채널층(140'), 및 채널 매립 절연층(142)을 형성할 수 있다.
베이스 기판(SUB)은 후속 공정을 통해 제거되는 층으로, 실리콘(Si)과 같은 반도체 기판일 수 있다. 제2 예비 기판(101')은 후속 공정을 통해 제거되는 층으로, 예를 들어, 다결정 실리콘층 또는 에피택셜층으로 형성될 수 있다. 예시적인 실시예에서, 제2 예비 기판(101')은 불순물을 포함하지 않은 다결정 실리콘층으로 형성될 수 있다. 다만, 실시예들에 따라, 베이스 기판(SUB)은 생략되거나, 제2 예비 기판(101')이 생략하는 등 하나의 기판을 이용하여 후속 공정을 진행할 수도 있다.
다음으로, 층간 절연층들(120) 및 희생 절연층들(118)이 교대로 증착하여 예비 적층 구조물(GS')을 형성할 수 있다. 예비 적층 구조물(GS)은 제1 층간 절연층들(120a) 및 제1 희생 절연층들(118a)을 포함하는 제1 예비 적층 구조물(GS1')과 제2 층간 절연층들(120b) 및 제2 희생 절연층들(118b)을 포함하는 제2 예비 적층 구조물(GS2')을 포함할 수 있다. 희생 절연층들(118)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생 절연층들(118)은 특정 식각 조건에서 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예시적인 실시예에서, 제1 예비 적층 구조물(GS1')은 층간 절연층들(120) 또는 희생 절연층들(118)보다 두꺼운 두께를 갖는 연결 절연층(125)을 더 포함할 수 있다. 연결 절연층(125)은 절연 물질, 예를 들어 층간 절연층들(120)과 동일한 물질을 포함할 수 있다.
다음으로, 예비 적층 구조물(GS')을 덮는 셀 영역 절연층(190)을 형성하고, 상기 제2 예비 적층 구조물(GS2')의 일부를 제거하여 절연 영역(SS, 도 2b 참조)을 형성할 수 있다. 절연 영역(SS)을 형성하기 위하여, 별도의 마스크층을 이용하여 절연 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거한 뒤 절연 물질을 증착하여 갭필 절연층(103, 도 2b 참조)을 형성할 수 있다.
다음으로, 이방성 식각 공정을 수행하여 예비 적층 구조물(GS')을 관통하며 제2 예비 기판(101')을 노출시키는 채널 홀을 형성하고, 상기 채널 홀 내에 게이트 유전층(143), 예비 채널층(140'), 및 채널 매립 절연층(142)을 차례로 증착할 수 있다. 예시적인 실시예에서, 상기 채널 홀은 제1 예비 적층 구조물(GS1')을 관통하는 제1 채널 홀에 채널 희생층을 형성하고, 제2 예비 적층 구조물(GS2')을 관통하는 제2 채널 홀을 통해 상기 채널 희생층을 제거함으로써 형성될 수 있으나, 상기 채널 홀을 형성하는 방법은 이에 한정되는 것은 아니다. 상기 채널 홀 내에 터널링층(143-1), 정보 저장층(143-2), 및 블록킹층(143-3)을 차례로 증착 공정을 수행하여 게이트 유전층(143)을 형성할 수 있다. 예를 들어, 상기 증착 공정은 원자층 증착(ALD, Atomic Layer Deposition) 공정 또는 화학기상 증착(CVD, Chemical Vapor Deposition) 공정을 포함할 수 있다. 다음으로, 게이트 유전층(143)을 컨포멀하게 덮는 예비 채널층(140') 및 예비 채널층(140') 사이를 채우는 채널 매립 절연층(142)을 형성할 수 있다. 예비 채널층(140')은 비정질 구조 또는 다결정 구조의 실리콘을 포함할 수 있다. 다음으로, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 수행하여 예비 채널층(140') 및 채널 매립 절연층(142)의 일부를 제거할 수 있다. 도 10b를 참조할 때, 상기 화학적 기계적 연마 공정으로 인한 디싱(Dishing)으로 인해 예비 채널층(140') 및 채널 매립 절연층(142)이 배치된 영역이 게이트 유전층(143)이 배치된 영역보다 소정 깊이만큼 리세스될 수 있으나, 예비 채널층(140'), 채널 매립 절연층(142), 및 게이트 유전층(143)의 형상은 이에 한정되지 않는다.
도 11을 참조하면, 제1 금속층(155a)을 형성할 수 있다. 제1 금속층(155a)은 증착 공정을 수행하여 예비 채널층(140'), 채널 매립 절연층(142), 및 게이트 유전층(143)을 컨포멀하게 덮도록 형성될 수 있다. 다만, 실시예들에 따라, 예비 채널층(140')의 상면에만 선택적으로 증착되도록 형성될 수도 있다. 제1 금속층(155a)은 금속 물질, 예를 들어, 니켈(Ni), 코발트(Co), 백금(Pt), 팔라듐(Pd), 또는 이들의 조합을 포함할 수 있다.
도 12를 참조하면, 제1 금속-반도체 화합물층(150a)을 형성하고, 잔존하는 제1 금속층(155a)을 제거할 수 있다. 제1 금속-반도체 화합물층(150a)은 어닐링 등의 열처리 공정을 수행하여 예비 채널층(140')과 제1 금속층(155a)을 반응시킴으로써 형성될 수 있다. 예시적인 실시예에서, 예비 채널층(140')이 비정질 실리콘을 포함하고, 제1 금속층(155a)이 니켈을 포함하는 경우, 제1 금속-반도체 화합물층(150a)은 니켈 실리사이드를 포함할 수 있다. 제1 금속-반도체 화합물층(150a)은 예비 채널층(140')과 실질적으로 동일한 두께를 갖는 것으로 도시하였으나, 실시예들에 따라 상기 열처리 공정 등에서 예비 채널층(140')보다 두꺼운 두께를 갖도록 변형될 수도 있다. 다음으로, 잔존하는 제1 금속층(155a)을 제거할 수 있다.
도 13을 참조하면, 예비 채널층(140')의 일부를 결정화하여 제1 반도체 물질층(140a)을 형성할 수 있다.
어닐링 등의 열처리 공정이 수행하여 제1 금속-반도체 화합물층(150a)을 이용하여 예비 채널층(140')의 일부를 결정화할 수 있다. 제1 금속-반도체 화합물층(150a)은 상기 열처리 공정에 의해 예비 채널층(140')을 따라 베이스 기판(SUB)을 향하는 제1 결정화 방향으로 확산하면서 예비 채널층(140')의 결정 구조를 재배열할 수 있다. 즉, 예비 채널층(140') 중 적어도 일부, 예를 들어 제1 금속-반도체 화합물층(150a)이 통과하면서 반응한 영역은 제1 반도체 물질층(140a)으로 변경될 수 있다. 제1 반도체 물질층(140a)은 예비 채널층(140')보다 전기적 특성이 우수한 결정 구조를 가질 수 있다. 제1 반도체 물질층(140a)은 단결정 구조를 갖거나 단결정에 가까운 구조를 가질 수 있다.
예시적인 실시예에서, 제1 금속-반도체 화합물층(150a)은 상기 제1 결정화 방향으로 이동됨에 따라 금속 원소의 일부가 확산되거나 소모되어 크기가 감소할 수 있다.
본 단계에서, 상기 열처리 공정의 공정 조건, 예컨대 열처리 온도 또는 공정 시간 등을 조절함에 따라 제1 금속-반도체 화합물층(150a)이 타겟 영역에 고정되도록 할 수 있다. 상기 타겟 영역은 도 2a에서 설명한 것과 같이 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)의 경계와 인접한 위치일 수 있다. 이는, 제1 금속-반도체 화합물층(150a)이 메모리 게이트 전극들(130M, 도 2a 참조)과 수평 방향으로 중첩되는 경우, 전기적 특성이 열화될 수 있기 때문일 수 있다.
도 11 내지 도 13에서 설명한 공정 단계는 제1 결정화 단계로 지칭될 수 있다.
본 단계에서 상기 열처리 공정의 공정 조건을 조절하거나, 도 11의 증착 공정 또는 도 12의 열처리 공정의 공정 조건을 조절함에 따라 제1 금속-반도체 화합물층(150a)이 모두 소모되도록 할 수 있다. 이에 따라, 도 5의 반도체 장치(100b) 또는 도 6의 반도체 장치(100c)가 제공될 수 있다.
도 14를 참조하면, 게이트 전극들(130)을 형성하고, 상부 배선 구조물 및 상부 본딩 구조물을 형성할 수 있다.
먼저, 채널 매립 절연층(142)의 일부를 제거하고 도전성 물질을 매립하여 채널 패드(144)를 형성함으로써 채널 구조물들(CH)을 형성할 수 있다. 상기 도전성 물질은 예를 들어 도핑된 다결정 실리콘으로 이루어질 수 있다.
다음으로, 셀 영역 절연층(190)을 더 형성하고, 예비 적층 구조물(GS')을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 노출된 희생 절연층들(118)을 층간 절연층들(120)에 대하여 선택적으로 식각할 수 있다. 상기 개구부들은 제1 및 제2 분리 영역들(MS1, MS2a, MS2b, 도 1 참조)에 대응되는 영역에 형성될 수 있으며, x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 다음으로, 희생 절연층들(118)은 예를 들어, 습식 식각 공정을 이용하여 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다.
다음으로, 희생 절연층들(118)이 제거된 영역에 게이트 전극들(130)을 형성할 수 있다. 예시적인 실시예에서, 게이트 전극들(130)을 형성하기 전에 층간 절연층들(120)을 컨포멀하게 덮는 보조 게이트 유전층을 먼저 형성할 수도 있으나, 이에 한정되는 것은 아니다. 게이트 전극들(130)은 희생 절연층들(118)이 제거된 영역에 도전성 물질을 매립하고 상기 개구부들에 채워진 도전성 물질에 대한 식각 공정을 수행함으로써 형성될 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘, 또는 금속 실리사이드 물질을 포함할 수 있다. 다음으로, 상기 개구부들 내에 절연 물질을 채워 분리 절연층(105, 도 2a 참조)을 형성할 수 있다.
다음으로, 게이트 전극들(130) 상에 상부 배선 구조물 및 상부 본딩 구조물을 형성할 수 있다. 상기 상부 배선 구조물에서, 게이트 콘택들(160) 및 기판 콘택(165)은, 게이트 전극들(130) 및 제2 예비 기판(101') 상에서 셀 영역 절연층(190)을 식각하여 콘택 홀들을 형성하고, 상기 콘택 홀들에 도전성 물질을 채움으로써 형성할 수 있다. 셀 콘택 플러그들(170)은 채널 패드(144), 게이트 콘택들(160), 및 기판 콘택(165)상에서 셀 영역 절연층(190)을 식각하고 도전성 물질을 증착하여 형성할 수 있다. 셀 배선 라인들(180)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 셀 영역 절연층(190)을 이루는 절연층을 일부 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다.
상기 상부 본딩 구조물을 이루는 제2 본딩 비아들(195) 및 제2 본딩 금속층들(198)은, 셀 배선 라인들(180) 상에 셀 영역 절연층(190)을 더 형성한 후 이를 일부 제거하여 형성할 수 있다. 제2 본딩 금속층들(198)의 상면은 셀 영역 절연층(190)으로부터 노출될 수 있다.
도 15를 참조하면, 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)을 본딩할 수 있다.
제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)은, 제1 본딩 금속층들(298)과 제2 본딩 금속층들(198)을 가압에 의해 본딩함으로써 연결할 수 있다. 동시에, 주변 영역 절연층(290) 및 셀 영역 절연층(190)의 일부인 본딩 절연층들도 가압에 의해 본딩될 수 있다. 제1 반도체 구조물(S1) 상에 제2 반도체 구조물(S2)은 뒤집어서, 제2 본딩 금속층들(198)이 하부를 향하도록 한 후, 본딩이 수행될 수 있다. 도면에서는 이해를 돕기 위하여, 제2 반도체 구조물(S2)이 도 14에서 도시된 구조의 미러 이미지인 형태로 접합되는 것으로 도시하였다.
제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 반도체 구조물(S1)의 상면 및 제2 반도체 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
도 16을 참조하면, 베이스 기판(SUB) 및 제2 예비 기판(101')이 제거될 수 있다.
먼저, 그라인딩(grinding) 공정과 같은 연마 공정에 의해 베이스 기판(SUB)을 제거할 수 있다. 상기 그라인딩 공정을 통해 베이스 기판(SUB)과 함께 제2 예비 기판(101')의 일부가 제거될 수 있다.
다음으로, 제2 예비 기판(101')을 채널 구조물들(CH) 및 기판 콘택(165)에 대하여 선택적으로 식각하여 제2 예비 기판(101') 내로 연장된 채널 구조물들(CH) 및 기판 콘택(165)의 적어도 일부가 노출될 수 있다. 예시적인 실시예에서, 제2 예비 기판(101')이 모두 제거된 것으로 도시하였으나, 이와 달리 제2 예비 기판(101')의 일부가 잔존하거나 제2 예비 기판(101') 전체와 함께 최상부의 층간 절연층(120a) 일부가 식각될 수도 있다.
도 17을 참조하면, 게이트 유전층(143)의 일부가 제거될 수 있다.
제2 예비 기판(101')이 제거됨에 따라 노출된 게이트 유전층(143)에 대하여 선택적으로 식각 공정을 수행하여 예비 채널층(140')이 노출될 수 있다. 예시적인 실시예에서, 노출된 예비 채널층(140')의 면적을 상대적으로 넓히기 위하여 게이트 유전층(143)을 소정 깊이 더 식각하여 리세스 영역(RP)을 형성할 수 있다. 이에 따라, 게이트 유전층(143)의 상면은 최상부의 층간 절연층(120a)의 상면보다 낮은 레벨에 위치할 수 있다.
도 18을 참조하면, 노출된 예비 채널층(140') 상에 제2 금속층(155b)을 형성할 수 있다.
제2 금속층(155b)은 금속 물질을 예비 채널층(140') 상에 선택적으로 형성되도록 증착 공정을 수행하여 형성될 수 있다. 다만, 실시예들에 따라, 제2 금속층(155b)을 예비 채널층(140')을 포함하여 노출된 최상부 층간 절연층(120)을 컨포멀하게 덮도록 형성될 수도 있다. 제2 금속층(155b)은 금속 물질, 예를 들어, 니켈(Ni), 코발트(Co), 백금(Pt), 팔라듐(Pd), 또는 이들의 조합을 포함할 수 있다. 제2 금속층(155b)은 제1 금속층(155a, 도 11 참조)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 19를 참조하면, 제2 금속-반도체 화합물층(150b)을 형성하고, 잔존하는 예비 채널층(140')을 결정화하여 제2 반도체 물질층(140b)을 형성할 수 있다.
먼저, 예비 채널층(140')과 접촉하는 제2 금속층(155b)에 대하여 어닐링 등의 열처리 공정을 수행하여 제2 금속-반도체 화합물층(150b)을 형성할 수 있다. 제2 금속-반도체 화합물층(150b)은 제2 금속층(155b)의 금속 원소 및 예비 채널층(140')의 반도체 원소를 포함할 수 있다. 예시적인 실시예에서, 상기 열처리 공정을 수행한 뒤 잔존하는 제2 금속층(155b)을 제거할 수 있으나, 이에 한정되지 않는다.
다음으로, 어닐링 등의 열처리 공정을 수행하여 제2 금속-반도체 화합물층(150b)을 이동시킴으로써 잔존하는 예비 채널층(140')을 결정화 할 수 있다. 제2 금속-반도체 화합물층(150b)은 상기 열처리 공정에 의해 예비 채널층(140')을 따라 채널 패드(144)를 향하는 제2 결정화 방향으로 확산하면서 예비 채널층(140')의 결정 구조를 재배열할 수 있다. 즉, 예비 채널층(140') 중 제2 금속-반도체 화합물층(150b)이 통과하면서 반응한 영역은 제2 반도체 물질층(140b)으로 변경될 수 있다. 제2 반도체 물질층(140b)은 예비 채널층(140')보다 전기적 특성이 우수한 결정 구조를 가질 수 있다. 제2 반도체 물질층(140b)은 단결정 구조를 갖거나 단결정에 가까운 구조를 가질 수 있다.
예시적인 실시예에서, 제2 금속-반도체 화합물층(150b)은 상기 제2 결정화 방향으로 확산됨에 따라 금속 원소의 일부가 소모되어 크기가 감소할 수 있다.
본 단계에서, 상기 열처리 공정의 공정 조건, 예컨대 열처리 온도 또는 공정 시간 등을 조절함에 따라 제2 금속-반도체 화합물층(150b)이 타겟 영역에 형성되도록 할 수 있다. 상기 타겟 영역은 도 2a에서 설명한 것과 같이 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)의 경계와 인접한 위치일 수 있다.
도 18 및 도 19에서 설명한 공정 단계는 제2 결정화 단계로 지칭될 수 있다. 상기 제2 결정화 단계는 게이트 전극들의 단수 증가에 따른 결정화 난이도 증가 문제를 개선시킬 수 있다. 게이트 전극들의 단수 증가로 인하여 채널 구조물의 종횡비도 함께 커짐에 따라, 도 11 내지 도 13에서 설명한 제1 결정화 단계만으로 예비 채널층(140') 전체를 결정화하기 위한 공정 난이도가 상승될 수 있다. 따라서, 상기 제1 결정화 단계와 함께 상기 제2 결정화 단계를 추가적으로 수행함으로써 예비 채널층(140') 전체를 상대적으로 쉽게 결정화할 수 있다. 이에 따라, 단결정 또는 단결정에 가까운 구조를 갖는 채널층을 제공하여 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
다음으로, 도 2a를 함께 참조하면, 채널층(140) 및 최상부 층간 절연층(120a)을 덮는 제2 기판(101)을 형성할 수 있다. 제2 기판(101)은 반도체 물질, 예를 들어 다결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 제2 기판(101)은 불순물을 포함할 수 있다. 다음으로, 제2 기판(101) 상에 패시베이션층(199)을 형성하여, 최종적으로 도 2a 및 도 2b의 반도체 장치(100)가 제조될 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 20을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 8을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극층들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 21은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 21을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 20의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 8을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 22는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 22는 도 21의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 21의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 22를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 21 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 패키지 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 패키지 상부 패드들(2130)과 패키지 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 패키지 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 패키지 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 20과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 패키지(2003)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물들(4220)과 분리 영역(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 20의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드라인들(도 20의 WL)과 전기적으로 연결되는 게이트 콘택들(160)(도 2a 참조)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 20의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제2 구조물(4200)은 확대도에 도시된 것과 같이, 게이트 전극들(130) 및 층간 절연층들(120)을 관통하는 채널 구조물들(CH)을 포함할 수 있다. 반도체 칩들(2200a) 각각에서, 채널 구조물들(CH) 각각은, 도 1 내지 도 8을 참조하여 상술한 것과 같이, 단결정 구조 또는 단결정에 가까운 구조를 갖는 제1 및 제2 반도체 물질층들(140a, 140b)을 포함할 수 있다. 이에 따라, 전기적 특성이 향상된 채널층(140) 및 이를 포함하는 반도체 칩들(2200a)이 제공될 수 있다.
반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS: 분리 영역
GS1: 제1 적층 구조물 GS2: 제2 적층 구조물
101: 제2 기판 118: 희생 절연층들
120: 층간 절연층들 130: 게이트 전극들
140: 채널층 140a, 140b: 제1 및 제2 반도체 물질층
142: 채널 매립 절연층 143: 게이트 유전층
144: 채널 패드
150a, 150b: 제1 및 제2 금속-반도체 화합물층
160: 게이트 콘택 165: 기판 콘택
190: 셀 영역 절연층 198: 제2 본딩 금속층
201: 제1 기판 220: 회로 소자들
298: 제1 본딩 금속층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 기판, 상기 제2 기판의 아래에 배치되고 상기 제2 기판에 수직한 수직 방향을 따라 서로 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하며, 상기 수직 방향으로 연장되며, 채널층을 각각 포함하는 채널 구조물들, 상기 적층 구조물의 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물과 연결되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 반도체 구조물을 포함하고,
    상기 적층 구조물은 제1 적층 구조물, 및 상기 제1 적층 구조물 아래에 배치되는 제2 적층 구조물을 포함하고,
    상기 채널 구조물은 상기 제1 적층 구조물을 관통하는 제1 채널 구조물 및 상기 제2 적층 구조물을 관통하는 제2 채널 구조물을 갖고,
    상기 채널 구조물은, 상기 제1 채널 구조물 및 상기 제2 채널 구조물의 경계와 인접한 영역 내에 위치하는 금속-반도체 화합물층을 더 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널층은 상기 금속-반도체 화합물층 위에 배치되는 제1 반도체 물질층 및 상기 금속-반도체 화합물층 아래에 배치되는 제2 반도체 물질층을 포함하고,
    상기 제1 및 제2 반도체 물질층들은 단결정 구조 또는 단결정에 가까운 구조(single crystal-like structure)를 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 반도체 물질층은 상기 금속-반도체 화합물층의 상면에 접촉하고,
    상기 제2 반도체 물질층은 상기 금속-반도체 화합물층의 하면에 접촉하며,
    상기 금속-반도체 화합물층, 상기 제1 반도체 물질층, 및 상기 제2 반도체 물질층은 서로 전기적으로 연결되는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 반도체 물질층들의 외측면은 상기 금속-반도체 화합물층의 외측면과 공면을 이루고,
    상기 채널 구조물들 각각은, 상기 제1 및 제2 반도체 물질층들 및 상기 금속-반도체 화합물층의 외측면을 둘러싸는 게이트 유전층을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 채널 구조물은 상기 적층 구조물을 관통하여 상기 제2 기판 내로 연장되고,
    상기 채널층의 상단부는 상기 제2 기판과 직접 접촉하고, 상기 채널층의 하단부는 상기 게이트 유전층에 의해 둘러싸이는 반도체 장치.
  6. 제1 항에 있어서,
    상기 금속-반도체 화합물층은 상기 제1 적층 구조물의 최하부 게이트 전극과 상기 제2 적층 구조물의 최상부 게이트 전극의 사이 레벨에 위치하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 채널층은 상기 금속-반도체 화합물층 위에 배치되는 제1 반도체 물질층 및 상기 금속-반도체 화합물층 아래에 배치되는 제2 반도체 물질층을 포함하고,
    상기 금속-반도체 화합물층은 상기 제1 반도체 물질층과 접촉하는 제1 금속-반도체 화합물층과 상기 제2 반도체 물질층과 접촉하는 제2 금속-반도체 화합물층을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 및 제2 금속-반도체 화합물층은 서로 이격되어 있고,
    상기 채널층은 상기 제1 및 제2 금속-반도체 화합물층 사이의 제3 반도체 물질층을 더 포함하는 반도체 장치.
  9. 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물, 상기 하부 본딩 구조물과 접합하는 상부 본딩 구조물, 상기 상부 본딩 구조물과 연결되는 상부 배선 구조물, 상기 상부 배선 구조물 상의 제2 기판, 상기 상부 배선 구조물과 상기 제2 기판 사이에 배치되며, 수직 방향에서 서로 이격되어 적층되고, 제1 게이트 전극들 및 상기 제1 게이트 전극들 아래의 제2 게이트 전극들을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하며 채널층을 각각 포함하는 채널 구조물들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 채널층은, 상기 제1 게이트 전극들과 인접한 제1 반도체 물질층 및 상기 제2 게이트 전극들과 인접한 제2 반도체 물질층을 포함하고,
    상기 제1 및 제2 반도체 물질층들 각각은 단결정 구조 또는 단결정에 가까운 구조(single crystal-like structure)를 갖는 데이터 저장 시스템.
  10. 제9 항에 있어서,
    상기 채널 구조물들 각각은 상기 제1 반도체 물질층 및 상기 제2 반도체 물질층 사이의 금속-반도체 화합물층을 더 포함하고,
    상기 제1 및 제2 반도체 물질층들과 상기 금속-반도체 화합물층은 전기적으로 연결된 데이터 저장 시스템.
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