CN116709780A - 半导体器件和包括该半导体器件的数据存储系统 - Google Patents

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Abstract

一种半导体器件，可以包括：下互连结构，电连接到第一衬底上的电路器件；下接合结构，连接到下互连结构和上接合结构；上互连结构，连接到上接合结构；第二衬底，在上互连结构上；栅电极，在上互连结构和第二衬底之间；沟道结构，穿透栅电极。栅电极可以在竖直方向上彼此间隔开。栅电极可以包括第一栅电极和第二栅电极。每个沟道结构可以包括沟道层，该沟道层可以包括与第一栅电极相邻的第一半导体材料层和与第二栅电极相邻的第二半导体材料层。第一半导体材料层和第二半导体材料层中的每一个可以具有单晶结构或类单晶结构。

Description

半导体器件和包括该半导体器件的数据存储系统
相关申请的交叉引用
本申请要求于2022年3月3日在韩国知识产权局递交的韩国专利申请No.10-2022-0027592的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及半导体器件和包括该半导体器件的数据存储系统。
背景技术
在需要数据存储的数据存储系统中，对可以存储大容量数据的半导体器件的需求不断增加。因此，已经对增加半导体器件的数据存储容量的方法进行了研究。例如，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件作为增加半导体器件的数据存储容量的方法。
发明内容
示例实施例提供了一种具有改善的电特性的半导体器件。
示例实施例提供了一种数据存储系统，该数据存储系统包括具有改善的电特性的半导体器件。
根据示例实施例，一种半导体器件可以包括：第一半导体结构，包括第一衬底、在第一衬底上的多个电路器件、电连接到多个电路器件的下互连结构、以及连接到下互连结构的下接合结构；以及第二半导体结构，包括在第一半导体结构上的第二衬底、在第二衬底下方且包括在竖直方向上交替堆叠的多个栅电极和多个层间绝缘层的堆叠结构、穿透堆叠结构且在竖直方向上延伸的多个沟道结构、在堆叠结构下方的上互连结构、以及连接到上互连结构且接合到下接合结构的上接合结构。竖直方向可以垂直于第二衬底。多个沟道结构中的每个沟道结构可以包括沟道层。堆叠结构可以包括第一堆叠结构和在第一堆叠结构下方的第二堆叠结构。多个沟道结构均可以包括第一沟道结构和第二沟道结构。第一沟道结构可以穿透第一堆叠结构。第二沟道结构可以穿透第二堆叠结构。多个沟道结构均还可以包括金属半导体化合物层，该金属半导体化合物层在沟道结构的与第一沟道结构和第二沟道结构之间的边界相邻的区域中。
根据示例实施例，一种半导体器件可以包括第一衬底；多个电路器件，在第一衬底上；下互连结构，电连接到多个电路器件；下接合结构，连接到下互连结构；上接合结构，接合到下接合结构；上互连结构，连接到上接合结构；第二衬底，在上互连结构上；多个栅电极，在上互连结构和第二衬底之间；以及多个沟道结构，穿透多个栅电极。多个栅电极可以彼此间隔开且在竖直方向上堆叠。多个栅电极可以包括多个第一栅电极和在多个第一栅电极下方的多个第二栅电极。多个沟道结构中的每个沟道结构可以包括沟道层。沟道层可以包括与多个第一栅电极相邻的第一半导体材料层和与多个第二栅电极相邻的第二半导体材料层。第一半导体材料层和第二半导体材料层中的每一个可以具有单晶结构或类单晶结构。
根据示例实施例，一种数据存储系统可以包括半导体存储器件和控制器。半导体存储器件可以包括：第一衬底、在第一衬底上的多个电路器件、电连接到多个电路器件的下互连结构、连接到下互连结构的下接合结构、接合到下接合结构的上接合结构、连接到上接合结构的上互连结构、在上互连结构上的第二衬底、在上互连结构和第二衬底之间的多个栅电极、穿透多个栅电极的多个沟道结构、以及电连接到多个电路器件的输入/输出焊盘。控制器可以通过输入/输出焊盘电连接到半导体存储器件。控制器可以被配置为控制半导体存储器件。多个栅电极可以彼此间隔开且在竖直方向上堆叠。多个栅电极可以包括多个第一栅电极和在多个第一栅电极下方的多个第二栅电极。每个沟道结构可以包括沟道层。沟道层可以包括与多个第一栅电极相邻的第一半导体材料层和与多个第二栅电极相邻的第二半导体材料层。第一半导体材料层和第二半导体材料层中的每一个可以具有单晶结构或类单晶结构。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点。
图1是根据示例实施例的半导体器件的示意性平面图。
图2A和图2B是根据示例实施例的半导体器件的示意性截面图。
图3A和图3B是根据示例实施例的半导体器件的局部放大图。
图4是根据示例实施例的半导体器件的局部放大图。
图5是根据示例实施例的半导体器件的局部放大图。
图6是根据示例实施例的半导体器件的局部放大图。
图7是根据示例实施例的半导体器件的局部放大图。
图8是根据示例实施例的半导体器件的局部放大图。
图9至图19是示出了根据示例实施例的制造半导体器件的方法的示意性截面图。
图20是根据示例实施例的包括半导体器件的数据存储系统的示意图。
图21是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图。
图22是根据示例实施例的半导体封装的示意性截面图。
具体实施方式
如本文中所使用的，术语“和/或”包括一个或多个相关联的列出项的任意和所有组合。诸如“......中的至少一个”之类的表述在元件列表之前时，修饰整个元件列表，而不是修饰列表中的单独元件。例如，“A、B和C中的至少一个”和类似的语言(例如，“选自由A、B和C构成的组中的至少一个”)可以解释为仅A、仅B、仅C，或A、B和C中的两个或更多个的任何组合，诸如ABC、AB、BC和AC。
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，旨在不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“大约”或“基本上”，应当理解，这些值和形状应当被解释为包括在所述数值或形状附近的制造或操作公差(例如，±10％)。
在下文中，将参照附图来描述示例实施例。
图1是根据示例实施例的半导体器件的示意性平面图。
图2A和图2B是根据示例实施例的半导体器件的示意性截面图。图2A是沿图1的线I-I’截取的截面图，并且图2B是沿图1的线II-II’截取的截面图。
图3A和图3B是根据示例实施例的半导体器件的局部放大图。图3A是图2A的区域“A”的放大图，并且图3B是图2A的区域“B”的放大图。
参照图1至图3B，半导体器件100可以包括竖直地堆叠的第一半导体结构S1和第二半导体结构S2。例如，第一半导体结构S1可以包括半导体器件100的外围电路区，并且第二半导体结构S2可以包括半导体器件100的存储单元区。图1示出了在从第一半导体结构S1和第二半导体结构S2之间的边界观察第二结构S2的方向上的平面。
第一半导体结构S1可以包括第一衬底201、第一衬底201中的源/漏区205和器件隔离层210、设置在衬底201上的电路器件220、电路接触插塞270、电路互连线280、外围区域绝缘层290、第一接合通孔295和第一接合金属层298。
第一衬底201可以具有沿X方向和Y方向延伸的上表面。器件隔离层210可以形成在第一衬底201上以限定有源区。包括杂质的源/漏区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，第一衬底201可以被设置为单晶体晶片。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极介电层222、间隔物层224和电路栅电极225。源/漏区205可以设置在衬底201中，在与电路栅电极225相邻的相对侧上。
外围区域绝缘层290可以设置在衬底201上以覆盖电路器件220。电路接触插塞270和电路互连线280可以构成第一半导体结构S1的下互连结构。电路接触插塞270可以具有圆柱形形状，并且可以穿透外围区域绝缘层290以连接到源/漏区205。电信号可以通过电路接触插塞270施加到电路器件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，可以具有线形形状，并且可以被设置为多层。电路接触插塞270和电路互连线280的层数可以根据示例实施例而变化。
第一接合通孔295和第一接合金属层298可以构成下接合结构，并且可以设置在最上电路互连线280的一部分上。下接合结构可以连接到下互连结构。每个第一接合通孔295可以具有圆柱形形状，并且第一接合金属层298在平面中可以具有圆形焊盘形状或相对较短的线形形状。第一接合金属层298的上表面可以暴露于第一半导体结构S1的上表面。第一接合通孔295和第一接合金属层298可以用作第一半导体结构S1和第二半导体结构S2的接合结构或接合层。另外，第一接合通孔295和第一接合金属层298可以提供与第二半导体结构S2的电连接路径。在示例实施例中，一些第一接合金属层298可以不连接到下电路互连线280，并且可以被设置为仅用于接合，如图2B所示。第一接合通孔295和第一接合金属层298可以包括导电材料，例如，铜(Cu)。
在示例实施例中，外围区域绝缘层290可以包括接合绝缘层，该接合绝缘层从其上表面起具有期望的和/或备选地预定的厚度。接合绝缘层可以是用于与第二半导体结构S2的接合绝缘层介电对介电接合的层。接合绝缘层还可以用作第一接合金属层298的扩散阻挡层，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第二半导体结构S2可以包括具有第一区域R1和第二区域R2的第二衬底101、包括堆叠在第二衬底101的下表面上的栅电极130和与栅电极130交替地堆叠的层间绝缘层120的堆叠结构GS、被设置为穿透堆叠结构GS的沟道结构CH、以及沿穿过堆叠结构GS的一个方向延伸的第一分离区域MS1和第二分离区域MS2a和MS2b。第二半导体结构S2还可以包括穿透栅电极130的一部分的绝缘区SS、覆盖栅电极130的单元区域绝缘层190、以及在第二衬底101上的钝化层199。第二半导体结构S2可以包括设置在栅电极130和沟道结构CH下方的作为第二互连结构的栅极接触件160、衬底接触件165、单元接触插塞170和单元互连线180。第二半导体结构S2还可以包括第二接合通孔195和第二接合金属层198作为上接合结构。
第二衬底101可以具有沿X方向和Y方向延伸的上表面。第二衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。第二衬底101还可以包括杂质。第二衬底101可以被设置为多晶半导体层，诸如多晶硅层或外延层。
第二衬底101的第一区域R1可以是竖直地堆叠有栅电极130且设置有沟道结构CH的区域，并且可以是设置有存储单元的区域。第二衬底101的第二区域R2是栅电极130延伸不同长度的区域，并且可以对应于用于将存储单元电连接到第一半导体结构S1的区域。第二区域R2可以设置在第一区域R1的在至少一个方向(例如，X方向)上的至少一端上。
栅电极130可以竖直地间隔开，并堆叠在第二衬底101的下表面上，以与层间绝缘层120一起构成堆叠结构GS。堆叠结构GS可以包括第一堆叠结构GS1和在第一堆叠结构GS1下方与第一堆叠结构GS1竖直地堆叠的第二堆叠结构GS2。然而，堆叠结构GS的级数不限于此，而是可以根据示例实施例而变化，并且堆叠结构GS可以包括单个堆叠结构。栅电极130可以包括第一堆叠结构GS1的第一栅电极130a和第二堆叠结构GS2的第二栅电极130b。
参照图2B，栅电极130可以包括构成用于擦除操作的擦除晶体管的擦除栅电极130E、构成地选择晶体管的栅极的至少一个下栅电极130L、构成多个存储单元的存储栅电极130M、以及构成串选择晶体管的栅极的上栅电极130U。下栅电极130L和上栅电极130U的“下”和“上”可以基于制造工艺期间的方向。构成存储单元的存储栅电极130M的数量可以根据半导体器件100的容量来确定。根据示例实施例，上栅电极130U和下栅电极130L的数量可以分别为1至4个或更多，并且上栅电极130U和下栅电极130L可以具有与存储栅电极130M的结构相同或不同的结构。擦除栅电极130E可以设置在上栅电极130U下方和/或下栅电极130L上方，并且可以用于使用栅极诱导漏极泄漏(GIDL)现象的擦除操作。在一些实施例中，可以省略擦除栅电极130E。
在栅电极130中，至少一些栅电极130(例如，与上栅电极130U或下栅电极130L相邻的存储栅电极)可以是虚设栅电极130D。另外，与第一堆叠结构GS1和第二堆叠结构GS2之间的边界相邻的栅电极130(例如，设置在第一堆叠结构GS1的最下部分中的第一栅电极130a和设置在第二堆叠结构GS2的最上部分中的第二栅电极130b)可以是如图3A所示的虚设栅电极130D。
栅电极130可以彼此竖直地间隔开，并堆叠在第二衬底101的下表面上，并且可以从第一区域R1向第二区域R2延伸不同的长度以形成阶梯状台阶。栅电极130可以被设置为在X方向上具有台阶结构，并且在Y方向上具有台阶结构。在示例实施例中，在栅电极130a和130b中，期望的和/或备选地预定的数量(例如，两个至五个)的栅电极130a和130b可以构成单个栅极组，使得可以在X方向上在栅极组之间形成台阶结构。包括栅电极130的端部的期望的和/或备选地预定的区域可以通过该台阶被暴露。栅电极130可以连接到以上区域中的栅极接触件160。
栅电极130可以被设置为在Y方向上被第一分离区域MS1以及第二分离区域MS2a和MS2b至少部分地分离成期望的和/或备选地预定的单元。栅电极130可以构成彼此相邻的一对第一分离区域MS1之间的单个存储块，但是存储块的范围不限于此。
栅电极130可以包括金属材料，例如，钨(W)。在一些实施例中，栅电极130可以包括多晶硅或金属硅化物材料。
层间绝缘层120可以设置在栅电极130之间。与栅电极130类似，层间绝缘层120可以在垂直于第二衬底101的下表面的方向上彼此间隔开。层间绝缘层120可以沿X方向延伸。在示例实施例中，层间绝缘层120可以包括第一堆叠结构GS1的第一层间绝缘层120a和第二堆叠结构GS2的第二层间绝缘层120b。层间绝缘层120a和120b可以包括诸如氧化硅或氮化硅之类的绝缘材料。
第一堆叠结构GS1可以包括交替地堆叠在第二衬底101的下表面上的第一层间绝缘层120a和第一栅电极130a，并且还可以包括设置在第一栅电极130a中的最下栅电极130a的下表面上的连接绝缘层125。连接绝缘层125可以包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种。连接绝缘层125可以包括与层间绝缘层120相同的材料。
第二堆叠结构GS2可以包括交替地堆叠在第一堆叠结构GS1的下表面上的第二层间绝缘层120b和第二栅电极130b。
沟道结构CH可以设置在第二衬底101的第一区域R1的下表面上。沟道结构CH可以均构成单个存储单元串，并且可以被设置为在第二衬底101的下表面上彼此间隔开，同时形成行和列。在X-Y平面中，沟道结构CH可以被设置为形成网格图案，或者可以在一个方向上以Z字形方式设置。沟道结构CH可以是孔的形式，并且可以具有柱状形状。沟道结构CH可以具有倾斜的侧表面，该倾斜的侧表面具有根据纵横比在朝向第二衬底101的方向上减小的宽度。
每个沟道结构CH可以在Z方向上穿透堆叠结构GS以与第二衬底101接触。在示例实施例中，沟道结构CH可以向第二衬底101的内部延伸以与第二衬底101接触。
每个沟道结构CH可以包括穿透第一堆叠结构GS1的第一沟道结构CH1和穿透第二堆叠结构GS2的第二沟道结构CH2。第二沟道结构CH2可以穿透第二堆叠结构GS2以连接到第一沟道结构CH1。例如，第一沟道结构CH1和第二沟道结构CH2可以具有它们彼此连接的形式。每个沟道结构CH可以具有由第一沟道结构CH1和第二沟道结构CH2的连接区域中的宽度差异或变化形成的弯曲部分。这可能是因为第一沟道结构CH1的最下部分的宽度大于第二沟道结构CH2的最上部分的宽度。
在示例实施例中，沟道结构CH的一部分可以是虚设沟道。另外，虚设沟道DCH还可以设置在沟道结构CH外部的第二区域R2的下表面上，如图1所示。
如图3A和图3B的放大图所示，每个沟道结构CH可以包括沟道层140、填充沟道层140的沟道填充绝缘层142、围绕沟道层140的栅极介电层143、以及沟道焊盘144。
沟道层140可以形成为围绕其中的沟道填充绝缘层142的环形形状。备选地，在示例实施例中，沟道层可以具有没有沟道填充绝缘层142的柱状形状，诸如圆柱形状或棱柱形状。沟道层140可以在其上部中连接到第二衬底101。沟道层140可以包括诸如多晶硅或单晶硅之类的半导体材料，并且半导体材料可以是未掺杂的材料或包含P型或N型杂质的材料。
栅极介电层143可以设置在栅电极130和沟道层140之间。栅极介电层143可以包括从沟道层140依次堆叠的隧道层143-1、电荷存储层143-2和阻挡层143-3。隧道层143-1可以将电荷隧穿到电荷存储层143-2中，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。电荷存储层143-2可以是电荷俘获层或浮栅导电层。阻挡层143-3可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。
沟道焊盘144可以仅设置在每个沟道结构CH中的第二沟道结构CH2的下端上。在一些实施例中，第一沟道结构CH1和第二沟道结构CH2中的每一个可以包括沟道焊盘144。在这种情况下，第一沟道结构CH1的沟道焊盘144可以连接到第二沟道结构CH2的沟道层140。沟道焊盘144可以设置为覆盖沟道填充绝缘层142的下表面，并电连接到沟道层140。沟道焊盘144可以包括例如掺杂的多晶硅。
沟道层140、栅极介电层143和沟道填充绝缘层142可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。
如图3B的放大图所示，每个沟道结构CH可以通过堆叠结构GS向第二衬底101内部延伸。沟道层140的上端部可以与第二衬底101直接接触。沟道层140的上端部可以指与沟道结构CH向第二衬底101内部延伸的部分相邻的区域。栅极介电层143可以围绕沟道层140的下端部。
在示例实施例中，第二衬底101可以包括在沟道层140和最上层间绝缘层120a之间延伸的突起101E。突起101E可以覆盖最上层间绝缘层120a的侧表面的一部分。因此，第二衬底101的下表面可以设置在包括突起101E的区域低于其他区域的高度上。随着第二衬底101的突起101E进一步沿沟道层140延伸期望的和/或备选地预定的深度，第二衬底101和沟道层140之间的接触面积可以相对增大。因此，可以提供具有改善的电特性的半导体器件。
在示例实施例中，每个沟道结构CH还可以包括围绕沟道填充绝缘层142的一部分的金属半导体化合物层150。金属半导体化合物层150可以具有围绕沟道填充绝缘层142的环形形状。然而，示例实施例不限于此，并且金属半导体化合物层150可以具有围绕沟道填充绝缘层142的断续图案形状。另外，当省略沟道填充绝缘层142时，金属半导体化合物层150可以具有圆柱形形状。栅极介电层143可以围绕金属半导体化合物层150的外侧表面。金属半导体化合物层150可以在竖直方向(例如，Z方向)上具有约10nm或更小的长度。
金属半导体化合物层150可以包括金属元素和半导体元素。金属元素可以包括例如镍(Ni)、钴(Co)、铂(Pt)或钯(Pd)。在示例实施例中，金属半导体化合物层150可以包括硅化镍、硅化钴、硅化铂、硅化钯或其组合。
在示例实施例中，金属半导体化合物层150可以包括第一金属半导体化合物层150a和第二金属半导体化合物层150b。第一金属半导体化合物层150a和第二金属半导体化合物层150b可以在Z方向上彼此重叠和接触。第一金属半导体化合物层150a和第二金属半导体化合物层150b中的每一个可以在Z方向上具有约5nm或更小的长度。第一金属半导体化合物层150a和第二金属半导体化合物层150b可以包括不同的金属元素，但示例实施例不限于此。即使当第一金属半导体化合物层150a和第二金属半导体化合物层150b包括相同的金属元素时，根据工艺条件，它们之间的边界也可能很明显。
在示例实施例中，金属半导体化合物层150可以设置在沟道层140中。金属半导体化合物层150可以将沟道层140划分为至少两个区域。
沟道层140可以包括在金属半导体化合物层150的上表面上的第一半导体材料层140a和在金属半导体化合物层150的下表面上的第二半导体材料层140b。第一半导体材料层140a和第二半导体材料层140b的外侧表面可以与金属半导体化合物层150的外侧表面共面。栅极介电层143可以围绕第一半导体材料层140a和第二半导体材料层140b以及金属半导体化合物层150的外侧表面。
第一半导体材料层140a可以是当第一金属半导体化合物层150a沿初步沟道层140’(参见图13)移动时通过金属诱导横向结晶(MILC)方法结晶的材料层。第二半导体材料层140b可以是当第二金属半导体化合物层150b沿初步沟道层140’(参见图19)移动时通过MILC方法结晶的材料层。
第一半导体材料层140a和第二半导体材料层140b可以具有单晶结构或类单晶结构。术语“类单晶结构”可以指具有约5μm或更大的晶粒尺寸的多晶结构和/或具有在期望的和/或备选地预定的方向(例如，
方向)上对齐的晶粒的多晶结构。然而，确定类单晶结构的晶粒尺寸或晶体方向可以根据示例实施例而变化。另外，术语“晶粒尺寸”可以指对应材料层的平均晶粒尺寸。
第一半导体材料层140a和第二半导体材料层140b可以在MILC工艺中从具有约0.4μm或更小的晶粒尺寸和/或随机晶体取向的非晶/多晶结构改变为单晶结构或类单晶结构。因此，可以提供包括具有改善的电特性(诸如增加的电荷迁移率或改善的电阻特性)的沟道层140的半导体器件100。
在示例实施例中，第一半导体材料层140a可以包括第一金属半导体化合物层150a的从第一金属半导体化合物层150a扩散的金属元素，并且第二半导体材料层140b可以包括第二金属半导体化合物层150b的从第二金属半导体化合物层150b扩散的金属元素，但示例实施例不限于此。
随着构成堆叠结构GS的栅电极130的数量增加，穿透堆叠结构GS的沟道结构CH的长度也可以增加。因此，通过从沟道结构CH的一端(例如，设置有沟道焊盘144的部分)到沟道结构CH的相对端执行MILC工艺来实现沟道层140的结晶化可能存在限制。然而，在根据示例实施例的半导体器件100中，整个沟道层140可以通过从相对端(例如，沟道结构CH的上端)执行附加的MILC工艺来结晶。在示例实施例中，第二金属半导体化合物层150b可以是在从每个沟道结构CH的一端执行MILC工艺之后保留的材料层，并且第一金属半导体化合物层150a可以是在从每个沟道结构CH的相对端附加地执行MILC工艺之后保留的材料层。
金属半导体化合物层150可以电连接到第一半导体材料层140a和第二半导体材料层140b。金属半导体化合物层150可以设置在与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的目标区域中。该目标区域可以指在连接绝缘层125和设置在第二堆叠结构GS2的最上部分中的层间绝缘层120b的高度水平上的沟道层区域。根据示例实施例，目标区域可以指在第一堆叠结构GS1的最下栅电极130a和第二堆叠结构GS2的最上栅电极130b之间的高度水平上的沟道层区域。最下栅电极130a和最上栅电极130b可以是虚设栅电极130D。当金属半导体化合物层150在水平方向(例如，X方向)上与存储栅电极130M重叠时，由于金属半导体化合物层150的材料特性与第一半导体材料层140a和第二半导体材料层140b的材料特性不同，因此半导体器件的电特性可能受到影响。因此，金属半导体化合物层150可以被调整为设置在与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的目标区域内。
在本说明书中，每个沟道结构CH被描述为包括具有隧道层143-1、数据存储层143-2和阻挡层143-3的栅极介电层143。然而，沟道结构CH的结构可以改变为包括设置在第一半导体材料层140a和第二半导体材料层140b之间的金属半导体化合物层150、以及第一半导体材料层140a和第二半导体材料层140b的各种结构。例如，沟道结构CH可以包括围绕沟道层140的外侧表面的单栅极介电层和围绕沟道层140的内侧表面的可变电阻层。可变电阻层可以包括例如过渡金属氧化物。
第一分离区域MS1以及第二分离区域MS2a和MS2b可以被设置为沿X方向延伸穿过栅电极130。第一分离区域MS1以及第二分离区域MS2a和MS2b可以被设置为彼此平行。第一分离区域MS1以及第二分离区域MS2a和MS2b可以穿透堆叠在第二衬底101上的整个栅电极130，以连接到第二衬底101。第一分离区域MS1沿X方向延伸单层，并且第二分离区域MS2a和MS2b可以在一对第一分离区域MS1之间断续地延伸，或者可以仅设置在一个区域中。例如，第二分离区域MS2a和MS2b可以包括第二中心分离区域MS2a和在第一分离区域MS1和第二中心分离区域MS2a之间的第二辅助分离区域MS2b。第二中心分离区域MS2a可以设置在第一区域R1和第二区域R2上方，并且第二辅助分离区域MS2b可以仅设置在第二区域R2上。第二中心分离区域MS2a可以设置为在第二区域R2中在X方向上彼此间隔开。第二分离区域MS2a和MS2b在第二区域R2中彼此间隔开的形状可以根据示例实施例而变化。此外，在示例实施例中，第一分离区域MS1以及第二分离区域MS2a和MS2b的布置顺序、数量等不限于图1所示的那些。
如图2B所示，分离绝缘层105可以设置在第一分离区域MS1以及第二分离区域MS2a和MS2b中。分离绝缘层105可以具有由于高纵横比而在朝向第二衬底101的方向上宽度减小的形状，但示例实施例不限于此。在示例实施例中，导电层还可以设置在第一分离区域MS1以及第二分离区域MS2a和MS2b中的分离绝缘层105中。在这种情况下，导电层可以用作公共源极线或连接到半导体器件100的公共源极线的接触插塞。
绝缘区SS可以在第一分离区域MS1和第二中心分离区域MS2a之间、以及第一区域R1中的第二中心分离区域MS2a之间沿X方向延伸，如图1所示。绝缘区SS可以设置为穿透栅电极130的包括栅电极130中的最下面的上栅电极130U的部分。如图2B所示，绝缘区SS可以在Y方向上将包括上栅电极130U的三个栅电极130彼此分离。然而，根据示例实施例，由绝缘区SS分离的栅电极130的数量可以变化。由绝缘区SS分离的上栅电极130U可以构成不同的串选择线。间隙填充绝缘层103可以设置在绝缘区SS中。间隙填充绝缘层103可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。
单元区域绝缘层190可以设置为覆盖第二衬底101和在第二衬底101的下表面上的栅电极130。单元区绝缘层190可以由绝缘材料形成，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。在示例实施例中，单元区域绝缘层190可以包括多个绝缘层。
钝化层199可以设置在第二衬底101的上表面上。钝化层199可以用作保护半导体器件100的层。在示例实施例中，钝化层199可以在其一些区域中具有开口，以限定连接到外部器件的焊盘区域。钝化层199可以包括氧化硅、氮化硅和碳化硅中的至少一种。
上互连结构可以包括栅极接触件160、衬底接触件165、单元接触插塞170和单元互连线180。上互连结构可以被配置为将第二半导体结构S2电连接到第一半导体结构S1。
栅极接触件160可以穿透单元区域绝缘层190以连接到栅电极130。衬底接触件165可以连接到第二衬底101。
单元接触插塞170可以包括第一单元接触插塞至第三单元接触插塞172、174和176，并且单元互连线180可以包括第一单元互连线182和第二单元互连线184。沟道焊盘144、栅极接触件160和衬底接触件165可以在其下端连接到第一单元接触插塞172。第一单元接触插塞172可以在其下端连接到第二单元接触插塞174，并且第二单元接触插塞174可以在其下端连接到第一单元互连线182。第三单元接触插塞176可以将第一单元互连线182和第二单元互连线184彼此竖直地连接。单元接触插塞170可以具有圆柱形形状。单元接触插塞170可以具有不同的长度。例如，第一单元接触插塞172可以具有相对较大的长度。在示例实施例中，单元接触插塞170可以具有倾斜的侧表面，该倾斜的侧表面的宽度根据纵横比在朝向第二衬底101的方向上变窄且在朝向第一半导体结构S1的方向上增加。在示例实施例中，一些单元接触插塞170可以是未被施加电信号的虚设接触插塞。
第一单元互连线182可以包括第一区域R1的连接到沟道结构CH的位线，以及第二区域R2的设置在与位线相同高度上的互连线。第二单元互连线184可以是设置在第一单元互连线182下方的互连线。单元互连线180可以具有沿至少一个方向延伸的线形形状。在示例实施例中，第二单元互连线184的厚度可以比第一单元互连线182的厚度大。单元互连线180可以具有倾斜的侧表面，该倾斜的侧表面的宽度在朝向第二衬底101的方向上变窄。
栅极接触件160、衬底接触件165、单元接触插塞170和单元互连线180可以包括例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
第二半导体结构S2还可以包括穿透第二衬底101以连接到未示出区域中的下第二互连结构的通孔。
第二接合结构的第二接合通孔195可以设置在第二单元互连线184下方以连接到第二单元互连线184，并且第二接合结构的第二接合金属层198可以连接到第二接合通孔195。第二接合金属层198的下表面可以暴露于第二半导体结构S2的下表面。第二接合金属层198可以接合并连接到第一半导体结构S1的第一接合金属层298。第二接合通孔195和第二接合金属层198可以包括导电材料，例如，铜(Cu)。
在示例实施例中，单元区域绝缘层190可以包括接合绝缘层，该接合绝缘层从其下表面起具有期望的和/或备选地预定的厚度。在这种情况下，接合绝缘层可以与第一半导体结构S1的接合绝缘层形成介电对介电接合。接合绝缘层可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
第一半导体结构S1和第二半导体结构S2可以通过第一接合金属层298和第二接合金属层198的接合以及接合绝缘层的接合而接合。第一接合金属层298和第二接合金属层198的接合可以是例如铜对铜(Cu-to-Cu)接合，并且接合绝缘层的接合可以是例如介电对介电接合(诸如SiCN对SiCN接合)。第一半导体结构S1和第二半导体结构S2可以通过包括铜对铜(Cu-to-Cu)接合和介电对介电接合的混合接合而接合。
图4是根据示例实施例的半导体器件100a的局部放大图。图4示出了与图2A的区域“A”相对应的区域。
参照图4，在半导体器件100a中，第一金属半导体化合物层150a和第二金属半导体化合物层150b可以设置为彼此间隔开。沟道层140可以包括从第一金属半导体化合物层150a的上表面延伸的第一半导体材料层140a、从第二金属半导体化合物层150b的下表面延伸的第二半导体材料层140b、以及设置在第一金属半导体化合物层150a和第二金属半导体化合物层150b之间的第三半导体材料层140c。
第一半导体材料层140a和第二半导体材料层140b可以具有与第三半导体材料层140c的晶粒尺寸或晶体取向不同的晶粒尺寸和晶体取向。第一半导体材料层140a和第二半导体材料层140b可以具有比第三半导体材料层140c高的结晶度。第一半导体材料层140a和第二半导体材料层140b的晶粒尺寸可以大于第三半导体材料层140c的晶粒尺寸。第一半导体材料层140a和第二半导体材料层140b可以具有约5μm或更大的晶粒尺寸，或者可以包括在期望的和/或备选地预定的方向(例如，[001]方向)上具有取向的晶粒。第三半导体材料层140c可以具有约0.4μm或更小的晶粒尺寸，或者可以包括具有随机晶体取向的晶粒。第一半导体材料层140a和第二半导体材料层140b可以是在MILC工艺中转变为单晶结构或类单晶结构的材料层，并且第三半导体材料层140c可以是通过热变化转变为多晶结构或保留为非晶结构的材料层。
第三半导体材料层140c可以是因为在执行了两次的MILC工艺中第一金属半导体化合物层150a和第二金属半导体化合物层150b根据工艺条件等没有使整个沟道层140结晶而保留的层。即使在这种情况下，由于第一半导体材料层140a和第二半导体材料层140b增加了沟道层140的平均晶粒尺寸，因此可以提供具有改善的电特性的半导体器件。
即使当第一金属半导体化合物层150a和第二金属半导体化合物层150b彼此间隔开，第一金属半导体化合物层150a和第二金属半导体化合物层150b中的每一个也可以被调整为设置在与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的目标区域中。该目标区域可以指在第一堆叠结构GS1的最下栅电极130a和第二堆叠结构GS2的最上栅电极130b之间的高度水平上的沟道层区域。最下栅电极130a和最上栅电极130b可以是虚设栅电极130D。
图5是根据示例实施例的半导体器件100b的局部放大图。图5示出了与图2A的区域“A”相对应的区域。
参照图5，与图3A的半导体器件100不同，在半导体器件100b中，可以省略第一金属半导体化合物层150a和第二金属半导体化合物层150b。在本实施例中，第一金属半导体化合物层150a和第二金属半导体化合物层150b可以在执行MILC工艺时被消耗，并且最终可能不会被保留。例如，当第一金属半导体化合物层150a和第二金属半导体化合物层150b形成为具有与图3A的半导体器件100相比相对较小的厚度时，可以提供根据本实施例的半导体器件100b。
沟道层140可以包括第一半导体材料层140a和第二半导体材料层140b，并且第一半导体材料层140a和第二半导体材料层140b可以具有单晶结构或类单晶结构，如图2A所述。
第一半导体材料层140a和第二半导体材料层140b可以彼此接触。如图2A所述，第一半导体材料层140a可以是在第一金属半导体化合物层150a沿初步沟道层140’(参见图13)移动时通过MILC方法结晶的材料层，并且第二半导体材料层140b可以是在第二金属半导体化合物层150b沿初步沟道层140’移动时通过MILC方法结晶的材料层。第一半导体材料层140a可以包括第一金属半导体化合物层150a的金属元素，并且第二半导体材料层140b可以包括第二金属半导体化合物层150b的金属元素。然而，即使当第一金属半导体化合物层150a和第二金属半导体化合物层150b包括相同类型的金属元素时，第一半导体材料层140a和第二半导体材料层140b之间的界面也可能因为该界面附近的金属浓度高于其他区域中的金属浓度而明显。在一些实施例中，当第一半导体材料层140a和第二半导体材料层140b的金属元素的类型、金属浓度和晶向相同时，第一半导体材料层140a和第二半导体材料层140b之间的界面可能不明显。
在示例实施例中，可以将第一半导体材料层140a和第二半导体材料层140b之间的界面调整为设置在与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的目标区域中。在一些实施例中，第一半导体材料层140a和第二半导体材料层140b之间的界面可以设置在目标区域之外的区域中。这是因为，当第一金属半导体化合物层150a和第二金属半导体化合物层150b被调整为不保留时，与图2A的半导体器件100不同，半导体器件的电特性可能取决于第一金属半导体化合物层150a和第二金属半导体化合物层150b是否与栅电极130重叠而受到相对较小的影响。
图6是根据示例实施例的半导体器件100c的局部放大图。图6示出了与图2A的区域“A”相对应的区域。
参照图6，在半导体器件100c中，与图4的半导体器件100a不同，可以省略第一金属半导体化合物层150a和第二金属半导体化合物层150b。在本实施例中，第一金属半导体化合物层150a和第二金属半导体化合物层150b可以在执行MILC工艺时被消耗，并且最终可能不会被保留。
沟道层140可以包括第一半导体材料层至第三半导体材料层140a、140b和140c。第三半导体材料层140c可以设置在第一半导体材料层140a和第二半导体材料层140b之间。
如图5所述，第一半导体材料层140a可以包括第一金属半导体化合物层150a的金属元素，并且第二半导体材料层140b可以包括第二金属半导体化合物层150b的金属元素。
第一半导体材料层140a可以在与第三半导体材料层140c接触的界面处具有相对较高的金属浓度。第二半导体材料层140b可以在与第三半导体材料层140c接触的界面处具有相对较高的金属浓度。
第一半导体材料层140a和第二半导体材料层140b可以具有与第三半导体材料层140c的晶粒尺寸或晶体取向不同的晶粒尺寸或晶体取向。第一半导体材料层140a和第二半导体材料层140b可以具有比第三半导体材料层140c高的结晶度。第一半导体材料层140a和第二半导体材料层140b的晶粒尺寸可以大于第三半导体材料层140c的晶粒尺寸。第一半导体材料层140a和第二半导体材料层140b可以具有约5μm或更大的晶粒尺寸，或者可以具有在期望的和/或备选地预定的方向(例如，[001]方向)上具有取向的晶粒。第三半导体材料层140c可以具有约0.4μm或更小的晶粒尺寸，或者可以包括具有随机晶体取向的晶粒。第一半导体材料层140a和第二半导体材料层140b可以是在MILC工艺中转变为单晶结构或类单晶结构的材料层，并且第三半导体材料层140c可以是通过热变化转变为多晶结构或保留为非晶结构的材料层。
第三半导体材料层140c可以在与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的高度上与第一半导体材料层140a和第二半导体材料层140b接触，但是示例实施例不限于此。
图7是根据示例实施例的半导体器件100d的示意性截面图。图7示出了与图2A的区域“B”相对应的区域。
参照图7，在半导体器件100d中，第二衬底101的下表面可以设置在与其他区域中的与沟道层140相邻的区域基本相同的高度上。例如，与图3B的半导体器件100不同，第二衬底101可以不包括突起101E。
与图3B不同，栅极介电层143可以不凹陷，并且可以与最上层间绝缘层120a的上表面共面。
图8是根据示例实施例的半导体器件100d的示意性截面图。图8示出了与图2A的区域“B”相对应的区域。
参照图8，半导体器件100e还可以包括设置在第二衬底101与栅电极130a和130b之间的第一水平导电层102和第二水平导电层104。
第一水平导电层102和第二水平导电层104可以顺序地堆叠，并且设置在第二衬底101的第一区域R1(参见图2A)的下表面上。第一水平导电层102可以不延伸到第二衬底101的第二区域R2，并且第二水平导电层104可以延伸到第二区域R2。
第一水平导电层102可以用作半导体器件100e的公共源极线的一部分，并且可以例如与第二衬底101一起用作公共源极线。第一水平导电层102可以在沟道层140的外围上直接连接到沟道层140。
第二水平导电层104可以在未设置第一水平导电层102的区域中与第二衬底101接触。第二水平导电层104可以弯曲，同时覆盖该区域中的第一水平导电层102的端部，以向上延伸至第二衬底101。
第一水平导电层102和第二水平导电层104可以包括半导体材料。第一水平导电层102和第二水平导电层104两者可以包括例如多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层或包含从第一水平导电层102扩散的杂质的层。然而，在示例实施例中，第二水平导电层104可以替换为绝缘层。
半导体器件100e还可以包括水平绝缘层，该水平绝缘层设置在第二衬底101的下表面上，以在第二区域R2(参见图2A)的至少一部分中与第一水平导电层102并排。水平绝缘层可以包括交替地堆叠在第二衬底101的下表面上的第一水平绝缘层至第三水平绝缘层。水平绝缘层可以是在制造半导体器件的工艺中水平绝缘层的一部分替换为第一水平绝缘层102之后保留的层。水平绝缘层可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。
在示例实施例中，如图8所示，栅极介电层143可以设置为围绕沟道层140的在第一水平导电层102下方的侧表面，但不限于此。在这种情况下，栅极介电层143可以设置在第一水平导电层102上，以一起覆盖沟道层140的侧表面和上表面。
图9至图19是示出了根据示例实施例的制造半导体器件的方法的示意性截面图。
图9、图10A、图14、图15和图16示出了与图2A相对应的截面，图10B至图13是与图10A的区域“C”相对应的局部放大图，并且图17至图19是与图16的区域“D”相对应的局部放大图。
参照图9，可以在第一衬底201上形成包括电路器件220、下互连结构和下接合结构的第一半导体结构S1。
可以在第一衬底201中形成器件隔离层210，并且然后可以在第一衬底201上顺序地形成电路栅极介电层222和电路栅电极225。器件隔离层210可以通过例如浅沟槽隔离(STI)工艺来形成。电路栅极介电层222和电路栅电极225可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成。电路栅极介电层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物中的至少一种形成，但是示例实施例不限于此。可以在电路栅极介电层222和电路栅电极225的相对侧壁上形成间隔物层224和源/漏区205。在示例实施例中，间隔物层224可以包括多个层。然后，可以执行离子注入工艺以形成源/漏区205。
可以通过形成外围区域绝缘层290、蚀刻外围区域绝缘层290的要被去除的部分、以及用导电材料填充该去除的部分来形成下互连结构的电路接触插塞270和下接合结构的第一接合通孔295。可以通过例如沉积导电材料并图案化所沉积的导电材料来形成下互连结构的电路互连线280和下接合结构的第一接合金属层298。第一接合金属层298可以形成为使得其上表面通过外围区域绝缘层290暴露。
外围区域绝缘层290可以包括多个绝缘层。外围区域绝缘层290的一部分可以在形成第一互连结构和第一接合结构的每个操作中形成。第一半导体结构S1可以在本操作中形成。
参照图10A和图10B，可以开始制造第二半导体结构S2的工艺。可以在基底衬底SUB上形成第二初步衬底101’，可以形成初步堆叠结构GS’，并且然后可以在穿透初步堆叠结构GS’的沟道孔中形成栅极介电层143、初步沟道层140’和沟道填充绝缘层142。
基底衬底SUB可以是在后续工艺中去除的层，并且可以是诸如硅(Si)之类的半导体衬底。第二初步衬底101’可以是通过后续工艺去除的层，并且可以由例如多晶硅层或外延层形成。在示例实施例中，第二初步衬底101’可以由不包括杂质的多晶硅层形成。在一些实施例中，可以使用单个衬底来执行后续工艺，例如，通过省略基底衬底SUB或第二初步衬底101′。
可以交替地沉积层间绝缘层120和牺牲绝缘层118以形成初步堆叠结构GS′。初步堆叠结构GS’可以包括第一初步堆叠结构GS1’和第二初步堆叠结构GS2’，第一初步堆叠结构GS1’包括第一层间绝缘层120a和第一牺牲绝缘层118a，并且第二初步堆叠结构GS2’包括第二层间绝缘层120b和第二牺牲绝缘层118b。牺牲绝缘层118可以在后续工艺中替换为栅电极130。牺牲绝缘层118可以由在特定蚀刻条件下以相对于层间绝缘层120的蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由选自由硅、氧化硅、碳化硅和氮化硅构成的组的与层间绝缘层120的材料不同的材料形成。在示例实施例中，层间绝缘层120的厚度可以不全部相同。在示例实施例中，第一初步堆叠结构GS1’还可以包括连接绝缘层125，该连接绝缘层125的厚度大于层间绝缘层120或牺牲绝缘层118的厚度。连接绝缘层125可以包括绝缘材料，例如，与层间绝缘层120相同的材料。
可以形成单元区域绝缘层190以覆盖初步堆叠结构GS’，并且可以去除第二初步堆叠结构GS2’的一部分以形成绝缘区SS(参见图2B)。为了形成绝缘区SS，可以使用附加的掩模层来暴露要形成绝缘区SS的区域，并且可以从最上部去除期望的和/或备选地预定的数量的牺牲绝缘层118和层间绝缘层120，并且然后可以沉积绝缘材料以形成间隙填充绝缘层103(参见图2B)。
可以执行各向异性刻蚀工艺以形成穿透初步堆叠结构GS’并暴露第二初步衬底101’的沟道孔，并且可以顺序地沉积栅极介电层143、初步沟道层140’和沟道填充绝缘层142。在示例实施例中，可以通过在穿透第一初步堆叠结构GS1’的第一沟道孔中形成沟道牺牲层，并通过穿透第二初步堆叠结构GS2’的第二沟道孔去除该沟道牺牲层来形成沟道孔，但形成沟道孔的方法不限于此。栅极介电层143可以通过在沟道孔中顺序地沉积隧道层143-1、数据存储层143-2和阻挡层143-3而形成。例如，沉积工艺可以包括原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺。然后，可以形成共形地覆盖栅极介电层143的初步沟道层140’和填充初步沟道层140’之间的空间的沟道填充绝缘层142。初步沟道层140’可以包括具有非晶结构或多晶结构的硅。可以执行化学机械抛光(CMP)工艺以去除初步沟道层140’和沟道填充绝缘层142的一部分。参照图10B，由于由CMP工艺引起的凹陷，与其中设置有栅极介电层143的区域相比，其中设置有初步沟道层140’和沟道填充绝缘层142的区域可以凹陷期望的和/或备选地预定的深度，但初步沟道层140′、沟道填充绝缘层142和栅极介电层143的形状不限于此。
参照图11，可以形成第一金属层155a。第一金属层155a可以通过执行沉积工艺形成为共形地覆盖初步沟道层140’、沟道填充绝缘层142和栅极介电层143。在一些实施例中，第一金属层155a可以形成为选择性地仅沉积在初步沟道层140’的上表面上。第一金属层155a可以包括金属材料，例如，镍(Ni)、钴(Co)、铂(Pt)、钯(Pd)或其组合。
参照图12，可以形成第一金属半导体化合物层150a，并且可以去除保留的第一金属层155a。第一金属半导体化合物层150a可以通过执行诸如退火之类的热处理工艺以使初步沟道层140’与第一金属层155a反应来形成。在示例实施例中，当初步沟道层140’包括非晶硅，并且第一金属层155a包括镍时，第一金属半导体化合物层150a可以包括硅化镍。第一金属半导体化合物层150a被示出为具有与初步沟道层140’基本相同的厚度，但是根据示例实施例可以在热处理工艺中修改为具有比初步沟道层140’高的厚度。然后，可以去除保留的第一金属层155a。
参照图13，可以使初步沟道层140’的一部分结晶以形成第一半导体材料层140a。
可以使用第一金属半导体化合物层150a来执行诸如退火之类的热处理工艺以使初步沟道层140’的一部分结晶。通过热处理工艺，第一金属半导体化合物层150a在朝向基底衬底SUB的第一结晶方向上沿初步沟道层140’扩散的同时重新布置初步沟道层140’的晶体结构。即，初步沟道层140’中的至少一部分(例如，与第一金属半导体化合物层150a反应同时穿过第一金属半导体化合物层150a的区域)可以改变为第一半导体材料层140a。第一半导体材料层140a的晶体结构可以具有比初步沟道层140’好的电特性。第一半导体材料层140a可以具有单晶结构或类单晶结构。
在示例实施例中，随着第一金属半导体化合物层150a在第一结晶方向上移动，一部分金属元素可以扩散或消耗以减小第一金属半导体化合物层150a的尺寸。
在本操作中，可以通过调整热处理工艺的工艺条件(例如，热处理温度或工艺时间)来将第一金属半导体化合物层150a固定到目标区域。如参照图2A所述，该目标区域可以是与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的位置。这可能是因为，当第一金属半导体化合物层150a在水平方向上与存储栅电极130M(参见图2A)重叠时，电特性可能劣化。
在图11至图13中描述的工艺操作可以被称为第一结晶操作。
在本操作中，可以通过调整热处理工艺的工艺条件、或调整图11的沉积工艺或图12的热处理工艺的工艺条件来完全地消耗第一金属半导体化合物层150a。因此，可以提供图5的半导体器件100b或图6的半导体器件100c。
参照图14，可以形成栅电极130，并且可以形成上互连结构和上接合结构。
可以去除沟道填充绝缘层142的一部分，并且可以用导电材料来填充该去除的部分以形成沟道焊盘144。因此，可以形成沟道结构CH。导电材料可以包括例如掺杂的多晶硅。
可以进一步形成单元区域绝缘层190，可以形成开口以穿透初步堆叠结构GS’，并且可以相对于层间绝缘层120选择性地蚀刻通过开口暴露的牺牲绝缘层118。开口可以形成在与第一分离区域MS1以及第二分离区域MS2a和MS2b(参见图1)相对应的区域中，并且可以是沿X方向延伸的沟槽的形式。可以使用例如湿法蚀刻工艺来相对于层间绝缘层120选择性地去除牺牲绝缘层118。
可以在牺牲绝缘层118被去除的区域中形成栅电极130。在示例实施例中，可以在形成栅电极130之前形成辅助栅极介电层以共形地覆盖层间绝缘层120，但是示例实施例不限于此。可以通过在牺牲绝缘层118被去除的区域中填充导电材料，并对填充开口的导电材料执行蚀刻工艺来形成栅电极130。导电材料可以包括金属、多晶硅或金属硅化物材料。可以用绝缘材料填充开口以形成分离绝缘层105(参见图2A)。
可以在栅电极130上形成上互连结构和上接合结构。在上互连结构中，可以通过蚀刻栅电极130和第二初步衬底101’上的单元区域绝缘层190以形成接触孔并用导电材料填充该接触孔来形成栅极接触件160和衬底接触件165。可以通过蚀刻单元区域绝缘层190并在沟道焊盘144、栅极接触件160和衬底接触件165上沉积导电材料来形成单元接触插塞170。单元互连线180可以在导电材料的沉积和图案化工艺中形成，或者可以通过形成构成单元区域绝缘层190的绝缘层的一部分、对该绝缘层的一部分进行图案化、以及沉积导电材料来形成。
可以通过在单元互连线180上进一步形成单元区域绝缘层190并去除该单元区域绝缘层190的一部分来形成构成上接合结构的第二接合通孔195和第二接合金属层198。第二接合金属层198的上表面可以从单元区域绝缘层190暴露。
参照图15，第一半导体结构S1和第二半导体结构S2可以彼此接合。
第一半导体结构S1和第二半导体结构S2可以通过对第一接合金属层298和第二接合金属层198进行加压以彼此接合来连接。同时，接合绝缘层、外围区域绝缘层290的一部分、以及单元区域绝缘层190也可以被加压以彼此接合。可以在将第二半导体结构S2翻转到第一半导体结构S1上之后执行接合，使得第二接合金属层198面朝下。在附图中，为了更好地理解，第二半导体结构S2被示出为以图14所示的结构的镜像的形式接合。
第一半导体结构S1和第二半导体结构S2可以彼此直接接合，而无需诸如附加的粘合层之类的粘合剂的干预。根据示例实施例，在接合之前，可以对第一半导体结构S1的上表面和第二半导体结构S2的下表面进一步执行诸如氢等离子体处理之类的表面处理工艺以提高接合强度。
参照图16，可以去除基底衬底SUB和第二初步衬底101’。
基底衬底SUB可以通过诸如研磨工艺之类的抛光工艺来去除。第二初步衬底101’的一部分可以在研磨工艺中与基底衬底SUB一起被去除。
可以相对于沟道结构CH和衬底接触件165选择性地蚀刻第二初步衬底101’，以暴露向内延伸至第二初步衬底101’的沟道结构CH的至少一部分和衬底接触件165。在示例实施例中，第二初步衬底101’被示出为被完全去除，但是第二初步衬底101’的一部分可以保留，或者最上层间绝缘层120a的一部分可以与整个第二初步衬底101’一起被蚀刻。
参照图17，可以去除栅极介电层143的一部分。
随着第二初步衬底101’被去除，可以对暴露的栅极介电层143选择性地执行蚀刻工艺以暴露初步沟道层140’。在示例实施例中，为了相对地增加暴露的初步沟道层140’的面积，可以将栅极介电层143进一步蚀刻期望的和/或备选地预定的深度以形成凹陷区RP。因此，栅极介电层143的上表面可以设置在比最上层间绝缘层120a的上表面的高度低的高度上。
参照图18，可以在暴露的初步沟道层140’上形成第二金属层155b。
第二金属层155b可以通过执行沉积工艺以在初步沟道层140’上选择性地形成金属材料层而形成。在一些实施例中，第二金属层155b可以形成为共形地覆盖包括初步沟道层140’的暴露的最上层间绝缘层120。第二金属层155b可以包括金属材料，例如，镍(Ni)、钴(Co)、铂(Pt)、钯(Pd)或其组合。第二金属层155b可以包括与第一金属层155a(参见图11)相同的材料，但是示例实施例不限于此。
参照图19，可以形成第二金属半导体化合物层150b，并且可以使保留的初步沟道层140’结晶以形成第二半导体材料层140b。
第二金属半导体化合物层150b可以通过对与初步沟道层140’接触的第二金属层155b执行诸如退火工艺之类的热处理工艺来形成。第二金属半导体化合物层150b可以包括第二金属层155b的金属元素和初步沟道层140’的半导体元素。在示例实施例中，可以去除在执行热处理工艺之后保留的第二金属层155b，但是示例实施例不限于此。
通过执行诸如退火工艺之类的热处理工艺以移动第二金属半导体化合物层150b，可以使保留的初步沟道层140’结晶。第二金属半导体化合物层150b可以在通过热处理工艺在朝向沟道焊盘144的第二结晶方向上沿初步沟道层140’扩散的同时重新布置初步沟道层140’的晶体结构。例如，初步沟道层140’的与第二金属半导体化合物层150b反应同时第二金属半导体化合物层150b穿过的区域可以改变为第二半导体材料层140b。第二半导体材料层140b的晶体结构可以具有比初步沟道层140’好的电特性。第二半导体材料层140b可以具有单晶结构或类单晶结构。
在示例实施例中，随着第二金属半导体化合物层150b在第二结晶方向上扩散，可以消耗一部分金属元素以减小第二金属半导体化合物层150b的尺寸。
在本操作中，可以通过调整热处理工艺的工艺条件(例如，热处理温度或工艺时间)来在目标区域中形成第二金属半导体化合物层150b。如参照图2A所述，该目标区域可以是与第一沟道结构CH1和第二沟道结构CH2之间的边界相邻的位置。
在图18和图19中描述的工艺操作可以被称为第二结晶操作。第二结晶操作可以解决诸如栅电极的数量增加导致的结晶难度增加之类的问题。由于栅电极的数量增加导致沟道结构的纵横比也增加，因此仅通过参照图11至图13描述的第一结晶操作可能会增加整个初步沟道层140’结晶的工艺难度。因此，第二结晶操作可以与第一结晶操作一起执行以相对容易地使整个初步沟道层140’结晶。因此，可以向具有改善的电特性的半导体器件提供具有单晶结构或类单晶结构的沟道层。
一起参照图2A，可以形成第二衬底101以覆盖沟道层140，并且可以形成最上层间绝缘层120a。第二衬底101可以包括半导体材料，例如，多晶硅。在示例实施例中，第二衬底101可以包括杂质。可以在第二衬底101上形成钝化层199以最终制造图2A和图2B的半导体器件100。
图20是根据示例实施例的包括半导体器件的数据存储系统1000的示意图。
参照图20，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括单个或多个半导体器件1100的存储设备或包括存储设备的电子设备。例如，数据存储系统1000可以是包括单个或多个半导体器件1100的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性存储器件，例如，上面参照图1至图8描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和第一结构1100F上的第二结构1100S。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及设置在位线BL和公共源极线CSL之间的存储单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据示例实施例而变化。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极。栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于擦除操作，以使用栅极诱导漏极泄漏电流(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL、以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1000可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在示例实施例中，数据存储系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1000。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据期望的和/或备选地预定的固件来进行操作，并且可以控制NAND控制器1220访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。可以通过NAND接口1221来传输用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCT的数据、以及要从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
图21是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图。
参照图21，根据示例实施例的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的布线图案2005连接到控制器2002。
主衬底2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据通用串行总线(USB)、外围组件互连快速(PCI-快速)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-PHY中的接口之一与外部主机通信。在示例实施例中，数据存储系统2000可以通过连接器2006由从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003、或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以被配置为用于减轻作为数据存储空间的半导体封装2003和外部主机之间的速度差异的缓冲存储器。数据存储系统2000中包括的DRAM 2004可以作为高速缓冲存储器来操作，并且可以在半导体封装2003的控制操作中提供用于临时存储数据的空间。当数据存储系统2000包括DRAM 2004时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图20的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参照图1至图8描述的半导体器件。
在示例实施例中，连接结构2400可以被配置为电连接输入/输出焊盘2210和上封装焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过布线接合方法来彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是布线接合方法的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以包括在单个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的附加的插入衬底上，并且控制器2002和半导体芯片2200可以通过形成在插入衬底上的布线来彼此连接。
图22是根据示例实施例的半导体封装的示意性截面图。图22示出了图21的半导体封装2003的示例实施例，并概念性地示出了半导体封装2003的沿线III-III’截取的区域。
参照图22，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的上表面上的封装上焊盘2130(参见图21)、设置在封装衬底主体部分2120的下表面上或通过该下表面暴露的封装下焊盘2125、以及在封装衬底主体部分2120中将封装上焊盘2130电连接到封装下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到连接结构2400。封装下焊盘2125可以通过导电连接部分2800连接到如图20所示的数据存储系统2000的主衬底2001的布线图案2005。
在半导体封装2003中，每个半导体芯片2200a可以包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及第一结构4100上的通过晶片接合方法接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区，该外围电路区包括外围布线4110和第一接合结构4150。第二结构4200包括公共源极线4205、公共源极线4205和第一结构4100之间的栅极堆叠结构4210、穿透栅极堆叠结构4210的存储沟道结构4220和分离区域4230、以及分别电连接到存储沟道结构4220和栅极堆叠结构4210的字线(图20的WL)的第二接合结构4250。例如，第二接合结构4250可以分别通过电连接到存储沟道结构4220的位线4240和电连接到字线(图20的WL)的栅极接触件160来电连接到存储沟道结构4220和字线(图20的WL)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时彼此接合。第一接合结构4150和第二接合结构4250的接合部分可以由例如铜(Cu)形成。
如放大图所示，第二结构4200可以包括穿透栅电极130和层间绝缘层120的沟道结构CH。在每个半导体芯片2200a中，每个沟道结构CH可以包括如上面参照图1至图8所述的具有单晶结构或类单晶结构的第一半导体材料层140a和第二半导体材料层140b。因此，可以提供具有改善的电特性的沟道层140和包括该沟道层140的半导体芯片2200a。
半导体芯片2200a可以通过接合布线型连接结构2400彼此电连接。然而，在示例实施例中，单个半导体封装中的诸如半导体芯片2200a之类的半导体芯片可以通过包括硅通孔(TSV)的连接结构彼此电连接。
如上所述，在两个或更多个半导体结构彼此接合的结构中，可以执行用于接合的接合工艺，并且然后可以附加地执行金属诱导横向结晶(MILC)工艺以增加沟道层的结晶区域。因此，可以提供具有改善的电特性的半导体器件和包括该半导体器件的数据存储系统。
上面公开的一个或多个元件可以包括处理电路(诸如包括逻辑电路的硬件；诸如执行软件的处理器之类的硬件/软件组合；或其组合)或在该处理电路中实现。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
第一半导体结构，包括第一衬底、在所述第一衬底上的多个电路器件、电连接到所述多个电路器件的下互连结构、以及连接到所述下互连结构的下接合结构；以及
第二半导体结构，包括在所述第一半导体结构上的第二衬底、在所述第二衬底下方且包括在竖直方向上交替堆叠的多个栅电极和多个层间绝缘层的堆叠结构、穿透所述堆叠结构且在所述竖直方向上延伸的多个沟道结构、在所述堆叠结构下方的上互连结构、以及连接到所述上互连结构且接合到所述下接合结构的上接合结构，其中，
所述竖直方向垂直于所述第二衬底，
所述多个沟道结构中的每个沟道结构包括沟道层，
所述堆叠结构包括第一堆叠结构和在所述第一堆叠结构下方的第二堆叠结构，
所述多个沟道结构均包括第一沟道结构和第二沟道结构，
所述第一沟道结构穿透所述第一堆叠结构，
所述第二沟道结构穿透所述第二堆叠结构，并且
所述多个沟道结构均还包括金属半导体化合物层，所述金属半导体化合物层在所述沟道结构的与所述第一沟道结构和所述第二沟道结构之间的边界相邻的区域中。
2.根据权利要求1所述的半导体器件，其中，
所述沟道层包括在所述金属半导体化合物层上方的第一半导体材料层和在所述金属半导体化合物层下方的第二半导体材料层，并且
所述第一半导体材料层和所述第二半导体材料层均具有单晶结构或类单晶结构。
3.根据权利要求2所述的半导体器件，其中，
所述第一半导体材料层与所述金属半导体化合物层的上表面接触，
所述第二半导体材料层与所述金属半导体化合物层的下表面接触，并且
所述金属半导体化合物层、所述第一半导体材料层和所述第二半导体材料层彼此电连接。
4.根据权利要求2所述的半导体器件，其中，
所述第一半导体材料层的外侧表面和所述第二半导体材料层的外侧表面与所述金属半导体化合物层的外侧表面共面，并且
所述多个沟道结构中的每个沟道结构还包括围绕所述第一半导体材料层的外侧表面、所述第二半导体材料层的外侧表面、以及所述金属半导体化合物层的外侧表面的栅极介电层。
5.根据权利要求4所述的半导体器件，其中，
所述多个沟道结构中的至少一个沟道结构穿透所述堆叠结构，并且延伸到所述第二半导体衬底中，
在所述多个沟道结构中的至少一个沟道结构中，所述沟道层的上端部与所述第二衬底直接接触，并且
在所述多个沟道结构中的至少一个沟道结构中，所述沟道层的下端部被所述栅极介电层围绕。
6.根据权利要求1所述的半导体器件，其中，
所述金属半导体化合物层在所述第一堆叠结构的最下栅电极和所述第二堆叠结构的最上栅电极之间的高度上，并且
所述第一堆叠结构的最下栅电极和所述第二堆叠结构的最上栅电极在所述第二半导体结构中的所述多个栅电极之中。
7.根据权利要求1所述的半导体器件，其中，
所述金属半导体化合物层在所述竖直方向上具有10nm或更小的长度。
8.根据权利要求1所述的半导体器件，其中，
所述金属半导体化合物层包括镍Ni、钴Co、铂Pt和钯Pd中的至少一种。
9.根据权利要求1所述的半导体器件，其中，
所述沟道层包括在所述金属半导体化合物层上方的第一半导体材料层和在所述金属半导体化合物层下方的第二半导体材料层，
所述金属半导体化合物层包括接触所述第一半导体材料层的第一金属半导体化合物层和接触所述第二半导体材料层的第二金属半导体化合物层。
10.根据权利要求9所述的半导体器件，其中，
所述第一金属半导体化合物层和所述第二金属半导体化合物层彼此接触。
11.根据权利要求9所述的半导体器件，其中，
所述第一金属半导体化合物层与所述第二金属半导体化合物层彼此间隔开，并且
所述沟道层还包括在所述第一金属半导体化合物层和所述第二金属半导体化合物层之间的第三半导体材料层。
12.根据权利要求11所述的半导体器件，其中，
所述第三半导体材料层的晶粒尺寸小于所述第一半导体材料层的晶粒尺寸和所述第二半导体材料层的晶粒尺寸。
13.根据权利要求12所述的半导体器件，其中，
所述第一半导体材料层的晶粒尺寸和所述第二半导体材料层的晶粒尺寸在5μm或更大的范围内，并且
所述第三半导体材料层的晶粒尺寸为0.4μm或更小。
14.一种半导体器件，包括：
第一衬底；
多个电路器件，在所述第一衬底上；
下互连结构，电连接到所述多个电路器件；
下接合结构，连接到所述下互连结构；
上接合结构，接合到所述下接合结构；
上互连结构，连接到所述上接合结构；
第二衬底，在所述上互连结构上；
多个栅电极，在所述上互连结构和所述第二衬底之间，所述多个栅电极彼此间隔开且在竖直方向上堆叠，并且所述多个栅电极包括多个第一栅电极和在所述多个第一栅电极下方的多个第二栅电极；以及
多个沟道结构，穿透所述多个栅电极，所述多个沟道结构中的每个沟道结构包括沟道层，其中，
所述沟道层包括与所述多个第一栅电极相邻的第一半导体材料层和与所述多个第二栅电极相邻的第二半导体材料层，并且
所述第一半导体材料层和所述第二半导体材料层中的每一个具有单晶结构或类单晶结构。
15.根据权利要求14所述的半导体器件，其中，
所述沟道层包括在所述第一半导体材料层和所述第二半导体材料层之间的第三半导体材料层，
所述第一半导体材料层、所述第二半导体材料层和所述第三半导体材料层彼此电连接，并且
所述第三半导体材料层具有多晶结构或非晶结构。
16.根据权利要求15所述的半导体器件，其中，
所述第三半导体材料层在所述多个第一栅电极中的最下栅电极和所述多个第二栅电极中的最上栅电极之间的高度上。
17.根据权利要求15所述的半导体器件，其中，
所述多个沟道结构中的至少一个沟道结构还包括在所述第三半导体材料层和所述第一半导体材料层之间的第一金属半导体化合物层、以及在所述第三半导体材料层和所述第二半导体材料层之间的第二金属半导体化合物层。
18.根据权利要求17所述的半导体器件，其中，
所述第一金属半导体化合物层和所述第二金属半导体化合物层包括不同的金属元素。
19.一种数据存储系统，包括：
半导体存储器件，包括第一衬底、在所述第一衬底上的多个电路器件、电连接到所述多个电路器件的下互连结构、连接到所述下互连结构的下接合结构、接合到所述下接合结构的上接合结构、连接到所述上接合结构的上互连结构、在所述上互连结构上的第二衬底、在所述上互连结构和所述第二衬底之间的多个栅电极、穿透所述多个栅电极的多个沟道结构、以及电连接到所述多个电路器件的输入/输出焊盘；以及
控制器，通过所述输入/输出焊盘电连接到所述半导体存储器件，其中，
所述控制器被配置为控制所述半导体存储器件，
所述多个栅电极彼此间隔开且在竖直方向上堆叠，
所述多个栅电极包括多个第一栅电极和在所述多个第一栅电极下方的多个第二栅电极，
所述沟道结构中的每个沟道结构包括沟道层，
所述沟道层包括与所述多个第一栅电极相邻的第一半导体材料层和与所述多个第二栅电极相邻的第二半导体材料层，并且
所述第一半导体材料层和所述第二半导体材料层中的每一个具有单晶结构或类单晶结构。
20.根据权利要求19所述的数据存储系统，其中，
所述多个沟道结构中的每个沟道结构还包括在所述第一半导体材料层和所述第二半导体材料层之间的金属半导体化合物层，并且
所述第一半导体材料层、所述第二半导体材料层和所述金属半导体化合物层彼此电连接。
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