TWI599022B - 半導體記憶體裝置及其製造方法 - Google Patents

半導體記憶體裝置及其製造方法 Download PDF

Info

Publication number
TWI599022B
TWI599022B TW104100803A TW104100803A TWI599022B TW I599022 B TWI599022 B TW I599022B TW 104100803 A TW104100803 A TW 104100803A TW 104100803 A TW104100803 A TW 104100803A TW I599022 B TWI599022 B TW I599022B
Authority
TW
Taiwan
Prior art keywords
film
row
semiconductor
insulating film
electrode
Prior art date
Application number
TW104100803A
Other languages
English (en)
Other versions
TW201539724A (zh
Inventor
坂本涉
鈴木亮太
岡本達也
加藤龍也
荒井史隆
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/JP2015/000044 external-priority patent/WO2015105049A2/en
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201539724A publication Critical patent/TW201539724A/zh
Application granted granted Critical
Publication of TWI599022B publication Critical patent/TWI599022B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Description

半導體記憶體裝置及其製造方法 相關申請案之交叉參考
本申請案係基於以下專利申請案且主張專利申請案之優先權益：2014年1月10日申請之日本專利申請案第2014-003793號、2014年5月27號申請之臺灣專利申請案第103118501號，及2015年1月7日申請之PCT國際專利申請案第PCT/JP2015/000044號；該等專利申請案之全部內容係以引用方式併入本文中。
本文所描述之實施例係關於一種半導體記憶體裝置及其製造方法。
儘管通常已收縮NAND快閃記憶體之平坦結構以增加位元密度且縮減位元成本，但此收縮正在接近極限。因此，近年來，已提出用以在垂直方向上堆疊記憶體胞元(memory cell)之技術。記憶體胞元之資料保留特性(data retention characteristic)在此堆疊式記憶體裝置中係有問題的。
1‧‧‧半導體記憶體裝置
1a‧‧‧半導體記憶體裝置
2‧‧‧半導體記憶體裝置
2a‧‧‧半導體記憶體裝置
2b‧‧‧半導體記憶體裝置
2c‧‧‧半導體記憶體裝置
3‧‧‧半導體記憶體裝置
3a‧‧‧半導體記憶體裝置
4‧‧‧半導體記憶體裝置
5‧‧‧半導體記憶體裝置
5a‧‧‧半導體記憶體裝置
6‧‧‧半導體記憶體裝置
7‧‧‧半導體記憶體裝置
8‧‧‧半導體記憶體裝置
9‧‧‧半導體記憶體裝置
9a‧‧‧半導體記憶體裝置
9b‧‧‧半導體記憶體裝置
10‧‧‧矽基板
10a‧‧‧上部表面
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧互連層
14‧‧‧導電層
15‧‧‧胞元源極線
16‧‧‧絕緣膜
17‧‧‧絕緣膜
18‧‧‧導電構件
19‧‧‧絕緣膜
20‧‧‧矽支柱
21‧‧‧控制閘電極膜
21a‧‧‧上部表面
21b‧‧‧下部表面
21u‧‧‧控制閘電極膜
22‧‧‧集合
23‧‧‧層間絕緣膜
24‧‧‧層間絕緣膜
25‧‧‧堆疊式本體
26‧‧‧硬質遮罩
27‧‧‧互連件
28‧‧‧導孔
29‧‧‧位元線
30‧‧‧上部層源極線
31‧‧‧浮動閘電極膜
31a‧‧‧上部表面
31b‧‧‧下部表面
31u‧‧‧浮動閘電極膜
33‧‧‧穿隧絕緣膜
34‧‧‧阻擋絕緣膜
35‧‧‧氮化矽層
36‧‧‧氧化矽層
37‧‧‧氮化矽層
38‧‧‧導孔
39‧‧‧字線
40c‧‧‧通道區域
40d‧‧‧汲極區域
40s‧‧‧源極區域
41‧‧‧閘極絕緣膜
42‧‧‧導電層
43‧‧‧互連層
45‧‧‧閘電極
46‧‧‧電晶體
49‧‧‧源極線
50‧‧‧氧化矽層
51‧‧‧氧化矽膜
52‧‧‧氮化矽膜
53‧‧‧渠溝
54‧‧‧凹部
55‧‧‧多晶矽膜
56‧‧‧多晶矽膜
57‧‧‧絕緣膜
58‧‧‧渠溝
59‧‧‧凹部
59u‧‧‧凹部
60‧‧‧堆疊式本體
61‧‧‧鎢膜
62‧‧‧硬質遮罩
62a‧‧‧開口
63‧‧‧通孔
65‧‧‧矽支柱
71‧‧‧氧化矽膜
72‧‧‧多晶矽膜
73‧‧‧堆疊式本體
75‧‧‧渠溝
77‧‧‧多晶矽膜
78‧‧‧渠溝
79‧‧‧凹部
81‧‧‧鎢膜
82‧‧‧通孔
85‧‧‧電荷儲存膜
86‧‧‧氣隙
87‧‧‧氮化矽膜
88‧‧‧氮化矽膜
89‧‧‧加強構件
90‧‧‧抗蝕劑材料
91‧‧‧多晶矽層
92‧‧‧金屬矽化物層
93‧‧‧氧化矽層
93a‧‧‧凹部
94‧‧‧高介電常數層
95‧‧‧記憶體孔
96‧‧‧凹部
97‧‧‧渠溝
98‧‧‧凹部
99‧‧‧導電膜
Blk‧‧‧區塊
HVG‧‧‧高電位輸出電路
L1‧‧‧長度
L2‧‧‧長度
LVG‧‧‧低電位輸出電路
MT‧‧‧記憶體胞元電晶體
MT0‧‧‧選擇胞元
MT1‧‧‧非選擇胞元
NS‧‧‧NAND串
NS0‧‧‧選擇NAND串
Rc‧‧‧周邊電路區域
RD‧‧‧列解碼器
Rm‧‧‧記憶體胞元區域
SA‧‧‧感測放大器
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SL1‧‧‧源極線
SL2‧‧‧源極線
STD‧‧‧上部選擇電晶體
STS‧‧‧下部選擇電晶體
Vbl‧‧‧位元線電位
Vread‧‧‧讀出電位
Vsgd‧‧‧選擇閘極電位
Vsgs‧‧‧選擇閘極電位
Vsl‧‧‧源極線電位
Vwl‧‧‧字線電位
WL‧‧‧字線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1為展示根據第一實施例之半導體記憶體裝置的透視圖；圖2為展示根據第一實施例之半導體記憶體裝置的橫截面圖；圖3為展示圖2所展示之區域A的橫截面圖； 圖4為沿著圖2所展示之線B-B'的橫截面圖；圖5A至圖17B為展示用於製造根據第一實施例之半導體記憶體裝置之方法的平面圖及橫截面圖；圖18為展示根據第一實施例之修改之半導體記憶體裝置的橫截面圖；圖19為根據第二實施例之半導體記憶體裝置的橫截面圖；圖20A至圖30C為展示用於製造根據第二實施例之半導體記憶體裝置之方法的平面圖及橫截面圖；圖31為展示根據第二實施例之第一修改之半導體記憶體裝置的橫截面圖；圖32為展示根據第二實施例之第二修改之半導體記憶體裝置的橫截面圖；圖33為展示根據第二實施例之第三修改之半導體記憶體裝置的橫截面圖；圖34為根據第三實施例之半導體記憶體裝置的橫截面圖；圖35A至圖37C為展示用於製造根據第三實施例之半導體記憶體裝置之方法的平面圖及橫截面圖；圖38A至圖38C為展示根據第三實施例之修改之半導體記憶體裝置的橫截面圖；圖39A至圖39C為展示用於製造根據第三實施例之修改之半導體記憶體裝置之方法的橫截面圖；圖40為展示根據第四實施例之半導體記憶體裝置的橫截面圖；圖41為展示圖40所展示之區域E的橫截面圖；圖42A為展示用於製造根據第四實施例之半導體記憶體裝置之方法的橫截面圖；且圖42B為平面圖；圖43及圖44為展示根據第五實施例之半導體記憶體裝置的橫截 面圖；圖45至圖53為展示用於製造根據第五實施例之半導體記憶體裝置之方法的橫截面圖；圖54為展示根據第五實施例之修改之半導體記憶體裝置的橫截面圖；圖55至圖57為展示用於製造根據第五實施例之修改之半導體記憶體裝置之方法的橫截面圖；圖58至圖59為展示根據第六實施例之半導體記憶體裝置的橫截面圖；圖60為展示根據第六實施例之半導體記憶體裝置的示意性電路圖；圖61為展示根據第六實施例之半導體記憶體裝置的示意性平面圖；圖62展示根據第六實施例之半導體記憶體裝置中之胞元源極線(cell source line)的連接關係；圖63A為展示選擇NAND串及非選擇NAND串之示意性電路圖，圖63B展示施加至選擇NAND串之電位，且圖63C展示施加至非選擇NAND串之電位；圖64為展示根據第七實施例之半導體記憶體裝置的橫截面圖；圖65展示根據第七實施例之半導體記憶體裝置中之胞元源極線的連接關係；圖66為展示根據第八實施例之半導體記憶體裝置的橫截面圖；圖67展示根據第八實施例之半導體記憶體裝置中之胞元源極線的連接關係；圖68為展示根據第九實施例之半導體記憶體裝置的透視圖；及圖69為展示根據第十實施例之半導體記憶體裝置的透視圖。
一般而言，根據一項實施例，一種半導體記憶體裝置包括：一基板；一半導體支柱，其提供於該基板上以在一垂直方向上延伸；複數個第一電極膜，其提供於該半導體支柱側方以在一第一方向上延伸。該複數個第一電極膜經安置為沿著該垂直方向彼此分離。該半導體記憶體裝置進一步包括提供於該半導體支柱與該等第一電極膜之間的複數個第二電極膜。該複數個第二電極膜經安置為沿著該垂直方向彼此分離。該半導體記憶體裝置進一步包括提供於該半導體支柱與該等第二電極膜之間的一第一絕緣膜，及提供於該第二電極膜與該第一電極膜之間的一第二絕緣膜。
第一實施例
現在將參看圖式來描述本發明之實施例。
首先，將描述第一實施例。
圖1為展示根據實施例之半導體記憶體裝置的透視圖。
圖2為展示根據實施例之半導體記憶體裝置的橫截面圖。
圖3為展示圖2所展示之區域A的橫截面圖。
圖4為沿著圖2所展示之線B-B'的橫截面圖。
如圖1及圖2所展示，矽基板10提供於根據實施例之半導體記憶體裝置1中。記憶體胞元區域Rm及周邊電路區域Rc設定於矽基板10中。在下文中，出於描述方便起見而在本說明書中使用XYZ正交座標系統。平行於矽基板10之上部表面10a的兩個相互正交方向被視為X方向及Y方向；且垂直於上部表面10a之方向被視為Z方向。
在記憶體胞元區域Rm中，由(例如)氧化矽製成之絕緣膜11(第三絕緣膜)、由(例如)多晶矽製成之導電層12、由(例如)鎢製成之互連層13及由(例如)多晶矽製成之導電層14以此次序堆疊於矽基板10上。胞元源極線15係由導電層12、互連層13及導電層14形成。由(例如)氧化 矽製成之絕緣膜17提供於胞元源極線15上。在Z方向上延伸之多個矽支柱20提供於胞元源極線15上。矽支柱20係由(例如)多晶矽製成；且矽支柱20之下部末端刺穿絕緣膜17以連接至胞元源極線15。矽支柱20沿著X方向及Y方向依矩陣組態而配置，如自Z方向所觀看，且具有與單一胞元源極線15之共同連接。
多個控制閘電極膜(第一電極膜)21提供於矽支柱20側方以沿著Z方向彼此分離。控制閘電極膜21中之每一者係由(例如)鎢製成，且在Y方向上延伸。因此，控制閘電極膜21未安置於沿著Y方向而配置之矽支柱20之間。又，在X方向上，矽支柱20中之兩者與控制閘電極膜21中之兩者交替地配置。換言之，當沿著X方向而配置之矽支柱20被組織成每隔兩個相互鄰近矽支柱20多個集合22時，且當控制閘電極膜21中之兩者經配置以定位於集合22之間時，控制閘電極膜21未安置於屬於每一集合22之兩個矽支柱20之間。
層間絕緣膜23提供於矽支柱20之間。由(例如)氧化矽製成之層間絕緣膜24提供於控制閘電極膜21之間、最下部層之控制閘電極膜21下方，及最上部層之控制閘電極膜21上方。硬質遮罩26提供於由多個控制閘電極膜21、層間絕緣膜23及層間絕緣膜24製成之堆疊式本體25上。
矽支柱20被抽出至硬質遮罩26上以成為具有在X方向上延伸之互連件27之單一本體。導孔28提供於互連件27上；且在X方向上延伸之位元線29提供於導孔28上。位元線29係藉由導孔28而連接至互連件27。因此，矽支柱20中之每一者連接於位元線29與胞元源極線15之間。換言之，半導體記憶體裝置1為I狀支柱型堆疊式記憶體裝置。
堆疊式本體25之Y方向末端部分經圖案化成階梯組態；且在階梯組態之末端部分處，在Z方向上具有相同位置之多個控制閘電極膜21捆束在一起。導孔38提供於捆束式控制閘電極膜21之末端部分上。在 Y方向上延伸之字線39提供於導孔38上。在Z方向上，字線39之位置與位元線29之位置相同。字線39係藉由導孔38而連接至控制閘電極膜21。
如圖3及圖4所展示，由(例如)多晶矽製成之浮動閘電極膜31(第二電極膜)提供於矽支柱20與控制閘電極膜21之間。因為浮動閘電極膜31提供於矽支柱20與控制閘電極膜21之間的每一相交點處，所以浮動閘電極膜31依矩陣組態而配置為沿著Y方向及Z方向彼此分離。如上文所描述，因為矽支柱20及控制閘電極膜21沿著X方向而配置，所以浮動閘電極膜31亦沿著X方向而配置。因此，浮動閘電極膜31依XYZ三維矩陣組態而配置。當自Z方向觀看時，浮動閘電極膜31之組態為在控制閘電極膜21側上較寬之類扇形狀。因此，矽支柱20側上之浮動閘電極膜31之末端部分在Y方向上的長度L1短於控制閘電極膜21側上之浮動閘電極膜31之末端部分在Y方向上的長度L2。
由(例如)氧化矽製成之穿隧絕緣膜33提供於矽支柱20與浮動閘電極膜31之間。穿隧絕緣膜33提供於每一矽支柱20處；且穿隧絕緣膜33之組態為在Z方向上延伸且具有X方向作為厚度方向及具有Y方向作為寬度方向之條帶組態。
另一方面，阻擋絕緣膜34提供於浮動閘電極膜31與控制閘電極膜21之間。阻擋絕緣膜34為(例如)三層膜，其中氮化矽層35、氧化矽層36及氮化矽層37以此次序自浮動閘電極膜31側朝向控制閘電極膜21側堆疊。氮化矽層35形成於浮動閘電極膜31周圍以覆蓋浮動閘電極膜31之上部表面31a及下部表面31b。氧化矽層36及氮化矽層37形成於控制閘電極膜21周圍以覆蓋控制閘電極膜21之上部表面21a及下部表面21b。
儘管穿隧絕緣膜33通常為絕緣的，但穿隧絕緣膜33為當施加半導體記憶體裝置1之驅動電壓之範圍內之電壓時穿隧電流在其中流動 的膜。阻擋絕緣膜34為即使當施加半導體記憶體裝置1之驅動電壓之範圍內之電壓時電流仍實質上不在其中流動的膜。穿隧絕緣膜33之等效氧化物厚度(equivalent oxide thickness,EOT)厚於阻擋絕緣膜34之等效氧化物厚度；且穿隧絕緣膜33之介電常數低於阻擋絕緣膜之介電常數。
在如圖2所展示之周邊電路區域Rc中，源極區域40s及汲極區域40d在矽基板10中形成為彼此分離。源極區域40s與汲極區域40d之間的區域為通道區域40c。由(例如)氧化矽製成之閘極絕緣膜41(第四絕緣膜)在矽基板10上提供於通道區域40c正上方之區域中；且由(例如)多晶矽製成之導電層42及由(例如)鎢製成之互連層43以此次序堆疊於閘極絕緣膜41上。閘電極45係由導電層42及互連層43形成。電晶體46包括源極區域40s、汲極區域40d、通道區域40c、閘極絕緣膜41及閘電極45。電晶體46包括於周邊電路中。
如下文所描述，處於記憶體胞元區域Rm中之絕緣膜11及處於周邊電路區域Rc中之閘極絕緣膜41係藉由劃分同一氧化矽膜而形成；處於記憶體胞元區域Rm中之導電層12及處於周邊電路區域Rc中之導電層42係藉由劃分同一多晶矽層而形成；且處於記憶體胞元區域Rm中之互連層13及處於周邊電路區域Rc中之互連層43係藉由劃分同一鎢層而形成。
現在將描述用於製造根據實施例之半導體記憶體裝置之方法。
圖5A至圖17B為展示用於製造根據實施例之半導體記憶體裝置之方法的平面圖及橫截面圖。
圖5A至圖17B中僅展示記憶體胞元區域Rm。
首先，如圖1及圖2所展示，在周邊電路區域Rc中在矽基板10之上部層部分中形成通道區域40c、源極區域40s及汲極區域40d。接著，在記憶體胞元區域Rm及周邊電路區域Rc兩者中在矽基板10上形 成氧化矽膜。因此，在周邊電路區域Rc中，在低崩潰電壓電晶體(LV Tr)區域中形成相對薄的氧化矽膜；且在高崩潰電壓電晶體(HV Tr)區域中形成相對厚的氧化矽膜。又，在記憶體胞元區域Rm中形成相對厚的氧化矽膜。
接著，在整個表面上形成多晶矽層。使用適當遮罩(未圖示)而在周邊電路區域Rc中在矽基板10之上部層部分中形成淺渠溝隔離(Shallow Trench Isolation,STI)。接著，形成鎢層。接著，僅在記憶體胞元區域Rm中形成多晶矽層及氧化矽膜。接著，藉由反應性離子蝕刻(Reactive Ion Etching,RIE)來圖案化此等層。
藉此，針對記憶體胞元區域Rm中之每一區塊形成絕緣膜11、導電層12、互連層13、導電層14及絕緣膜17。胞元源極線15係由堆疊式本體形成，該堆疊式本體係由導電層12、互連層13及導電層14製成。藉由形成胞元源極線15以針對每一區塊而劃分，按區塊為單位進行抹除為可能的。另一方面，在周邊電路區域Rc中形成閘極絕緣膜41、導電層42及互連層43。閘電極45係由堆疊式本體形成，該堆疊式本體係由導電層42及互連層43製成。藉此，在周邊電路區域Rc中形成電晶體46。
接著，如圖5A及圖5B所展示，在記憶體胞元區域Rm中之絕緣膜17(參看圖2)上交替地堆疊氧化矽膜51與氮化矽膜52。藉此，形成堆疊式本體25。此時，因為電極側上之閘極長度(控制閘電極膜21及提供於控制閘電極膜21周圍之阻擋絕緣膜之總厚度)長於通道側上之閘極長度(浮動閘電極膜31及提供於浮動閘電極膜31周圍之阻擋絕緣膜之總厚度)，所以根據自兩個側填充之阻擋膜的膜厚度來調整所堆疊之氧化矽膜51與氮化矽膜52之膜厚度比。圖5A為橫截面圖；且圖5B為俯視圖。此情形對於以下圖式亦類似。
繼而如圖6A及圖6B所展示，在堆疊式本體25上形成由(例如)氮 化矽製成之硬質遮罩26。接著，圖案化硬質遮罩26；且使用經圖案化硬質遮罩26作為遮罩來執行堆疊式本體25之諸如RIE等等之各向異性蝕刻。藉此，在堆疊式本體25中製得多個渠溝53以在Y方向上延伸。渠溝53刺穿堆疊式本體25。
接著，如圖7A及圖7B所展示，藉由經由渠溝53來執行濕式蝕刻而使氮化矽膜52凹入。藉此，氮化矽膜52之曝露表面在渠溝53之內部表面處後退以製得在Y方向上延伸之凹部54。接著，藉由SPA等等來執行氧化處理。藉此，運用薄氧化矽層50來覆蓋渠溝53之內部表面處的氮化矽膜52之曝露表面。
繼而如圖8A及圖8B所展示，在整個表面上形成氮化矽層35。接著，在整個表面上形成多晶矽膜55。亦在渠溝53之內部表面上形成氮化矽層35及多晶矽膜55以進入凹部54。
接著，如圖9A及圖9B所展示，藉由沿著渠溝53執行諸如RIE等等之各向異性蝕刻，選擇性地移除多晶矽膜55及氮化矽層35以餘留於凹部54內部；且使在Z方向上彼此鄰近地餘留於凹部54內部之多晶矽膜55彼此分離。類似地，亦使在Z方向上彼此鄰近地餘留於凹部54內部之氮化矽層35彼此分離。
繼而如圖10A及圖10B所展示，將穿隧絕緣膜33、多晶矽膜56及絕緣膜57以此次序沈積。
接著，如圖11A及圖11B所展示，在堆疊式本體25及堆疊於堆疊式本體25上方之堆疊式本體中製得渠溝58以在Y方向上延伸於渠溝53之間。藉此，沿著X方向交替地配置渠溝53與渠溝58。
繼而如圖12A及圖12B所展示，藉由經由渠溝58來執行使用熱磷酸之濕式蝕刻而使氮化矽膜52凹入。該凹入受到凹部59之背部表面處曝露的氧化矽層50擋止。藉此，移除氮化矽膜52；且在渠溝58之內部表面中製得凹部59以在Y方向上延伸。此時，因為氮化矽層35受到氧 化矽層50保護，所以氮化矽層35未受到損害。
接著，如圖13A及圖13B所展示，移除凹部59之背部表面處曝露的氧化矽層50。藉此，在凹部59之背部表面處曝露氮化矽層35。接著，在渠溝58之內部表面上形成氧化矽層36及氮化矽層37。因此，如圖3所展示，阻擋絕緣膜34係由氮化矽層35、氧化矽層36及氮化矽層37形成。接著，藉由(例如)化學氣相沈積(Chemical Vapor Deposition,CVD)而在整個表面上形成鎢膜61。氧化矽層36、氮化矽層37及鎢膜61亦經由渠溝58而進入凹部59。
繼而如圖14A及圖14B所展示，藉由執行諸如RIE等等之各向異性蝕刻來選擇性地移除鎢膜61。藉此，致使鎢膜61餘留於凹部59內部；且使在Z方向上彼此鄰近地餘留於凹部59內部之鎢膜61彼此分離。因此，在凹部59內部形成由鎢膜61製成之控制閘電極膜21。隨後，將層間絕緣膜24填充至渠溝58中；且平坦化層間絕緣膜24之上部表面。圖14B為沿著圖14A所展示之線B-B'的橫截面圖。
接著，如圖15A至圖15C所展示，形成硬質遮罩62，其中開口62a沿著X方向及Y方向依矩陣組態而配置。開口62a中之每一者之組態為矩形，其中X方向作為縱向方向；且開口62a在多晶矽膜56及多晶矽膜56之間的絕緣膜57正上方之區域中沿著Y方向間歇地配置，但未安置於層間絕緣膜24正上方之區域中。接著，藉由使用硬質遮罩62及硬質遮罩26作為遮罩來執行諸如RIE等等之各向異性蝕刻而沿著Y方向劃分多晶矽膜56及絕緣膜57。藉此，在開口62a正下方之區域中在多晶矽膜56及絕緣膜57中製得通孔63。形成於硬質遮罩26上的多晶矽膜56之部分變為互連件27；且藉由通孔63劃分的多晶矽膜56之部分變為矽支柱20。圖15B為沿著圖15A所展示之線C-C'的平面圖；且圖15C為沿著圖15A所展示之線B-B'的橫截面圖。
繼而如圖16所展示，藉由經由通孔63而執行諸如化學乾式蝕刻 (Chemical Dry Etching,CDE)、濕式蝕刻等等之各向同性蝕刻來選擇性地移除穿隧絕緣膜33及多晶矽膜55。藉此，沿著Y方向劃分穿隧絕緣膜33及多晶矽膜55。亦移除絕緣膜57(參見圖15A)。因此，浮動閘電極膜31係由多晶矽膜55形成。此時，因為自矽支柱20側蝕刻多晶矽膜55，所以矽支柱20側上之浮動閘電極膜31之末端部分在Y方向上的長度L1短於控制閘電極膜21側上之浮動閘電極膜31之末端部分在Y方向上的長度L2。此時，另一方面，層間絕緣膜24餘留而不被移除。
接著，如圖17A及圖17B所展示，在整個表面上沈積層間絕緣膜23。亦將層間絕緣膜23填充於通孔63內部。氧化矽膜51亦變為層間絕緣膜23之一部分。
繼而如圖1及圖2所展示，形成導孔28、導孔38、位元線29及字線39。因此，製造根據實施例之半導體記憶體裝置1。
現在將描述實施例之效果。
在實施例中，提供由多晶矽製成之浮動閘電極膜31作為電荷儲存單元。因此，記憶體胞元之資料保留特性良好；且因為可藉由移動電子而非電洞來抹除儲存於浮動閘電極膜31中之電荷，所以抹除操作快速。因為浮動閘電極膜31彼此分離，所以資料保留特性甚至更好。
在實施例中，因為阻擋絕緣膜34為由氮化矽層35、氧化矽層36及氮化矽層37製成之三層膜，所以可確保耦合比，同時抑制洩漏電流。又，氮化矽層35在圖8A及圖8B所展示之製程中係由矽支柱20側形成；且氧化矽層36及氮化矽層37在圖13A及圖13B所展示之製程中係由控制閘電極膜21側形成。
因此，藉由將阻擋絕緣膜34之三層膜劃分成兩個且由兩個側形成三層膜，與由僅一個側形成之狀況相比較，阻擋絕緣膜34之厚度可分佈於浮動閘電極膜31之兩個X方向側上；且可縮減整體上在Z方向上之厚度。藉此，可縮減凹部54(參看圖8A及圖8B)及凹部59(參看圖 13A及圖13B)在Z方向上之高度；可增加記憶體胞元在Z方向上之位元密度；且可縮減縱橫比。
在實施例中，沿著Z方向針對控制閘電極膜21中之每一者劃分阻擋絕緣膜34。藉此，可防止儲存於浮動閘電極膜31中之電子傳播通過阻擋絕緣膜34及洩漏。因此，記憶體胞元之資料保留特性良好。
在實施例中，如圖4所展示，浮動閘電極膜31之組態為在控制閘電極膜21側上較寬之類扇形狀。藉此，浮動閘電極膜31與控制閘電極膜21之間的IPD電容可大；且耦合比可大。
儘管在實施例中說明阻擋絕緣膜34為三層膜的實例，但此實施例並不限於此實例。阻擋絕緣膜34之層並不限於氧化矽層(SiO2層)及氮化矽層(Si3N4層)，且可為高介電常數層，諸如，Al2O3層、MgO層、SrO層、SiN層、BaO層、TiO層、Ta2O5層、BaTiO3層、BaZrO層、ZrO2層、Y2O3層、ZrSiO層、HfAlO層、HfSiO層、La2O3層、LaAlO層等等。
儘管在實施例中說明浮動閘電極膜31係由多晶矽形成的實例，但浮動閘電極膜31並不限於此實例，且可由(例如)金屬矽化物或金屬形成。
儘管在實施例中說明控制閘電極膜21係由鎢形成的實例，但控制閘電極膜21並不限於此實例，且可藉由填充多晶矽膜且隨後矽化多晶矽膜而由(例如)金屬矽化物形成。
在圖5A及圖5B所展示之製程中，可將最下部層及最上部層之氮化矽膜52形成為厚於其他氮化矽膜52。藉此，形成於控制閘電極膜21下方及上方之選擇閘電極膜的膜厚度可厚於控制閘電極膜21之膜厚度。因此，可形成閘極長度長於記憶體胞元電晶體之閘極長度的選擇電晶體。
堆疊式本體25之上部部分處提供的控制閘電極膜21之若干層可 彼此短路以用作選擇閘電極膜；且堆疊式本體25之下部部分處提供的控制閘電極膜21之若干層可彼此短路以用作選擇閘電極膜。藉此，可形成閘極長度長於記憶體胞元電晶體之閘極長度的選擇電晶體。
第一實施例之修改
現在將描述實施例之修改。
圖18為展示根據該修改之半導體記憶體裝置的橫截面圖。
在如圖18所展示之根據該修改之半導體記憶體裝置1a中，一個寬矽支柱65提供於在X方向上彼此鄰近之兩個浮動閘電極膜31之間。換言之，層間絕緣膜24未提供於屬於集合22中之每一者的兩個矽支柱20之間；且兩個矽支柱20被形成為一個本體。
在根據該修改之半導體記憶體裝置1a中，寬矽支柱65之兩個X方向側部分用作相異通道。在其他方面，該修改之組態、製造方法及效果類似於上述第一實施例之組態、製造方法及效果。
第二實施例
現在將描述第二實施例。
圖19為展示根據實施例之半導體記憶體裝置的橫截面圖。
如圖19所展示，根據實施例之半導體記憶體裝置2不同於根據上述第一實施例之半導體記憶體裝置1(參看圖1至圖4)之處在於穿隧絕緣膜33及阻擋絕緣膜34之安置為顛倒的。
換言之，在半導體記憶體裝置2中，阻擋絕緣膜34安置於矽支柱20與浮動閘電極膜31之間；且穿隧絕緣膜33安置於浮動閘電極膜31與控制閘電極膜21之間。因此，包括於記憶體胞元中之組件係以矽支柱20-阻擋絕緣膜34-浮動閘電極膜31-穿隧絕緣膜33-控制閘電極膜21之次序而配置。
更具體而言，在半導體記憶體裝置2中，氧化矽膜71經配置為沿著Z方向彼此分離；且浮動閘電極膜31及控制閘電極膜21提供於相互 鄰近氧化矽膜71之間的空間中。又，穿隧絕緣膜33經安置為在浮動閘電極膜31側上覆蓋控制閘電極膜21之上部表面及下部表面以及控制閘電極膜31之側表面。另一方面，阻擋絕緣膜34沿著矽支柱20之側表面線性地安置。
類似於第一實施例，阻擋絕緣膜34可為多層膜，例如，三層膜。然而，阻擋絕緣膜34在矽支柱20側與控制閘電極膜21側之間未被再分；且整個阻擋絕緣膜34安置於矽支柱20側上。
在半導體記憶體裝置2中，屬於集合22之兩個矽支柱20的下部末端部分彼此連接；且未提供胞元源極線15。源極線(未圖示)提供於堆疊式本體上方。換言之，半導體記憶體裝置2為U狀支柱型堆疊式記憶體裝置。在其他方面，實施例之組態類似於上述第一實施例之組態。
半導體記憶體裝置2之基本操作及讀出方法類似於正常NAND快閃記憶體之基本操作及讀出方法；且在程式化操作及抹除操作中施加於矽支柱20與控制閘電極膜21之間的電壓之極性與正常NAND快閃記憶體之極性相反。藉此，致使電荷自控制閘電極膜21移進及移出矽支柱20。
現在將描述用於製造根據實施例之半導體記憶體裝置之方法。
圖20A至圖30C為展示用於製造根據實施例之半導體記憶體裝置之方法的平面圖及橫截面圖。
首先，如圖20A及圖20B所展示，在矽基板10(參看圖2)上形成由氧化矽製成之絕緣膜17；且隨後，藉由交替地堆疊氧化矽膜71與多晶矽膜72來形成堆疊式本體73。多晶矽膜72可被摻雜有硼(B)、可被摻雜有磷(P)，或可未被摻雜。圖20A為橫截面圖；且圖20B為俯視圖。此情形對於以下圖式亦類似。
接著，如圖21A及圖21B所展示，藉由在堆疊式本體73上形成硬 質遮罩(未圖示)、藉由微影進行圖案化且使用經圖案化硬質遮罩作為遮罩來執行諸如RIE等等之各向異性蝕刻而在堆疊式本體73中製得多個渠溝75以在Y方向上延伸。渠溝75在Z方向上刺穿堆疊式本體73，但並不刺穿絕緣膜17。
繼而如圖22A及圖22B所展示，在渠溝75之內部表面上，形成阻擋絕緣膜34；且隨後，形成多晶矽膜77。在渠溝75之側表面上及在渠溝75之底部表面上形成阻擋絕緣膜34及多晶矽膜77以向後摺疊成U狀，如自Y方向所觀看。因此，設定渠溝75之寬度與阻擋絕緣膜34及多晶矽膜77之膜厚度之間的關係，使得此向後摺疊為可能的。接著，藉由沈積氧化矽而將層間絕緣膜24填充至渠溝75中。
接著，如圖23A及圖23B所展示，藉由在堆疊式本體73上形成硬質遮罩(未圖示)、藉由微影進行圖案化且使用經圖案化硬質遮罩作為遮罩來執行諸如RIE等等之各向異性蝕刻而在渠溝75之間的堆疊式本體73之部分中製得渠溝78以在Y方向上延伸。沿著X方向交替地配置渠溝75與渠溝78。
繼而如圖24A及圖24B所展示，使用(例如)膽鹼水溶劑(choline aqueous solution,TMY)來執行濕式蝕刻。藉此，經由渠溝78各向同性地蝕刻多晶矽膜72；且致使渠溝78之內部表面處之多晶矽膜72的曝露表面後退。藉此，在渠溝78之內部表面處製得凹部79。
接著，如圖25A及圖25B所展示，藉由在渠溝78之內部表面上沈積氧化矽來形成穿隧絕緣膜33。此時，亦在凹部79之內部表面上形成穿隧絕緣膜33以接觸多晶矽膜72。可藉由多晶矽膜72之曝露表面之熱氧化來形成穿隧絕緣膜33。
繼而如圖26A及圖26B所展示，藉由(例如)根據CVD來沈積鎢而在渠溝78內部形成鎢膜81。此時，亦將鎢膜81填充至凹部79中。
接著，如圖27A及圖27B所展示，藉由蝕刻鎢膜81來移除未被填 充至凹部79中的鎢膜81之部分。藉此，使餘留於凹部79內部之鎢膜81在凹部79之間彼此分離以變為控制閘電極膜21。接著，將層間絕緣膜24填充至渠溝78中；且平坦化層間絕緣膜24之上部表面。代替鎢，可在圖26A及圖26B所展示之製程中沈積矽；且可在此製程中矽化該矽。藉此，控制閘電極膜21係由金屬矽化物形成。
繼而如圖28A至圖28C所展示，藉由使用適當遮罩執行各向異性蝕刻來選擇性地移除層間絕緣膜24、多晶矽膜77及阻擋絕緣膜34而在渠溝75中製得通孔82。藉由通孔82沿著Y方向週期性地劃分多晶矽膜77以變為矽支柱20。圖28A為橫截面圖；圖28B為沿著圖28A所展示之線C-C'的橫截面圖；且圖28C為沿著圖28A所展示之線B-B'的橫截面圖。此情形對於圖29A至圖29C及圖30A至圖30C類似。
接著，如圖29A至圖29C所展示，藉由執行諸如CDE、濕式蝕刻等等之各向同性蝕刻而經由導孔82來進一步移除阻擋絕緣膜34、多晶矽膜72及穿隧絕緣膜33以沿著Y方向而劃分。藉此，沿著Y方向而劃分之多晶矽膜72變為浮動閘電極膜31。此時，根據各向同性蝕刻之條件，浮動閘電極膜31之組態變為在控制閘電極膜21側上較寬之類扇形狀。
繼而如圖30A至圖30C所展示，藉由(例如)沈積氧化矽且平坦化氧化矽之上部表面而將層間絕緣膜24填充至通孔82中。接著，藉由正常方法來形成導孔28、導孔38、源極線、位元線29及字線39(參看圖1及圖2)。因此，製造根據實施例之半導體記憶體裝置2。
現在將描述實施例之效果。
在NAND記憶體裝置之程式化操作及抹除操作中，有必要使電流在穿隧絕緣膜中流動且有必要使電流不容易在阻擋絕緣膜中流動。為此，有必要使阻擋絕緣膜之實體膜厚度厚於穿隧絕緣膜之實體膜厚度。因此，若阻擋絕緣膜34待形成為在周圍延伸至氧化矽膜71之間的 間隙中，則有必要將氧化矽膜71之間的間距設定為在Z方向上長，此情形阻礙記憶體胞元在Z方向上之較高整合。另外，渠溝75及78之縱橫比不良地增加；且圖案化變得困難。
若氧化矽膜71之間距仍然被設定為短，則在控制閘電極膜21之上部表面及下部表面處運用阻擋絕緣膜34所覆蓋的控制閘電極膜21之厚度變得短於氧化矽膜71之間距。因此，控制閘電極膜21之互連電阻增加；記憶體胞元電晶體之閘極長度變短；且記憶體胞元電晶體之特性歸因於短通道效應而不良地降級。
相反地，在實施例中，在圖22A及圖22B所展示之製程中在渠溝75之內部表面上形成阻擋絕緣膜34。因此，藉由在早期形成阻擋絕緣膜34，不再有必要使阻擋絕緣膜34在周圍延伸至氧化矽膜71之間的間隙中；且氧化矽膜71之間距可較短。如圖19所展示，在實施例中，儘管穿隧絕緣膜33在周圍延伸至氧化矽膜71之間的間隙中，但存在很少問題，此係因為穿隧絕緣膜33薄於阻擋絕緣膜34，如上文所描述。因此，根據實施例，可在確保控制閘電極膜21之厚度之後增加記憶體胞元在Z方向上之位元密度；且可縮減縱橫比。在其他方面，實施例之效果類似於上述第一實施例之效果。
第二實施例之第一修改
現在將描述實施例之第一修改。
圖31為展示根據該修改之半導體記憶體裝置的橫截面圖。
在如圖31所展示之根據該修改之半導體記憶體裝置2a中，提供由絕緣電荷儲存材料製成之電荷儲存膜85以代替由導電材料製成之浮動閘電極膜31。電荷儲存膜85係由(例如)氮化矽形成。因此，半導體記憶體裝置2a之記憶體胞元具有MONOS結構。在其他方面，該修改之組態、製造方法、操作及效果類似於上述第二實施例之組態、製造方法、操作及效果。
第二實施例之第二修改
現在將描述實施例之第二修改。
圖32為展示根據該修改之半導體記憶體裝置的橫截面圖。
在如圖32所展示之根據該修改之半導體記憶體裝置2b中，提供胞元源極線15；且矽支柱20之下部末端連接至胞元源極線15。換言之，半導體記憶體裝置2b為I狀支柱型堆疊式記憶體裝置。
為了在製造根據該修改之半導體記憶體裝置2b時將矽支柱20之下部末端連接至胞元源極線15，有必要在圖22A及圖22B所展示之製程中藉由蝕刻來移除形成於渠溝75之底部表面上的阻擋絕緣膜34之部分。然而，蝕刻並不損害穿隧絕緣膜33，此係因為此時仍未形成穿隧絕緣膜33。在其他方面，該修改之組態、製造方法、操作及效果類似於上述第二實施例之組態、製造方法、操作及效果。
第二實施例之第三修改
現在將描述實施例之第三修改。
圖33為展示根據該修改之半導體記憶體裝置的橫截面圖。
如圖33所展示，該修改為組合上述之第一修改與第二修改的實例。即，在根據該修改之半導體記憶體裝置2c中，提供由絕緣電荷儲存材料製成之電荷儲存膜85；且矽支柱20之下部末端連接至胞元源極線15。因此，半導體記憶體裝置2c具有MONOS結構且為I狀支柱型。在其他方面，該修改之組態、製造方法、操作及效果類似於上述第二實施例以及上述第二實施例之第一修改及第二修改之組態、製造方法、操作及效果。
第三實施例
現在將描述第三實施例。
圖34為展示根據實施例之半導體記憶體裝置的橫截面圖。
與根據上述第二實施例之半導體記憶體裝置2(參看圖19)相比 較，在如圖34所展示之根據實施例之半導體記憶體裝置3中，在矽支柱20、控制閘電極膜21、浮動閘電極膜31、穿隧絕緣膜33與阻擋絕緣膜34之間製得氣隙86。更具體而言，在以下各者之間製得氣隙86：在Z方向上彼此鄰近之控制閘電極膜21之間、在Z方向上彼此鄰近之浮動閘電極膜31之間、在Y方向上彼此鄰近之矽支柱20之間、在阻擋絕緣膜34之間、在浮動閘電極膜31之間、在穿隧絕緣膜33之間，及在X方向上彼此鄰近且屬於同一集合22之兩個矽支柱20之間。
現在將描述用於製造根據實施例之半導體記憶體裝置之方法。
圖35A及圖35B至圖37A至圖37C為展示用於製造根據實施例之半導體記憶體裝置之方法的平面圖及橫截面圖。
圖35A為橫截面圖；且圖35B為平面圖。圖36A為橫截面圖；圖36B為沿著圖36A所展示之線C-C'的橫截面圖；且圖36C為沿著圖36A所展示之線B-B'的橫截面圖。此情形對於圖37A至圖37C類似。
首先，如圖35A及圖35B所展示，藉由在矽基板10(參看圖2)上形成由氧化矽製成之絕緣膜17且隨後交替地堆疊氮化矽膜87與多晶矽膜72來形成堆疊式本體。
接著，實施圖21A及圖21B至圖29A至圖29C所展示之製程。然而，在圖24A及圖24B以及圖27A及圖27B所展示之製程中，填充氮化矽膜88以代替由氧化矽製成之層間絕緣膜24。
藉此，如圖36A至圖36C所展示，製得類似於圖29A至圖29C所展示之中間結構本體的中間結構本體。然而，在實施例之中間結構本體中，提供氮化矽膜87以代替氧化矽膜71；且提供氮化矽膜88以代替層間絕緣膜24。
接著，如圖37A至圖37C所展示，藉由(例如)濕式蝕刻來移除氮化矽膜87及氮化矽膜88。藉此，在氮化矽膜87及氮化矽膜88被安置的空間中製得氣隙86。因此，製造根據實施例之半導體記憶體裝置3。
根據實施例，因為在矽支柱20、控制閘電極膜21、浮動閘電極膜31、穿隧絕緣膜33與阻擋絕緣膜34之間製得氣隙86，所以可抑制近接效應；且可增加崩潰電壓。
在其他方面，實施例之組態、製造方法、操作及效果類似於上述第二實施例之組態、製造方法、操作及效果。
有可能在圖35A及圖35B所展示之製程中藉由交替地堆疊氧化矽膜71與多晶矽膜72以代替氮化矽膜87與多晶矽膜72而僅在矽支柱20之間製得氣隙。
第三實施例之修改
現在將描述實施例之修改。
圖38A至圖38C為展示根據該修改之半導體記憶體裝置的橫截面圖。
圖38A為橫截面圖；圖38B為沿著圖38A所展示之線C-C'的橫截面圖；且圖38C為沿著圖38A所展示之線B-B'的橫截面圖。圖38A為沿著圖38C所展示之線D-D'的橫截面圖。此情形對於下文所描述之圖39A至圖39C類似。
如圖38A至圖38C所展示，根據該修改之半導體記憶體裝置3a不同於根據上述第三實施例之半導體記憶體裝置3(參看圖34)之處在於藉由致使氮化矽膜87及88部分地餘留而在多個區域中形成加強構件89。加強構件89在Z方向上延伸，且沿著Y方向間歇地安置於半導體記憶體裝置3a內部。
圖39A至圖39C為展示用於製造根據該修改之半導體記憶體裝置之方法的橫截面圖。
在如圖39A至圖39C所展示之修改中，不在加強構件89將被形成的區域中製得通孔82。藉此，在圖37A至圖37C所展示之製程中，當經由通孔82而執行氮化矽膜87及88之濕式蝕刻時，氮化矽膜87及88局 部地餘留以變為加強構件89。
根據該修改，藉由提供加強構件89，可確保半導體記憶體裝置3a之機械強度；且可防止崩陷。在其他方面，該修改之組態、製造方法、操作及效果類似於上述第三實施例之組態、製造方法、操作及效果。
第四實施例
現在將描述第四實施例。
圖40為展示根據實施例之半導體記憶體裝置的橫截面圖。
圖41為展示圖40所展示之區域E的橫截面圖。
如圖40及圖41所展示，根據實施例之半導體記憶體裝置4不同於根據上述第一實施例之半導體記憶體裝置1(參看圖1至圖4)之處在於阻擋絕緣膜34未安置於最上部層級之控制閘電極膜21u與最上部層級之浮動閘電極膜31u之間；且最上部層級之控制閘電極膜21u連接至最上部層級之浮動閘電極膜31u。
現在將描述根據實施例之半導體記憶體裝置。
圖42A為展示用於製造根據實施例之半導體記憶體裝置之方法的橫截面圖；且圖42B為平面圖。
首先，實施圖5A及圖5B至圖12A及圖12B所展示之製程。
接著，如圖42A及圖42B所展示，在渠溝58之內部表面上形成氧化矽層36及氮化矽層37。接著，將抗蝕劑材料90填充至渠溝58中；且藉由使抗蝕劑材料90之上部表面凹入來曝露最上部層級之凹部59u。接著，藉由(例如)濕式蝕刻來移除自抗蝕劑材料90曝露的氮化矽層37、氧化矽層36及氮化矽層35之部分。藉此，在最上部層級之凹部59u之背部表面處曝露多晶矽膜55。接著，移除抗蝕劑材料90。
繼而如圖13A及圖13B所展示，在渠溝58之內部表面上形成鎢膜61。此時，鎢膜61接觸最上部層級之凹部59u內部的多晶矽膜55。後 續製程類似於上述第一實施例之製程。
根據實施例，可藉由致使最上部層級之控制閘電極膜21u連接最上部層級之浮動閘電極膜31u來電氣整合控制閘電極膜21u與浮動閘電極膜31u以用作選擇閘電極膜。藉此，可形成臨限值並不波動的選擇閘極電晶體，此係因為未儲存電荷。
在其他方面，實施例之組態、製造方法、操作及效果類似於上述第一實施例之組態、製造方法、操作及效果。
第五實施例
現在將描述第五實施例。
圖43及圖44為展示根據實施例之半導體記憶體裝置的橫截面圖。
在如圖43及圖44所展示之根據實施例之半導體記憶體裝置5中，多個矽支柱20沿著X方向及Y方向依矩陣組態而提供及配置。矽支柱20中之每一者具有在Z方向上延伸之圓形柱狀組態。穿隧絕緣膜33、浮動閘電極膜31及阻擋絕緣膜34係自內部(亦即，矽支柱20側)按次序依圓形環組態而提供於矽支柱20中之每一者周圍。換言之，浮動閘電極膜31提供於矽支柱20周圍，如自Z方向所觀看。
穿隧絕緣膜33及浮動閘電極膜31在Z方向上被劃分。氧化矽膜51提供於堆疊式本體之間，該等堆疊式本體在Z方向上具有由穿隧絕緣膜33及浮動閘電極膜31製成之圓形環組態。在浮動閘電極膜31中，多晶矽層91安置於內側上；且金屬矽化物層92安置於外側上。金屬矽化物層92係由金屬矽化物形成，但可由金屬形成。
在阻擋絕緣膜34中，氧化矽層93安置於內側上；且高介電常數層94安置於外側上。高介電常數層94係由相較於氧化矽具有較高介電常數之材料(例如，鉿(Hf)、氧化鋁(AlO)、氮化鈦(TiN)、氮化鉭(TaN)，或氧化鉭(TaO))製成。氧化矽層93係在Z方向上依管狀組態而 連續地提供。然而，管件之直徑週期性波動，使得對應於浮動閘電極膜31之部分之直徑相對小且對應於氧化矽膜51之部分之直徑相對大。因此，氧化矽層93具有圓形管狀類波紋管組態。高介電常數層94在由氧化矽層93製成之圓形管狀類波紋管組態之外部表面處安置於凹部93a內部，且針對凹部93a中之每一者而劃分。阻擋絕緣膜34之組態並不限於由氧化矽層93及高介電常數層94製成之兩層結構。舉例而言，該組態可為以下各者中之任何層的組合：氧化矽層(SiO2層)、氮化矽層(Si3N4層)、Al2O3層、MgO層、SrO層、SiN層、BaO層、TiO層、Ta2O5層、BaTiO3層、BaZrO層、ZrO2層、Y2O3層、ZrSiO層、HfAlO層、HfSiO層、La2O3層、LaAlO層等等。
在半導體記憶體裝置5中，提供多個控制閘電極膜21以沿著X方向及Z方向依矩陣組態而配置。控制閘電極膜21具有在Y方向上延伸之條帶組態。控制閘電極膜21為導電膜，例如，由氮化鈦層(TiN)及鎢層(W)製成之兩層膜、由氮化鎢層(WN)及鎢層(W)製成之兩層膜，或由氮化鉭層(TaN)及鎢層(W)製成之兩層膜。然而，控制閘電極膜21之組態並不限於此情形；且舉例而言，可使用藉由矽化多晶矽膜而形成之金屬矽化物層。
由矽支柱20、穿隧絕緣膜33、浮動閘電極膜31及阻擋絕緣膜34製成之結構本體刺穿控制閘電極膜21。控制閘電極膜21安置於凹部93a中。換言之，控制閘電極膜21提供於浮動閘電極膜31周圍，如自Z方向所觀看。層間絕緣膜24提供於由矽支柱20、穿隧絕緣膜33、浮動閘電極膜31、阻擋絕緣膜34及控制閘電極膜21製成之結構本體之間。
現在將描述用於製造根據實施例之半導體記憶體裝置之方法。
圖45至圖53為展示用於製造根據實施例之半導體記憶體裝置之方法的橫截面圖。
首先，類似於上述第一實施例，在矽基板10上形成絕緣膜11、胞 元源極線15及絕緣膜17(參看圖1及圖2)。
接著，如圖45所展示，藉由交替地堆疊氧化矽膜51與氮化矽膜52來形成堆疊式本體60。
繼而，在堆疊式本體60中製得多個記憶體孔(memory hole)95。記憶體孔95在Z方向上延伸，且刺穿堆疊式本體60及絕緣膜17(參看圖2)以到達胞元源極線15。
接著，如圖46所展示，藉由執行濕式蝕刻來致使記憶體孔95之內部表面處的氮化矽膜52之曝露表面後退。藉此，在記憶體孔95之內部表面中製得具有環形組態之凹部96。
繼而如圖47所展示，藉由沈積多晶矽且藉由執行各向同性蝕刻來選擇性地移除多晶矽而將多晶矽層91填充至凹部96中。接著，藉由氧化多晶矽層91之曝露表面來形成穿隧絕緣膜33。
接著，如圖48所展示，藉由將多晶矽填充至記憶體孔95中來形成矽支柱20。矽支柱20連接至胞元源極線15(參看圖2)。
繼而如圖49所展示，在記憶體孔95之間的堆疊式本體60之部分中製得渠溝97。渠溝97在Y方向及Z方向上擴展，且在Z方向上刺穿堆疊式本體60，但並不刺穿絕緣膜17(參看圖2)。
接著，如圖50所展示，藉由經由渠溝97而執行濕式蝕刻來移除氮化矽膜52。藉此，在渠溝97之內部表面處製得凹部98。在凹部98之背部表面處曝露多晶矽層91。
繼而如圖51所展示，藉由經由渠溝97及凹部98而矽化來矽化凹部98內部之多晶矽層91之曝露表面。藉此，形成金屬矽化物層92。浮動閘電極膜31包括多晶矽層91及金屬矽化物層92。
接著，如圖52所展示，在渠溝97之內部表面上形成氧化矽層93。接著，在氧化矽層93上形成高介電常數層94。氧化矽層93及高介電常數層94具有反映凹部98之圓形管狀類波紋管組態。
繼而如圖53所展示，藉由根據(例如)CVD來沈積導電材料而在高介電常數層94上形成導電膜99。亦將導電膜99填充至凹部98中，但將導電膜99形成為使得不填充渠溝97。
接著，如圖43及圖44所展示，藉由執行各向同性蝕刻而使導電膜99及高介電常數層94凹入，使得導電膜99及高介電常數層94僅餘留於氧化矽層93之凹部93a內部。藉此，餘留於凹部93a內部之導電膜99變為控制閘電極膜21。又，阻擋絕緣膜34係由氧化矽層93及高介電常數層94之剩餘部分形成。因此，製造根據實施例之半導體記憶體裝置5。
現在將描述實施例之效果。
根據實施例，因為控制閘電極膜21提供於浮動閘電極膜31及矽支柱20周圍，所以可實現具有良好可控制性之記憶體胞元。
因為浮動閘電極膜31係由導體形成，所以程式化特性良好。又，因為浮動閘電極膜31彼此分離，所以電荷之移動得以抑制；且資料保留特性高。因為可藉由自浮動閘電極膜31進行FN抹除或輔助抹除來實施抹除操作，所以抹除特性良好。
在實施例中，因為矽支柱20因在圖48所展示之製程中形成矽支柱20之前在圖47所展示之製程中形成穿隧絕緣膜33而連接至胞元源極線15(參看圖2)，所以沒有必要藉由蝕刻來移除形成於記憶體孔95之底部表面上的穿隧絕緣膜33。因此，形成於記憶體孔95之側表面上的穿隧絕緣膜並不會因蝕刻而受到損害。
在其他方面，實施例之組態、製造方法、操作及效果類似於上述第一實施例之組態、製造方法、操作及效果。儘管在實施例中說明I狀支柱型裝置，但類似於上述第二實施例之第一修改，可使用U狀支柱型裝置。
第五實施例之修改
現在將描述第五實施例之修改。
圖54為展示根據該修改之半導體記憶體裝置的橫截面圖。
如圖54所展示，該修改為組合上述之第四實施例與第五實施例的實例。即，根據該修改之半導體記憶體裝置5a不同於根據上述第五實施例之半導體記憶體裝置5(參看圖43)之處在於阻擋絕緣膜34未安置於最上部層級之控制閘電極膜21u與最上部層級之浮動閘電極膜31u之間；且最上部層級之控制閘電極膜21u連接至最上部層級之浮動閘電極膜31u。然而，控制閘電極膜21連接至浮動閘電極膜31所處的層級並不限於最上部層級，且可為包括最上部層級之多個層級。
現在將描述用於製造根據該修改之半導體記憶體裝置之方法。
圖55至圖57為展示用於製造根據該修改之半導體記憶體裝置之方法的橫截面圖。
首先，實施圖45至圖52所展示之製程。
接著，如圖55所展示，將抗蝕劑材料90填充至渠溝97中，且藉由曝露而使抗蝕劑材料90自上部表面側凹入。藉此，自抗蝕劑材料90曝露最上部層級之凹部93a。儘管此時可曝露包括最上部層級之多個層級的凹部93a，但在下文中之描述中描述僅曝露最上部層級之凹部93a的實例。
繼而如圖56所展示，藉由執行諸如濕式蝕刻等等之各向同性蝕刻來移除自抗蝕劑材料90曝露的高介電常數層94及氧化矽層93之部分。藉此，在最上部層級之凹部93a之背部表面處曝露金屬矽化物層92。
接著，如圖57所展示，移除抗蝕劑材料90。
繼而，實施圖53所展示之製程。因此，可製造根據該修改之半導體記憶體裝置5a。
根據該修改，類似於上述第四實施例，最上部層級之控制閘電 極膜21u及浮動閘電極膜31u可經電氣整合以用作選擇閘電極膜。因此，可形成臨限值並不波動的選擇閘極電晶體。在其他方面，該修改之組態、製造方法、操作及效果類似於上述第五實施例之組態、製造方法、操作及效果。
第六實施例
現在將描述第六實施例。
圖58及圖59為展示根據實施例之半導體記憶體裝置的橫截面圖。
圖60為展示根據實施例之半導體記憶體裝置的示意性電路圖。
圖61為展示根據實施例之半導體記憶體裝置的示意性平面圖。
圖62展示根據實施例之半導體記憶體裝置中之胞元源極線的連接關係。
在圖59中，出於方便觀看圖式起見，主要展示導電構件且省略絕緣構件。在圖60中，藉由虛線來展示控制閘電極膜21，且藉由雙點鏈線來展示源極線SL及位元線29。僅展示安置於圖式所展示之兩個末端處的連接至源極線SL之NAND串，且省略其他者。此外，僅展示控制閘電極膜21之四個層級。
如圖58及圖59所展示，根據實施例之半導體記憶體裝置6在胞元源極線15被劃分成多個部分的點上不同於根據上述第一實施例之半導體記憶體裝置1(參見圖1至圖4)。在下文中，經劃分之胞元源極線15之每一部分被稱作「源極線SL」。源極線SL在與控制閘電極膜21之方向相同的Y方向上延伸，且係每隔一行沿著Y方向成一條直線而配置之矽支柱20被提供。源極線SL係每隔多個沿著Z方向成一條直線而配置之控制閘電極膜21被提供。絕緣膜16內埋於源極線SL之間。絕緣膜16係由(例如)氧化矽形成。
如圖60所展示，在半導體記憶體裝置6中，最上部層級之控制閘 電極膜21被視為選擇閘極線SGD，最下部層級之控制閘電極膜21被視為選擇閘極線SGS，且其他控制電極膜21被視為字線WL。如圖1所展示，沿著X方向而配置之多個字線WL在Y方向上之末端處彼此連接。沿著X方向而配置之最下部層級之多個選擇閘極線SGS亦在Y方向上之末端處彼此連接。另一方面，配置於X方向上之最上部層級之選擇閘極線SGD彼此不連接，且可將獨立電位施加至選擇閘極線SGD中之每一者。
包括穿隧絕緣膜33、浮動閘電極膜31及阻擋絕緣膜34之記憶體胞元電晶體MT形成於矽支柱20與字線WL之相交部分處。上部選擇電晶體STD形成於最上部層級之矽支柱20與選擇閘極線SGD之相交部分處。下部選擇電晶體STS形成於最下部層級之矽支柱與選擇閘極線SGS之相交部分處。
沿著一個矽支柱20而形成之上部選擇電晶體STD、多個記憶體胞元電晶體MT及下部選擇電晶體STS串聯地連接於位元線29與源極線SL之間以形成一個NAND串NS。NAND串NS沿著X方向及Y方向依矩陣組態而配置。沿著Y方向成一條直線而配置之NAND串NS連接至同一源極線SL，且分別連接至不同位元線29。沿著X方向成一條直線而配置之NAND串NS分別連接至不同源極線SL，且連接至同一位元線BL。
如圖61所展示，在半導體記憶體裝置6中，記憶體胞元區域Rm之形狀為矩形。沿著Y方向而配置之多個區塊Blk提供於記憶體胞元區域Rm中。列解碼器RD及感測放大器SA提供於周邊電路區域Rc中之記憶體胞元區域Rm附近的區域中。列解碼器RD在自記憶體胞元區域Rm觀看的情況下位於Y方向上，且連接至字線WL。感測放大器SA在自記憶體胞元區域Rm觀看的情況下位於X方向上，且連接至位元線29(BL)。
高電位輸出電路HVG及低電位輸出電路LVG提供於周邊電路區域Rc中。高電位輸出電路HGV及低電位輸出電路LVG係(例如)以4個層級而提供，且分別安置於記憶體胞元區域Rm之4個拐角附近。舉例而言，一對高電位輸出電路HVG及低電位輸出電路LVG在自列解碼器RD觀看的情況下安置於X方向側上，且在自感測放大器SA觀看的情況下安置於Y方向側上。高電位輸出電路HVG及低電位輸出電路LVG為輸出施加至源極線SL的兩個層級之源極線電位Vsl的電路，高電位輸出電路HVG輸出相對高電位，且低電位輸出電路LVG輸出相對低電位，例如，接地電位。
如圖62所展示，在每一區塊中，分別提供於在X方向上之位置彼此不同之字線正下方之區域上的源極線SL彼此不連接。另一方面，安置於彼此不同之區塊中且安置於彼此對應之字線正下方之區域上的源極線SL彼此連接。舉例而言，安置於屬於第一區塊之字線WL1正下方之區域上的源極線SL1與安置於屬於第一區塊之字線WL2正下方之區域上的源極線SL2彼此不連接。另一方面，安置於屬於第一區塊之字線WL1正下方之區域上的源極線SL1與安置於屬於第二區塊之字線WL1正下方之區域上的源極線SL1彼此連接。
現在將描述根據實施例之半導體記憶體裝置之驅動方法。
圖63A為展示選擇NAND串及非選擇NAND串的示意性電路圖，圖63B展示施加至選擇NAND串之電位，且圖63C展示施加至非選擇NAND串之電位。
如63A所展示，將描述自一個記憶體胞元電晶體MT讀出資料的狀況。在下文中，將此記憶體胞元電晶體MT描述為「選擇胞元(selection cell)MT0」，且將除此之外的記憶體胞元電晶體MT描述為「非選擇胞元(non-selection cell)MT1」。將包括選擇胞元MT0之NAND串NS描述為「選擇串(selection string)NS0」，且將除此之外的 NAND串NS描述為「非選擇串(non-selection string)NS1」。圖63B及圖63C展示施加至選擇NAND串NS0及連接至同一位元線之非選擇NAND串NS1的電位。
如圖63A至圖63C所展示，舉例而言，將0.2至0.5V(伏特)施加至選定位元線29作為位元線電位Vbl。不將位元線電位Vbl施加至除此之外的位元線29。
如圖63B所展示，將自低電位輸出電路LVG輸出之相對低源極電位(例如，0V(0伏特))施加至連接至選擇串NS0之源極線SL作為源極線電位Vsl。藉此，舉例而言，將大約0.2至0.5V之低電位差施加於連接至選擇串NS0之位元線29與源極線SL之間。在此狀態下，舉例而言，將2.5至4V施加至選擇閘極線SGD及SGS作為選擇閘極電位Vsgd及Vsgs。藉此，選擇串NS0之上部選擇電晶體STD及下部選擇電晶體STS分別進入接通狀態。
舉例而言，將4.5至7V施加至形成非選擇胞元MT1之非選擇字線WL作為讀出電位Vread。讀出電位Vread為使得記憶體胞元電晶體MT在與由記憶體胞元電晶體MT保持之值無關的情況下進入接通狀態的電位。另一方面，將低於讀出電位Vread之電位(例如，0至5V)施加至形成選擇胞元MT0之選擇字線WL作為字線電位Vwl。字線電位Vwl為使得記憶體胞元電晶體MT之傳導狀態取決於由記憶體胞元電晶體MT保持之值而不同的電位。在此狀態下，偵測到經由選擇串NS0而傳遞通過位元線29與源極線SL之間的電流，且藉此可讀出程式化至選擇胞元MT0中之值。
此時，致使電壓施加至作為位元線29與源極線SL之間的選擇串NS0而連接至同一位元線29之非選擇串NS，以及選擇串NS0。接著，如圖63C所展示，舉例而言，將0V施加至非選擇串NS1之選擇閘極線SGD作為選擇閘極電位Vsgd。藉此，上部選擇電晶體STD進入關斷狀 態，且可抑制電流傳遞通過非選擇串NS1。
然而，因為將相同選擇閘極電位Vsgs施加至屬於同一區塊之所有選擇閘極線SGS，所以非選擇串NS1之下部選擇電晶體STS進入關斷狀態。出於此原因，將源極電位Vsl施加至非選擇串NS1之矽支柱20。因為將相同電位施加至同一層級中之字線WL，所以亦將讀出電位Vread或字線電位Vwl施加至非選擇串NS1之字線WL。出於此原因，當執行選擇胞元MT0之讀出操作時，致使為(Vread-Vsl)之近似強度之電壓亦施加至屬於矽支柱20與字線WL之間的非選擇串NS1之非選擇胞元MT，且有可能藉由此電壓而將電子注入至浮動閘電極膜31中且致使值被程式化。亦即，可發生讀取干擾。
接著在實施例中，如圖63C所展示，將高於連接至選擇串NS0之源極線SL(在下文中被稱作「選擇源極線」)的電壓施加至連接至非選擇串NS1之源極線SL(在下文中被稱作「非選擇源極線」)作為源極線電位Vsl。更具體而言，將自高電位輸出電路HVG輸出之相對高源極電位施加至非選擇源極線。
若將非選擇源極線之電位設定為高於選擇源極線之電位，則有可能在非選擇胞元MT1中鬆弛施加於矽支柱20與字線WL之間的電壓且抑制讀取干擾。舉例而言，在將接地電位(0V)施加至選擇源極線且將4.5至7V施加至字線WL作為讀出電壓Vread之狀況下，將高於0V之電位(較佳地，1V或更高之電位)施加至非選擇源極線。
非選擇源極線之電位可等於選擇閘極電位Vsgs。在此狀況下，非選擇串NS1之下部選擇電晶體STS進入關斷狀態。此時，因為上部選擇電晶體STD亦處於關斷狀態，所以使矽支柱20與源極線SL及位元線29分離以進入浮動狀態。與字線WL之耦合將矽支柱20之電位增加至接近讀出電位Vread。此情形亦縮減矽支柱20與字線WL之間的電壓。
在程式化操作及抹除操作中，將相同電位施加至所有源極線 SL。
現在將描述實施例之效果。
如上文所描述，在實施例中，藉由將胞元源極線15劃分成多個源極線SL，可將高於連接至選擇串之選擇源極線的電位施加至連接至非選擇串之非選擇源極線。藉此，有可能在非選擇串中鬆弛矽支柱20與字線WL之間的電壓且抑制讀取干擾。
在其他方面，實施例之組態、製造方法、操作及效果類似於上述第一實施例之組態、製造方法、操作及效果。
第七實施例
現在將描述第七實施例。
圖64為展示根據實施例之半導體記憶體裝置的橫截面圖。
圖65展示根據實施例之半導體記憶體裝置中之胞元源極線的連接關係。
如圖64及圖65所展示，在根據實施例之半導體記憶體裝置7中，一個源極線SL係每隔兩列沿著Y方向而配置NAND串NS被提供。亦即，沿著Y方向而配置之多個矽支柱20連接至同一源極線SL，且在X方向上之兩個鄰近矽支柱20連接至同一源極線SL。舉例而言，包夾層間絕緣膜23之兩個矽支柱20連接至同一源極線SL。
根據實施例，因為每一源極線SL與上述第六實施例相比較可厚，所以可縮減每一源極線SL之互連電阻。此情形允許半導體記憶體裝置7以高速度而操作。
在其他方面，實施例之組態、操作及效果類似於上述第六實施例之組態、操作及效果。
第八實施例
現在將描述第八實施例。
圖66為展示根據實施例之半導體記憶體裝置的橫截面圖。
圖67展示根據實施例之半導體記憶體裝置中之胞元源極線的連接關係。
如圖66及圖67所展示，在根據實施例之半導體記憶體裝置8中，存在屬於每一區塊Blk之兩個源極線SL，且源極線SL在鄰近區塊Blk中被共用。亦即，源極線SL之數目與區塊Blk之數目相同，且源極線及區塊經配置為移位半循環。
在安置於區塊Blk之間的渠溝58(參見圖11A)中，提供導電構件18。屬於鄰近區塊Blk且彼此連接之源極線SL之群組安置於包夾導電構件18之位置處。導電構件18為板狀且沿著YZ平面而延伸，且其下部末端連接至源極線SL。絕緣膜19提供於導電構件18之兩個側表面上，且將導電構件18與控制閘電極膜21隔離。連接至導電構件18之源極線SL連接至在自導電構件18觀看的情況下安置於X方向上之兩個側上的矽支柱20。
在Y方向上延伸之上部層源極線30提供於導電構件18上，且連接至導電構件18之上部末端。上部層源極線30有可能連接至高電位輸出電路HVG及低電位輸出電路LVG。藉此，將源極電位經由上部層源極線30及導電構件18而自高電位輸出電路HVG或低電位輸出電路LVG供應至源極線SL。
根據實施例，與第六實施例及第七實施例相比較，可進一步縮減源極線SL之電阻。另一方面，根據第六實施例，因為可將相對高源極電位施加至每一區塊Blk中除了連接至選擇串NS0之源極線SL以外的所有源極線，所以可有效地抑制讀取干擾。
在其他方面，實施例之組態、操作及效果類似於上述第六實施例之組態、操作及效果。
第九實施例
現在將描述第九實施例。
圖68為展示根據實施例之半導體記憶體裝置的透視圖。
如圖68所展示，在根據實施例之半導體記憶體裝置9a中，未提供胞元源極線15(參見圖1及圖2)，且矽支柱20之下部末端連接至矽基板10。雜質被引入至矽基板10之上部部分中，且該上部部分導電。藉此，矽基板10之上部部分充當源極線。導電構件18(參見圖66)提供於安置於區塊Blk之間的渠溝58(參見圖11A)中，且可將源極電位施加至矽基板10。
根據實施例，與上述第一實施例相比較，可省略胞元源極線。
在其他方面，實施例之組態、製造方法、操作及效果類似於上述第一實施例之組態、製造方法、操作及效果。
雜質濃度高於周邊之接觸層可形成於矽基板10中之渠溝53(參見圖9A)正下方的區域中。
第十實施例
現在將描述第十實施例。
圖69為展示根據實施例之半導體記憶體裝置的透視圖。
如圖69所展示，在根據實施例之半導體記憶體裝置9b中，未提供胞元源極線15(參見圖1及圖2)，且在X方向上之兩個鄰近矽支柱20之下部末端被連接。在Y方向上延伸之源極線49提供於互連件27與位元線29之間。在使下部末端被連接之兩個矽支柱20之中，一個矽支柱20經由導孔28而連接至位元線29，且另一矽支柱20連接至源極線49。藉此，由兩個矽支柱20製成之U狀矽構件連接於位元線29與源極線49之間。
根據實施例，在形成包括矽支柱20及控制閘電極膜21或其類似者之堆疊式本體25之後，可形成源極線49。出於此原因，源極線49之材料略微受到後續製程限定，且材料選擇之自由度高。藉此，舉例而言，源極線49可由具有相對低熔點之金屬材料形成。因此，舉例而 言，容易縮減源極線49之互連電阻。
在其他方面，實施例之組態、製造方法、操作及效果類似於上述第一實施例之組態、製造方法、操作及效果。
根據上述實施例，可實現一種具有良好資料保留特性之半導體記憶體裝置及一種用於製造該半導體記憶體裝置之方法。
雖然已描述某些實施例，但此等實施例係僅作為實例被呈現，且並不意欲限制本發明之範疇。實際上，可以多種其他形式來體現本文所描述之新穎實施例；此外，可在不脫離本發明之精神的情況下進行本文所描述之實施例之形式的各種省略、取代及改變。隨附申請專利範圍及其等效者意欲涵蓋將屬於本發明之範疇及精神的此等形式或修改。另外，上述實施例可被相互組合。
1‧‧‧半導體記憶體裝置
10a‧‧‧上部表面
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧互連層
14‧‧‧導電層
15‧‧‧胞元源極線
20‧‧‧矽支柱
21‧‧‧控制閘電極膜
23‧‧‧層間絕緣膜
27‧‧‧互連件
28‧‧‧導孔
29‧‧‧位元線
31‧‧‧浮動閘電極膜
38‧‧‧導孔
39‧‧‧字線
Rm‧‧‧記憶體胞元區域
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (31)

  1. 一種半導體記憶體裝置，其包含：一基板；一半導體支柱，其提供於該基板上方以在一垂直方向上延伸；複數個第一電極膜，其提供於該半導體支柱側方以在一第一方向上延伸，該複數個第一電極膜經安置為沿著該垂直方向彼此分離；複數個第二電極膜，其提供於該半導體支柱與該等第一電極膜之間，該複數個第二電極膜經安置為沿著該垂直方向彼此分離；一第一絕緣膜，其提供於該半導體支柱與該等第二電極膜之間；及一第二絕緣膜，其提供於該第二電極膜與該第一電極膜之間；且提供複數個該等半導體支柱；該複數個半導體支柱沿著該第一方向及與該第一方向相交之一第二方向依一矩陣組態而配置，如自上方所觀看；該第一電極膜未安置於沿著該第一方向而配置之該等半導體支柱之間；且當沿著該第二方向而配置之該等半導體支柱被組織成每隔兩個相互鄰近半導體支柱若干集合時，且當該等第一電極膜中之兩者定位於該等集合之間時，該等第一電極膜未安置於屬於每一集合之該兩個半導體支柱之間。
  2. 如請求項1之裝置，其中屬於該集合之該兩個半導體支柱被形成 為一個本體。
  3. 如請求項1之裝置，其中該半導體支柱側上之該第二電極膜之一末端部分在該第一方向上的一長度短於該第一電極膜側上之該第二電極膜之一末端部分在該第一方向上的一長度。
  4. 如請求項1之裝置，其中在該等半導體支柱之間、在該垂直方向上彼此鄰近之該等第一電極膜之間及/或在該垂直方向上彼此鄰近之該等第二電極膜之間的至少一個部位中製得一氣隙。
  5. 一種半導體記憶體裝置，其包含：一基板；複數個半導體支柱，其提供於該基板上方以在一垂直方向上延伸，且該複數個半導體支柱經配置在一第一方向上；一第一行，其提供於該等半導體支柱側方，該第一行包含複數個第一電極膜以在該第一方向上延伸，該第一行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；一第二行，其提供於該等半導體支柱側方，該第二行包含複數個第一電極膜以在該第一方向上延伸，該第二行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離，該複數個半導體支柱經安置於該第一行與該第二行之間；複數個第二電極膜，其提供於該等半導體支柱與該等第一電極膜之間，該複數個第二電極膜經安置為沿著該垂直方向彼此分離；一第一絕緣膜，其提供於該等半導體支柱與該等第二電極膜之間；及一第二絕緣膜，其提供於該第二電極膜與該第一電極膜之間；其中針對最上部層級或針對包括該最上部層級之複數個層 級，該第二絕緣膜未安置於該第一電極膜與該第二電極膜之間，且針對該最上部層級或針對包括該最上部層級之該複數個層級，該第一電極膜連接至該第二電極膜。
  6. 一種半導體記憶體裝置，其包含：一基板；複數個半導體支柱，其提供於該基板上方以在一垂直方向上延伸，且該複數個半導體支柱經配置在一第一方向上；一第一行，其提供於該等半導體支柱側方，該第一行包含複數個第一電極膜以在該第一方向上延伸，該第一行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；一第二行，其提供於該等半導體支柱側方，該第二行包含複數個第一電極膜以在該第一方向上延伸，該第二行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離，該複數個半導體支柱經安置於該第一行與該第二行之間；複數個第二電極膜，其提供於該等半導體支柱與該等第一電極膜之間，該複數個第二電極膜經安置為沿著該垂直方向彼此分離；一第一絕緣膜，其提供於該等半導體支柱與該等第二電極膜之間；一第二絕緣膜，其提供於該第二電極膜與該第一電極膜之間；一胞元源極線，其提供於該基板與該半導體支柱之間以連接至該半導體支柱之一下部末端；一位元線，其提供於該半導體支柱上以連接至該半導體支柱之一上部末端；一第三絕緣膜，其提供於該基板與該胞元源極線之間； 一源極區域及一汲極區域，該源極區域及該汲極區域被形成為在該半導體支柱正下方之一區域遠端的該基板之一區域中彼此分離；一第四絕緣膜，其提供於該源極區域與該汲極區域之間的該基板之一區域正上方的一區域中；及一閘電極，其提供於該第四絕緣膜上。
  7. 一種半導體記憶體裝置，其包含：一基板；複數個半導體支柱，其提供於該基板上方以在一垂直方向上延伸，且該複數個半導體支柱經配置在一第一方向上；一第一行，其提供於該等半導體支柱側方，該第一行包含複數個第一電極膜以在該第一方向上延伸，該第一行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；一第二行，其提供於該等半導體支柱側方，該第二行包含複數個第一電極膜以在該第一方向上延伸，該第二行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離，該複數個半導體支柱經安置於該第一行與該第二行之間；複數個第二電極膜，其提供於該等半導體支柱與該等第一電極膜之間，該複數個第二電極膜經安置為沿著該垂直方向彼此分離；一第一絕緣膜，其提供於該等半導體支柱與該等第二電極膜之間；一第二絕緣膜，其提供於該第二電極膜與該第一電極膜之間；其他半導體支柱；及複數個源極線，其提供於該基板與該等半導體支柱之間， 該複數個源極線中之一者連接至該半導體支柱中之一者的一下部末端。
  8. 如請求項5至7中任一項之裝置，其中該第二絕緣膜針對該等第一電極膜中之每一者沿著該垂直方向而劃分。
  9. 如請求項5至7中任一項之裝置，其中該第一絕緣膜之一等效氧化物厚度厚於該第二絕緣膜之一等效氧化物厚度，且該第一絕緣膜之一介電常數低於該第二絕緣膜之一介電常數。
  10. 如請求項5至7中任一項之裝置，其中該第二絕緣膜包括：一第一層，其提供於該第一電極膜側上以覆蓋該第一電極膜之一上部表面及一下部表面；及一第二層，其提供於該第二電極膜側上以覆蓋該第二電極膜之一上部表面及一下部表面。
  11. 如請求項5至7中任一項之裝置，其中該第二絕緣膜之一等效氧化物厚度厚於該第一絕緣膜之一等效氧化物厚度，且該第二絕緣膜之一介電常數低於該第一絕緣膜之一介電常數。
  12. 如請求項5至7中任一項之裝置，其中該第一絕緣膜沿著該半導體支柱之一側表面而安置。
  13. 如請求項7之裝置，其進一步包含：一第一電位產生電路，其輸出一第一電位；及一第二電位產生電路，其輸出高於該第一電位之一第二電位，該等源極線包括一第一源極線及一第二源極線， 在該第一電位產生電路將該第一電位施加至該第一源極線之狀況下，該第二電位產生電路將該第二電位施加至該第二源極線。
  14. 如請求項7之裝置，其中該等源極線中之一者連接至沿著該第一方向成一條直線而配置之該等半導體支柱。
  15. 如請求項7之裝置，其中該等源極線中之一者連接至沿著該第一方向成兩條直線而配置之該等半導體支柱。
  16. 如請求項7之裝置，其進一步包含：一導電構件，其提供於該等半導體支柱之間且在該第一方向上延伸，該導電構件之一下部末端連接至該等源極線中之一者，連接至該導電構件之該等源極線連接至在自該導電構件觀看的情況下在與該第一方向相交之一第二方向上安置於兩個側上的該半導體支柱。
  17. 一種用於製造一半導體記憶體裝置之方法，其包含：藉由交替地堆疊一絕緣膜與一第一膜而在一基板上方形成一堆疊式本體；在該堆疊式本體中製得一第一渠溝以在一第一方向上延伸；藉由致使該第一渠溝之一內部表面處的該第一膜之一曝露表面後退來製得一第一凹部；在該第一渠溝之該內部表面上形成一第一絕緣層；在該第一絕緣層上形成一第一導電膜；藉由蝕刻及餘留位於該第一凹部內部的該第一導電膜之另一部分及該第一絕緣層之另一部分來移除位於該第一凹部外部的 該第一導電膜之一部分及該第一絕緣層之一部分；在該第一渠溝之該內部表面上形成一第一絕緣膜；在該第一絕緣膜上形成一半導體膜；在該等第一渠溝之間的該堆疊式本體中製得一第二渠溝以在該第一方向上延伸；藉由經由該第二渠溝而移除該第一膜來製得一第二凹部；在該第二凹部之一內部表面上形成一第二絕緣層；在該第二凹部內部形成一第二導電膜；及沿著該第一方向劃分該半導體膜及該第一導電膜，由該第一絕緣層及該第二絕緣層製成之一第二絕緣膜之一等效氧化物厚度薄於該第一絕緣膜之一等效氧化物厚度，該第二絕緣膜之一介電常數高於該第一絕緣膜之一介電常數。
  18. 如請求項17之方法，其進一步包含在該半導體膜之該形成之後及製得在該第二渠溝之前將一層間絕緣膜填充至該第一渠溝中，製得該第一渠溝包括：在該堆疊式本體上依在該第一方向上延伸之一線與空間組態而形成一第一遮罩；及使用該第一遮罩執行各向異性蝕刻，沿著該第一方向劃分該半導體膜及該第一導電膜包括：在該第一遮罩上依在與該第一方向相交之一第二方向上延伸之一線與空間組態而形成一第二遮罩；藉由使用該第二遮罩及該第一遮罩執行各向異性蝕刻來選擇性地移除該層間絕緣膜及該半導體膜而製得一通孔；及經由該通孔而執行該第一導電膜之各向同性蝕刻。
  19. 如請求項17之方法，其進一步包含：製得在該第一凹部之後及 在該第一絕緣層之該形成之前，在該第一凹部之一背部表面上形成一第二膜，該第二膜係由不同於該第一膜之一材料的一材料製成，製得該第二凹部包括使用該第二膜作為一擋止件來移除該第一膜。
  20. 一種用於製造一半導體記憶體裝置之方法，其包含：藉由交替地堆疊一絕緣膜與一第一導電膜而在一基板上方形成一堆疊式本體；在該堆疊式本體中製得一第一渠溝以在一第一方向上延伸；在該第一渠溝之一內部表面上形成一第一絕緣膜；在該第一絕緣膜上形成一半導體膜；在該等第一渠溝之間的該堆疊式本體中製得一第二渠溝以在該第一方向上延伸；藉由致使該第二渠溝之一內部表面處的該第一導電膜之一曝露表面後退來製得一凹部；在該凹部之一內部表面上形成一第二絕緣膜，該第二絕緣膜之一等效氧化物厚度厚於該第一絕緣膜之一等效氧化物厚度，該第二絕緣膜之一介電常數低於該第一絕緣膜之一介電常數；在該凹部內部形成一第二導電膜；及沿著該第一方向劃分該半導體膜及該第一導電膜。
  21. 一種半導體記憶體裝置，其包含：一基板；一第一支柱行，其包含提供於該基板上方之複數個半導體支柱，且該複數個半導體支柱之每一者係在一垂直方向上延伸，該第一支柱行之該複數個半導體支柱經一連串地配置於與該垂直方向相交之一第一方向上； 一第二支柱行，其包含提供於該基板上方之複數個半導體支柱，且該複數個半導體支柱之每一者係在一垂直方向上延伸，該第二支柱行之該複數個半導體支柱經一連串地配置於該第一方向上，該第二支柱行位於該第一支柱行之一第二方向，該第二方向係與該垂直方向及該第一方向相交；一第一控制行，其包含複數個第一電極膜在該第一方向上延伸，該第一控制行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；一第二控制行，其包含複數個第一電極膜在該第一方向上延伸，該第二控制行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；一第三控制行，其包含複數個第一電極膜在該第一方向上延伸，該第三控制行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；一第四控制行，其包含複數個第一電極膜在該第一方向上延伸，該第四控制行之該複數個第一電極膜經安置為沿著該垂直方向彼此分離；複數個第二電極膜，其提供於該等半導體支柱與該等第一電極膜之間，該複數個第二電極膜經安置為沿著該垂直方向、該第一方向及該第二方向彼此分離；一第一絕緣膜，其提供於該等半導體支柱中之一者與該等第二電極膜中之一者之間；及一第二絕緣膜，其提供於該等第二電極膜中之一者與該等第一電極膜中之一者之間；且該第一支柱行、該第二支柱行、該第一控制行、該第二控制行、該第三控制行及該第四控制行經配置在該第二方向上，該 第一支柱行位於該第一控制行與該第二控制行之間，該第二支柱行位於該第三控制行與該第四控制行之間，該第二控制行與該第三控制行位於該第一支柱行與該第二支柱行之間。
  22. 如請求項21之裝置，其進一步包含：一第一源極線及一第二源極線，其提供於該基板與該等半導體支柱之間；且該第一源極線連接至屬於該第一支柱行之該等半導體支柱之下部末端；該第二源極線連接至屬於該第二支柱行之該等半導體支柱之下部末端。
  23. 如請求項22之裝置，其進一步包含：一第一電位產生電路，其輸出一第一電位；及一第二電位產生電路，其輸出高於該第一電位之一第二電位；且在該第一電位產生電路將該第一電位施加至該第一源極線之狀況下，該第二電位產生電路將該第二電位施加至該第二源極線。
  24. 如請求項21之裝置，其進一步包含：複數個源極線，其提供於該基板與該等半導體支柱之間；及一導電構件，其提供於該等半導體支柱之間且在該第一方向上延伸，該導電構件之一下部末端連接至該等源極線中之一者；且連接至該導電構件之該等源極線中之一者連接至在該第二方向上安置於該導電構件之兩個側上的該等半導體支柱。
  25. 如請求項21之裝置，其中該等半導體支柱中之一者經劃分為配置在該第二方向上的兩個部分。
  26. 如請求項25之裝置，其進一步包含：一第三絕緣膜，其提供於該等兩個部分之間。
  27. 如請求項21之裝置，其進一步包含：一第三絕緣膜，其在該第一方向上延伸，並將屬於該第一支柱行之該等半導體支柱中之一者劃分為配置在該第二方向上的兩個部分；及一第四絕緣膜，其在該第一方向上延伸，並將屬於該第二支柱行之該等半導體支柱中之一者劃分為配置在該第二方向上的兩個部分。
  28. 如請求項21之裝置，其中於該第二控制行與該第三控制行之間未安置一半導體支柱。
  29. 一種半導體記憶體裝置，其包含：兩個第一電極膜，其在第一方向上延伸，並於與該第一方向相交之一第二方向上彼此分離；一第一行，其提供於該兩個第一電極膜之間，並包含複數個第一構件與複數個絕緣構件，該等第一構件中之每一者與該等絕緣構件中之每一者經交替地配置在第一方向上，該等第一構件中之一者包含一半導體支柱、一第二電極膜及提供於該半導體支柱與該第二電極膜之間之一第一絕緣膜，該半導體支柱、該第一絕緣膜與該第二電極膜經配置在該第二方向上；及一第二絕緣膜，其提供於該第一行與該兩個第一電極膜中之一者之間；且該兩個第一電極膜未安置於在第一方向上配置之該等半導體支柱之間。
  30. 一種半導體記憶體裝置，其包含：兩個第一電極膜，其在第一方向上延伸，並於與該第一方向 相交之一第二方向上彼此分離；一第一行，其提供於該兩個第一電極膜之間，並包含複數個第一構件與複數個絕緣構件，該等第一構件中之每一者與該等絕緣構件中之每一者經交替地配置在第一方向上，該等第一構件中之一者包含一半導體支柱、一第二電極膜及提供於該半導體支柱與該第二電極膜之間之一第一絕緣膜，該半導體支柱、該第一絕緣膜與該第二電極膜經配置在該第二方向上；及一第二絕緣膜，其提供於該第一行與該兩個第一電極膜中之一者之間；其中該半導體支柱側上之該第二電極膜之一末端部分在該第一方向上的一長度短於該兩個第一電極膜中之一者側上之該第二電極膜之一末端部分在該第一方向上的一長度。
  31. 如請求項29或30之裝置，其進一步包含：另一第二絕緣膜，其提供於該第一行與該兩個第一電極膜中之另一者之間；且該等第一構件中之一者進一步包含另一第二電極膜及另一第一絕緣膜，該另一第二電極膜經安置於該半導體支柱與該另一第二絕緣膜之間，該另一第一絕緣膜經安置於該半導體支柱與該另一第二電極膜之間，該半導體支柱與該第一絕緣膜及該另一第一絕緣膜接觸。
TW104100803A 2014-01-10 2015-01-09 半導體記憶體裝置及其製造方法 TWI599022B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014003793A JP2017010951A (ja) 2014-01-10 2014-01-10 半導体記憶装置及びその製造方法
PCT/JP2015/000044 WO2015105049A2 (en) 2014-01-10 2015-01-07 Semiconductor memory device and method for manufacturing same

Publications (2)

Publication Number Publication Date
TW201539724A TW201539724A (zh) 2015-10-16
TWI599022B true TWI599022B (zh) 2017-09-11

Family

ID=53522001

Family Applications (3)

Application Number Title Priority Date Filing Date
TW108130020A TWI714228B (zh) 2014-01-10 2015-01-09 半導體記憶體裝置
TW104100803A TWI599022B (zh) 2014-01-10 2015-01-09 半導體記憶體裝置及其製造方法
TW106119372A TWI673830B (zh) 2014-01-10 2015-01-09 半導體記憶體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW108130020A TWI714228B (zh) 2014-01-10 2015-01-09 半導體記憶體裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106119372A TWI673830B (zh) 2014-01-10 2015-01-09 半導體記憶體裝置

Country Status (4)

Country Link
US (4) US20150200199A1 (zh)
JP (1) JP2017010951A (zh)
CN (3) CN104779253B (zh)
TW (3) TWI714228B (zh)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5603834B2 (ja) * 2011-06-22 2014-10-08 株式会社東芝 半導体記憶装置及びその製造方法
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
WO2015105049A2 (en) * 2014-01-10 2015-07-16 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9478556B2 (en) 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device
US9984754B2 (en) 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same
US9312019B1 (en) 2014-09-29 2016-04-12 Kabushiki Kaisha Toshiba Memory device and method for operating the same
US9793124B2 (en) 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
US10134750B2 (en) 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
US9324731B1 (en) * 2015-01-30 2016-04-26 Macronix International Co., Ltd. Method for fabricating memory device
US9466606B2 (en) 2015-03-09 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor storage device
CN107431074B (zh) 2015-03-09 2020-11-10 东芝存储器株式会社 半导体存储器
WO2016178263A1 (ja) 2015-05-01 2016-11-10 株式会社 東芝 半導体記憶装置
TWI620307B (zh) 2015-05-13 2018-04-01 東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
TWI611560B (zh) 2015-07-06 2018-01-11 Toshiba Memory Corp 半導體記憶裝置及其製造方法
US10269821B2 (en) 2015-08-26 2019-04-23 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same
US9627220B1 (en) 2015-11-04 2017-04-18 Macronix International Co., Ltd. Methods of manufacturing semiconductor devices with improved metal gate fill-in for vertical memory cell and devices thereof
US9972635B2 (en) * 2016-02-29 2018-05-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9847342B2 (en) 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
TWI622131B (zh) * 2016-03-18 2018-04-21 Toshiba Memory Corp Semiconductor memory device and method of manufacturing same
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
US10074605B2 (en) * 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
KR20180076298A (ko) * 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2018160634A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2018160593A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018163965A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
US9985049B1 (en) * 2017-04-28 2018-05-29 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10403634B2 (en) * 2017-06-12 2019-09-03 Samsung Electronics Co., Ltd Semiconductor memory device and method of manufacturing the same
KR20240037362A (ko) * 2017-06-27 2024-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 웨이퍼, 기억 장치, 및 전자 기기
JP6948892B2 (ja) 2017-09-19 2021-10-13 キオクシア株式会社 半導体記憶装置
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
JP2019165047A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体記憶装置
JP2019169591A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10825867B2 (en) 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10729012B2 (en) 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020047744A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020047754A (ja) * 2018-09-19 2020-03-26 東芝メモリ株式会社 半導体記憶装置
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
JP2020115511A (ja) 2019-01-17 2020-07-30 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN110024126B (zh) 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其形成方法
JP2020150227A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR102711965B1 (ko) * 2019-07-19 2024-10-02 엔테그리스, 아이엔씨. 감소된 열 버짓을 갖는 3 차원 nand 메모리
JP2021034696A (ja) 2019-08-29 2021-03-01 キオクシア株式会社 半導体記憶装置
KR20210043101A (ko) 2019-10-11 2021-04-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP7504622B2 (ja) * 2020-02-27 2024-06-24 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2021141185A (ja) 2020-03-05 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021150525A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector
US11355516B2 (en) * 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2022023663A (ja) * 2020-07-27 2022-02-08 キオクシア株式会社 半導体記憶装置
JP7502122B2 (ja) * 2020-09-09 2024-06-18 キオクシア株式会社 半導体装置およびその製造方法
WO2022168148A1 (ja) * 2021-02-02 2022-08-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
JP2022144075A (ja) 2021-03-18 2022-10-03 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2022148213A (ja) 2021-03-24 2022-10-06 キオクシア株式会社 半導体記憶装置
JP2023136276A (ja) * 2022-03-16 2023-09-29 キオクシア株式会社 半導体記憶装置

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP2007299975A (ja) * 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP5398378B2 (ja) * 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
KR101652873B1 (ko) * 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
JP2011192879A (ja) * 2010-03-16 2011-09-29 Toshiba Corp 不揮発性記憶装置および不揮発性記憶装置の製造方法
JP2011199131A (ja) 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101688604B1 (ko) * 2010-07-05 2016-12-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR101094523B1 (ko) * 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101760658B1 (ko) * 2010-11-16 2017-07-24 삼성전자 주식회사 비휘발성 메모리 장치
JP2012119445A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
KR20120077040A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
US8722525B2 (en) * 2011-06-21 2014-05-13 Micron Technology, Inc. Multi-tiered semiconductor devices and associated methods
US8917557B2 (en) 2011-12-15 2014-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2013197537A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9202536B2 (en) * 2012-03-26 2015-12-01 Intel Corporation Three dimensional memory control circuitry
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
CN110943088A (zh) 2020-03-31
US10763272B2 (en) 2020-09-01
TWI714228B (zh) 2020-12-21
TW201539724A (zh) 2015-10-16
TW202015183A (zh) 2020-04-16
JP2017010951A (ja) 2017-01-12
CN104779253B (zh) 2018-05-29
TW201803030A (zh) 2018-01-16
US20150200199A1 (en) 2015-07-16
CN106165098A (zh) 2016-11-23
US20190181150A1 (en) 2019-06-13
US10242992B2 (en) 2019-03-26
US20200357810A1 (en) 2020-11-12
CN104779253A (zh) 2015-07-15
TWI673830B (zh) 2019-10-01
CN110943088B (zh) 2023-11-07
US11374015B2 (en) 2022-06-28
US20160322373A1 (en) 2016-11-03

Similar Documents

Publication Publication Date Title
TWI599022B (zh) 半導體記憶體裝置及其製造方法
US20220285380A1 (en) Semiconductor memory device
US11849586B2 (en) Semiconductor device and method of manufacturing the same
TWI570727B (zh) 記憶體裝置及其製造方法
US10916562B2 (en) Non-volatile memory device
US20180261615A1 (en) Semiconductor memory device
TWI646663B (zh) Semiconductor memory device
US10249641B2 (en) Semiconductor memory device and method for manufacturing same
US9911749B2 (en) Stacked 3D semiconductor memory structure
US20210296340A1 (en) Semiconductor memory device including an asymmetrical memory core region
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
US9806092B1 (en) Semiconductor memory device and methods for manufacturing the same
US9761605B1 (en) Semiconductor memory device
US9257443B1 (en) Memory device and method for manufacturing the same
US20160268296A1 (en) Semiconductor memory device and method for manufacturing same
JP2003086714A (ja) 半導体記憶装置及びその製造方法
TWI808617B (zh) 半導體記憶裝置及其製造方法