TWI646663B - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
TWI646663B
TWI646663B TW106123915A TW106123915A TWI646663B TW I646663 B TWI646663 B TW I646663B TW 106123915 A TW106123915 A TW 106123915A TW 106123915 A TW106123915 A TW 106123915A TW I646663 B TWI646663 B TW I646663B
Authority
TW
Taiwan
Prior art keywords
semiconductor component
electrode
memory device
semiconductor
silicon
Prior art date
Application number
TW106123915A
Other languages
English (en)
Other versions
TW201836124A (zh
Inventor
加藤竜也
荒井史隆
酒池耕平
永嶋賢史
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201836124A publication Critical patent/TW201836124A/zh
Application granted granted Critical
Publication of TWI646663B publication Critical patent/TWI646663B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之實施形態提供一種可靠性高之半導體記憶裝置。實施形態之半導體記憶裝置具備：半導體部件，其沿第1方向延伸；第1配線，其沿與上述第1方向交叉之第2方向延伸；及第1電極，其配置於上述半導體部件與上述第1配線之間。上述第1電極之與上述半導體部件相向之角部之曲率半徑，大於上述第1電極之與上述第1配線相向之角部之曲率半徑。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
先前，半導體記憶裝置已藉由使電路微細化實現了大容量化。但，微細化技術達到了極限，為了實現更大容量化，提出一種積層型半導體記憶裝置。積層型半導體記憶裝置係於基板上設置沿水平方向延伸之複數根配線、及沿垂直方向延伸之複數根半導體部件，並於配線與半導體部件之間設置電荷積聚部件。藉此，於每個交叉部分形成記憶胞電晶體。此種半導體記憶裝置中之課題為確保可靠性。
實施形態提供一種可靠性高之半導體記憶裝置。實施形態之半導體記憶裝置具備：半導體部件，其沿第1方向延伸；第1配線，其沿與上述第1方向交叉之第2方向延伸；及第1電極，其配置於上述半導體部件與上述第1配線之間。上述第1電極之與上述半導體部件相向之角部之曲率半徑，大於上述第1電極之與上述第1配線相向之角部之曲率半徑。
(實施形態)以下，說明本發明之實施形態。圖1係表示本實施形態之半導體記憶裝置之剖視圖。圖2係表示本實施形態之半導體記憶裝置之剖視圖，表示與圖1正交之截面。圖3(a)及(b)係表示實施形態之半導體記憶裝置之剖視圖，(a)係圖1之放大圖，(b)係圖2之放大圖。圖4係表示本實施形態之半導體記憶裝置之一個記憶胞之剖視圖，且係圖3(b)之放大圖。再者，各圖為模式圖，描繪時適當進行了誇張及省略。例如，各構成要素較實際數量少且放大描繪。又，各圖之間構成要素之尺寸比未必一致。本實施形態之半導體記憶裝置為積層型之NAND快閃記憶體。如圖1及圖2所示，本實施形態之半導體記憶裝置1(以下亦僅稱為「裝置1」)中，設置有矽基板10。矽基板10例如由矽之單晶形成。再者，亦可用多晶矽膜來代替矽基板10。以下，於本說明書中，為了便於說明，採用XYZ正交座標系。將與矽基板10之上表面10a平行且相互正交之2方向設為「X方向」及「Y方向」，將與矽基板10之上表面10a垂直之方向設為「Z方向」。又，將Z方向中之一方向亦稱為「上」，將其反方向亦稱為「下」，此記述係為了方便說明，與重力之方向無關。於矽基板10上之設置有複數個積層體12及複數個絕緣板13，且沿Y方向交替地排列。積層體12之長度方向為X方向。絕緣板13例如由矽氧化物構成，其形狀為沿XZ平面擴展之板狀。於積層體12，設置有兩個字元線積層體15。兩個字元線積層體15於Y方向相互隔開。於兩個字元線積層體15之間，設置有一個柱積層體16。於各字元線積層體15，沿Z方向交替積層有氧化矽膜18及字元線19。字元線19例如由鎢(W)等導電性材料形成。本說明書中，「氧化矽膜」係指以矽氧化物(SiO)為主成分之膜，包含矽(Si)及氧(O)。關於其他構成要素亦相同，當構成要素之名稱包含材料名時，其構成要素之主成分即為該材料。又，一般而言矽氧化物為絕緣材料，因此只要未特別說明，則氧化矽膜為絕緣膜。關於其他部件亦相同，原則上其部件之特性反映主成分之特性。於Z方向上相鄰之氧化矽膜18之間、且字元線19與柱積層體16之間，設置有浮閘電極20。浮閘電極20例如由多晶矽等導電性材料形成。浮閘電極20之形狀大體上為半圓板狀或半圓環狀。於浮閘電極20之上表面上、下表面上及與字元線19相向之側面上，設置有氮化矽膜21。於氮化矽膜21與字元線19之間，設置有氧化矽膜22。由氮化矽膜21及氧化矽膜22形成阻擋絕緣膜23。阻擋絕緣膜23即便於裝置1之驅動電壓範圍內被施加電壓，實質上亦不會通電。於柱積層體16中，沿X方向交替排列有矽柱24及絕緣部件25。矽柱24係半導體部件，配置於在Y方向相鄰之浮閘電極20之間。矽柱24之形狀為沿Z方向延伸之筒狀，其XY截面之形狀大體上為四邊形、圓角化之四邊形、圓形、或以Y方向為長徑方向之橢圓形。矽柱24之下端亦可封閉。矽柱24之下端連接於矽基板10。矽基板10作為源極線發揮功能。於矽柱24內，設置有例如包含矽氧化物之芯部件27。於矽柱24之側面上，形成有穿隧絕緣膜28。穿隧絕緣膜28通常為絕緣性，此膜於裝置1之驅動電壓範圍內若被施加某特定電壓便會流通穿隧電流，例如包含矽氧化物。於Y方向上相鄰且隔著一根矽柱24之一對浮閘電極20之間，未配置字元線19。另一方面，於X方向上相鄰之浮閘電極20之間，配置有字元線19之一部分。又，於Z方向上相鄰之浮閘電極膜20之間，配置有氧化矽膜18。於X方向上相鄰之矽柱24之間，配置有穿隧絕緣膜28及絕緣部件25，未配置浮閘電極20及字元線19。於矽柱24上設置有插塞29，於插塞29上設置有沿Y方向延伸之位元線30。矽柱24之上端經由插塞29連接於位元線30。並且，於矽柱24與字元線19之每個交叉部分，經由穿隧絕緣膜28、浮閘電極20、阻擋絕緣膜23而構成記憶胞電晶體MC。藉此，於矽基板10與位元線30之間，直接連接複數個記憶胞電晶體MC，形成NAND串。記憶胞電晶體MC之閾值根據浮閘電極20中累積之電荷量而變化，藉此記憶資料。如圖3(a)及(b)以及圖4所示，矽柱24與浮閘電極20之距離D1，短於矽柱24與氮化矽膜21之距離D2。即，D1＜D2。於圖4所示之YZ截面中，浮閘電極20之朝向矽柱24之側面20c例如整體彎曲成凸狀。因此，浮閘電極20之最靠近矽柱24之部分為側面20c之Z方向中央部。再者，側面20c之中央部亦可為平坦。又，浮閘電極20之與矽柱24相向之角部20a平緩地圓化，角部20a之曲率半徑r1，大於浮閘電極20之與字元線19相向之角部20b之曲率半徑r2。即，r1＞r2。進而，當於浮閘電極20的表面移動之虛擬點P以最短路徑、即、自浮閘電極20之與矽柱24相向之側面20c之中央部，通過角部20a而移動至浮閘電極20之上表面20d之中央部時，點P之移動方向單調地自朝上之方向V1變成X方向中自角部20a朝角部20b之方向V2。即，點P之移動方向非可逆地自方向V1變成方向V2，中途不返回。又，浮閘電極20配置於由浮閘電極20之與矽柱24相向之側面20c之中央部之接面、即包含方向V1之平面、浮閘電極20之上表面20d之中央部之接面、即包含方向V2之平面、以及由浮閘電極20之下表面之中央部之接面包圍之空間之內側，不會伸出至該空間之外側。浮閘電極20之表面隨著自側面20c之中央部朝向上表面20d之中央部而逐漸遠離矽柱24地傾斜。其次，說明本實施形態之半導體記憶裝置之動作。如圖2所示，向記憶胞電晶體MC寫入資料時，經由選擇之位元線30及插塞29，對矽柱24施加例如接地電位，對選擇之字元線19施加正之寫入電位，藉此電子自矽柱24經由穿隧絕緣膜28而注入浮閘電極20。藉此，選擇之記憶胞電晶體MC之閾值發生變化，資料被寫入。當讀出已寫入記憶胞電晶體MC之資料時，對非選擇之字元線19施加使記憶胞電晶體MC變成導通狀態之導通電位，對選擇之字元線19施加讀出電位，並測定流過矽柱24之電流，藉此判定選擇之記憶胞電晶體MC之閾值。當刪除已寫入記憶胞電晶體MC之資料時，經由選擇之位元線30對矽柱24施加正之刪除電位，對選擇之字元線19施加例如接地電位，藉此使浮閘電極20中積聚之電子經由穿隧絕緣膜28排出至矽柱24。藉此，選擇之記憶胞電晶體MC之閾值返回至原來之值。如此，於寫入動作及刪除動作時，穿隧絕緣膜28流通穿隧電流。其次，說明本實施形態之半導體記憶裝置之製造方法。圖5(a)及(b)～圖12(a)及(b)係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。圖5(a)及(b)表示相同中間構造體之互不相同之截面。圖6(a)及(b)～圖12(a)及(b)亦相同。首先，如圖5(a)及(b)所示，於矽基板10(參照圖2)上，交替積層氧化矽膜18及氮化矽膜42，形成積層體43。其次，如圖6(a)及(b)所示，於積層體43形成複數根沿X方向延伸之記憶體溝槽45。記憶體溝槽45沿Y方向週期性排列。再者，於圖6(a)及(b)中，僅圖示了一根記憶體溝槽45。記憶體溝槽45於Z方向貫穿積層體43。其次，藉由堆積矽氧化物，於記憶體溝槽45內形成絕緣部件25。然後，如圖7(a)及(b)所示，於絕緣部件25形成記憶體孔47。此時，於各絕緣部件25中，複數個記憶體孔47沿X方向週期性排列。記憶體孔47於X方向斷開絕緣部件25，氧化矽膜18及氮化矽膜42於記憶體孔47之側面露出。又，於記憶體孔47之底面，矽基板10(參照圖2)露出。再者，記憶體孔47亦可形成為延伸至積層體43之夾有絕緣部件25之部分。之後，如圖8(a)及(b)所示，經由記憶體孔47對氮化矽物實施各向同性蝕刻，藉此於氮化矽膜42形成凹槽。上述各向同性蝕刻，例如使用熱磷酸實施濕式蝕刻。結果，於Z方向相鄰之氧化矽膜18之間之一部分，形成連通記憶體孔47之空間48。其次，如圖9(a)及(b)所示，於氧化氣氛中實施熱處理，藉此使氮化矽膜42之露出部分氧化。藉此，於空間48之裏面形成氧化矽膜22。再者，氧化矽膜22亦可利用堆積法形成。然後，藉由堆積氮化矽物，於記憶體孔47及空間48之內面上形成氮化矽膜21。利用氧化矽膜22及氮化矽膜21形成阻擋絕緣膜23。再者，阻擋絕緣膜23可為積層有氧化矽膜、氮化矽膜及氧化矽膜之3層膜，亦可包含由鉿矽氧化物(HfSiO)形成之膜。其次，藉由堆積矽，於氮化矽膜21之表面上形成導電性之多晶矽膜50。調整多晶矽膜50之堆積量，將空間48內填滿，但不將記憶體孔47內填滿。然後，如圖10(a)及(b)所示，對矽實施各向同性蝕刻，藉此於多晶矽膜50形成凹槽。上述各向同性蝕刻例如使用CDE(Chemical Dry Etching)或TMY(膽鹼水溶液)實施濕式蝕刻。藉此，多晶矽膜50自絕緣部件25之側面上被除去，藉此隔著記憶體孔47於Y方向兩側被斷開，且自氧化矽膜18之側面上被除去，藉此於Z方向亦斷開。結果，多晶矽膜50被空間48內配置之複數個浮閘電極20斷開。此時，氮化矽膜21基本上未被蝕刻，因此自記憶體孔47露出之浮閘電極20之側面20c，後退得較氮化矽膜21之表面21a多。又，浮閘電極20之與氮化矽膜21相接之部分之蝕刻進度較遠離氮化矽膜21之部分慢。結果，側面20c之形狀變成離氮化矽膜21越遠則後退得越多之凹狀，於與氮化矽膜21接觸之部分，形成銳角之角部20e。其次，如圖11(a)及(b)所示，經由記憶體孔47對氮化矽物實施各向同性蝕刻，藉此於氮化矽膜21之露出部分形成凹槽。藉此，氮化矽膜21之表面21a後退得較浮閘電極20之側面20c多，浮閘電極20之銳角之角部20e之表面之中，朝向Z方向之面及朝向X方向之面露出。結果，角部20e於記憶體孔47內突出。其次，如圖12(a)及(b)所示，再次對矽實施各向同性蝕刻。該蝕刻亦使用例如CDE或TMY進行濕式蝕刻。藉此，選擇性蝕刻浮閘電極20之銳角之角部20e，變成平緩圓化之角部20a。其次，如圖3(a)及(b)所示，藉由堆積矽氧化物，於記憶體孔47之內面上形成穿隧絕緣膜28。穿隧絕緣膜28覆蓋氮化矽膜21及浮閘電極20。然後，自記憶體孔47之底面上除去穿隧絕緣膜28及氧化矽膜22，露出矽基板10(參照圖2)。其次，藉由堆積矽，於穿隧絕緣膜28之側面上形成矽柱24。矽柱24之形狀為下端閉塞之筒狀，下端連接矽基板10。然後，藉由堆積矽氧化物，於記憶體孔47內形成芯部件27。其次，如圖1及圖2所示，於積層體43之記憶體溝槽45之間，形成沿X方向延伸之狹縫51。積層體43被狹縫51斷開成複數個積層體12。然後，例如使用熱磷酸實施濕式蝕刻，藉此經由狹縫51除去氮化矽膜42(參照圖12(a)及(b))。藉此，於Z方向相鄰之氧化矽膜18之間，形成空間52。上述濕式蝕刻中，氧化矽膜22變成終止層，於空間52之裏面，氧化矽膜22露出。其次，例如藉由堆積鎢，之後自狹縫51內除去鎢，於空間52內形成字元線19。如此，氮化矽膜42被置換成字元線19。再者，亦可於堆積鎢之前，堆積矽氧化物(SiO 2)、鋁氧化物(Al 2O 3)、鉿氧化物(HfO)或鋯氧化物(ZrO)等絕緣材料，作為阻擋絕緣膜23之一部分。其次，藉由堆積矽氧化物，於狹縫51內形成絕緣板13。然後，於矽柱24上形成插塞29，並於插塞29上形成沿Y方向延伸之位元線30。如此，製造本實施形態之半導體記憶裝置1。其次，說明本實施形態之效果。如圖1及圖2所示，於本實施形態之半導體記憶裝置1中，設置了導電性之浮閘電極20，作為記憶胞電晶體MC之電荷積聚部。因此，各記憶胞電晶體中之電子積聚量多，閾值變化量大。結果，記憶胞電晶體MC之動作範圍大。又，於本實施形態中，於圖10(a)及(b)所示之步驟中，每個記憶胞電晶體MC均斷開浮閘電極20。因此，電子難以於浮閘電極20間移動，各浮閘電極20可穩定地積聚電子。結果，記憶胞電晶體MC之資料保持特性良好。進而，於本實施形態中，於圖11(a)及(b)所示之步驟中，於氮化矽膜21形成凹槽，露出浮閘電極20之角部20e，之後於圖12(a)及(b)所示之步驟中，對浮閘電極20實施各向同性蝕刻。藉此，浮閘電極20之與矽柱24相向之角部20a圓化。結果，當對字元線19與矽柱24之間施加電壓時，抑制電場集中於角部20a之情況，從而能抑制穿隧絕緣膜28之損傷。尤其是，於刪除動作中，將浮閘電極20積聚之電子引入矽柱24時，能抑制電子電流集中於穿隧絕緣膜28之覆蓋角部20a之部分之情況。因此，即便對記憶胞電晶體MC反覆進行寫入動作及刪除動作，穿隧絕緣膜28亦很少劣化。藉此，本實施形態之半導體記憶裝置1之可靠性高。(比較例)其次，說明比較例。圖13係表示本比較例之半導體記憶裝置之一個記憶胞之剖視圖。於本比較例中，實施圖5(a)及(b)～圖11(a)及(b)所示之步驟之後，不實施圖12(a)及(b)所示之步驟地，形成穿隧絕緣膜28及矽柱24等。因此，如圖13所示，於本比較例之半導體記憶裝置101中，浮閘電極20殘留銳角之角部20e。結果，尤其是刪除動作時，電場有可能集中於角部20e，損傷穿隧絕緣膜28之覆蓋角部20e之部分，導致耐壓下降。根據以上說明之實施形態，能實現可靠性高之半導體記憶裝置。以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且於不脫離發明主旨之範圍內，能進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍及主旨，且包含於申請專利範圍所記載之發明及其等價物之範圍內。[相關申請]本案享有以日本專利申請2017-50087號(申請日：2017年3月15日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
1 半導體記憶裝置 10 矽基板 10a 上表面 12 積層體 13 絕緣板 15 字元線積層體 16 柱積層體 18 氧化矽膜 19 字元線 20 浮閘電極 20a、20b 角部 20c 側面 20d 上表面 20e 角部 21 氮化矽膜 21a 表面 22 氧化矽膜 23 阻擋絕緣膜 24 矽柱 25 絕緣部件 27 芯部件 28 穿隧絕緣膜 29 插塞 30 位元線 42 氮化矽膜 43 積層體 45 記憶體溝槽 47 記憶體孔 48 空間 50 多晶矽膜 51 狹縫 52 空間 101 半導體記憶裝置 D1、D2 距離 MC 記憶胞電晶體 P 點 r1、r2 曲率半徑 V1、V2 方向
圖1係表示實施形態之半導體記憶裝置之剖視圖。圖2係表示實施形態之半導體記憶裝置之剖視圖。圖3(a)及(b)係表示實施形態之半導體記憶裝置之剖視圖。圖4係表示實施形態之半導體記憶裝置之一個記憶胞之剖視圖。圖5(a)～圖12(b)係表示實施形態之半導體記憶裝置之製造方法之剖視圖。圖13係表示比較例之半導體記憶裝置之一個記憶胞之剖視圖。

Claims (7)

  1. 一種半導體記憶裝置，其具備：半導體部件，其沿第1方向延伸；第1配線，其沿與上述第1方向交叉之第2方向延伸；及第1電極，其配置於上述半導體部件與上述第1配線之間；且上述第1電極之與上述半導體部件相向之角部之曲率半徑，大於上述第1電極之與上述第1配線相向之角部之曲率半徑。
  2. 一種半導體記憶裝置，其具備：半導體部件，其沿第1方向延伸；第1配線，其沿與上述第1方向交叉之第2方向延伸；及第1電極，其配置於上述半導體部件與上述第1配線之間，具有第1面及第2面，上述第1面與上述半導體部件相對，上述第2面沿與上述第1方向及上述第2方向交叉、且自上述第1配線朝向上述半導體部件之第3方向延伸；且上述第1面具有第1部，上述第2面具有第2部，隨著自上述第1部朝向上述第2部，逐漸遠離上述半導體部件地傾斜。
  3. 一種半導體記憶裝置，其具備：半導體部件，其沿第1方向延伸；第1配線，其沿與上述第1方向交叉之第2方向延伸；及第1電極，其配置於上述半導體部件與上述第1配線之間；且於上述第1電極的表面移動之虛擬點以最短路徑自上述第1電極之與上述半導體部件相向之面之中央部，通過上述第1電極之與上述半導體部件相向之角部而移動至上述第1電極之朝向上述第1方向之面之中央部時，上述點之移動方向單調地自上述第1方向變成與包含上述第1方向及上述第2方向之平面交叉之第3方向。
  4. 一種半導體記憶裝置，其具備：半導體部件，其沿第1方向延伸；第1配線，其沿與上述第1方向交叉之第2方向延伸；及第1電極，其配置於上述半導體部件與上述第1配線之間；且上述第1電極之朝向上述半導體部件之面彎曲成凸狀。
  5. 如請求項1至4中任一項之半導體記憶裝置，其進而具備第1絕緣膜，上述第1絕緣膜設置於上述第1電極之朝向上述第1方向之面上、及上述第1電極與上述第1配線之間，上述半導體部件與上述第1電極之距離，短於上述半導體部件與上述第1絕緣膜之距離。
  6. 如請求項4之半導體記憶裝置，其進而具備第1絕緣膜，上述第1絕緣膜設置於上述第1電極之朝向上述第1方向之面上、及上述第1電極與上述第1配線之間，且具有與上述半導體部件相對之第1面，上述第1電極具有與上述半導體部件相對之第2面，上述第2面較上述第1面更朝上述半導體部件側突出。
  7. 如請求項1至4中任一項之半導體記憶裝置，其進而具備沿上述第2方向延伸之第2配線、及配置於上述半導體部件與上述第2配線之間之第2電極，且上述半導體部件配置於上述第1電極與上述第2電極之間。
TW106123915A 2017-03-15 2017-07-18 Semiconductor memory device TWI646663B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017050087A JP2018156975A (ja) 2017-03-15 2017-03-15 半導体記憶装置
JP??2017-050087 2017-03-15

Publications (2)

Publication Number Publication Date
TW201836124A TW201836124A (zh) 2018-10-01
TWI646663B true TWI646663B (zh) 2019-01-01

Family

ID=63521192

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106123915A TWI646663B (zh) 2017-03-15 2017-07-18 Semiconductor memory device

Country Status (4)

Country Link
US (1) US10636803B2 (zh)
JP (1) JP2018156975A (zh)
CN (1) CN108630688B (zh)
TW (1) TWI646663B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777576B1 (en) * 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
JP2021034486A (ja) * 2019-08-21 2021-03-01 キオクシア株式会社 半導体記憶装置
WO2021044618A1 (ja) * 2019-09-06 2021-03-11 キオクシア株式会社 メモリデバイス
JP2021048297A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021150593A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2022036443A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 半導体記憶装置
JP2022048039A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201114021A (en) * 2009-07-21 2011-04-16 Toshiba Kk Nonvolatile semiconductor memory device
TW201705491A (zh) * 2015-05-22 2017-02-01 半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
TW201708207A (zh) * 2015-05-21 2017-03-01 半導體能源研究所股份有限公司 發光元件、顯示裝置、電子裝置、及照明裝置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181231A (ja) 1994-12-27 1996-07-12 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
US7906804B2 (en) 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
JP2009289813A (ja) 2008-05-27 2009-12-10 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US8946807B2 (en) * 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9240416B2 (en) * 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9728546B2 (en) * 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US10672785B2 (en) * 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9576966B1 (en) * 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US10103155B2 (en) * 2016-03-09 2018-10-16 Toshiba Memory Corporation Semiconductor memory device
US9875929B1 (en) * 2017-01-23 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201114021A (en) * 2009-07-21 2011-04-16 Toshiba Kk Nonvolatile semiconductor memory device
TW201708207A (zh) * 2015-05-21 2017-03-01 半導體能源研究所股份有限公司 發光元件、顯示裝置、電子裝置、及照明裝置
TW201705491A (zh) * 2015-05-22 2017-02-01 半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置

Also Published As

Publication number Publication date
TW201836124A (zh) 2018-10-01
US10636803B2 (en) 2020-04-28
JP2018156975A (ja) 2018-10-04
CN108630688A (zh) 2018-10-09
US20180269218A1 (en) 2018-09-20
CN108630688B (zh) 2022-01-25

Similar Documents

Publication Publication Date Title
TWI646663B (zh) Semiconductor memory device
US11374015B2 (en) Semiconductor memory device
CN107548520B (zh) 半导体存储装置及其制造方法
TWI770447B (zh) 半導體記憶裝置
US8759897B2 (en) Nonvolatile semiconductor memory device
CN107134457B (zh) 半导体存储装置及其制造方法
US20220285380A1 (en) Semiconductor memory device
JP2010010596A (ja) 不揮発性半導体記憶装置及びその製造方法
US10199511B1 (en) Semiconductor memory device
US20160276264A1 (en) Semiconductor memory device
JP2017168527A (ja) 半導体記憶装置およびその製造方法
JP2015167200A (ja) 不揮発性半導体記憶装置
US10396091B2 (en) Semiconductor memory device
US10658480B2 (en) Memory device
US9257443B1 (en) Memory device and method for manufacturing the same
JP2020004855A (ja) 半導体装置およびその製造方法
US9997535B2 (en) Semiconductor memory device and method of manufacturing the same
JP2019096672A (ja) 半導体記憶装置
KR20100031855A (ko) 반도체 소자 및 그 제조 방법
US20170077111A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP2022148213A (ja) 半導体記憶装置
JP2018163966A (ja) 半導体記憶装置及びその製造方法
US20170069649A1 (en) Semiconductor memory device and method for manufacturing the same
JP2013138084A (ja) 不揮発性半導体記憶装置