JP2021077895A - 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積 - Google Patents

3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積 Download PDF

Info

Publication number
JP2021077895A
JP2021077895A JP2021000067A JP2021000067A JP2021077895A JP 2021077895 A JP2021077895 A JP 2021077895A JP 2021000067 A JP2021000067 A JP 2021000067A JP 2021000067 A JP2021000067 A JP 2021000067A JP 2021077895 A JP2021077895 A JP 2021077895A
Authority
JP
Japan
Prior art keywords
film layer
layer
gas
silicon
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021000067A
Other languages
English (en)
Other versions
JP7244552B2 (ja
Inventor
プラケット ピー. ジャ,
P Jha Praket
プラケット ピー. ジャ,
アレン コー,
Allen KO
アレン コー,
シンハイ ハン,
Xinhai Han
シンハイ ハン,
トーマス ジョンウォン クウォン,
Jongwan Kwon Thomas
トーマス ジョンウォン クウォン,
ボク ホーエン キム,
Bok Hoen Kim
ボク ホーエン キム,
ビョンホン キル,
Byung Ho Kil
ビョンホン キル,
リューウン キム,
Ryeun Kim
リューウン キム,
サンヒョク キム,
Sang Hyuk Kim
サンヒョク キム,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2021077895A publication Critical patent/JP2021077895A/ja
Application granted granted Critical
Publication of JP7244552B2 publication Critical patent/JP7244552B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • C23C16/345Silicon nitride
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】高アスペクト比の特徴画定部を含む薄膜及びそれを形成する方法を提供する。【解決手段】酸化ケイ素/窒化ケイ素含有スタックを堆積させる方法は、基板302上に第一のプラズマから第一の膜層を堆積させることと、第一の膜層の上に第二のプラズマから、第一の屈折率を有する第二の膜層を堆積させることとを含む。既定の数の第一の膜層3081〜308n及び第二の膜層3101〜310nが基板上に堆積されるまで、上記工程を繰り返す。一つ以上の酸化ケイ素/窒化ケイ素含有スタックを堆積させることは、第三のプラズマから第三の膜層を堆積させることと、第四のプラズマから、第二の膜層の屈折率より大きい屈折率を有する第四の膜層を堆積させることと、を含む。【選択図】図3C

Description

[0001] 本開示の実施形態は、一般に、高アスペクト比の特徴画定部を含む薄膜及びそれを形成する方法に関する。
[0002] 回路密度が次世代デバイスに対して増加するにつれ、ビアなどのインターコネクト、トレンチ、コンタクト、ゲート構造及び他の特徴部、並びにその間の誘電体材料の幅が、45nm及び32nmの寸法に縮小し、他方、誘電体層の厚さは、実質的に一定のままであり、その結果、特徴部のアスペクト比を増加させる。次世代のデバイス及び構造の製造を可能にするために、半導体チップの3次元(3D)スタッキングが、しばしば利用され、トランジスタの性能を改善する。従来の2次元ではなく、3次元にトランジスタを配列することにより、多数のトランジスタが、互いに非常に接近して集積回路(IC)の中に配置され得る。半導体チップの3次元(3D)積層は、配線長を減少させ、配線遅延を少なく保つ。半導体チップの3次元(3D)積層を製造するに際し、階段状構造が、しばしば利用され、多重相互接続構造がその上に配置されることを可能にし、高密度の垂直のトランジスタデバイスを形成する。
[0003] 垂直に積層されたデバイスの密度が増加するにつれ、特徴部のアスペクト比が、それに応じて増大する。アスペクト比の増大とともに、均一なエッチング形状を達成することが、より困難になる。均一なエッチング形状を達成する一つの従来の方法は、多工程エッチングレシピの使用である。最初の工程が、側壁を開け、その後に高エネルギー衝撃の工程が続き、均一なエッチング形状を有する真っ直ぐな壁を形成する。しかしながら、アスペクト比が増大するにつれ、従来の多工程エッチングレシピを用いて均一なエッチング形状を達成することが、より困難になってきた。別の従来の方法において、非常に強いイオン衝撃の単一工程エッチングレシピが、異方性エッチングを提供するために用いられる。しかしながら、従来の単一工程エッチングレシピを用いて真っ直ぐなエッチング形状を達成するために必要とされる高エネルギーは、構造の上面にプラズマ損傷をもたらす。
[0004] 従って、均一なエッチング形状を達成する追加の方法に対する必要性が存在する。
[0005] 本開示の実施形態は、一般に、高アスペクト比の特徴画定部を含む薄膜及びそれを形成する方法に関する。一つの実施形態において、高アスペクト比の特徴部を形成する方法が、提供される。本方法は、処理チャンバの中に基板を配置すること、真空下で基板上に一つ以上の酸化ケイ素/窒化ケイ素含有スタックを堆積させることを含む。一つ以上の酸化ケイ素/窒化ケイ素含有スタックを堆積させることは、第一のプロセスガスを活性化させて、第一のプラズマにすること、基板上に第一のプラズマから第一の膜層を堆積させること、第二のプロセスガスを活性化させて、第二のプラズマにすること、第一の膜層の上に第二のプラズマから、第一の屈折率を有する第二の膜層を堆積させること、を含む。既定の数の第一の膜層及び第二の膜層が基板上に堆積されるまで、上記工程が繰り返され、第一の膜層及び第二の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第一の膜層は、第二の膜層と異なる。一つ以上の酸化ケイ素/窒化ケイ素含有スタックを堆積させることは、第三のプロセスガスを活性化させて、第三のプラズマにすること、前の層の上に第三のプラズマから第三の膜層を堆積させること、第四のプロセスガスを活性化させて、第四のプラズマにすること、第三の膜層の上に第四のプラズマから、第二の膜層の屈折率より大きい屈折率を有する第四の膜層を堆積させること、既定の数の第三の膜層及び第四の膜層が基板上に堆積されるまで、上記工程を繰り返すことを更に含み、第三の膜層及び第四の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第三の膜層は、第四の膜層と異なる。
[0006] 別の実施形態において、高アスペクト比の特徴部を有する膜構造が、提供される。膜構造は、基板上に形成された一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタックを含み、一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタックは、基板上に形成された第一の膜層、第一の膜層の上に形成された第二の膜層を含み、第二の膜層は、第一の屈折率を有し、第一の膜層及び第二の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第一の膜層は、第二の膜層と異なる。膜構造は、一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタック上に形成された一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタックを更に含み、一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタックは、前の層の上に形成された第三の膜層及び第三の膜層の上に形成された第四の膜層を含み、第四の膜層は、第二の膜層の屈折率より大きい屈折率を有し、第三の膜層及び第四の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第三の膜層は、第四の膜層と異なる。
[0007] 更に別の実施形態において、高アスペクト比の特徴部を有する膜構造が、提供される。膜構造は、基板上に形成された一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタックを含み、一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタックは、基板上に形成された第一の膜層及び第一の膜層の上に形成された第二の膜層を含み、第二の膜層は、第一の屈折率を有し、第一の膜層及び第二の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第一の膜層は、第二の膜層と異なる。膜構造は、一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタック上に形成された一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタックを更に含み、一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタックは、前の層の上に形成された第三の膜層及び第三の膜層の上に形成された第四の膜層を含み、第四の膜層は、第二の膜層の屈折率より大きい屈折率を有し、第三の膜層及び第四の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第三の膜層は、第四の膜層と異なる。膜構造は、一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタック上に形成された一つ以上の第三の酸化ケイ素/窒化ケイ素含有スタックを更に含み、一つ以上の第三の酸化ケイ素/窒化ケイ素含有スタックは、前の層の上に形成された第五の膜層及び第五の膜層の上に形成された第六の膜層を含み、第六の膜層は、第四の膜層の屈折率より大きい屈折率を有し、第五の膜層及び第六の膜層は、酸化ケイ素層又は窒化ケイ素層であり、第五の膜層は、第六の膜層と異なり、第二の膜層の屈折率は、約1.85から約1.90であり、第四の膜層の屈折率は、約1.91から約1.95であり、第六の膜層の屈折率は、約1.95から約2.1である。
[0008] 本開示の上述の特徴が詳細に理解できるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによってなされ、実施形態の幾つかは添付の図面に示される。しかしながら、添付の図面は、本開示の代表的な実施形態のみを示しており、従って、開示の範囲を限定すると見なすべきではなく、本開示は他の等しく有効な実施形態を許容しうることに留意されたい。
本書に記載された実施形態による、膜層を形成するために利用され得る処理チャンバの概略側面図を示す。 本書に記載された実施形態による、薄膜中に高アスペクト比の特徴画定部を形成する方法のフロー図を示す。 本書に記載された実施形態による、薄膜中に高アスペクト比の特徴画定部を形成する方法のフロー図を示す。 図2に示された方法を利用して基板上に形成された膜構造の断面図を示す。 図2に示された方法を利用して基板上に形成された膜構造の断面図を示す。 図2に示された方法を利用して基板上に形成された膜構造の断面図を示す。 窒化ケイ素材料の屈折率に関する、窒化ケイ素材料のドライエッチング速度(Å/秒)を示すグラフである。 図5Aは、従来の方法による、屈折率が一定の窒化ケイ素含有構造中に形成されたトレンチのエッチング形状を示す顕微鏡写真である。図5Bは、本明細書に記載された実施形態による、屈折率の勾配を有する窒化ケイ素含有構造中に形成されたトレンチのエッチング形状を示す顕微鏡写真である。図5Cは、本明細書に記載された実施形態による、屈折率の勾配を有する窒化ケイ素含有構造中に形成された別のトレンチのエッチング形状を示す顕微鏡写真である。
[0016] 理解を容易にするため、可能な場合には、図に共通する同一の要素を示すのに同一の参照番号を使用した。一つの実施形態に開示された要素は、明確な詳述がなくても、他の実施形態で有益に利用され得る、ということが意図される。
[0017] 以下の開示は、高アスペクト比の特徴部が中に形成された薄膜、薄膜の堆積及びその中における高アスペクト比の特徴部の形成のプロセス、並びに前記プロセスを実行する装置を記載する。本開示の種々の実施形態の完全な理解を提供するために、以下の記載及び図1〜図5において、幾らかの細部が述べられる。薄膜の堆積としばしば関連する周知の方法及びシステムを記載する他の細部は、種々の実施形態の記載を不必要に分かり難くすることを回避するために、以下の開示において述べられていない。
[0018] 本書に記載された細部、構成要素及び他の特徴の多くは、特定の実施形態を説明するにすぎない。従って、他の実施形態は、本開示の精神又は範囲から逸脱することなく、他の細部、構成要素及び特徴を有することができる。加えて、本開示の別の実施形態は、以下に記載される細部のうちの幾つかなしで、実施することができる。
[0019] 他の堆積チャンバも本開示から利益を得られ得、本書に開示されたパラメータは、本書に記載された3D NANDゲートスタックを形成するために使用される特定の堆積チャンバに応じて、変わり得る。例えば、他の堆積チャンバは、より大きい容積を有してもよいし、より小さい容積を有してもよく、アプライドマテリアルズ社(Applied Materials,Inc.)から入手可能な堆積チャンバについて記述されたものより多い又は少ないガス流量を必要とする。
[0020] ゲートの高さが増えるにつれて、3D NANDゲートスタックは、非常に高いアスペクト比のエッチングを伴う。エッチング技術の現在の限界のため、垂直エッチング形状は、ゲートスタックの中への深さが増えるにつれて、一般に先細になる。発明者は、新規なプラズマ化学気相堆積(PECVD)膜堆積方法によって、深いトレンチにおけるエッチング性能低下を埋め合わせる優れた堆積スキームを案出した。堆積直後の状態の膜(例えば、窒化ケイ素)の様々な特性(例えば、屈折率、膜の応力、膜中のドーパント濃度)を等級分けすることによって、より均一なエッチング形状が、ドライエッチング速度及びウェットエッチング速度の両方における変動を埋め合わせることによって、達成できることを、発明者は見出した。例えば、スタックの高さが増えるにつれ、屈折率を1.90と2.1の間から等級分けすることによって、ドライエッチング速度及びウェットエッチング速度を、20%までも調節することができ、より均一なエッチング形状をもたらすことが、見出された。本書では3D NANDデバイスに関して記載されているけれども、本書に記載された実施形態は、厚さの増大におけるエッチング形状の均一性の減少を示す他の堆積エッチング統合スキームにも適用可能である。
[0021] 図1は、本書に記載された実施形態による、膜層を形成するために利用され得る処理チャンバ100の概略側面図を示す。処理チャンバ100は、チャンバ本体102、チャンバ本体102の内部に配置された基板支持体104、及びチャンバ本体102に連結され、処理容積120で基板支持体104を囲むリッドアセンブリ106を含む。基板302が、開口部126を通って処理容積120に提供され、開口部126は、通常、処理のためにドアを用いて密閉され得る。基板支持体104は、基板支持体104のシャフト144が置かれる軸147に沿って、矢印145によって示されるように、回転可能であり得る。あるいは、基板支持体104は、堆積処理中に必要に応じて回転するように持ち上げられてもよい。
[0022] プラズマプロファイルモジュレーター111が、処理チャンバ100の中に配置され、基板支持体104上に配置された基板302にわたるプラズマ分布を制御し得る。プラズマプロファイルモジュレーター111は、チャンバ本体102に隣接して配置され、リッドアセンブリ106の他の構成要素からチャンバ本体102を分離し得る第一の電極108を含む。第一の電極108は、リッドアセンブリ106の一部であってもよいし、又は別個の側壁電極であってもよい。第一の電極108は、環状又はリング状の部材であり得、リング電極であり得る。第一の電極108は、処理容積120を囲む処理チャンバ100の周囲を回る連続するループであってもよいし、又は必要なら選択された場所で不連続であってもよい。第一の電極108は、有孔リング又はメッシュ電極などの有孔電極であってもよい。第一の電極108は、プレート電極、例えば二次的なガス分配器であってもよい。
[0023] セラミック又は金属酸化物、例えば酸化アルミニウム及び/又は窒化アルミニウム、などの誘電体材料であり得る一つ以上の絶縁物110a、110b(集合的に110)が、第一の電極108と接し、第一の電極108をガス分配器112及びチャンバ本体102から電気的且つ熱的に分離する。ガス分配器112は、プロセスガスを処理容積120の中に入れるための開口118を有する。ガス分配器112は、RF発生器、RF電源、DC電力、パルスDC電力などの第一の電力の源(第一の電源)142に接続され得、パルスRF電力が用いられてもよい。一実施形態において、第一の電力の源142は、RF電源である。
[0024] ガス分配器112は、導電性ガス分配器であってもよいし、又は非導電性ガス分配器であってもよい。ガス分配器112はまた、導電性部品及び非導電性部品で作られてもよい。例えば、ガス分配器112の本体が導電性である一方、ガス分配器112の面板が非導電性であってもよい。ガス分配器112は、図1に示されるように第一の電力の源142などによって電力供給されてもよいし、又はガス分配器112は、グランドに接続されてもよい。
[0025] 第一の電極108は、処理チャンバ100のグランド経路を制御する第一の調整回路128に接続され得る。第一の調整回路128は、第一の電子センサ130及び第一の電子コントローラ134を備える。第一の電子コントローラ134は、可変コンデンサ又は他の回路素子(複数可)であり得る又はそれを含み得る。第一の調整回路128は、一つ以上のインダクタ132であり得る又はそれを含み得る。第一の調整回路128は、処理中に処理容積120の中に存在するプラズマ条件下で可変又は制御可能なインピーダンスを可能にする任意の回路であってよい。図1の実施形態において、第一の調整回路128は、グランドと第一の電子センサ130の間に並列に接続された第一の回路区間及び第二の回路区間を含む。第一の回路区間は、第一のインダクタ132Aを含む。第二の回路区間は、第一の電子コントローラ134と直列に接続された第二のインダクタ132Bを含む。第二のインダクタ132Bは、第一の電子コントローラ134と、第一の回路区間及び第二の回路区間の両方を第一の電子センサ130に接続するノードとの間に配置される。第一の電子センサ130は、電圧センサ又は電流センサであり得、第一の電子コントローラ134に接続され、処理容積120の内部のプラズマ条件のある程度の閉ループ制御を提供し得る。
[0026] 第二の電極122が、基板支持体104に接続され得る。第二の電極122が、基板支持体104の中に埋め込まれてもよく、又は基板支持体104の表面に接続されてもよい。第二の電極122は、プレート、有孔プレート、メッシュ、ワイヤースクリーン、又は導電性要素の任意の他の分散された配列であり得る。第二の電極122は、調整電極であってよく、例えば、基板支持体104のシャフト144の中に配置された、50オーム(Ω)などの選ばれた抵抗を有するケーブルなどの、コンジット146によって第二の調整回路136に接続され得る。第二の調整回路136は、第二の電子センサ138及び第二の電子コントローラ140を有し得、第二の電子コントローラ140は、第二の可変コンデンサであり得る。第二の電子センサ138は、電圧センサ又は電流センサであり得、第二の電子コントローラ140に接続され、処理容積120内のプラズマ条件に対する更なる制御を提供し得る。
[0027] バイアス電極及び/又は静電チャック電極であり得る第三の電極124が、基板支持体104に接続され得る。第三の電極は、インピーダンスマッチング回路であり得るフィルタ148を通って第二の電力の源(第二の電源)150に接続され得る。第二の電力の源150は、DC電力、パルスDC電力、RFバイアス電力、パルスRF源若しくはバイアス電力、又はそれらの組合せであってよい。一実施形態において、第二の電力の源150は、RFバイアス電力である。
[0028] 図1のリッドアセンブリ106及び基板支持体104は、プラズマ又は熱処理用の任意の処理チャンバとともに使用され得る。リッドアセンブリ106及び基板支持体104がそれとともに有利に使用され得るプラズマ処理チャンバの一例は、カリフォルニア州サンタクララに所在のアプライドマテリアルズ社(Applied Materials,Inc.)から入手可能なPRODUCER(登録商標)又はPRECISION(登録商標)プラットフォーム及びチャンバである。他の製造業者からのチャンバもまた、上記部品とともに使用され得る。
[0029] 動作中、処理チャンバ100は、処理容積120内のプラズマ条件のリアルタイム制御をすることができる。基板302が、基板支持体104上に配置され、任意の所望の流れの計画に従って、プロセスガスが、吸入口114を用いてリッドアセンブリ106を通って流される。ガスは、噴出口152を通って処理チャンバ100を出る。電力が、ガス分配器112に接続され、処理容積120内にプラズマを発生させる。必要に応じて、基板が、第三の電極124を用いて電気バイアスを受けてもよい。
[0030] 処理容積120内でプラズマを活性化させると、プラズマと第一の電極108の間で電位差が発生する。電位差は、プラズマと第二の電極122の間でも発生する。そのとき、電子コントローラ134、140が、2つの調整回路128及び136によって表されるグランド経路の流れの特性を調整するために用いられ得る。堆積速度及び中心からエッジへのプラズマ密度の均一性の独立した制御を提供するために、設定点が、第一の調整回路128及び第二の調整回路136に送られ得る。電子コントローラが両方とも可変コンデンサである実施形態において、電子センサが、可変コンデンサを調整して、独立に、堆積速度を最大化し、厚さの不均一性を最小化し得る。
[0031] 調整回路128、136の各々が、それぞれの電子コントローラ134、140を用いて調整され得る可変インピーダンスを有する。電子コントローラ134、140が、可変コンデンサである場合、可変コンデンサの各々のキャパシタンス範囲、並びに第一のインダクタ132A及び第二のインダクタ132Bのインダクタンスが、インピーダンス範囲を与えるように選択され、インピーダンス範囲は、プラズマの周波数及び電圧特性に応じて、各可変コンデンサのキャパシタンス範囲で最小値を有する。従って、第一の電子コントローラ134のキャパシタンスが、最小値又は最大値にある場合、第一の調整回路128のインピーダンスは高く、基板支持体上の最小の空中(横方向)カバレージを有するプラズマ形状をもたらす。第一の電子コントローラ134のキャパシタンスが、第一の調整回路128のインピーダンスを最小化する値に近づく場合、プラズマの空中カバレージは最大値に増大し、基板支持体104の全作業領域を効果的に覆う。第一の電子コントローラ134のキャパシタンスが、最小インピーダンス設定から逸脱するにつれ、プラズマ形状はチャンバ壁から縮小し、基板支持体の空中カバレージが低下する。第二の電子コントローラ140が、同様な効果を有し、第二の電子コントローラ140のキャパシタンスが変えられるにつれ、基板支持体上のプラズマの空中カバレージを増加及び減少させる。
[0032] 電子センサ130、138が、閉ループの中でそれぞれの回路128、136を調整するために用いられ得る。用いられるセンサのタイプに応じて、電流又は電圧の設定点が、各センサにインストールされ得、センサには、設定点からの偏差を最小化するように、それぞれの電子コントローラ134、140への調整を決定する制御ソフトウェアが提供され得る。このように、プラズマ形状が、処理中に、選択され、動的に制御されることができる。前述の考察は、可変コンデンサである電子コントローラ134、140に基づいているが、調整可能な特性を有する任意の電子部品が、調整可能なインピーダンスを有する調整回路128及び136を提供するために、使用され得る。
[0033] 図2A〜図2Bは、本書に記載された実施形態による、薄膜中に高アスペクト比の特徴画定部を形成する方法200のフロー図を示す。高アスペクト比の特徴画定部は、幅に対する高さのアスペクト比(露出した孔の高さを孔の幅で割った比率)が大きく、少なくとも約5:1以上(例えば、アスペクト比が、6:1以上、7:1以上、8:1以上、9:1以上、10:1以上、11:1以上、12:1、16:7以上、又は約10:1〜約20:1でさえある)である特徴部を含む。本書に記載された実施形態を用いて形成され得る例示的な特徴画定部は、ビア、トレンチ、ライン、コンタクトホール、スルーホール、又は半導体、太陽光、若しくは他の電子デバイスで利用される他の特徴画定部、例えば高アスペクト比のコンタクトプラグ、を含む。
[0034] 図3A〜図3Cは、図2A〜図2Bに示された方法を利用して、基板302上に形成された、高アスペクト比の特徴部を中に有する、膜構造300の断面図を示す。一実施形態において、膜構造300は、3次元(3D)NAND半導体用途のゲート構造を形成するために利用され得る。3次元(3D)NAND半導体用途を製造するに際し、階段状の酸化物窒化物ペアの構造が、回路密度を増加させるために、高アスペクト比ゲートスタックNANDセルに対してしばしば利用される。
[0035] 膜構造300は、基板302の任意付加の基層304上に形成されてもよい。任意付加の基層304は、第一の材料304a及び第二の材料304bを含むパターニングされた層であり得る。膜構造300は、任意付加の基層304上に連続して形成された複数の材料層スタック306,306,306...306(集合的に306)を有する。各材料層スタック306は、第一の膜層308,308,308...308(集合的に308)及びその上に形成された第二の膜層310,310,310...310(集合的に310)を含み得、その結果、膜構造300は、交互に形成された複数の第一の膜層308及び第二の膜層310を含み得る。特徴部の深さが増えるにつれて、ドライエッチング速度及びウェットエッチング速度の両方の変動を埋め合わせることによって、より均一なエッチング形状を達成するために、膜の様々な膜特性(例えば、屈折率、膜の応力、膜中のドーパント濃度)が、膜構造300全体にわたって等級分けされ得る。一実施形態において、複数の第一の膜層308は、酸化ケイ素層であり、複数の第二の膜層310は、窒化ケイ素層である。複数の材料層スタック306は、処理チャンバ100などの、一つの処理チャンバ内でPECVD堆積技術によって形成され得る。
[0036] 別の実施形態において、第一の材料層/第二の材料層のスタックは、酸化物/ケイ素、ケイ素/ドープされたケイ素、又はケイ素/窒化物であってもよい。これらの材料の組合せの全てが、ビットコストスケーラブル(BiCS)、テラビットセルアレイトランジスタ(TCAT)、及び他の3Dメモリ構造において用いられることができる。他の実施形態において、第一の材料層/第二の材料層のスタックが、他の材料の組合せであってもよい。基板302上の第一の膜層308と第二の膜層310の堆積順序を、逆にすることもできる。
[0037] 層の数は、製造されているメモリデバイスに依存し得る。一つの実施形態において、スタック数は、8x、又は16x、又は24x、又は更に多くすることができ、8、16、24、32、64、128又はそれより多い層の各スタックが、一つのメモリデバイスに対応する。異なる材料の2つの層が、各スタックを形成するので、8xスタック数についての対応する層数は16であり得、16xスタック数は32層を有することができ、24xスタック数は48層を有することができ、それより多いスタック数は、それぞれのそれより多い層数を有することができる。
[0038] 方法200は、工程210から開始し、そこで、図3Aに示された基板302などの基板が、図1に示された処理チャンバ100又は他の適当な処理チャンバなどの処理チャンバの中に配置される。図3Aに示された基板302は、基板302上に形成された任意付加の基層304を含む。任意付加の基層304が存在しない実施形態において、膜構造300は、基板302の表面上に直接に形成され得る。一実施形態において、基板302は、実質的に平坦な表面、平坦でない表面、又は上に構造が形成された実質的に平坦な表面を有し得る。基板302は、結晶シリコン(例えば、Si<100>又はSi<111>)、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はされていないポリシリコン、ドープされた又はされていないシリコンウェハ及びパターニングされた又はされていないシリコン・オン・インシュレーター(SOI)ウェハ、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイアなどの材料であり得る。基板302は、直径200mm又は300mmウェハ、並びに長方形又は正方形パネルなどの種々の寸法を有し得る。特に断りのない限り、本書に記載されている実施形態と例は、200mm直径、300mm直径、又は450mm直径を有する基板上で実施される。一実施形態において、基板302は、結晶シリコン基板であり得る。
[0039] 工程220において、第一の材料層スタック306が、基板302上に形成される。第一の材料層スタック306は、第一の膜層308及び第一の膜層308上に形成された第二の膜層310を含む。第二の膜層310は、第一の屈折率を有する。本実施形態において、様々な膜層の屈折率が、膜構造の全体にわたって変化するけれども、本書に記載された実施形態は、膜構造300内部の変動する他の膜特性(例えば、膜応力、ドーパント濃度)にも適用可能であるということが、理解されるべきである。
[0040] 工程222において、第一の膜層308が、基板302上に形成される。第一の膜層308は、酸化ケイ素含有層、窒化ケイ素含有層、アモルファスシリコン、多結晶シリコン又は任意の適当な結晶シリコンの層などのケイ素含有層であり得る。図3Aに示された実施形態において、第一の材料層スタック306は、酸化ケイ素層などの、酸化ケイ素含有層である。
[0041] 工程222の間、混合堆積ガスが、処理チャンバの中に供給される。混合堆積ガスは、ケイ素含有ガス及び反応ガスを含み得る。ケイ素含有ガスの適当な例には、限定されないが、シラン(SiH)、ジシラン(Si)、四フッ化ケイ素(SiF)、四塩化ケイ素(SiCl)、ジクロロシラン(SiHCl)、オルトケイ酸テトラエチル(TEOS)などが含まれる。
[0042] 反応ガスは、酸化ケイ素含有層を形成するために、酸素含有ガスであり得、窒化ケイ素含有層を形成するために、窒素含有ガスであり得、又は炭化ケイ素含有層を形成するために、炭素含有ガスであり得る。酸素含有ガスの適当な例には、O,NO,NO,O,HOなどが含まれる。窒素含有ガスの適当な例には、N,NO,NO,NH,Nなどが含まれる。炭素含有ガスの適当な例には、CO,CO,CH,CF,他の適当な炭素系ポリマーガスなどが含まれる。
[0043] 本書に示された一実施形態において、図3Aに示された、酸化ケイ素含有層などの、第一の膜層308を形成するために、ケイ素含有ガスは、TEOSであり、反応ガスは、NOなどの酸素含有ガスである。
[0044] 一実施形態において、TEOSガスなどのケイ素含有ガスと、酸素含有ガス(O,NO,NO,O,及びHO)などの反応ガスのガス比が、混合ガスの反応挙動を制御するように維持され、形成されたシリコン膜中における酸素元素の所望の比率を可能にする。一実施形態において、ケイ素含有ガス(例えば、TEOSガス)が、300mm基板に対して、約500mgmから約3500mgmの間(例えば、約500mgmから約1000mgmの間、約1100mgmから約2000mgmの間、約2100mgmから約3500mgmの間)の流量で供給され得、酸素含有ガス(例えば、NO)が、300mm基板に対して、約500sccmから約9000sccmの間(例えば、約500sccmから約2500sccmの間、約3000sccmから約6000sccmの間、約6500sccmから約9500sccmの間)の流量で供給され得る。TEOSガスとNOガスとの混合ガスが、TEOS対NOの比が約1:1から約1:150の間、例えば、約1:1から約1:120の間、例えば、約1:100、で供給され得る。
[0045] あるいは、一つ以上の不活性ガスが、処理チャンバ100に供給される混合堆積ガスの中に含まれてもよい。不活性ガスは、限定されないが、Ar、He、及びXeなどの希ガス、又はNなどを含み得る。不活性ガスは、300mm基板に対して、約0sccmから約5000sccmの間(約100sccmから約1500sccmの間、約2000sccmから約4000sccmの間)の流量で、処理チャンバ100に供給され得る。不活性ガスは、約1:1から約1:150の間の不活性ガス対TEOSガスの流量比で、処理チャンバ100に供給され得る。幾つかの実施形態において、不活性ガスの流れは、処理チャンバの中に堆積ガスの流れを供給する前に、開始され得る。
[0046] 本書に記載された一実施形態において、図3Aに示された、酸化ケイ素含有層などの、第一の膜層308を形成するために、ケイ素含有ガスは、TEOSであり、反応ガスは、NOなどの酸素含有ガスであり、不活性ガスはアルゴンである。
[0047] 混合堆積ガスが、処理チャンバの中に供給される間、幾つかのプロセスパラメータが、管理される。一実施形態において、堆積処理チャンバ内の混合プロセスガスの圧力が、約10mTorrから約15Torrの間に管理され、基板温度が、摂氏約200度から摂氏約700度の間に維持される。
[0048] 工程222中に、混合堆積ガスを処理チャンバの中に供給している間、RFソース電力が、(図1に示される)第一の電力の源142によって生成され、混合ガスに接続され、混合堆積ガスをプラズマ中の反応種へ解離させるのを助け得る。幾つかの実施形態において、RFソース電力は、堆積ガスを処理チャンバの中に供給する前に、生成され得る。
[0049] プラズマが持続されるように、RFソース及び/又はバイアス電力は、処理容積120内で混合堆積ガスを活性化させる。一実施形態において、第一の電力の源142が、0.3MHzから約14MHzの間(例えば約13.56MHz)の周波数でRF電力を供給するように動作し得る。第一の電力の源142が、約10ワットから約5000ワット(例えば、約300ワットから約1500ワットの間、約500ワットの間)でRF電力を生成し得る。幾つかの実施形態において、RFソース電力に加えて、(図1に示される)第二の電力の源150によって提供されるRFバイアス電力もまた、混合堆積ガスを解離させ、プラズマを形成するのを助けるために、堆積処理中に利用され得る。一実施形態において、第一の電力の源142が、0.3MHzから約14MHzの間(例えば約13.56MHz)の周波数でRF電力を供給するように動作し得る。RFバイアス電力は、300kHzの周波数で約0ワットから約1000ワットの間(例えば、約10ワットから約100ワットの間)で供給され得る。一実施形態において、RFバイアス電力は、約500Hzから約10kHzの間のRF周波数で約10パーセントから約95パーセントの間のデューティサイクルでパルス生成され得る。
[0050] 更に、電流/電圧が、基板302上のプラズマのプロファイル及び分布を制御するのを助けるために、プラズマプロファイルモジュレーター111に供給され得る。一実施形態において、(例えば、第一の電極108に供給される)側壁調整電極電流ターゲットが、約0.5アンペアから約40アンペアの間、例えば約6アンペア、に設定され、(例えば、第二の電極122に供給される)基板支持体調整電極電流ターゲットが、約0.5アンペアから約40アンペアの間、例えば約6アンペア、に設定され、処理容積120内に生成されたプラズマを制御するのを助ける。
[0051] 幾つかの実施形態において、工程222の間、約300ワットから約1500ワットの間の高周波RFと、約0ワットから約1000ワットの間の低周波RFとの組合せが、堆積プロセス中に印加され得る。
[0052] 所望の厚さの第一の膜層308が堆積された後、堆積プロセスは終了され得る。一実施形態において、第一の膜層308は、約10nmから約60nmの間、例えば約30nm、の厚さを有し得る。第一の膜層308が、酸化ケイ素層などの酸化ケイ素含有層である実施形態において、酸化ケイ素含有層は、約0MPaから約+1000MPaの間の応力範囲を有し得る。
[0053] 第一の膜層308上に第二の膜層310 を形成する前に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするための任意付加のポンピング/パージプロセスが、実施されてもよい。工程222の間に不活性ガスが用いられる幾つかの実施形態において、不活性ガスが、RF電力の印加とともに又は印加なしでパージガスとして用いられ得る。
[0054] 工程224において、第二の膜層310が、第一の膜層308上に形成される。第二の膜層310は、酸化ケイ素含有層、窒化ケイ素含有層、アモルファスシリコン、多結晶シリコン又は任意の適当な結晶シリコンの層などのケイ素含有層であり得る。図3Aに示された実施形態において、第二の膜層310は、窒化ケイ素層などの、窒化ケイ素含有層である。
[0055] 工程224の間、混合堆積ガスが、処理チャンバの中に供給される。混合堆積ガスは、ケイ素含有ガス及び反応ガスを含み得る。ケイ素含有ガスの適当な例には、限定されないが、シラン(SiH)、ジシラン(Si)、四フッ化ケイ素(SiF)、四塩化ケイ素(SiCl)、ジクロロシラン(SiHCl)、オルトケイ酸テトラエチル(TEOS)などが含まれる。
[0056] 反応ガスは、酸化ケイ素含有層を形成するために、酸素含有ガスであり得、窒化ケイ素含有層を形成するために、窒素含有ガスであり得、又は炭化ケイ素含有層を形成するために、炭素含有ガスであり得る。酸素含有ガスの適当な例には、O,NO,NO,O,HOなどが含まれる。窒素含有ガスの適当な例には、N,NO,NO,NH,Nなどが含まれる。炭素含有ガスの適当な例には、CO,CO,CH,CF,他の適当な炭素系ポリマーガスなどが含まれる。
[0057] 本書に示された一実施形態において、図3Aに示された、窒化ケイ素含有層などの、第二の膜層310を形成するために、ケイ素含有ガスは、SiHであり、反応ガスは、NH及びNなどの窒素含有ガスである。
[0058] 一実施形態において、SiHガスなどのケイ素含有ガスと、窒素含有ガス(N,NO又はNH)などの反応ガスのガス比が、混合ガスの反応挙動を制御するように維持され、形成されたシリコン膜中における窒素元素の所望の比率を可能にする。一実施形態において、ケイ素含有ガス(例えば、SiHガス)が、300mm基板に対して、約30sccmから約400sccmの間(例えば、約30sccmから約100sccmの間、約150sccmから約300sccmの間)の流量で供給され得、窒素含有ガス(例えば、NH)が、300mm基板に対して、約200sccmから約9000sccmの間(例えば、約200sccmから約7000sccmの間、約500sccmから約2500sccmの間、約3000sccmから約6000sccmの間、約6500sccmから約9500sccmの間)の流量で供給され得る。SiHガスとNHガスとの混合ガスが、SiHとNHの比が約1:1から約1:150の間、例えば、約1:1から約1:120の間、例えば、約1:100、で供給され得る。
[0059] あるいは、一つ以上の不活性ガスが、処理チャンバ100に供給される混合堆積ガスの中に含まれてもよい。不活性ガスは、限定されないが、Ar、He、及びXeなどの希ガス、又はNなどを含み得る。不活性ガスが、300mm基板に対して、約0sccmから約5000sccmの間(約100sccmから約1500sccmの間、約2000sccmから約4000sccmの間)の流量で、処理チャンバ100に供給され得る。不活性ガスは、約1:1から約1:150の間の不活性ガス対TEOSガスの流量比で、処理チャンバ100に供給され得る。幾つかの実施形態において、不活性ガスの流れは、処理チャンバの中に堆積ガスの流れを供給する前に、開始され得る。
[0060] 本書に記載された一実施形態において、図3Aに示された、酸化ケイ素含有層などの、第二の膜層310を形成するために、ケイ素含有ガスは、SiHであり、反応ガスは、NH及びNなどの窒素含有ガスであり、不活性ガスはアルゴンである。
[0061] 混合堆積ガスが、処理チャンバの中に供給される間、幾つかのプロセスパラメータが、管理される。一実施形態において、堆積処理チャンバ内の混合プロセスガスの圧力が、約10mTorrから約15Torrの間に管理され、基板温度が、摂氏約200度から摂氏約700度の間に維持される。
[0062] 工程222の間、混合堆積ガスを処理チャンバの中に供給している間、RFソース電力が、(図1に示される)第一の電力の源142によって生成され、混合ガスに接続され、混合堆積ガスをプラズマ中の反応種へ解離させるのを助け得る。
[0063] プラズマが持続されるように、RFソース及び/又はバイアス電力は、処理容積120内で混合堆積ガスを活性化させる。一実施形態において、第一の電力の源142が、0.3MHzから約14MHzの間(例えば約13.56MHz)の周波数でRF電力を供給するように動作し得る。第一の電力の源142が、約10ワットから約5000ワット(例えば、約300ワットから約1500ワットの間、約500ワット)でRF電力を生成し得る。幾つかの実施形態において、RFソース電力に加えて、(図1に示される)第二の電力の源150によって提供されるRFバイアス電力もまた、混合堆積ガスを解離させ、プラズマを形成するのを助けるために、堆積処理中に利用され得る。一実施形態において、第一の電力の源142が、0.3MHzから約14MHzの間(例えば約13.56MHz)の周波数でRF電力を供給するように動作し得る。RFバイアス電力は、300kHzの周波数で約0ワットから約1000ワットの間(例えば、約10ワットから約100ワットの間)で供給され得る。一実施形態において、RFバイアス電力は、約500Hzから約10kHzの間のRF周波数で約10パーセントから約95パーセントの間のデューティサイクルでパルス生成され得る。
[0064] 更に、電流/電圧が、基板302上のプラズマのプロファイル及び分布を制御するのを助けるために、プラズマプロファイルモジュレーター111に供給され得る。一実施形態において、(例えば、第一の電極108に供給される)側壁調整電極電流ターゲットが、約0.5アンペアから約40アンペアの間、例えば約6アンペア、に設定され、(例えば、第二の電極122に供給される)基板支持体調整電極電流ターゲットが、約0.5アンペアから約40アンペアの間、例えば約6アンペア、に設定され、処理容積120内に生成されたプラズマを制御するのを助ける。
[0065] 所望の厚さの第二の膜層310が堆積された後、堆積プロセスは終了され得る。一実施形態において、第二の膜層310は、約10nmから約60nmの間、例えば約30nm、の厚さを有し得る。第二の膜層310が、窒化ケイ素層などの窒化ケイ素含有層である実施形態において、窒化ケイ素含有層は、約0MPaから約1000MPaの間の応力範囲を有し得る。第二の膜層310は、約1.85から約2.1の屈折率を有する(例えば、約1.85から約1.90の屈折率、約1.90の屈折率)。
[0066] 第二の膜層310を形成した後に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするための任意付加のポンピング/パージプロセスが、実施されてもよい。工程224の間に不活性ガスが用いられる幾つかの実施形態において、不活性ガスが、RF電力の印加とともに又は印加なしでパージガスとして用いられ得る。
[0067] 所望の厚さの第一の材料層スタック306が達成されるまで、第一の膜層308及び第二の膜層310を交互にして材料層スタック306を形成するために、図2の工程222及び工程224が連続的に実施されてもよい。第一の膜層308が、酸化ケイ素層であり、第二の膜層310が、窒化ケイ素層である一実施形態において、図2の方法200は、処理チャンバ100から基板302を除去することなく(例えば、真空を破壊することなく)、異なる組成物を有する膜層308,310を形成するために、異なる混合堆積ガスを取り換えることによって実施され得る。
[0068] 例えば、膜材料層スタック306は、酸化ケイ素層などの第一の膜層308を形成するための(工程222において管理される)プロセスパラメータの第一の組で第一の混合堆積ガスを最初に供給することによって、形成され得る。第一の混合堆積ガスは、少なくともケイ素含有ガス及び酸素含有ガスを含み得る。第一の膜層308の厚さに達した後、第一の混合堆積ガスは、窒化ケイ素層などの、第二の膜層310を形成するためのプロセスパラメータの第二の組とともに第二の混合堆積ガスに取り換えられ得る。第二の混合堆積ガスは、少なくともケイ素含有ガス及び窒素含有ガスを含み得る。第一の混合堆積ガスと第二の混合堆積ガスの間の交換は、基板302上に次の膜層を形成する前に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするためのポンピング/パージプロセスを、任意付加で、有してもよい。
[0069] 工程230において、基板上の第一の材料層スタック306の堆積の後に、第二の材料層スタック306が、第一の材料層スタック306上に形成される。第二の材料層スタック306は、第三の膜層308及び第三の膜層308上に形成された第四の膜層310を含む。第四の膜層310は、第二の膜層310の第一の屈折率より大きい第二の屈折率を有する。
[0070] 工程232において、第三の膜層308が、第一の材料層スタック306上に形成される。第三の膜層308は、酸化ケイ素含有層、窒化ケイ素含有層、アモルファスシリコン、多結晶シリコン又は任意の適当な結晶シリコンの層などのケイ素含有層であり得る。図3Aに示された実施形態において、第三の膜層308は、酸化ケイ素層などの、酸化ケイ素含有層である。第三の膜層308は、第一の膜層308と同様であってもよく、工程222に記載されたプロセス条件を用いて形成され得る。
[0071] 第三の膜層308上に第四の膜層310を形成する前に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするための任意付加のポンピング/パージプロセスが、実施されてもよい。工程232の間に不活性ガスが用いられる幾つかの実施形態において、不活性ガスが、RF電力の印加とともに又は印加なしでパージガスとして用いられ得る。
[0072] 工程234において、第四の膜層310が、第三の膜層308上に形成される。第四の膜層310は、酸化ケイ素含有層、窒化ケイ素含有層、アモルファスシリコン、多結晶シリコン又は任意の適当な結晶シリコンの層などのケイ素含有層であり得る。図3Aに示された実施形態において、第四の膜層310は、窒化ケイ素層などの、窒化ケイ素含有層である。第四の膜層310は、第二の膜層310の屈折率より大きい屈折率を有する。第四の膜層310は、工程224について記載されたプロセス条件と同様なプロセス条件を用いて堆積され得る。しかしながら、第二の膜層310の屈折率より大きい屈折率を達成するために、種々のプロセスパラメータが、工程224に記載されたプロセスパラメータに対して変更される。
[0073] 幾つかの実施形態において、第二の膜層310に対する第四の膜層310のより大きい屈折率を達成するために、ケイ素含有ガス(例えば、SiH)の流量又は窒素含有ガス(例えば、NH)の流量が、工程224に記載された流量に対して変更される。チャンバ圧力及び/又は基板302とガス分配器112との間の間隔などの他のプロセス条件が、増加した屈折率を達成するために、調整され得る。例えば、一実施形態において、ケイ素含有ガス(例えば、SiH)の流量が、工程224に記載された第二の膜層310を形成するために使用されたケイ素含有ガス(例えば、SiH)の流量に対して増加される。別の実施形態において、窒素含有ガス(例えば、SiH)の流量が、工程224に記載された第二の膜層310を形成するために使用された窒素含有ガス(例えば、SiH)の流量に対して増加される。
[0074] 所望の厚さの第四の膜層310が堆積された後、堆積プロセスは終了され得る。一実施形態において、第四の膜層310は、約10nmから約60nmの間、例えば約30nm、の厚さを有し得る。第四の膜層310が、窒化ケイ素層などの窒化ケイ素含有層である実施形態において、窒化ケイ素含有層は、約0MPaから約1000MPaの間の応力範囲を有し得る。第四の膜層310は、約1.85から約2.1の屈折率を有する(例えば、約1.91から約1.95の屈折率、約1.93の屈折率)。
[0075] 第四の膜層310を形成した後に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするための任意付加のポンピング/パージプロセスが、実施されてもよい。工程234の間に不活性ガスが用いられる幾つかの実施形態において、不活性ガスが、RF電力の印加とともに又は印加なしでパージガスとして用いられ得る。
[0076] 所望の厚さの第二の材料層スタック306が達成されるまで、第三の膜層308及び第四の膜層310を交互にして第二の材料層スタック306を形成するために、図2の工程232及び工程234が連続的に実施されてもよい。第三の膜層308が、酸化ケイ素層であり、第四の膜層310が、窒化ケイ素層である一実施形態において、図2の方法200は、処理チャンバ100から基板302を除去することなく(例えば、真空を破壊することなく)、異なる組成物を有する膜層308,310を形成するために、異なる混合堆積ガスを取り換えることによって実施され得る。
[0077] 工程240において、基板上の第二の材料層スタック306の堆積の後に、第三の材料層スタック306が、第二の材料層スタック306上に形成される。第三の材料層スタック306は、第五の膜層308及び第五の膜層308上に形成された第六の膜層310を含む。第六の膜層310は、第四の膜層310の第二の屈折率より大きい第三の屈折率を有する。
[0078] 工程242において、第五の膜層308が、第二の材料層スタック306上に形成される。第五の膜層308は、酸化ケイ素含有層、窒化ケイ素含有層、アモルファスシリコン、多結晶シリコン又は任意の適当な結晶シリコンの層などのケイ素含有層であり得る。図3Aに示された実施形態において、第五の膜層308は、酸化ケイ素層などの、酸化ケイ素含有層である。第五の膜層308は、第一の膜層308及び第三の膜層308と同様であってもよく、工程222及び工程232に記載されたプロセス条件を用いて形成され得る。
[0079] 第五の膜層308上に第六の膜層310を形成する前に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするための任意付加のポンピング/パージプロセスが、実施されてもよい。工程242の間に不活性ガスが用いられる幾つかの実施形態において、不活性ガスが、RF電力の印加とともに又は印加なしでパージガスとして用いられ得る。
[0080] 工程244において、第六の膜層310が、第五の膜層308上に形成される。第六の膜層310は、酸化ケイ素含有層、窒化ケイ素含有層、アモルファスシリコン、多結晶シリコン又は任意の適当な結晶シリコンの層などのケイ素含有層であり得る。図3Aに示された実施形態において、第六の膜層310は、窒化ケイ素層などの、窒化ケイ素含有層である。第六の膜層310は、第四の膜層310の屈折率より大きい屈折率を有する。第六の膜層310は、工程224及び工程234について記載されたプロセス条件と同様なプロセス条件を用いて堆積され得る。しかしながら、第四の膜層310の屈折率より大きい屈折率を達成するために、種々のプロセスパラメータが、工程224及び工程234に記載されたプロセスパラメータに対して変更される。幾つかの実施形態において、第四の膜層310の屈折率に対する第六の膜層310のより大きい屈折率を達成するために、ケイ素含有ガス(例えば、SiH)の流量又は窒素含有ガス(例えば、NH)の流量が、工程234に記載された流量に対して変更される。例えば、一実施形態において、ケイ素含有ガス(例えば、SiH)の流量が、工程234に記載された第四の膜層310を形成するために使用されたケイ素含有ガス(例えば、SiH)の流量に対して増加される。別の実施形態において、窒素含有ガス(例えば、SiH)の流量が、工程234に記載された第四の膜層310を形成するために使用された窒素含有ガス(例えば、SiH)の流量に対して増加される。
[0081] 所望の厚さの第六の膜層310が堆積された後、堆積プロセスは終了され得る。一実施形態において、第六の膜層310は、約10nmから約60nmの間、例えば約30nm、の厚さを有し得る。第六の膜層310が、窒化ケイ素層などの窒化ケイ素含有層である実施形態において、窒化ケイ素含有層は、約0MPaから約1000MPaの間の応力範囲を有し得る。第六の膜層310は、約1.85から約2.1の屈折率を有する(例えば、約1.95から約2.1の屈折率、約1.95の屈折率)。
[0082] 第六の膜層310を形成した後に、残留ガス又は堆積副生成物を処理チャンバからポンピング/パージするための任意付加のポンピング/パージプロセスが、実施されてもよい。工程244の間に不活性ガスが用いられる幾つかの実施形態において、不活性ガスが、RF電力の印加とともに又は印加なしでパージガスとして用いられ得る。
[0083] 所望の厚さの第二の材料層スタック306が達成されるまで、第五の膜層308及び第六の膜層310を交互にして第三の材料層スタック306を形成するために、図2Bの工程242及び工程244が連続的に実施されてもよい。第五の膜層308が、酸化ケイ素層であり、第六の膜層310が、窒化ケイ素層である一実施形態において、図2の方法200は、処理チャンバ100から基板302を除去することなく(例えば、真空を破壊することなく)、異なる組成物を有する膜層308,310を形成するために、異なる混合堆積ガスを取り換えることによって実施され得る。
[0084] 工程250において、一つ以上のパターニング層320が、膜構造300上に形成される。一つ以上のパターニング層は、例えば、ハードマスク層322(例えば、アモルファスカーボン層)、反射防止コーティング層324、及びフォトレジスト層326を含み得る。一つ以上のパターニング層は、開口330を形成するように、本技術分野で既知の技術を用いてパターニングされ得る。例えば、パターンの像が、既知のリソグラフィ技術を用いて、フォトレジスト層326の中に導入され得る。フォトレジスト層326に導入されたパターンの像は、適当な現像液で現像され、当該層を通るパターンを画定し得る。その後、フォトレジスト層326に画定されたパターンが、反射防止コーティング層324及びハードマスク層322の両方を通って転写される。パターンは、マスクとしてフォトレジスト層326を用いて、反射防止コーティング層324及びハードマスク層322の両方を通って転写される。パターンは、例えば、水素含有フッ化炭素(C)並びに水素(H),窒素(N),酸素(O),アルゴン(Ar),及びヘリウム(He)からなるグループから選択された一つ以上のガスを含む混合ガスを用いて、反射防止コーティング層324を通って転写され得る。ハードマスク層322は、オゾン、酸素、若しくはアンモニアのプラズマのみを用いて、又は臭化水素(HBr),窒素(N),四フッ化炭素(CF),アルゴン(Ar),などと組合わせて、エッチングされ得る。
[0085] 工程260において、一つ以上の高アスペクト比の特徴部340が、膜構造300中に形成される。一つ以上のパターニング層320の中に画定された開口330が、ハードマスク層322を用いて、一つ以上の高アスペクト比の特徴部340を形成するように、膜構造300を通って転写され得る。高アスペクト比の特徴部340は、反応性イオンエッチング技術又は他の異方性エッチング技術を用いて、形成され得る。一実施形態において、一つ以上の高アスペクト比の特徴部340を形成するために、エッチングガスのプラズマ又はイオンビームが、基板302に向けられ得る。エッチングガスは、SF,C CF,BF,BI,N,Ar,PH,AsH,B,H,Xe,Kr,Ne,He,SiH,SiF,GeH,GeF,CH,AsF,PF,PF,又はそれらの組合せを含み得る。
[0086] 工程270において、膜構造300中の高アスペクト比の特徴部340の形成後、ハードマスク層322は、オゾン、酸素、アンモニアのプラズマのみで、又はフッ素化化合物、窒素若しくは水素のプラズマと組合わせてエッチングすることによって、膜構造300から除去され得る。
[0087] 図4は、窒化ケイ素材料の屈折率に関する、窒化ケイ素材料のドライエッチング速度(Å/秒)を示すグラフ400である。グラフ400に示されるように、窒化ケイ素膜の屈折率が増加するにつれて、ドライエッチング速度が減少する。
[0088] 図5Aは、従来の方法により形成された、屈折率の勾配のない窒化ケイ素含有構造中に形成されたトレンチのエッチング形状を示す顕微鏡写真である。図5Aに示されるように、屈折率の勾配のない窒化ケイ素膜のエッチング形状は、不均一である。
[0089] 図5Bは、本明細書に記載された実施形態による、屈折率の勾配を有する窒化ケイ素含有構造中に形成されたトレンチのエッチング形状を示す顕微鏡写真である。図5Bに示されるように、屈折率が1.9の複数の窒化ケイ素層及び屈折率が2.0の複数の窒化ケイ素層を有する構造中に形成されたトレンチのエッチング形状は、図5Aに示されたエッチング形状に比べてより均一である。
[0090] 図5Cは、本明細書に記載された実施形態による、屈折率の勾配を有する窒化ケイ素含有構造中に形成された別のトレンチのエッチング形状を示す顕微鏡写真である。図5Cに示されるように、屈折率が1.9の複数の窒化ケイ素層、屈折率が1.95の複数の窒化ケイ素層、及び屈折率が2.0の複数の窒化ケイ素層を有する構造中に形成されたトレンチのエッチング形状は、図5A及び図5Bの両方に示されたエッチング形状に比べてより均一である。
[0091] 本書で用いられるとき、以下の用語は、特に明記しない限り、又は使われている文脈から明らかでない場合、以下に述べられる意味を有する。
[0092] 本開示の要素又はその例示的な態様若しくは実施形態(複数可)を導入するとき、冠詞「一つの(a)」、「一つの(an)」、「該(the)」及び「前記(said)」は、その要素が一つ以上存在することを意味するものとする。
[0093] 「備える(comprising)」、「含む(including)」及び「有する(having)」という用語は、包含的であり、列挙された要素以外の追加の要素が存在し得ることを意味するものとする。
[0094] 「基板」という用語は、その上に層が形成された又は形成されていない支持基板を指す。支持基板は、絶縁体又は種々のドーピング濃度及びプロファイルの半導体であってよく、例えば、集積回路の製造に使用されるタイプの半導体基板であってよい。
[0095] 上記は本開示の実施形態を対象とするが、本開示の基本的な範囲から逸脱することなく、本開示の他のさらなる実施形態を考え出すこともでき、本開示の範囲は、以下の特許請求の範囲によって決定される。
100 処理チャンバ
102 チャンバ本体
104 基板支持体
106 リッドアセンブリ
108 第一の電極
110 絶縁物
110a 絶縁物
110b 絶縁物
111 プラズマプロファイルモジュレーター
112 ガス分配器
114 吸入口
118 開口
120 処理容積
122 第二の電極
124 第三の電極
126 開口
128 第一の調整回路
130 第一の電子センサ
132A 第一のインダクタ
132B 第二のインダクタ
132 インダクタ
134 電子コントローラ
136 第二の調整回路
138 第二の電子センサ
140 第二の電子コントローラ
142 第一の電力の源
144 シャフト
145 矢印
146 コンジット
147 軸
148 フィルタ
150 第二の電力の源
152 噴出口
200 方法
210 工程
220 工程
222 工程
224 工程
230 工程
232 工程
234 工程
240 工程
242 工程
244 工程
250 工程
260 工程
270 工程
300 膜構造
302 基板
304 任意付加の基層
304a 第一の材料
304b 第二の材料
306 材料層スタック
306 第一の材料層スタック
306 第二の材料層スタック
306 第三の材料層スタック
308 第一の膜層
308 第一の膜層
308 第三の膜層
308 第五の膜層
310 第二の膜層
310 第二の膜層
310 第四の膜層
310 第六の膜層
320 パターニング層
322 ハードマスク層
324 反射防止コーティング層
326 フォトレジスト層
330 開口
340 高アスペクト比の特徴部
400 グラフ

Claims (15)

  1. 高アスペクト比の特徴部を形成する方法であって、
    処理チャンバ内に配置された基板上に、且つ真空の存在下で、一つ以上の酸化ケイ素/窒化ケイ素含有スタックを堆積させることを含み、前記一つ以上の酸化ケイ素/窒化ケイ素含有スタックを堆積させることは、
    (a)第一のプロセスガスを活性化させて、第一のプラズマにすることと、
    (b)前記基板上に前記第一のプラズマから第一の膜層を堆積させることと、
    (c)第二のプロセスガスを活性化させて、第二のプラズマにすることと、
    (d)前記第一の膜層の上に前記第二のプラズマから、第一の屈折率を有する第二の膜層を堆積させることと、
    既定の数の第一の膜層及び第二の膜層が前記基板上に堆積されるまで、(a)、(b)、(c)、及び(d)を繰り返すことであって、前記第一の膜層及び前記第二の膜層は、酸化ケイ素層又は窒化ケイ素層であり、前記第一の膜層は、前記第二の膜層と異なる、繰り返すことと、
    (e)第三のプロセスガスを活性化させて、第三のプラズマにすることと、
    (f)前の層の上に前記第三のプラズマから第三の膜層を堆積させることと、
    (g)第四のプロセスガスを活性化させて、第四のプラズマにすることと、
    (h)前記第三の膜層の上に前記第四のプラズマから、前記第二の膜層の前記屈折率より大きい屈折率を有する第四の膜層を堆積させることと、
    既定の数の第三の膜層及び第四の膜層が堆積されるまで、(e)、(f)、(g)、及び(h)を繰り返すことであって、前記第三の膜層及び前記第四の膜層は、酸化ケイ素層又は窒化ケイ素層であり、前記第三の膜層は、前記第四の膜層と異なる、繰り返すことと
    を含む、方法。
  2. 前記第一のプロセスガスは、ケイ素含有ガス及び酸素含有ガスを含む、請求項1に記載の方法。
  3. 前記ケイ素含有ガスは、オルトケイ酸テトラエチル(TEOS)であり、前記酸素含有ガスは、NOである、請求項2に記載の方法。
  4. 前記第二のプロセスガスは、ケイ素含有ガス及び窒素含有ガスを含む、請求項3に記載の方法。
  5. 前記ケイ素含有ガスは、シラン(SiH)であり、前記窒素含有ガスは、NHである、請求項4に記載の方法。
  6. 前記第二のプロセスガス及び前記第四のプロセスガスは、各々、窒素含有ガスを含み、前記第四のプロセスガス中の前記窒素含有ガスの流量は、前記第二のプロセスガス中の前記窒素含有ガスの流量と比べて増加される、請求項1に記載の方法。
  7. 前記第二のプロセスガス及び前記第四のプロセスガスは、各々、ケイ素含有ガスを含み、前記第四のプロセスガス中の前記ケイ素含有ガスの流量は、前記第二のプロセスガス中の前記ケイ素含有ガスの流量と比べて増加される、請求項1に記載の方法。
  8. 前記高アスペクト比の特徴部が、約10:1から約20:1の幅に対する高さの比を有する、請求項1に記載の方法。
  9. (i)第五のプロセスガスを活性化させて、第五のプラズマにすることと、
    (j)前の層の上に前記第五のプラズマから第五の膜層を堆積させることと、
    (k)第六のプロセスガスを活性化させて、第六のプラズマにすることと、
    (l)前記第五の膜層の上に前記第六のプラズマから、前記第四の膜層の前記屈折率より大きい屈折率を有する第六の膜層を堆積させることと、
    既定の数の第五の膜層及び第六の膜層が前記基板上に堆積されるまで、(i)、(j)、(k)、及び(l)を繰り返すことであって、前記第五の膜層及び前記第六の膜層は、酸化ケイ素層又は窒化ケイ素層であり、前記第五の膜層は、前記第六の膜層と異なる、繰り返すことと
    を更に含む、請求項1に記載の方法。
  10. 前記第二の膜層の前記屈折率が、約1.85から約1.90であり、前記第四の膜層の前記屈折率が、約1.91から約1.95であり、前記第六の膜層の前記屈折率が、約1.95から約2.1である、請求項9に記載の方法。
  11. 前記一つ以上の酸化ケイ素/窒化ケイ素含有スタック上に一つ以上のパターニング層を形成することを更に含む、請求項1に記載の方法。
  12. プラズマエッチング技術又はウェットエッチング技術を用いて、前記一つ以上の酸化ケイ素/窒化ケイ素含有スタックの中に一つ以上の高アスペクト比の特徴部を形成することを更に含む、請求項11に記載の方法。
  13. 基板上に形成された一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタックであって、
    前記基板上に形成された第一の膜層、及び
    前記第一の膜層の上に形成された、第一の屈折率を有する第二の膜層を含み、前記第一の膜層及び前記第二の膜層は、酸化ケイ素層又は窒化ケイ素層であり、前記第一の膜層は、前記第二の膜層と異なる、一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタックと、
    前記一つ以上の第一の酸化ケイ素/窒化ケイ素含有スタック上に形成された一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタックであって、
    前の層の上に形成された第三の膜層、及び
    前記第三の膜層の上に形成された、前記第二の膜層の前記屈折率より大きい屈折率を有する第四の膜層を含み、前記第三の膜層及び前記第四の膜層は、酸化ケイ素層又は窒化ケイ素層であり、前記第三の膜層は、前記第四の膜層と異なる、一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタックと
    を含む、膜構造。
  14. 前記一つ以上の第二の酸化ケイ素/窒化ケイ素含有スタック上に形成された一つ以上の第三の酸化ケイ素/窒化ケイ素含有スタックであって、
    前の層の上に形成された第五の膜層、及び
    前記第五の膜層の上に形成された、前記第四の膜層の前記屈折率より大きい屈折率を有する第六の膜層を含み、前記第五の膜層及び前記第六の膜層は、酸化ケイ素層又は窒化ケイ素層であり、前記第五の膜層は、前記第六の膜層と異なる、一つ以上の第三の酸化ケイ素/窒化ケイ素含有スタックを更に含む、請求項13に記載の膜構造。
  15. 前記一つ以上の酸化ケイ素/窒化ケイ素含有スタックの中に形成された、約10:1から約20:1の幅に対する高さの比を有する、一つ以上の高アスペクト比の特徴部を更に有する、請求項14に記載の膜構造。
JP2021000067A 2015-04-01 2021-01-04 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積 Active JP7244552B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562141606P 2015-04-01 2015-04-01
US62/141,606 2015-04-01

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016063410A Division JP6820153B2 (ja) 2015-04-01 2016-03-28 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積

Publications (2)

Publication Number Publication Date
JP2021077895A true JP2021077895A (ja) 2021-05-20
JP7244552B2 JP7244552B2 (ja) 2023-03-22

Family

ID=57016085

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016063410A Active JP6820153B2 (ja) 2015-04-01 2016-03-28 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
JP2021000067A Active JP7244552B2 (ja) 2015-04-01 2021-01-04 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016063410A Active JP6820153B2 (ja) 2015-04-01 2016-03-28 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積

Country Status (5)

Country Link
US (2) US10246772B2 (ja)
JP (2) JP6820153B2 (ja)
KR (1) KR102456460B1 (ja)
CN (1) CN106057636A (ja)
TW (2) TWI719015B (ja)

Families Citing this family (229)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
CN105934819B (zh) 2014-01-21 2019-04-26 应用材料公司 用于3d闪存应用的电介质-金属堆叠
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
WO2017127233A1 (en) 2016-01-20 2017-07-27 Applied Materials, Inc. Hybrid carbon hardmask for lateral hardmask recess reduction
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102629466B1 (ko) * 2016-09-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10128116B2 (en) * 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
CN106920798B (zh) * 2017-03-07 2018-06-26 长江存储科技有限责任公司 一种三维存储器堆栈结构及其堆叠方法及三维存储器
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10358717B2 (en) * 2017-04-21 2019-07-23 Lam Research Corporation Method for depositing high deposition rate, thick tetraethyl orthosilicate film with low compressive stress, high film stability and low shrinkage
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
CN107564800B (zh) * 2017-08-31 2020-02-18 长江存储科技有限责任公司 一种氮化硅层的制备方法
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10515796B2 (en) * 2017-11-21 2019-12-24 Applied Materials, Inc. Dry etch rate reduction of silicon nitride films
CN107946311B (zh) * 2017-11-21 2020-09-25 长江存储科技有限责任公司 控制3d nand闪存结构中沟道关键尺寸的方法
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
JP7137927B2 (ja) * 2017-12-20 2022-09-15 キオクシア株式会社 半導体装置の製造方法
WO2019139761A1 (en) 2018-01-15 2019-07-18 Applied Materials, Inc. Argon addition to remote plasma oxidation
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Asm 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US10840086B2 (en) * 2018-04-27 2020-11-17 Applied Materials, Inc. Plasma enhanced CVD with periodic high voltage bias
JP2021523558A (ja) * 2018-05-03 2021-09-02 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated パターニングのための高品質c膜のパルスプラズマ(dc/rf)蒸着
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
JP2021529254A (ja) 2018-06-27 2021-10-28 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Asm Ip私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
TWI830751B (zh) * 2018-07-19 2024-02-01 美商應用材料股份有限公司 低溫高品質的介電膜及其形成方法
JP7461926B2 (ja) * 2018-07-31 2024-04-04 アプライド マテリアルズ インコーポレイテッド 3d nandのためのon積層体オーバレイの改善
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11239420B2 (en) * 2018-08-24 2022-02-01 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200038184A (ko) 2018-10-01 2020-04-10 에이에스엠 아이피 홀딩 비.브이. 기판 유지 장치, 장치를 포함하는 시스템, 및 이를 이용하는 방법
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
JP2020064924A (ja) * 2018-10-16 2020-04-23 東京エレクトロン株式会社 窒化膜の成膜方法および半導体装置の製造方法
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Asm Ip私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
US11557509B1 (en) 2018-12-21 2023-01-17 Applied Materials, Inc. Self-alignment etching of interconnect layers
US11145504B2 (en) * 2019-01-14 2021-10-12 Applied Materials, Inc. Method of forming film stacks with reduced defects
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Asm Ip 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Asm Ip私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Asm Ip私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Asm Ip私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
JP6959999B2 (ja) * 2019-04-19 2021-11-05 株式会社日立ハイテク プラズマ処理方法
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
CN112289801B (zh) 2019-06-28 2024-02-23 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
CN110349971A (zh) 2019-06-28 2019-10-18 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
EP3909069A4 (en) 2019-06-28 2022-06-01 Yangtze Memory Technologies Co., Ltd. METHOD OF SEMICONDUCTOR DEVICE MANUFACTURE
CN110379817B (zh) 2019-06-28 2020-05-19 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
US11384428B2 (en) 2019-07-19 2022-07-12 Applied Materials, Inc. Carbon layer covered mask in 3D applications
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
WO2021030127A1 (en) 2019-08-09 2021-02-18 Micron Technology, Inc. Transistor and methods of forming transistors
US10923593B1 (en) * 2019-08-09 2021-02-16 Micron Technology, Inc. Transistor and methods of forming transistors
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー.ブイ. 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) * 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Asm Ip私人控股有限公司 基板處理裝置
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846966B (zh) 2019-10-10 2024-07-01 荷蘭商Asm Ip私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Asm Ip私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
JP7343461B2 (ja) * 2019-11-08 2023-09-12 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
WO2021090798A1 (ja) * 2019-11-08 2021-05-14 東京エレクトロン株式会社 エッチング方法
US11456180B2 (en) 2019-11-08 2022-09-27 Tokyo Electron Limited Etching method
SG10202010798QA (en) 2019-11-08 2021-06-29 Tokyo Electron Ltd Etching method and plasma processing apparatus
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Asm Ip私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2023507602A (ja) * 2019-12-19 2023-02-24 エージーシー グラス ユーロップ 酸化ケイ素被覆ポリマーフィルム及びそれを製造するための低圧pecvd方法
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
TW202142733A (zh) 2020-01-06 2021-11-16 荷蘭商Asm Ip私人控股有限公司 反應器系統、抬升銷、及處理方法
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Asm Ip私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Asm Ip私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Asm Ip控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Asm Ip控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Asm Ip私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210127620A (ko) 2020-04-13 2021-10-22 에이에스엠 아이피 홀딩 비.브이. 질소 함유 탄소 막을 형성하는 방법 및 이를 수행하기 위한 시스템
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Asm Ip私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
TW202147543A (zh) 2020-05-04 2021-12-16 荷蘭商Asm Ip私人控股有限公司 半導體處理系統
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Asm Ip私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
US11449026B2 (en) 2020-05-27 2022-09-20 Applied Materials, Inc. Variable loop control feature
US11658041B2 (en) 2020-05-28 2023-05-23 Applied Materials, Inc. Methods of modifying portions of layer stacks
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Asm Ip私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Asm Ip私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Asm Ip私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Asm Ip私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Asm Ip私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Asm Ip私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Asm Ip私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Asm Ip私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Asm Ip私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Asm Ip私人控股有限公司 注入器、及基板處理設備
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Asm Ip私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
CN112928065B (zh) * 2021-03-24 2023-06-02 长江存储科技有限责任公司 一种深孔形成方法以及三维存储器的形成方法
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US20240096641A1 (en) * 2022-09-20 2024-03-21 Applied Materials, Inc. In-situ carbon liner for high aspect ratio features

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6067679A (ja) * 1983-09-21 1985-04-18 Hitachi Ltd 絶縁膜の加工方法
JPH06260428A (ja) * 1993-03-05 1994-09-16 Mitsubishi Electric Corp プラズマcvd装置
JP2012151187A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
JP2012174961A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
JP2013219239A (ja) * 2012-04-10 2013-10-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20140357064A1 (en) * 2013-05-31 2014-12-04 Novellus Systems, Inc. Tensile stressed doped amorphous silicon

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2842892B2 (ja) * 1989-07-04 1999-01-06 株式会社日立製作所 薄膜トランジスタとその製造方法ならびにそれを用いたマトリクス回路基板と画像表示装置
US7166544B2 (en) 2004-09-01 2007-01-23 Applied Materials, Inc. Method to deposit functionally graded dielectric films via chemical vapor deposition using viscous precursors
US20070049043A1 (en) 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
KR20070102764A (ko) * 2006-04-17 2007-10-22 주식회사 엘지화학 Pecvd 법에 기반한 다층 박막 구조의 제조방법
US7776516B2 (en) 2006-07-18 2010-08-17 Applied Materials, Inc. Graded ARC for high NA and immersion lithography
US7745268B2 (en) * 2007-06-01 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device with irradiation of single crystal semiconductor layer in an inert atmosphere
US20110101442A1 (en) 2009-11-02 2011-05-05 Applied Materials, Inc. Multi-Layer Charge Trap Silicon Nitride/Oxynitride Layer Engineering with Interface Region Control
US20110272024A1 (en) 2010-04-13 2011-11-10 Applied Materials, Inc. MULTI-LAYER SiN FOR FUNCTIONAL AND OPTICAL GRADED ARC LAYERS ON CRYSTALLINE SOLAR CELLS
WO2011140355A2 (en) * 2010-05-07 2011-11-10 Applied Materials, Inc. Oxide nitride stack for backside reflector of solar cell
US8076250B1 (en) * 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
US8524589B2 (en) * 2011-01-26 2013-09-03 Applied Materials, Inc. Plasma treatment of silicon nitride and silicon oxynitride
US20130161629A1 (en) * 2011-12-27 2013-06-27 Applied Materials, Inc. Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9824881B2 (en) * 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9018064B2 (en) * 2013-07-10 2015-04-28 Varian Semiconductor Equipment Associates, Inc. Method of doping a polycrystalline transistor channel for vertical NAND devices
TWI642809B (zh) * 2013-09-09 2018-12-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
JP2017507338A (ja) 2014-01-21 2017-03-16 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 任意の基板上での膜厚測定
CN104022121B (zh) 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6067679A (ja) * 1983-09-21 1985-04-18 Hitachi Ltd 絶縁膜の加工方法
JPH06260428A (ja) * 1993-03-05 1994-09-16 Mitsubishi Electric Corp プラズマcvd装置
JP2012151187A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
JP2012174961A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
JP2013219239A (ja) * 2012-04-10 2013-10-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20140357064A1 (en) * 2013-05-31 2014-12-04 Novellus Systems, Inc. Tensile stressed doped amorphous silicon

Also Published As

Publication number Publication date
JP7244552B2 (ja) 2023-03-22
TWI766525B (zh) 2022-06-01
KR102456460B1 (ko) 2022-10-19
JP6820153B2 (ja) 2021-01-27
TWI719015B (zh) 2021-02-21
US10246772B2 (en) 2019-04-02
US20190185996A1 (en) 2019-06-20
US11365476B2 (en) 2022-06-21
TW201700766A (zh) 2017-01-01
TW202130847A (zh) 2021-08-16
JP2016197719A (ja) 2016-11-24
KR20160118961A (ko) 2016-10-12
CN106057636A (zh) 2016-10-26
US20160293609A1 (en) 2016-10-06

Similar Documents

Publication Publication Date Title
JP6820153B2 (ja) 3d nandメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
US11676812B2 (en) Method for forming silicon nitride film selectively on top/bottom portions
US10790140B2 (en) High deposition rate and high quality nitride
KR20180124788A (ko) 트렌치의 측벽 또는 평탄면 상에 실리콘 질화물막을 선택적으로 형성하기 위한 방법
JP2023530554A (ja) 等方性窒化ケイ素の除去
US20210040607A1 (en) Modified stacks for 3d nand
US10593543B2 (en) Method of depositing doped amorphous silicon films with enhanced defect control, reduced substrate sensitivity to in-film defects and bubble-free film growth
US20230360906A1 (en) Silicon-and-carbon-containing materials with low dielectric constants
US20220216048A1 (en) Doped silicon nitride for 3d nand
US20230090426A1 (en) Germanium and silicon stacks for 3d nand
US11784229B2 (en) Profile shaping for control gate recesses
US20230309300A1 (en) Electrical improvements for 3d nand
US11355354B1 (en) Thermal deposition of doped silicon oxide
US20240234128A1 (en) Directional selective fill for silicon gap fill processes
JP2023535408A (ja) アモルファスシリコン中への水素取込み低減のためのイオン注入

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220215

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230309

R150 Certificate of patent or registration of utility model

Ref document number: 7244552

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150