JP7461926B2 - ３ｄ ｎａｎｄのためのｏｎ積層体オーバレイの改善 - Google Patents

３ｄ ｎａｎｄのためのｏｎ積層体オーバレイの改善 Download PDF

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Description

本開示の実施形態は、概して、３Ｄ ＮＡＮＤメモリセルの製造プロセスに関する。より詳細には、本明細書に記載の実施形態は、面内歪み（ＩＰＤ：ｉｎ－ｐｌａｎｅ ｄｉｓｔｏｒｔｉｏｎ）及びリソグラフィオーバレイ誤差が最小に抑えられた、酸化物／窒化物（ＯＮ：ｏｘｉｄｅ／ｎｉｔｒｉｄｅ）層の積層体を作製する装置及び方法に関する。
コストがより低く幾何学的形状がより小型の、大容量で高性能のコンピュータメモリデバイスへの必要性が、増大する要求により追求し続けられている。この目的のために、メモリセルの構成要素が、垂直ゲート３Ｄメモリセルといった３次元（３Ｄ）メモリセルを作るために、互いの上に積層される。このような技術の１つがＮＡＮＤフラッシュメモリであり、一般的には、メモリカード、ＵＳＢフラッシュドライブ、ソリッドステートドライブ、並びに、データの格納及び転送のための他の同様のデバイスに見うけられる。ＮＡＮＤフラッシュメモリでは、トランジスタからなるメモリセルが直列に接続され、垂直な層に積層されて、高密度にパッキングされた大容量のメモリデバイスが作られる。フラッシュドライブは一般に、可動部品を含まないため通常のハードドライブよりも少ない電力を使用し、より耐久性がある。従って、フラッシュドライブの容量を増やすことに大きな関心が寄せられている。
フラッシュ技術が進歩するにつれて、小規模で高容量デバイスをどのように作るかという課題が存在し続けている。このような課題の１つは、３Ｄ ＮＡＮＤメモリセルが、面内歪み（ＩＰＤ）及びリソグラフィオーバレイ誤差が起こりやすい酸化物／窒化物（ＯＮ）層の６４個以上の６４の倍数の積層体を必要とすることである。従って、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ層の積層体を作製するための装置及び方法が、当該技術分野において必要とされている。
一実施形態において、酸化物／窒化物（ＯＮ）層の積層体を形成する方法が提供される。本方法は、処理チャンバへと基板を移送することと、基板を保持するペデスタルを堆積温度に加熱することと、第１のケイ素含有ガス流量の第１のケイ素含有ガス、酸素含有ガス流量の酸素含有ガス、及び、第１の希釈ガス流量の第１の希釈ガスを処理チャンバ内へと流すことを含む。第１の高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）電力が、第１のケイ素含有ガス、酸素含有ガス、及び第１の希釈ガスに対称的に印加されて、二酸化ケイ素（ＳｉＯ２）の第１の材料層が形成される。本方法は、第２のケイ素含有ガス流量の第２のケイ素含有ガス、窒素含有ガス流量の窒素含有ガス、及び、第２の希釈ガス流量の第２の希釈ガスを処理チャンバ内へと流すことをさらに含む。第２のＲＦ電力が、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスに対称的に印加されて、窒化ケイ素（Ｓｉ３Ｎ４）の第２の材料層が形成される。第１の材料層と第２の材料層との所望の数の材料層対が積層体を形成するまで、第１のケイ素含有ガス、酸素含有ガス、及び、第１の希釈ガスを流すことと、第１のＲＦ電力を対称的に印加することと、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスを流すことと、並びに、第２のＲＦ電力を対称的に印加することが繰り返される。
他の実施形態において、酸化物／窒化物（ＯＮ）層の積層体を形成する方法が提供される。本方法は、第１の処理チャンバへと基板を移送することと、第１の処理チャンバの、基板を保持する第１のペデスタルを堆積温度に加熱することと、第１のケイ素含有ガス流量の第１のケイ素含有ガス、酸素含有ガス流量の酸素含有ガス、及び、第１の希釈ガス流量の第１の希釈ガスを第１の処理チャンバへ内と流すことを含む。第１の高周波（ＲＦ）電力が、第１のケイ素含有ガス、酸素含有ガス、及び第１の希釈ガスに対称的に印加されて、二酸化ケイ素（ＳｉＯ２）の第１の材料層が形成される。本方法は、第２のケイ素含有ガス流量の第２のケイ素含有ガス、窒素含有ガス流量の窒素含有ガス、及び、第２の希釈ガス流量の第２の希釈ガスを、第１の処理チャンバ内へと流すことをさらに含む。第２のＲＦ電力が、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスに対称的に印加されて、窒化ケイ素（Ｓｉ３Ｎ４）の第２の材料層が形成される。第１の材料層と第２の材料層との所望の数の材料層対の第１の部分が積層体を形成するまで、第１のケイ素含有ガス、酸素含有ガス、及び、第１の希釈ガスを流すことと、第１のＲＦ電力を対称的に印加することと、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスを流すことと、並びに、第２のＲＦ電力を対称的に印加することが繰り返される。本方法は、第１の処理チャンバから第２の処理チャンバへと基板を移送することと、第２の処理チャンバの、基板を保持する第２のペデスタルを堆積温度に加熱することと、第１の材料層と第２の材料層との所望の数の材料層対の第２の部分が積層体を形成するまで、第１のケイ素含有ガス、酸素含有ガス、及び、第２の希釈ガスを流すこと、第１のＲＦ電力を対称的に印加すること、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスを流すこと、並びに、第２のＲＦ電力を対称的に印加すること
を繰り返すこととをさらに含む。
更なる別の実施形態において、シャワーヘッドが提供される。シャワーヘッドは、当該シャワーヘッド内に配置された対称高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）回路であって、９０度の間隔をとって対称ＲＦ回路に接続された４つの部分を有するＲＦ給電部によって、ＲＦ電源に接続された対称高周波（ＲＦ）回路を備える。
本開示の上述の特徴を詳しく理解しうるように、上記で簡単に要約されている本開示のより詳細な説明が、実施形態を参照することによって得られ、実施形態の一部が添付の図面に示されている。しかしながら、添付の図面は例示的な実施形態を示しているに過ぎず、したがって、その範囲を限定するものとみなされるべきではなく、本開示は他の同等に有効な実施形態を許容しうることに留意されたい。
一実施形態に係るメモリデバイスの概略的な断面図である。 一実施形態に係る処理システムの概略図である。 一実施形態に係るプラズマ化学気相堆積システムの概略的な断面図である。 一実施形態に係る処理チャンバのシャワーヘッドの概略的な断面図である。 一実施形態に係る、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ層の積層体を形成する方法のフロー図である。 一実施形態に係る、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ層の積層体を形成する方法のフロー図である。
理解を容易にするため、可能な場合には、図に共通する同一の要素を示すのに同一の参照番号を使用した。１の実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれうると想定されている。
本明細書に記載の実施形態は、面内歪み（ＩＰＤ）及びリソグラフィオーバレイ誤差が最小に抑えられた、酸化物／窒化物（ＯＮ）層の積層体の作製に関する。積層体のＯＮ層を形成する方法は、第１のケイ素含有ガス、酸素含有ガス、及び、第１の希釈ガスを流すことを含む。ＲＦ電力が対称的に印加されて、ＳｉＯ２の第１の材料層が形成される。第２のケイ素含有ガス、窒素含有ガス、及び第２の希釈ガスが流される。第２のＲＦ電力が対称的に印加されて、Ｓｉ３Ｎ４の第２の材料層が形成される。所望の数の第１の材料層及び第２の材料層が積層体を形成するまで、第１のケイ素含有ガス、酸素含有ガス、及び、第１の希釈ガスを流すことと、第１のＲＦ電力を対称的に印加することと、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスを流すことと、並びに、第２のＲＦ電力を対称的に印加することが繰り返される。
図１は、本開示の実施形態に係るメモリデバイス１００の概略的な断面図である。メモリデバイス１００は基板１０２を含み、基板１０２の上には、複数の第１の材料層１０４及び複数の第２の材料層１０６が設けられている。材料層対１０８ａ、１０８ｂ、１０８ｃ、…１０８ｎは、複数の第１の材料層１０４のうちの１つの第１の材料層と、複数の第２の材料層１０６のうちの１つの第２の材料層と、の複数の材料層対１０８としても知られるが、積層体１１０を構成する。ＯＮ積層メモリデバイスの実施形態において、各第１の材料層１０４は、一般に、二酸化ケイ素層（Ｏ層）であり、各第２の材料層１０６は、一般に、窒化ケイ素層（Ｎ層）である。図１は、第１の材料層１０４の上に第２の材料層１０６が堆積されているのを示しているが、第１の材料層１０４（Ｏ層）が第２の材料層１０６（Ｎ層）の上に堆積されるように、堆積順序を逆にしてよい。メモリデバイス１００が３Ｄ ＮＡＮＤメモリセルである一実施形態において、メモリデバイス１００は、基板１０２の第１の表面１１２の反対端に配置されたソース及びドレイン（図示せず）をさらに含む。フラッシュメモリとして使用するために、複数のＮＡＮＤフラッシュセルが、一般に、ソース又はドレインを共有する隣り合うセルと直列に接続されており、各セルが、ビット線又はワード線に接続されている。動作中に、各セルは「０」又は「１」といったデータを格納することが可能である。
ＩＰＤを最小に抑えられリソグラフィオーバレイが改善されたＯＮ／ＯＰ膜の積層体を作製する方法には、比較的低温でケイ素膜を形成するために利用可能なプラズマ化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）プロセスが含まれる。本方法は、カリフォルニア州サンタクララのアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能なＰＲＯＤＵＣＥＲ（登録商標）プラズマＣＶＤ（ＰＥＣＶＤ）システムといった、１つ以上のツインＰＥＣＶＤシステムによって実施可能である。ＰＥＣＶＤシステムは、カリフォルニア州サンタクララのアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能な処理システム２００に組み込みうる。以下に記載する処理システムは、例示的な処理システムであり、他の製造業者からの処理システムを含む他の処理システムが、本開示の諸態様を実現するために使用又は変更されうると理解されたい。以下のＰＥＣＶＤシステムは、例示的なＰＥＣＶＤシステムであり、他の製造業者からのＰＥＣＶＤシステムを含む他のＰＥＣＶＤシステムが、本開示の諸態様を実現するために使用又は変更されうると理解されたい。
図２は、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ／ＯＰ層の積層体を作製する方法のために利用される処理システム２００の概略図である。図２に示すように、一対の前面開口統一ポッド（ＦＯＵＰ：ｆｒｏｎｔ ｏｐｅｎｉｎｇ ｕｎｉｆｉｅｄ ｐｏｄ）２０２が基板を供給し、基板は、ロボットアーム２０４によって受け取られて保持領域２０６内に載置され、その後、ＰＥＣＶＤシステム２０８ａ、２０８の処理チャンバ２１４ａ～２１４ｄ及び／又は急速熱処理（ＲＴＰ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）チャンバ２１０ａ、２１０ｂのうちの１つの中に載置される。第２のロボットアーム２１２が、保持領域２０６からＰＥＣＶＤシステム２０８ａ～２０８ｄ及び／又はＲＴＰチャンバ２１０ａ、２１０へと基板を搬送し、かつ逆方向に戻して基板を搬送するために利用されうる。ＰＥＣＶＤシステム２０８ａ、２０８ｂは、ＯＮ／ＯＰ積層体を堆積させるために利用され、ＲＴＰチャンバ２１０ａ、２１０ｂは、ＯＮ／ＯＰ積層体をアニールするために利用される。
図３は、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ／ＯＰ層の積層体を作製する方法のために利用されるＰＥＣＶＤシステム２０８ａの概略的な断面図である。図３に示すように、ＰＥＣＶＤシステム２０８ａは、処理チャンバ２１４ａ、２１４ｂを含み、処理チャンバ２１４ａ、２１４ｂは、例えば、共有真空ポンプ３０４、第１のガス源３０６、第２のガス源３３２、および第３のガス源３３４といったリソースを共有する。処理チャンバ２１４ａ（例えば、第１の処理チャンバ）と処理チャンバ２１４ｂ（例えば、第２の処理チャンバ）とは、同様に構成されている。
各処理チャンバ２１４ａ、２１４ｂは、処理容積室３０７、３０８を有し、処理容積室３０７、３０８の中には、基板１０２を支持するためにペデスタル３０９、３１０が配置されている。ペデスタル３０９、３１０は、加熱要素（図示せず）と、静電チャック、真空チャック、又は基板保持クランプ等といった基板１０２をペデスタル３０９、３１０上で保持する仕組み（図示せず）と、を含む。ペデスタル３０９、３１０は、リフトシステム（図示せず）に接続された脚部３１１、３１２によって、処理容積室３０７、３０８に連結され、かつ処理容積室３０７、３０８内に可動に配置されており、リフトシステムは、上昇した処理位置と下降位置との間でペデスタル３０９、３１０を動かし、これにより、開口部３１５、３１６を通じた処理チャンバ２１４ａ、２１４ｂから及び処理チャンバ２１４ａ、２１４ｂへの基板１０２の移送が容易になる。
質量流量制御（ＭＦＣ：ｍａｓｓ ｆｌｏｗ ｃｏｎｔｒｏｌ）装置といった流量制御装置３１７、３１８が、第１のガス源３０６と処理チャンバ２１４ａ、２１４ｂとの間に配置され、第１のガス源３０６から、処理容積室３０７、３０８全体に第１の処理ガスを分散させるために使用されるシャワーヘッド３１９、３２０への第１の処理ガスの流量を制御する。流量制御装置３２８、３２９が、第２のガス源３３２と処理チャンバ２１４ａ、２１４ｂとの間に配置され、第２のガス源３３２から、処理容積室３０７、３０８全体に第２の処理ガスを分散させるために使用されるシャワーヘッド３１９、３２０への第２の処理ガスの流量を制御する。流量制御装置３３０、３３１が、第３のガス源３３４と処理チャンバ２１４ａ、２１４ｂとの間に配置され、第３のガス源３３４から、処理容積室３０７、３０８全体に第３の処理ガスを分散させるために使用されるシャワーヘッド３１９、３２０への第３の処理ガスの流量を制御する。処理容積室３０７、３０８内の圧力を制御するために、共有真空ポンプ３０４と処理チャンバ２１４ａ、２１４ｂとの間にバルブ３２５、３２６を配置することが可能である。
シャワーヘッド３１９、３２０は、対称高周波（ＲＦ）回路（図４に示す）を含み、この対称高周波（ＲＦ）回路は、ＲＦ給電部３２３、３２４によって、ＲＦ電源３２１、３２２に接続されており、ＲＦ給電部３２３、３２４は、処理ガスから処理容積室３０７、３０８内で実質的に均一にプラズマを生ぜしめるための複数の部分３４４、３４５を有する。ペデスタル３０９、３１０は、底部チューナアセンブリ３４０、３４１を含む。底部チューナアセンブリ３４０、３４１は、同調回路３４２、３４３に結合された同調電極３１３、３１４を含む。同調回路３４２、３４３は、同調電極３１３、３１４のインピーダンスを変調するために利用され、処理容積室内のプラズマのさらなる制御をもたらす。例えば、同調電極３１３、３１４のインピーダンスを変調することで、基板１０２へのプラズマ衝撃が増大する。
図４には、処理チャンバ２１４ａのシャワーヘッド３１９の上面断面図が示されている。シャワーヘッド３１９には、ＲＦ給電部３２３に結合された対称ＲＦ回路４０２が配置されている。複数の部分３４４の各部分が、対称ＲＦ回路４０２へのＲＦ電力の供給が対称的になるように、対称ＲＦ回路４０２に接続されている。例えば、ＲＦ給電部３２３は、９０度の間隔をとって対称ＲＦ回路４０２に接続された４つの部分を有する。対称ＲＦ回路４０２へのＲＦ電力の対称的な供給によって、処理容積室３０７内で実質的に均一にプラズマを生ぜしめることが可能となる。対称ＲＦ回路４０２は対称的であり、従って、処理容積室３０７内のプラズマが実質的に均一であり、ＯＮ層の積層体のＩＰＤが低減される。
図５は、ＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善されたＯＮ層の積層体を形成する方法５００のフロー図である。動作５０１において、基板１０２が、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ａに移送される。一実施形態において、第２のロボットアーム２１２が、処理システム２００の保持領域２０６から、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ａへと基板１０２を移送する。動作５０２において、ペデスタル３０９が、約５００℃～約６００℃の堆積温度に加熱される。動作５０３において、二酸化ケイ素（ＳｉＯ２）の第１の材料層１０４が堆積させられる。動作５０３の間、第１のケイ素含有ガスが第１のケイ素含有ガス流量で、酸素含有ガスが酸素含有ガス流量で、及び、第１の希釈ガスが第１の希釈ガス流量で、処理チャンバ２１４ａへと届けられる。
一実施形態において、第１のガス源３０６と処理チャンバ２１４ａとの間に配置された流量制御装置３１７が、シャワーヘッド３１９に供給される第１のケイ素含有ガスの第１のケイ素含有ガス流量を制御し、シャワーヘッド３１９が、第１のケイ素含有ガスを、処理チャンバ２１４ａの処理容積室３０７全体に分散させる。第１ケイ素含有ガスは、シラン（ＳｉＨ４）、オルトケイ酸テトラエチル（ＴＥＯＳ）、及びジシラン（Ｓｉ２Ｈ６）のうち少なくとも１つを含みうる。他の実施形態において、第２のガス源３３２と処理チャンバ２１４ａとの間に配置された流量制御装置３２８が、シャワーヘッド３１９に供給される酸素含有ガスの酸素含有ガス流量を制御し、シャワーヘッド３１９が、酸素含有ガスを、処理チャンバ２１４ａの処理容積室３０７全体に分散させる。酸素含有ガスは、亜酸化窒素（Ｎ２Ｏ）、酸素ガス（Ｏ２）、及び三酸素（Ｏ３）のうち少なくとも一つを含みうる。更に別の実施形態において、第３のガス源３３４と処理チャンバ２１４ａとの間に配置された流量制御装置３３０が、シャワーヘッド３１９に供給される第１の希釈ガスの第１の希釈ガス流量を制御し、シャワーヘッド３１９が、第１の希釈ガスを、処理チャンバ２１４ａの処理容積室３０７全体に分散させる。第１希釈ガスは、窒素ガス（Ｎ２）、アルゴン（Ａｒ）、ヘルム（Ｈｅ）のうち少なくとも１つを含みうる。いくつかの実施形態において、第１のケイ素含有ガス流量は、約６００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ、標準立方センチメートル／分）～約５０００ｓｃｃｍであり、酸素含有ガス流量は、約５００ｓｃｃｍ～約１５０００ｓｃｃｍであり、第１の希釈ガス流量は、約１００ｓｃｃｍ～約２００００ｓｃｃｍである。
ＳｉＯ２の第１の材料層１０４の堆積中に、第１のＲＦ電力が、第１のケイ素含有ガス、酸素含有ガス、及び、第１の希釈ガスに印加される。一実施形態において、シャワーヘッド３１９内には、複数の部分３４４を有するＲＦ給電部３２３によってＲＦ電源３２１に接続された対称ＲＦ回路４０２が配置されており、第１のＲＦ電力の対称的な印加が可能となる。複数の部分の各部分は、対称ＲＦ回路４０２へのＲＦ電力の供給が対称的になるように、対称ＲＦ回路４０２に接続されている。第１のＲＦ電力の対称的な印加によって、残留均一性が改善されたＳｉＯ２の第１の材料層１０４の堆積が可能となり、ＯＮ層の積層体１１０のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。一実施形態において、ＯＮ層の積層体１１０のＩＰＤが１０パーセント低減される。
一実施形態において、第１の材料層１０４が、堆積後処理プロセスを受ける。任意の動作５０４において、ＳｉＯ２の第１の材料層１０４の堆積後に、第１のケイ素含有ガスの流れが停止され、かつ、酸素含有ガスの流れ及び第１の希釈ガスの流れが継続される。第１のケイ素含有ガスの流れが停止され、酸素含有ガスの流れ及び第１の希釈ガスの流れが継続されて、プラズマが安定する。底部チューナアセンブリ３４０の同調回路３４２を利用して、同調電極３１３のインピーダンスが変調され、基板１０２に対する処理容積室３０７内の残留プラズマの衝撃が増大する。基板１０２への処理容積室３０７内の残留プラズマの衝撃を増大させることで、第１の材料層１０４の応力の不均一性が低減される。第１の材料層１０４の応力の不均一性を低減することによって、ＯＮ層の積層体１１０のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。
動作５０５において、窒化ケイ素（Ｓｉ３Ｎ４）の第２の材料層１０６が堆積させられる。動作５０５の間に、第２のケイ素含有ガスが第２のケイ素含有ガス流量で、窒素含有ガスが窒素含有ガス流量で、及び、第２の希釈ガスが第１の希釈ガス流量で、処理チャンバ２１４ａに届けられる。
一実施形態において、第１のガス源３０６と処理チャンバ２１４ａとの間に配置された流量制御装置３１７が、シャワーヘッド３１９に供給される第２のケイ素含有ガスの第２のケイ素含有ガス流量を制御し、シャワーヘッド３１９が、第２のケイ素含有ガスを、処理チャンバ２１４ａの処理容積室３０７全体に分散させる。第２のケイ素含有ガスは、ＳｉＨ４及びＳｉ２Ｈ６の少なくとも１つを含みうる。他の実施形態において、第２のガス源３３２と処理チャンバ２１４ａとの間に配置された流量制御装置３２８が、シャワーヘッド３１９に供給される窒素含有ガスの窒素含有ガス流量を制御し、シャワーヘッド３１９が、窒素含有ガスを、処理チャンバ２１４ａの処理容積室３０７全体に分散させる。窒素含有ガスは、アンモニア（ＮＨ３）及びＮ２の少なくとも１つを含みうる。更に別の実施形態において、第３のガス源３３４と処理チャンバ２１４ａとの間に配置された流量制御装置３３０が、シャワーヘッド３１９に供給される第２の希釈ガスの第２の希釈ガス流量を制御し、シャワーヘッド３１９が、第２の希釈ガスを、処理チャンバ２１４ａの処理容積室３０７全体に分散させる。第２の希釈ガスは、Ｎ２、Ａｒ、及びＨｅの少なくとも１つを含みうる。第２の希釈ガス流量は、Ｓｉ３Ｎ４の第２の材料層１０６の残留均一性を改善してＩＰＤを５０パーセント低減するよう選択されている。一実施形態において、第２の希釈ガスがＮ２であり、第２の希釈ガス流量が約２０００ｓｃｃｍより大きい。Ｎ２又はＡｒの流量を増やすことで、堆積中のプラズマの均一性が改善され、ＩＰＤが低減されうる。幾つかの実施形態において、第２のケイ素含有ガス流量は、約３０ｓｃｃｍ～約３００ｓｃｃｍであり、窒素含有ガス流量は、約２００ｓｃｃｍ～約７０００ｓｃｃｍであり、第１の希釈ガス流量は、約５００ｓｃｃｍ～約３０００ｓｃｃｍである。
Ｓｉ３Ｎ４の第２の材料層１０６の堆積中に、第２のＲＦ電力が、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスに印加される。一実施形態において、シャワーヘッド３１９内には、ＲＦ給電部３２３によってＲＦ電源３２１に接続された対称ＲＦ回路４０２が配置されており、第２のＲＦ電力の対称的な印加が可能となる。第２のＲＦ電力の対称的な印加によって、残留均一性が改善されたＳｉ３Ｎ４の第２の材料層１０６の堆積が可能となり、ＯＮ層の積層体１１０のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。
一実施形態において、第２の材料層１０６が、堆積後処理プロセスを受ける。任意の動作５０６において、Ｓｉ３Ｎ４の第２の材料層１０６の堆積後に、第２のケイ素含有ガスの流れが停止され、かつ、窒素含有ガスの流れ及び第２の希釈ガスの流れが継続される。第２のケイ素含有ガスの流れが停止され、窒素含有ガスの流れ及び第２の希釈ガスの流れが継続されて、プラズマが安定する。底部チューナアセンブリ３４０の同調回路３４２を利用して、同調電極３１３のインピーダンスが変調され、基板１０２に対する処理容積室３０７内の残留プラズマの衝撃が増大する。基板１０２への処理容積室３０７内の残留プラズマの衝撃を増大させることで、第１の材料層１０４の応力の不均一性が低減される。第１の材料層１０４の応力の不均一性を低減することによって、ＯＮ層の積層体１１０のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。
動作５０７において、ＳｉＯ２の第１の材料層１０４と、Ｓｉ３Ｎ４の第２の材料層１０６と、の所望の数の材料層対１０８が積層体１１０を形成するまで、動作５０３、任意の動作５０４、動作５０５、及び、任意の動作５０６が繰り返される。一実施形態において、６４個の材料層対１０８が積層体１１０を構成する。
動作５０８において、基板１０２が、ＲＴＰチャンバ２１０ａに移送される。一実施形態において、第２のロボットアーム２１２が、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ａから処理システム２００のＲＴＰチャンバ２１０ａへと、基板１０２を移送する。動作５０９において、積層体１１０が、約８００℃を超えるアニーリング温度でアニールされる。約８００℃を超えるアニーリング温度でアニールすることで、応力緩和によりＯＮ層の積層体１１０の残留均一性が改善され、ＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。一実施形態において、ＯＮ層の積層体１１０のＩＰＤが５０パーセント低減される。
図６は、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ層の積層体を作製する方法６００のフロー図である。動作６０１において、基板１０２が、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ａに移送される。動作６０２において、ペデスタル３０９が、約５５０℃～約６５０℃の堆積温度に加熱される。動作６０３において、二酸化ケイ素（ＳｉＯ２）の第１の材料層１０４が堆積させられる。動作６０３の間、第１のケイ素含有ガスが第１のケイ素含有ガス流量で、酸素含有ガスが酸素含有ガス流量で、及び、第１の希釈ガスが第１の希釈ガス流量で、処理チャンバ２１４ａへと届けられる。ＳｉＯ２の第１の材料層１０４の堆積中に、第１のＲＦ電力が、第１のケイ素含有ガス、酸素含有ガス、及び、第１の希釈ガスに対称的に印加される。第１のＲＦ電力の対称的な印加によって、残留均一性が改善されたＳｉＯ２の第１の材料層１０４の堆積が可能となり、ＯＮ層の積層体１１０のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。
動作６０４において、窒化ケイ素（Ｓｉ３Ｎ４）の第２の材料層１０６が堆積させられる。動作６０４の間に、第２のケイ素含有ガスが第２のケイ素含有ガス流量で、窒素含有ガスが窒素含有ガス流量で、及び、第２の希釈ガスが第１の希釈ガス流量で、処理チャンバ２１４ａに届けられる。第２の希釈ガス流量は、Ｓｉ３Ｎ４の第２の材料層１０６の残留均一性を改善してＩＰＤを５０パーセント低減するよう選択されている。一実施形態において、第２の希釈ガスがＮ２であり、第２の希釈ガス流量が約２０００ｓｃｃｍより大きい。Ｓｉ３Ｎ４の第２の材料層１０６の堆積中に、第２のＲＦ電力が、第２のケイ素含有ガス、窒素含有ガス、及び、第２の希釈ガスに対称的に印加される。第２のＲＦ電力の対称的な印加によって、残留均一性が改善されたＳｉ３Ｎ４の第２の材料層１０６の堆積が可能となり、ＯＮ層の積層体１１０のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。
動作６０５において、ＳｉＯ２の第１の材料層１０４と、Ｓｉ３Ｎ４の第２の材料層１０６と、の所望の数の材料層対１０８の第１の部分が積層体１１０を形成するまで、ＳｉＯ２の第１の材料層１０４を堆積させる動作６０３と、Ｓｉ３Ｎ４の第２の材料層１０６を堆積させる動作６０４と、が繰り返される。一実施形態において、６４個の材料層対１０８が積層体１１０を構成し、所望の数の材料層対１０８の第１の部分は、３２個の材料層対１０８である。他の実施形態において、基板１０２が、所望の数の材料層対１０８の第１の部分の半分が堆積された後で１８０°回転される。基板１０２を回転させることで、処理チャンバ２１４ａ内での不均一性が考慮され、積層体１１０のＩＰＤが低減される。動作６０６において、基板１０２が、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ｂに移送される。一実施形態において、第２のロボットアーム２１２が、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ａから処理システム２０８ａの処理チャンバ２１４ｂへと、基板１０２を移送する。
動作６０７において、ペデスタル３１０が、約５５０℃～約６５０℃の堆積温度に加熱される。ＯＮ層の積層体を形成する方法６００の間に基板１０２を移送することで、リソグラフィオーバレイを改善するための、処理チャンバ２１４ａ～２１４ｄの各ペデスタル上で形成される積層体１１０のＩＰＤの一致を改善することが可能となる。例えば、処理チャンバ２１４ａ内で形成されるＯＮ層の積層体１１０のＩＰＤは、処理チャンバ２１４ｂ内で形成されるＯＮ層の積層体１１０のＩＰＤと異なりうる。ＯＮ層の積層体を形成する方法６００の間に基板１０２を移送することで、処理チャンバ２１４ａと処理チャンバ２１４ｂのＩＰＤの変動が平均化され、各処理チャンバ内に形成される積層体１１０のＩＰＤが一致する。
動作６０８において、ＳｉＯ２の第１の材料層１０４と、Ｓｉ３Ｎ４の第２の材料層１０６と、の所望の数の材料層対１０８の第２の部分が積層体１１０を形成するまで、ＳｉＯ２の第１の材料層１０４を堆積させる動作６０３と、Ｓｉ３Ｎ４の第２の材料層１０６を堆積させる動作６０４と、が繰り返される。一実施形態において、６４個の材料層対１０８が積層体１１０を構成し、所望の数の材料層対１０８の第２の部分は、３２個の材料層対１０８である。他の実施形態において、基板１０２が、所望の数の材料層対１０８の第２の部分の半分が堆積された後で１８０°回転させられる。基板１０２を回転させることで、処理チャンバ２１４ｂ内の不均一性が考慮され、積層体１１０のＩＰＤが低減される。動作６０９において、基板１０２が、ＲＴＰチャンバ２１０ａに移送される。一実施形態において、第２のロボットアーム２１２が、ＰＥＣＶＤシステム２０８ａの処理チャンバ２１４ｂから処理システム２００のＲＴＰチャンバ２１０ａへと、基板１０２を移送する。動作６１０において、積層体１１０が、約８００℃を超えるアニーリング温度でアニールされる。約８００℃を超えるアニーリング温度でアニールすることで、応力緩和によりＯＮ層の積層体１１０の残留均一性が改善され、ＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。一実施形態において、ＯＮ層の積層体１１０のＩＰＤが５０パーセント低減される。
以上、本明細書では、ＩＰＤが最小に抑えられリソグラフィオーバレイが改善されたＯＮ層の積層体を作製する方法、及び、実質的に均一なプラズマを形成するよう構成されたシャワーヘッドを製造する方法について説明した。ＳｉＯ２の第１の材料層、及び、Ｓｉ３Ｎ４の第２の材料層の堆積中に、ＲＦ電力が、シャワーヘッドによって、第１のケイ素含有ガス、酸素含有ガス、及び第１の希釈ガスに対称的に印加される。ＲＦ電力の対称的な印加によって、残留均一性が改善されたＳｉＯ２の第１の材料層及びＳｉ３Ｎ４の第２の材料層の堆積が可能となり、ＯＮ層の積層体のＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。第２の希釈ガス流量が、Ｓｉ３Ｎ４の第２の材料層の残留均一性を改善してＩＰＤを低減するよう選択される。基板を移送することで、処理チャンバの各ペデスタル上で形成される層積層のＩＰＤの差異を解消することが可能となり、リソグラフィオーバレイが改善される。約８００℃を超えるアニーリング温度でアニールすることで、応力緩和によりＯＮ層の積層体の残留均一性が改善され、ＩＰＤが最小に抑えられ、リソグラフィオーバレイが改善される。
以上の記述は、本開示の実施例を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施例及び更なる実施例を考案することが可能であり、本開示の範囲が、以下の特許請求の範囲によって定められる。

Claims (14)

  1. 酸化物／窒化物（ＯＮ）層の積層体を形成する方法であって、
    処理チャンバへと基板を移送することと、
    前記基板を保持するペデスタルを堆積温度に加熱することと、
    第１のケイ素含有ガス流量の第１のケイ素含有ガス、酸素含有ガス流量の酸素含有ガス、及び、第１の希釈ガス流量の第１の希釈ガスを前記処理チャンバ内へと流すことと、
    前記第１のケイ素含有ガス、前記酸素含有ガス、及び、前記第１の希釈ガスに対して、第１の高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）電力を対称的に印加して、二酸化ケイ素（ＳｉＯ ２ ）の第１の材料層を形成することと、
    ＳｉＯ ２ の前記第１の材料層の形成後に、前記第１のケイ素含有ガスの流れを停止させ、かつ、前記第１のＲＦ電力を対称的に印加しながら前記酸素含有ガスの流れ及び前記第１の希釈ガスの流れを継続させることと、
    第２のケイ素含有ガス流量の第２のケイ素含有ガス、窒素含有ガス流量の窒素含有ガス、及び、第２の希釈ガス流量の第２の希釈ガスを前記処理チャンバ内へと流すことと、
    前記第２のケイ素含有ガス、前記窒素含有ガス、及び、前記第２の希釈ガスに対して、第２のＲＦ電力を対称的に印加して、窒化ケイ素（Ｓｉ ３ Ｎ ４ ）の第２の材料層を形成することと、
    Ｓｉ ３ Ｎ ４ の前記第２の材料層の形成後に、前記第２のケイ素含有ガスの流れを停止させ、かつ、前記第２のＲＦ電力を対称的に印加しながら前記窒素含有ガスの流れ及び前記第２の希釈ガスの流れを継続させることと、
    前記第１の材料層と前記第２の材料層との所望の数の材料層対が積層体を形成するまで、
    前記第１のケイ素含有ガス、前記酸素含有ガス、及び、前記第１の希釈ガスを流すこと、
    前記第１のＲＦ電力を対称的に印加すること、
    前記第２のケイ素含有ガス、前記窒素含有ガス、及び、前記第２の希釈ガスを流すこと、並びに、
    前記第２のＲＦ電力を対称的に印加すること
    を繰り返すことと
    を含む、方法。
  2. 前記処理チャンバから急速熱処理（ＲＴＰ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）チャンバへと前記基板を移送することと、
    ８００℃を超えるアニーリング温度でアニールすること
    をさらに含む、請求項１に記載の方法。
  3. 前記堆積温度が、５００℃～６５０℃である、請求項１に記載の方法。
  4. 前記第１のケイ素含有ガスが、シラン、オルトケイ酸テトラエチル、及び、ジシランのうちの少なくとも１つを含み、前記酸素含有ガスが、亜酸化窒素、酸素ガス、及び、三酸素のうちの少なくとも１つを含み、前記第１の希釈ガスが、窒素ガス、アルゴン、及び、ヘリウムのうちの少なくとも１つを含む、請求項１に記載の方法。
  5. 前記第２のケイ素含有ガスは、シラン及びジシランのうちの少なくとも１つを含み、前記窒素含有ガスは、アンモニア及び窒素ガスのうちの少なくとも１つを含み、前記第２の希釈ガスは、窒素ガス、アルゴン、及びヘリウムのうちの少なくとも１つを含む、請求項１に記載の方法。
  6. 前記第１のケイ素含有ガス流量は、６００ｓｃｃｍ（標準立方センチメートル／分）～５０００ｓｃｃｍであり、前記酸素含有ガス流量は、５００ｓｃｃｍ～１５０００ｓｃｃｍであり、前記第１の希釈ガス流量は、１００ｓｃｃｍ～２００００ｓｃｃｍである、請求項１に記載の方法。
  7. 前記第２のケイ素含有ガス流量は、３０ｓｃｃｍ～３００ｓｃｃｍであり、前記窒素含有ガス流量は、２００ｓｃｃｍ～７０００ｓｃｃｍであり、前記第２の希釈ガス流量は、５００ｓｃｃｍ～３０００ｓｃｃｍである、請求項１に記載の方法。
  8. 酸化物／窒化物（ＯＮ）層の積層体を形成する方法であって、
    第１の処理チャンバへと基板を移送することと、
    前記第１の処理チャンバの、前記基板を保持する第１のペデスタルを堆積温度に加熱することと、
    第１のケイ素含有ガス流量の第１のケイ素含有ガス、酸素含有ガス流量の酸素含有ガス、及び、第１の希釈ガス流量の第１の希釈ガスを前記第１の処理チャンバ内へと流すことと、
    前記第１のケイ素含有ガス、前記酸素含有ガス、及び、前記第１の希釈ガスに対して、第１の高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）電力を対称的に印加して、二酸化ケイ素（ＳｉＯ ２ ）の第１の材料層を形成することと、
    第２のケイ素含有ガス流量の第２のケイ素含有ガス、窒素含有ガス流量の窒素含有ガス、及び、第２の希釈ガス流量の第２の希釈ガスを前記第１の処理チャンバ内へと流すことと、
    前記第２のケイ素含有ガス、前記窒素含有ガス、及び、前記第２の希釈ガスに対して、第２のＲＦ電力を対称的に印加して、窒化ケイ素（Ｓｉ ３ Ｎ ４ ）の第２の材料層を形成することと、
    前記第１の材料層と前記第２の材料層との所望の数の材料層対の第１の部分が積層体を形成するまで、
    前記第１のケイ素含有ガス、前記酸素含有ガス、及び、前記第１の希釈ガスを流すこと、
    前記第１のＲＦ電力を対称的に印加すること、
    前記第２のケイ素含有ガス、前記窒素含有ガス、及び、前記第２の希釈ガスを流すこと、並びに、
    前記第２のＲＦ電力を対称的に印加すること
    を繰り返すことと、
    前記第１の処理チャンバから第２の処理チャンバへと前記基板を移送することと、
    前記第２の処理チャンバの、前記基板を保持する第２のペデスタルを前記堆積温度に加熱することと、
    前記第１の材料層と前記第２の材料層との前記所望の数の前記材料層対の第２の部分が前記積層体を形成するまで、
    前記第１のケイ素含有ガス、前記酸素含有ガス、及び、前記第１の希釈ガスを流すこと、
    前記第１のＲＦ電力を対称的に印加すること、
    前記第２のケイ素含有ガス、前記窒素含有ガス、及び、前記第２の希釈ガスを流すこと、並びに、
    前記第２のＲＦ電力を対称的に印加すること
    を繰り返すことと
    を含む、方法。
  9. 前記第２の処理チャンバから急速熱処理（ＲＴＰ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）チャンバへと前記基板を移送することと、
    ８００°Ｃを超えるアニーリング温度でアニールすること
    をさらに含む、請求項８に記載の方法。
  10. 前記第１のケイ素含有ガスが、シラン、オルトケイ酸テトラエチル、及び、ジシランのうちの少なくとも１つを含み、前記酸素含有ガスが、亜酸化窒素、酸素ガス、及び、三酸素のうちの少なくとも１つを含み、前記第１の希釈ガスが、窒素ガス、アルゴン、及びヘリウムのうちの少なくとも１つを含む、請求項８に記載の方法。
  11. 前記第２のケイ素含有ガスは、シラン及びジシランのうちの少なくとも１つを含み、前記窒素含有ガスは、アンモニア及び窒素ガスのうちの少なくとも１つを含み、前記第２の希釈ガスは、窒素ガス、アルゴン、及びヘリウムのうちの少なくとも１つを含む、請求項８に記載の方法。
  12. 前記第１のケイ素含有ガス流量は、６００ｓｃｃｍ～５０００ｓｃｃｍであり、前記酸素含有ガス流量は、５００ｓｃｃｍ～１５０００ｓｃｃｍであり、前記第１の希釈ガス流量は、１００ｓｃｃｍ～２００００ｓｃｃｍである、請求項８に記載の方法。
  13. 前記第２のケイ素含有ガス流量は、３０ｓｃｃｍ～３００ｓｃｃｍであり、前記窒素含有ガス流量は、２００ｓｃｃｍ～７０００ｓｃｃｍであり、前記第２の希釈ガス流量は、５００ｓｃｃｍ～３０００ｓｃｃｍである、請求項８に記載の方法。
  14. 前記第２の希釈ガスがＮ２であり、前記第２の希釈ガス流量が２０００ｓｃｃｍより大きい、請求項８に記載の方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089694A (ja) 2010-10-20 2012-05-10 Sumitomo Electric Ind Ltd ２層ｒｆ構造のウエハ保持体
JP2012204694A (ja) 2011-03-25 2012-10-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
US20130171834A1 (en) 2010-03-25 2013-07-04 Jason Haverkamp In-situ deposition of film stacks
JP2014505349A (ja) 2010-10-06 2014-02-27 ユ−ジーン テクノロジー カンパニー．リミテッド 半円形状のアンテナを備える基板処理装置
JP2016149537A (ja) 2015-01-29 2016-08-18 エア プロダクツ アンド ケミカルズ インコーポレイテッドＡｉｒ Ｐｒｏｄｕｃｔｓ Ａｎｄ Ｃｈｅｍｉｃａｌｓ Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄデバイスを製造するための方法及び前駆体
JP2016197719A (ja) 2015-04-01 2016-11-24 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368988B1 (en) 1999-07-16 2002-04-09 Micron Technology, Inc. Combined gate cap or digit line and spacer deposition using HDP
US7473655B2 (en) * 2005-06-17 2009-01-06 Applied Materials, Inc. Method for silicon based dielectric chemical vapor deposition
US20080118663A1 (en) * 2006-10-12 2008-05-22 Applied Materials, Inc. Contamination reducing liner for inductively coupled chamber
US7910446B2 (en) * 2007-07-16 2011-03-22 Applied Materials, Inc. Integrated scheme for forming inter-poly dielectrics for non-volatile memory devices
WO2010079509A2 (en) 2008-12-05 2010-07-15 Pata V Murali Krishna Perfect gait shoe
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US8076250B1 (en) 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
US20130220410A1 (en) * 2011-09-07 2013-08-29 Air Products And Chemicals, Inc. Precursors for Photovoltaic Passivation
TWI584383B (zh) * 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2014011047A (ja) 2012-06-29 2014-01-20 Canon Components Inc シールドケーブル、その製造方法および無線通信モジュール
US9449794B2 (en) * 2012-07-20 2016-09-20 Applied Materials, Inc. Symmetrical inductively coupled plasma source with side RF feeds and spiral coil antenna
US9157730B2 (en) 2012-10-26 2015-10-13 Applied Materials, Inc. PECVD process
US10580623B2 (en) * 2013-11-19 2020-03-03 Applied Materials, Inc. Plasma processing using multiple radio frequency power feeds for improved uniformity
US10231580B2 (en) 2014-07-07 2019-03-19 GPCP IP Holdings LLC. Multiple orifice nozzle with cavity
US10410889B2 (en) * 2014-07-25 2019-09-10 Applied Materials, Inc. Systems and methods for electrical and magnetic uniformity and skew tuning in plasma processing reactors
US11004661B2 (en) * 2015-09-04 2021-05-11 Applied Materials, Inc. Process chamber for cyclic and selective material removal and etching

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130171834A1 (en) 2010-03-25 2013-07-04 Jason Haverkamp In-situ deposition of film stacks
JP2014505349A (ja) 2010-10-06 2014-02-27 ユ−ジーン テクノロジー カンパニー．リミテッド 半円形状のアンテナを備える基板処理装置
JP2012089694A (ja) 2010-10-20 2012-05-10 Sumitomo Electric Ind Ltd ２層ｒｆ構造のウエハ保持体
JP2012204694A (ja) 2011-03-25 2012-10-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2016149537A (ja) 2015-01-29 2016-08-18 エア プロダクツ アンド ケミカルズ インコーポレイテッドＡｉｒ Ｐｒｏｄｕｃｔｓ Ａｎｄ Ｃｈｅｍｉｃａｌｓ Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄデバイスを製造するための方法及び前駆体
JP2016197719A (ja) 2015-04-01 2016-11-24 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積

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