CN1702865A - 具有应变与无应变晶体管的集成电路及其制造方法 - Google Patents

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Abstract

一种具有应变与无应变晶体管的集成电路及其制造方法，利用系统层次能带间隙的工程技术，针对元件中一些需有较高驱动电流通过的区域的结构加以改良。例如，可对p型金属氧化半导体元件中的应变源极/汲极以及对n型金属氧化半导体中的拉伸薄膜等这些部位。对此集成电路中无须有高驱动电流通过的其他区域，可采用习知的结构。也就是说，可在PMOS元件中采用硅锗磊晶，用以提升其载子的迁移率。其中，此SiGe磊晶层以分布在源极/汲极、元件间的接合或在通道的内部为佳。另外，可在部分NMOS元件中以及在需要提升电子迁移率的元件中采用拉伸薄膜。此拉伸薄膜以氮化硅层为佳，且以利用电浆沉积技术所制造的氮化硅接触窗蚀刻终止层为较佳。

Description

具有应变与无应变晶体管的集成电路及其制造方法
技术领域
本发明与半导体元件制程具有广泛的相关性，特别涉及一种是关于应变场效晶体管(Strained Field Effect Transistor)及其制作方法。
背景技术
随着网路通讯蓬勃的发展，为此新兴市场提供具有高效能的宽频元件与电路元件也日益殷切。由于系统单芯片(System-on-a-Chip，SoC)可提供具有高效能的晶体管与嵌入型高密度记忆体，因此可应用系统单芯片来提升宽频元件的性能，用以协助加大频宽并达到预期的高传输速度与低操作频率。
一系统单芯片(SoC)中可包含记忆胞、逻辑、类比与输入/输出(I/ODevice)等元件。其中，记忆胞的种类可包括如动态随机存取记忆体(Dynamic Random Access Memory，DRAM)、静态随机存取记忆体(StaticRandom Access Memory，SRAM)、快闪记忆体(Flash Memory)、电子可抹除且可程式只读记忆体(Electrically Erasable Programmable Eead OnlyMemory，EEPROM)、可抹除且可程式只读记忆体(Erasable ProgrammableRead Only Memory，EPROM)或其他类似的记忆体等。逻辑元件与部份的I/O元件通常需含有具有高效能性质的晶体管，用以加快讯号转换的速度。PMOS的逻辑元件与一些需要高驱动电流的I/O元件可采用选择性的磊晶长成应变材料(例如硅锗，即SiGe)做为其源极/汲极区的材质。同样地，针对部份系统单芯片中的NMOS晶体管，亦可藉由一应力源，例如拉伸薄膜，来达到提升其电子迁移率的目的。此拉伸薄膜是在沉积时因受到一应力的作用，因此其内部会含有一拉伸应力。此拉伸应力将会由此应力源(即拉伸薄膜)转移至下方的通道，使得以在通道之间强迫硅晶格稍做拉伸，进而提升穿过晶格的电子迁移率。
然而，高速度效能对芯片上的部分元件而言并非绝对必要。因此，对一些不需要高驱动电流的NMOS逻辑电路元件、PMOS记忆胞以及其他PMOS的I/O元件或类比元件而言，其毋须利用可引发应变的技术方法加以制作，亦毋须选用可产生应变的材料做为其应力源。这些元件不会因为制程的复杂度、成本考量与良率问题而在制程中受到影响或损害。不过，这些考量与问题会却会影响到那些因为需要有高驱动电流流通而在源极与汲极区采用应变材料的元件。
由此可见，上述现有的集成电路及其制造方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决集成电路及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的集成电路及其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的集成电路及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的具有应变与无应变晶体管的集成电路及其制造方法，能够改进一般现有的集成电路及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的集成电路及其制造方法存在的缺陷，而提供一种新型结构的具有应变与无应变晶体管的集成电路，所要解决的技术问题是在PMOS元件中沉积SiGe磊晶层，用以提升其载子的迁移率。
本发明的另一目的在于，克服现有的集成电路及其制造方法存在的缺陷，而提供一种新的具有应变与无应变晶体管的集成电路，所要解决的技术问题是在沉积一薄膜时对其施以一拉伸应力，使得以在进行处理的芯片表面上形成一拉伸薄膜，用以提升NMOS晶体管的电流效能结，合此拉伸薄膜与上述的强化装置并应用在PMOS元件上，来达到上述的优点(简化元件与制程的调整、提升产品良率以及具有良好弹性)。
本发明的另一目的在于，克服现有的集成电路及其制造方法存在的缺陷，而提供一种新的具有应变与无应变晶体管的集成电路，简化元件与制程的调整、提升产品良率以及具有良好弹性
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，该半导体元件至少包括：一PMOS元件，位在一基板的一逻辑核心区块中，其中该PMOS元件至少包含一源极以及一汲极，并且该源极与该汲极中的至少一个至少包含一第一应力源；一第一NMOS元件，位在该基板的该逻辑核心区块中，其中该第一NMOS元件至少包含一第二应力源；以及一第二NMOS元件，位在该基板的一嵌入式记忆体中，其中该第二NMOS元件至少包含该第二应力源。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件，其中所述的第一应力源本质上至少包含一SiGe磊晶层。
前述的半导体元件，其中所述的SiGe磊晶层的材质组成中包含含量小于25％的一锗成分。
前述的半导体元件，其中所述的锗成分是成一梯度分布。
前述的半导体元件，其中所述的第二应力源的种类至少包括一拉伸薄膜。
前述的半导体元件，其中所述的第二应力源的种类至少包括一接触窗蚀刻终止层。
前述的半导体元件，其中所述的第二应力源的种类至少包括一氮化硅层。
前述的半导体元件，其中所述的第二应力源的厚度大于约250。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，该半导体元件至少包括：一第一PMOS元件，位在一基板的一逻辑核心区块的一第一区中，其中该第一PMOS元件至少包含一源极以及一汲极，并且该第一PMOS元件的该源极与该汲极中的至少一个至少包含一第一应力源；一第二PMOS元件，位在该基板的该逻辑核心区块的一第二区中，其中该第二PMOS元件至少包含一源极以及一汲极，并且该第二PMOS元件的该源极与该汲极中的至少一个不包含该第一应力源；一第一NMOS元件，位在该基板的该逻辑核心区块中，其中该第一NMOS元件至少包含一第二应力源；以及一第二NMOS元件，位在该基板的一嵌入式记忆体中，其中该第二NMOS元件至少包含该第二应力源。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件，其中所述的第一应力源本质上至少包含一SiGe磊晶层。
前述的半导体元件，其中所述的SiGe磊晶层的材质组成中包含含量小于25％的一锗成分。
前述的半导体元件，其中所述的锗成分是成一梯度分布。
前述的半导体元件，其中所述的第二应力源的种类至少包括一拉伸薄膜。
前述的半导体元件，其中所述的第二应力源的种类至少包括一接触窗蚀刻终止层。
前述的半导体元件，其中所述的第二应力源的种类至少包括一氮化硅层。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体结构的制造方法，该方法至少包括：在一基板的一第一区中制作一第一PMOS元件，其包含一源极以及一汲极，其中该第一PMOS元件的该源极与该汲极中的至少一个至少包含一第一应力源；在该基板的一第二区中制作一第二PMOS元件，其包含一源极以及一汲极，其中该第二PMOS元件的该源极与该汲极中的至少一个不包含该第一应力源；在该基板的该第一区中制作一第一NMOS元件，其包含一第二应力源的；以及在该基板的一第三区中制作一第二NMOS元件，其包含该第二应力源的。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体结构的制造方法，其中所述的第一应力源是一SiGe磊晶层。
前述的半导体结构的制造方法，其中所述的第二应力源是一氮化硅层。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明利用系统层次能带间隙的工程技术，针对元件中一些需有较高驱动电流通过的区域的结构加以改良。例如，可对p型金属氧化半导体元件中的应变源极/汲极以及对n型金属氧化半导体中的拉伸薄膜等这些部位。对此集成电路中无须有高驱动电流通过的其他区域，可采用习知的结构。也就是说，可在PMOS元件中采用硅锗磊晶，用以提升其载子的迁移率。其中，此SiGe磊晶层以分布在源极/汲极、元件间的接合或在通道的内部为佳。另外，可在部分NMOS元件中以及在需要提升电子迁移率的元件中采用拉伸薄膜。此拉伸薄膜以氮化硅层为佳，且以利用电浆沉积技术所制造的氮化硅接触窗蚀刻终止层为较佳。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，这些在系统单芯片制程中会碰到的问题，可利用本发明实施例中的系统层次工程技术加以克服或杜防其发生。例如，只选择在需要有或将要有高驱动电流通过的这些区域中改良其元件结构，如制作PMOS元件中的源极/汲极时可采用应变材料以及在NMOS元件上沉积一拉伸薄膜。至于此集成电路的其余区域，因为不需考量到高驱动电流的问题，所以可采用一般习知的元件结构。
在本发明的较佳实施例中，可在PMOS元件中沉积SiGe磊晶层，用以提升其载子的迁移率。其中，为了能显著地改良PMOS元件的效能，此SiGe磊晶层以沉积在PMOS元件的源极/汲极区以及在其材料间的接合处或在通道内为较佳。
在本发明的其他较佳实施例中，亦可在沉积一薄膜时对其施以一拉伸应力，使得以在进行处理的芯片表面上形成一拉伸薄膜，用以提升NMOS晶体管的电流效能。例如，沉积一氮化硅接触窗蚀刻终止层(Contact Etch StopLayer，CESL)。此拉伸薄膜会将所含的应力移转到下方的NMOS通道，用以在通道间拉伸硅晶体，使得以提升NMOS晶体管的电子迁移率。其中，在NMOS元件中以及在需要提升电子迁移率的元件区域中，此拉伸薄膜以氮化硅层为佳，且以氮化硅接触窗蚀刻终止层(CESL)为较佳。这些沉积层可利用电浆沉积技术制得。至于此集成电路上的剩余部位则可采用习知的NMOS结构。
借由上述技术方案，本发明具有应变与无应变晶体管的集成电路及其制造方法至少具有下列优点：
1、可降低制程的缺陷率，以及因为降低缺陷率而可提升其产品的良率。这些优点可藉由对集成电路(例如系统单芯片)中一些需具有高效能表现的元件采用应变材质(例如SiGe)而达成。对此集成电路的其余部位则可采用习知的基本结构，用以帮助降低产品的缺陷密集度。其中，元件的高效能表现可包括如高电洞迁移率、高运算速度或高驱动电流等。
2、此外，PMOS的效能以及短通道效应会受到应变材料的沉积温度与参数的影响。然而，在本发明的较佳实施例中，只需考量到如何最佳化那些需具有高效能表现的晶体管的制作参数，而其余不需有高效能表现的晶体管(其不包含应变材质)则无须加以考虑。因此，本发明还有一优点，就可简化元件与制程的调整(Tuning)。也就是说，本发明仅对集成电路中的部分元件与区域采用此较为复杂的结构，因此，可缩短产品的学习时间，亦可节省生产成本。
3、此外，本发明的较佳实施例还有另一优点，可利用拉伸薄膜(TensileFilm)选择性地改善NMOS元件的效能表现。更具体地来说，就是可在NMOS元件的某些区域上选择性地采用此拉伸薄膜，以及/或者可结合此拉伸薄膜与上述的强化装置并应用在PMOS元件上，来达到上述的优点(简化元件与制程的调整、提升产品良率以及具有良好弹性)。此外，亦可采用应变引发层(Strain Inducing layer)改善在接触窗蚀刻制程中所形成的窗洞轮廓，并可改善在闸极、源极与汲极部位上自行对准金属硅化物(Salicide)的损耗问题。
综上所述，本发明特殊的具有应变与无应变晶体管的集成电路及其制造方法。其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的集成电路及其制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示依照本发明一较佳实施例的系统单芯片平面架构图。
图2a是绘示依照一习知技术的较佳实施例的一半导体元件的剖面示意图，其中包含在松弛SiGe缓冲层上制作一应变硅晶晶体管作为一应力源，用以在应变硅晶层的上端引发应力。
图2b与图2c是绘示晶格剖面示意图，用以说明在一Si/SiGe异质结构中的应力来源。
图3是绘示依照另一习知技术的较佳实施例的部分芯片的剖面示意图，用以说明利用一高应力薄膜将应力引入位于晶体管的下方通道中。
图4是绘示依据本发明的一个或数个较佳实施例所制造的集成电路元件的部分结构剖面正视图。
101：系统单芯片               103：核心区块
105：I/O区块                  107：类比区块
109：随机存取记忆体区块(RAM)  201：半导体元件
203：晶体管                   205：应变硅晶层
207：松弛SiGe缓冲层         209：浓度渐进式SiGe缓冲层
211：硅基板                   213：通道
301：晶体管                   303：高应力薄膜
305：通道                     307：硅基板
401：集成电路元件             403：PMOS元件
405：逻辑核心区块             407：源极
409：汲极                     411a：NMOS元件
411b：NMOS元件                413：电容器
415：嵌入式记忆体             417：闸极
419：金氧半场效晶体管         421：I/O与类比区块
423：应力源                   425：MOS元件
427：浅沟渠隔离区块
具体实施方式
以下将详细讨论本发明的数个较佳实施例的制程及其使用方法。然而，值得重视的是，本发明提供许多可据以实施的发明概念、特定的范例构件与程序描述，仅是用来协助了解本发明内容。当然，这些仅是作为范例，并不能用以限制本发明的专利申请范围。需了解到，凡举依本发明提及的技术所做不同型态与细节的改变，皆不脱离本发明的专利申请范围所涵盖的范围。
本发明将在特定的段落中，以数个较佳实施例说明本发明内容，亦即列举说明如何对不同区域的集成电路元件采用不同的压力源(Stressor)。此压力源可包含应变材料与应变引发技术。本发明方法亦可应用在其他的系统单芯片上。
一些本发明的优点与特征将以本发明的数个实施例加以阐明。
请参阅图1，其绘示在一较佳实施例中的系统单芯片的平面架构图。例如，此系统单芯片101可包含一核心区块103。提升此核心区块103的效能，将有助于提升系统单芯片101的产品性能。因此，就制程上的考量而言，在核心区块103中需采用能提升产品效能的材料与制作方法；在非核心区块中因为其元件效能的考量是次要的，因此这部分的制程可采用习知的制造方法。此非核心区块可包含输入/输出(I/O)区块105或类比区块107(图1所绘示)。图1中的箭头是表示系统单芯片101中的信息传输连接路线。习知技艺者可明白，当其他元件包含此非核心区块的时候，I/O区块105或类比区块107亦可纳入核心区块103中。此外，I/O区块105更至少可以含有一需要高电流量的数据总线(Data Bus)、一计时器、一控制讯号、其他元件或一般的晶体管。
现在将注意力由芯片层面转移到个别元件层面。值得注意的是，对于将微缩MOS晶体管的技术推进至小于100nm技术节点的制程来说，如何制作出具有浅而陡峭的源极-汲极延伸接合(Source-Drain ExtensionJunction)是为一重大的挑战。然而，这还必须克服短通道效应所产生的问题，使得以成功地缩减元件的尺寸并使驱动电流保持在一足够大的量。此短通道效应在PMOS元件中尤其显著。这是因为PMOS元件中的源极与汲极的接合深度较一般的NMOS元件来的深。
因此，为抑制短通道效应的恶化，可在非凹槽状的源极/汲极区(例如突起状的源极/汲极区)中采用SiGe做为其浅接合的材质。现今已知道，在一双轴应变薄膜(Biaxial Strain Film，例如SiGe磊晶层)中的硅晶体可提升载子的迁移率，用以改善电流的效能。在另一已知的结构中，PMOS晶体管的特征在于其结构中含有以磊晶方式长成并嵌入于源极与汲极区中的SiGe磊晶层。此类结构的制作过程，首先是对此硅基板进行蚀刻制程形成凹槽。接着选择性地使用SiGe磊晶成长在此凹槽中。对于具有此结构的PMOS元件而言，其电流效能的优劣是取决于Ge的成分组成、SiGe的沉积厚度、凹槽的深度与凹槽的蚀刻轮廓等因素。
现今，有许多方法可将应力引入晶体管的通道中。请参阅图2a，其绘示在一较佳习知实施例中一半导体元件的剖面示意图。此半导体元件201的结构由下而上依序为硅基板211、浓度渐进式SiGe缓冲层209、松弛SiGe缓冲层207、应变硅晶层205以及晶体管203。另外，晶体管203的下方还有一通道213，其位于应变硅晶层205中。此前案已纪录于一篇论文中，作者为J.Wclser等人，发表于1992年冬季在美国旧金山所举办的“国际电子元件研讨会”的论文文摘的第1000～1002页。
相较于应变硅晶层205，松弛SiGe缓冲层207有一较大的晶格常数，亦即松弛SiGe缓冲层207中的原子结构排列较应变硅晶层205来的疏松。因此，沉积于松弛SiGe缓冲层207上的应变硅晶层205，其晶格在侧边方向上会受到由松弛SiGe缓冲层207引发的双轴拉伸应力。此外，位于应变硅晶层205中的通道213亦会受到此双轴拉伸应力的作用。上述的拉伸结果绘示于图2b与图2c。也就是说，此松弛SiGe缓冲层207扮演一应力源(Stressor)的角色，用以将应力导入上方的通道213。
因此，晶体管中的电子与电洞迁移率皆会因对通道213施以一双轴拉伸应力而有显著的提升。不过，若考量到互补式金氧半导体(ComplementaryMetal-Oxide Semiconductor，CMOS)制程，则此习知技术会面临到一挑战。由于此应变硅晶层205在晶体管的结构完成之前，因为受到拉伸应力的影响，所以是处于形变的状态，然而随后CMOS制程中的高温处理步骤会松弛应变硅晶层205，导致其应力强度的减弱。此习知技术还有一缺点，就是因为必须长出厚度达微米尺寸的SiGe缓冲层，所以其制作成本非常昂贵。另外，因为在松弛SiGe缓冲层207中存在着为数众多的差排(Dislocation)缺陷，而且部分的差排会因为接触而与应变硅晶层205发生交互作用，使差排的分布由松弛SiGe缓冲层207扩大至应变硅晶层205。这个现象会导致芯片含有高缺陷密度。由上述的原因可知，此习知技术会因制作成本考量与材料基本性质而在应用性上有所限制。
请参阅图3，其绘示在另一习知技术中的部分芯片结构剖面示意图。其中，高应力薄膜303(即为应力源)是在晶体管301完整地形成在硅基板307上后，再沉积覆盖于此晶体管301上。此高应力薄膜303是藉由微调硅晶体的晶格间隔，将应力导入通道305中。也就是说，通道305中的应力是在完成晶体管301的制作后，藉由在此晶体管301上沉积一高应力薄膜303才产生的。因此，高应力薄膜303对通道305的影响格外显著。此习知技术已详述记载于一篇已公开发表的论文中，其在此是作为一参考文献。此论文的作者为A.Shimizu等人，标题为“区域机械应力的调控：一个用于提升CMOS效能的新方法”(Local Mechanical Stress Control(LMC)：a NewTechnique for CMOS Performance Enhancement)，发表于2001年国际电子元件研讨会所公开的科技论文文摘的第433～436页。
由此高应力薄膜303所提供的应力，其施力的方向基本上是与源极到汲极方向(Source-to-Drain Direction)相平行的单轴方向。然而，当单轴挤压应力降低电子迁移率的时候，单轴拉伸应力亦会降低电洞的迁移率。此时可采用Ge离子植入的方式，选择性的释放此应力，用以避免降低电洞与电子的迁移率，使高应力薄膜303能发挥应力源的功能，有效改善PMOS元件与NMOS元件的效能。
此外，应力亦可藉由形成隔离结构(如浅沟渠隔离结构)而产生并施加于通道区域中。因此，在此习知技术中，不论是对n通道晶体管或p通道晶体管，可对所有的晶体管采用相同的隔离结构，用以将应力引入通道。
请参阅图4，其绘示依据本发明的一个或数个较佳实施例所制造的集成电路的部分结构剖面正视图。依据本发明的数个较佳实施例，本发明方法是对一集成电路401中不同的区域采用不同的应力源，用以提升晶体管的效能。此应力源的来源可包括应变材料或应变技术。经由提升晶体管的效能，可提升产品的良率并可降低制作成本。同时，亦可提升元件的效能。
本发明方法可应用在如形成于一基板上的集成电路等的半导体元件上。依然请参阅图4，此集成电路401在其逻辑核心区块405内至少包含一个PMOS元件403。其中，此PMOS元件403在源极407与汲极409中包含第一应力源(亦即应变材料)。另外，此集成电路401在逻辑核心区块405中还包括至少一个NMOS元件411a，且在另一区的嵌入式记忆体415中亦包括至少一个NMOS元件411b。在此集成电路401的结构中，NMOS元件亦可包含第二应力源，例如拉伸薄膜(请参阅图3，如编号303所绘示)。
在其他较佳实施例中，此第二应力源可为一接触窗蚀刻终止层(Contact Etch Stop Layer)。此接触窗蚀刻终止层的沉积厚度以大于约250为佳，并且以可施与大于约5.0×104dynes/cm的应力为佳。此第二应力源的材质以氮化硅为佳，其可利用低压化学气相沉积法(low pressurechemical vapor deposition，LPCVD)或电浆加强式化学气相沉积法(PlasmaEnhanced Chemical Vapor Deposition，PECVD)来进行承制。
依然请参阅图4，在源极407与汲极409中的第一应力源，其材质可包含硅、锗、镓(Gallium)、砷(Arsenide)或碳等材料，或晶格结构与基板或应力源周围区域不匹配的其他材质。在一实施例中，对SiGe应力源而言，其材质组成中以包含含量小于25％的锗成分为佳。在另一实施例中，此锗成分在此SiGe应力源中的分布可以如梯度般不具均一性。
晶体管元件中包括一闸极电极，其尺寸以小于约90nm为佳。如图4所示的闸极417，其结构中包含一介电常数大于约3.9的闸极介电层以及一闸极导体层。其中，此闸极介电层可选用如二氧化硅(例如SiO2)、氧化铝(例如Al2O3)、氮氧化硅(例如SiON)或氮化硅(例如Si3N4)等做为其材质。而此闸极导体层可选用如多晶硅、金属、金属硅化物或是这些材料的组合物做为其材质。在闸极417中的金属硅化物的材质可包含如硅化钴或硅化镍等，且其沉积厚度以约在100到400之间为佳。此外，源极407与汲极409这两个区域中所使用的材质亦可包括此金属硅化物。
在另一实施例中，集成电路元件401在I/O与类比区块421中包含至少一个MOS元件425，其结构中含有应力源423。集成电路元件401中的I/O与类比区块421亦包含至少一个金氧半场效晶体管419(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)，其结构中并不含应力源，因此无法对MOS元件425施加应力。在PMOS元件中，其应力源423的材质一般选用SiGe。同样地，对NMOS元件亦可选用传统的应力源，例如一应变的蚀刻终止层。
在另一个未绘示的实施例中，上述的集成电路可在其逻辑核心区块中的一第一区域内包含至少一个PMOS元件，此PMOS元件的结构包含一第一应力源，而在此逻辑核心区块中的一第二区域内包含至少一个的PMOS元件，其结构中不含应力源。此外，此集成电路在逻辑核心区块中含有至少一个NMOS元件，且在嵌入式记忆体415内包含至少一个含有一第二应力源的元件。
上述所揭露的数个实施例中所使用的基板可包含具有<100>面或<110>面的内部硅基板(Bulk Silicon Substrate)；或可包含具有绝缘层上覆硅(Silicon on Insulator，SOI)的基板；或可包含利用如SiGe、SiGeC或是石英等材料所制成的基板。此外，若能在此基板上制作隔离区，用以将集成电路板上的区块相隔开来则更佳。例如，制作如图4所绘示的浅沟渠隔离区427，其沟渠的深度大于约2,500，且其结构中含有一厚度约在50到300之间的衬底氧化层和/或衬底氮化硅层。
上述所揭露的记忆体415可为记忆体阵列的一部份，例如静态随机存取记忆体(Static Random Access Memory，SRAM)、动态随机存取记忆体(Dynamic Random Access Memory，DRAM)、快闪记忆体(Flash Memory)、可抹除且可程式只读记忆体(Erasable Programmble Read Only Memory，EPROM)、电子可抹除且可程式只读记忆体(Electrically Erasable Programmable ReadOnly Memory，EEPROM)，以及相似的记忆体。例如电容器、电阻器、I/O元件或是相似的装置亦可套用本发明所揭露的晶体管与其制作方法，以期获得较佳的产品效能。另外，上述的第一应力源的制作方法已揭露于美国专利申请序号为10/423,513的专利说明书中(TSM03-0173)。
由上述内容所揭露的本发明较佳实施例，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰。例如，本发明所属的技术领域中的习知技艺者可了解到，在不脱离本发明的范围之内，所使用的材料与方法可略有不同。例如，本发明并不局限于以硅为主的集成电路。不过，本发明有助于混合式半导体元件(例如使用镓砷化合物做为其材质的半导体)的制作。

Claims (18)

1、一种半导体元件，其特征在于该半导体元件至少包括：
一PMOS元件，位在一基板的一逻辑核心区块中，其中该PMOS元件至少包含一源极以及一汲极，并且该源极与该汲极中的至少一个至少包含一第一应力源；
一第一NMOS元件，位在该基板的该逻辑核心区块中，其中该第一NMOS元件至少包含一第二应力源；以及
一第二NMOS元件，位在该基板的一嵌入式记忆体中，其中该第二NMOS元件至少包含该第二应力源。
2、根据权利要求1所述的一种半导体元件，其特征在于其中所述的第一应力源本质上至少包含一SiGe磊晶层。
3、根据权利要求2所述的一种半导体元件，其特征在于其中所述的SiGe磊晶层的材质组成中包含含量小于25％的一锗成分。
4、根据权利要求3所述的一种半导体元件，其特征在于其中所述的锗成分是成一梯度分布。
5、根据权利要求1所述的一种半导体元件，其特征在于其中所述的第二应力源的种类至少包括一拉伸薄膜。
6、根据权利要求1所述的一种半导体元件，其特征在于其中所述的第二应力源的种类至少包括一接触窗蚀刻终止层。
7、根据权利要求1所述的一种半导体元件，其特征在于其中所述的第二应力源的种类至少包括一氮化硅层。
8、根据权利要求1所述的一种半导体元件，其特征在于其中所述的第二应力源的厚度大于约250。
9、一种半导体元件，其特征在于该半导体元件至少包括：
一第一PMOS元件，位在一基板的一逻辑核心区块的一第一区中，其中该第一PMOS元件至少包含一源极以及一汲极，并且该第一PMOS元件的该源极与该汲极中的至少一个至少包含一第一应力源；
一第二PMOS元件，位在该基板的该逻辑核心区块的一第二区中，其中该第二PMOS元件至少包含一源极以及一汲极，并且该第二PMOS元件的该源极与该汲极中的至少一个不包含该第一应力源；
一第一NMOS元件，位在该基板的该逻辑核心区块中，其中该第一NMOS元件至少包含一第二应力源；以及
一第二NMOS元件，位在该基板的一嵌入式记忆体中，其中该第二NMOS元件至少包含该第二应力源。
10、根据权利要求9所述的一种半导体元件，其特征在于其中所述的第一应力源本质上至少包含一SiGe磊晶层。
11、根据权利要求9所述的一种半导体元件，其特征在于其中所述的SiGe磊晶层的材质组成中包含含量小于25％的一锗成分。
12、根据权利要求11所述的一种半导体元件，其特征在于其中所述的锗成分是成一梯度分布。
13、根据权利要求9所述的一种半导体元件，其特征在于其中所述的第二应力源的种类至少包括一拉伸薄膜。
14、根据权利要求9所述的一种半导体元件，其特征在于其中所述的第二应力源的种类至少包括一接触窗蚀刻终止层。
15、根据权利要求9所述的一种半导体元件，其特征在于其中所述的第二应力源的种类至少包括一氮化硅层。
16、一种半导体结构的制造方法，其特征在于该方法至少包括：
在一基板的一第一区中制作一第一PMOS元件，其包含一源极以及一汲极，其中该第一PMOS元件的该源极与该汲极中的至少一个至少包含一第一应力源；
在该基板的一第二区中制作一第二PMOS元件，其包含一源极以及一汲极，其中该第二PMOS元件的该源极与该汲极中的至少一个不包含该第一应力源；
在该基板的该第一区中制作一第一NMOS元件，其包含一第二应力源的；以及
在该基板的一第三区中制作一第二NMOS元件，其包含该第二应力源的。
17、根据权利要求16所述的一种半导体结构的制造方法，其特征在于其中所述的第一应力源是一SiGe磊晶层。
18、根据权利要求16所述的一种半导体结构的制造方法，其特征在于其中所述的第二应力源是一氮化硅层。
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