JP2007096633A - 映像信号処理装置およびデジタルカメラ - Google Patents

Abstract

【課題】アナログ信号処理とデジタル信号処理を同じタイミングで行っているために、デジタル信号処理系で生じるデジタルノイズが、撮像素子からＡ／Ｄ変換回路までのアナログ信号処理系における映像信号に混入しやすい。
【解決手段】固体撮像素子１の出力を取り込み、所定のフォーマットに従う映像信号を生成する映像信号処理装置であって、固体撮像素子１からの水平ライン単位で連続するアナログ映像信号Ｓ２の出力に対して信号処理を施して第１の映像信号Ｓ３を得る第１の信号処理回路２と、第１の映像信号Ｓ３をデジタル情報に変換して第１の映像データＳ４を得るＡ／Ｄ変換回路３と、第１の映像データＳ４を記憶し、読み出しでは所定の期間遅延させて出力する記憶回路（ラインメモリ）４と、出力される第１の映像データＳ５に対して第２の信号処理を施して第２の映像データＳ６を得る第２の信号処理回路５を備える。
【選択図】図１

Description

本発明は、固体撮像素子から得られる映像信号をデジタルデータに変換して各種の信号処理を施す映像信号処理装置に関する。また、そのような映像信号処理装置と固体撮像素子からなるデジタルカメラに関する。

近年、デジタル信号処理技術とＣＭＯＳ（Complementary MetalOxide Semiconductor）微細化技術の急激な進歩により、高度の信号処理が可能な映像信号処理装置と撮像面に照射された光信号を電気信号に変換し取り出す撮像素子とを１枚のシリコン基板の上に集積する１チップＣＭＯＳカメラが実現されるようになってきた。

しかし、高度に進歩した微細ＣＭＯＳ技術により１チップ化が可能になってきた一方で、撮像チップと映像信号処理チップを独立に形成する２チップ構成の方が性能面とコスト面で有利であることが分かってきた。

映像信号処理チップは、膨大な画像情報を高度に処理するために信号処理の機能が大きくなってくる。静止画像では今後急激に進歩する携帯電話で画像を伝達するには、画像情報の大幅な圧縮が必要である。具体的にはＪＰＥＧ（Joint Photographic Experts Group）という圧縮法がある。このデータ圧縮には膨大な計算を高速に行う必要あり、最新のＣＭＯＳの微細化技術とＣＭＯＳ回路設計技術が不可欠である。さらに動画を扱う場合には超高速の処理回路が必要となる。そのため、映像信号処理チップはデジタルＣＭＯＳ微細化技術の最先端技術を用いることになる。

一方、撮像チップはアナログ信号を取り扱う。さらにカメラで使うレンズなどの感光領域の制約により微細化を急激に進めることはできない。すなわち、映像信号処理チップと撮像チップで要求される製造プロセスが異なってくる。無理に１チップ化すると、デジタルノイズのために撮像の性能劣化を引き起こしかねない。すなわち高価格、低性能につながってしまう。

そこで、撮像チップと映像信号処理チップを独立に設計することの有利性が出てくる。例えば、特許文献１に記載された従来技術では、ＣＭＯＳで構成された映像信号処理チップと、ｎＭＯＳ型またはｐＭＯＳ型のみの低リーク電流構造のトランジスタから構成された撮像チップを組み合わせたチップセットを構成している。タイミングパルス発生回路、ゲイン制御アンプ、Ａ／Ｄ変換回路を映像信号処理チップに搭載することで低価格化を図る。また、独立に設計する撮像チップの回路をすべてｎＭＯＳまたはｐＭＯＳのみにする。これにより、プロセス拡散工程において、単一のウェル構造だけを作ればよく、プロセス工程数やマスク枚数が大幅に削減できる。また、映像信号処理装置に合わせた微細プロセスを用いる必要もなく、映像信号処理装置と独立して撮像チップとしてアナログ性能を重視した設計ができるので、無理な微細プロセス使わないですみ、高性能化につなげている。

しかし、上記技術では、アナログ信号処理回路が映像信号処理チップに搭載されることで、アナログ信号処理系とデジタル信号処理系が１つの映像信号処理チップ内に混載されることとなる。この場合、映像信号処理チップ内で、回路配置、電源および接地回路の分離を幾ら工夫しても、アナログ信号処理回路、Ａ／Ｄ変換回路などからなるアナログ信号処理部分とデジタル信号処理部分とが近接して配置されれば、デジタル信号処理時に発生するデジタルノイズがアナログ信号への混入することを防止できない。

以下に、特許文献１に記載の従来技術における映像信号処理装置の駆動タイミングを説明する。

図６は映像信号処理装置のブロック図を示した１例であり、図７は従来技術における各信号処理の動作タイミングを示した１例である。

まず、タイミング発生回路を備えたカメラ制御用マイコン１６は、タイミング供給線より水平方向の駆動を制御する水平同期信号、垂直方向の駆動を制御する垂直同期信号および撮像素子を駆動するためのパルスを含む駆動制御信号Ｓ１１を固体撮像素子１１に供給する。固体撮像素子１１からの同期のとれた入力映像信号Ｓ１２がアナログ信号として映像信号処理装置２０へ入力される。入力映像信号Ｓ１２は１水平ライン単位で連続しており、各水平ラインの信号には、光学的黒部分を含む有効映像画素領域期間となる映像期間と、水平走査の帰線消去期間となる水平ブランキング期間が設定されている。映像信号処理装置２０に入力された入力映像信号Ｓ１２は、まず、アナログ信号処理回路１２に取り込まれ、アナログ信号処理を施された後、映像信号Ｓ１３としてＡ／Ｄ変換回路１３に取り込まれる。映像信号Ｓ１３は、Ａ／Ｄ変換回路１３によってデジタルの映像データＳ１４に変換され、ラインメモリ１４に入力される。ラインメモリ１４に書き込まれた映像データＳ１４は、そのままのタイミングで、映像データＳ１５としてデジタル信号処理回路１５に出力される。映像データＳ１５は、デジタル信号処理回路１５によってデジタル信号処理を施され、出力映像データＳ１６として映像信号処理装置２０より出力される。
特開２００４−１１１５７２号公報（第３−５頁、第１０−１１図）

上記の従来の技術の映像信号処理装置２０においては、図７に示すように、アナログ信号処理を施している期間とデジタル信号処理を施している期間とで重なり合う期間が存在し、デジタル信号処理時に発生するデジタルノイズが信号処理期間の重なるアナログ信号に混入するおそれがある。

本発明は、アナログ信号処理回路、Ａ／Ｄ変換回路等のアナログ信号処理部分からデジタル信号処理部分までを混載した映像信号処理装置において、デジタルノイズのアナログ信号への混入を効果的に防止することを目的とする。

本発明による映像信号処理装置は、水平走査および垂直走査の各タイミングに対応して駆動される固体撮像素子の出力を取り込み、所定のフォーマットに従う映像信号を生成する映像信号処理装置であって、
前記固体撮像素子からの水平ライン単位で連続するアナログ映像信号の出力に対して第１の信号処理を施して第１の映像信号を得る第１の信号処理回路と、
前記第１の映像信号をデジタル情報に変換して第１の映像データを得るＡ／Ｄ変換回路と、
前記第１の映像データを少なくとも１水平ライン単位で記憶し、読み出しでは所定の期間遅延させて出力する記憶回路と、
出力される前記第１の映像データに対して第２の信号処理を施して第２の映像データを得る第２の信号処理回路とを備えた構成とされている。

この構成において、第１の信号処理回路およびＡ／Ｄ変換回路で第１の映像データを生成し、記憶回路に記憶する。記憶回路に記憶している第１の映像データから第２の映像データを生成させるために、記憶している第１の映像データを第２の信号処理回路に対して出力する。このとき、記憶回路は、第１の映像データを生成し記憶する期間に対して、記憶している第１の映像データを第２の信号処理回路へ出力する期間をずらす機能を有している。すなわち、第１の信号処理回路およびＡ／Ｄ変換回路で第１の映像データを生成し記憶回路に記憶するアナログ信号処理期間に対して、記憶回路から第１の映像データを読み出し第２の信号処理回路で第２の映像データを生成するデジタル信号処理期間をずらしている。換言すれば、デジタル信号処理期間に対してアナログ信号処理期間がずれている。デジタル信号処理期間において、第２の信号処理回路で第１の映像データから第２の映像データを生成する過程でデジタルノイズが発生しても、その期間ではアナログの第１の信号処理はすでに終わっている。あるいは、一部重なり合っても、その重なりは原則的にわずかである。その結果として、デジタルノイズが発生するとしても、そのデジタルノイズがアナログの第１の信号処理に混入することが極力排除されていることになる。これにより、画質劣化を抑制することが可能になる。

上記において好ましくは、前記記憶回路は、その読み出しの所定の期間の遅延について、前記固体撮像素子から出力される前記アナログ映像信号に対する前記第１の信号処理の期間と、前記記憶回路から出力される前記第１の映像データに対する前記第２の信号処理の期間とが重ならない条件で遅延させるように構成されていることである。第１の信号処理の期間と第２の信号処理の期間とがまったく重ならないようにすることにより、第２の信号処理で発生するデジタルノイズが第１の信号処理に混入することが全くなく、画質劣化抑制の効果が向上する。

上記において好ましくは、前記第２の信号処理回路は、前記第２の信号処理の期間において、当該第２の信号処理の期間が前記アナログ映像信号の非処理期間内に収まるように、クロックパルスの周波数を増加させるように構成されていることである。これは、第２の信号処理の期間に対して第１の信号処理の期間が重ならないようにする工夫の１つである。第２の信号処理の開始タイミングが第１の信号処理の期間の終了点以降であることは、重なりを抑える条件の１つである。しかし、第２の信号処理の終了タイミングが次のサイクルでの第１の信号処理の期間の開始点より遅いと、第２の信号処理の期間の後半で発生したデジタルノイズが第１の信号処理の期間の前半に混入するおそれがある。そこで、第２の信号処理回路が第２の信号処理を行うときのクロックパスの周波数を上げ、高速処理を行うことにより、第２の信号処理を第１の信号処理の期間の開始点以前に終了させる。これにより、第１の信号処理の期間が第２の信号処理の期間に重なることが皆無となり、デジタルノイズの混入を確実に防止することができる。

また、上記において好ましくは、前記第２の信号処理回路は、前記第２の信号処理の期間の開始タイミングが前記第１の信号処理の期間の終了タイミング以降にあるものとして、動作中の水平同期信号の周期を、前記第１の信号処理の期間と前記第２の信号処理の期間との合計の期間以上に調整するように構成されていることである。これも、第２の信号処理の期間に対して第１の信号処理の期間が重ならないようにする工夫の１つである。この場合も、第１の信号処理の期間が第２の信号処理の期間に重なることが皆無となり、デジタルノイズの混入を確実に防止することができる。

また、本発明によるデジタルカメラは、上記のいずれかに記載の前記映像信号処理装置と、この映像信号処理装置から出力される駆動制御信号によってタイミング制御されながら駆動され被写体のアナログ撮像信号を生成して入力映像信号とし前記映像信号処理装置に送出する固体撮像素子とからなるものである。これによれば、デジタルノイズの混入を抑えた品質の良い撮像を実現できる。

本発明によれば、第２の信号処理の期間では第１の信号処理を行わないようにして、デジタルノイズの混入を回避することにより、画質劣化を抑制することができる。

以下、本発明にかかわる映像信号処理装置を備えたデジタルカメラの実施の形態を図面に基づいて詳細に説明する。

図１は本発明の実施の形態における映像信号処理装置を備えたデジタルカメラの構成を示すブロック図である。図１において、映像信号処理装置１０は、固体撮像素子１から出力されたアナログ映像信号Ｓ２を取り込んで、アナログ信号処理、Ａ／Ｄ変換およびデジタル信号処理を経て第２の映像データＳ６を得るように構成されている。

アナログ信号処理を行う第１の信号処理回路２は固体撮像素子１から出力されるアナログ映像信号Ｓ２を取り込んで、固体撮像素子１での電荷転送時に発生するリセット雑音および１／ｆノイズを取り除き、黒レベルの変動および横引きノイズのない映像信号を生成する相関二重サンプリング（ＣＤＳ）処理や、ＣＤＳ回路の出力映像信号のゲインを調整する自動利得調整（ＡＧＣ）処理といったアナログ信号処理を施し、所定のフォーマットに従う第１の映像信号Ｓ３を出力する。Ａ／Ｄ変換回路３は、第１の映像信号Ｓ３を取り込んでデジタルデータに変換し、各データが固体撮像素子１の各受光画素の映像情報に対応する第１の映像データＳ４を出力する。記憶回路としてのラインメモリ４は、Ａ／Ｄ変換回路３から出力される第１の映像データＳ４を１水平ライン単位で記憶し、一定の期間経過した後にカメラ制御用マイコン６からの指示でラインメモリ４に記憶されている第１の映像データＳ５を読み出して出力する。この読み出しのタイミングについては、後に詳述する。デジタル信号処理を行う第２の信号処理回路５はラインメモリ４から出力される第１の映像データＳ５を取り込んで、デジタル信号処理を施し、所定のフォーマットに従う第２の映像データ（Ｙ／Ｃ映像データ）Ｓ６を出力する。ここで、ラインメモリ４からの第１の映像データＳ５の読み出しは、第１の映像データＳ４が書き込まれるタイミングに対し、１水平ラインにおける第１の映像データＳ４が全て書き込み終わったタイミングに設定される。また、第２の信号処理回路５での信号処理時にクロックパルスのスピードを上げることで、デジタル信号処理系、つまり、ラインメモリ４から第１の映像データＳ５が出力されてから、第２の信号処理回路５が第１の映像データＳ５を出力するまで処理期間が、水平ブランキング期間内に収まるように設定される。

すなわち、アナログ信号処理系、つまり、固体撮像素子１からアナログ映像信号Ｓ２が出力されてから、第１の映像データＳ４がラインメモリ４に書き込まれるまでの映像信号処理期間と、デジタル信号処理系の映像信号処理期間が重ならないように設定されている。すなわち、アナログ信号処理系の信号処理期間とデジタル信号処理系の信号処理期間は互いに重ならない。このため、デジタル信号処理系で発生するデジタルノイズが第１の映像信号Ｓ３、第１の映像データＳ４に混入することが防止される。

図２は本実施の形態における各信号処理の動作タイミングを示した１例である。

まず、タイミング発生回路を備えたカメラ制御用マイコン６は、タイミング供給線より水平方向の駆動を制御する水平同期信号、垂直方向の駆動を制御する垂直同期信号および撮像素子を駆動するためのパルスを含む駆動制御信号Ｓ１を固体撮像素子１に供給する。固体撮像素子１から同期のとれたアナログの入力映像信号Ｓ２が映像信号処理装置１０へ入力される。入力映像信号Ｓ２は、まず、アナログ信号処理回路２に取り込まれ、アナログ信号処理を施された後、第１の映像信号Ｓ３としてＡ／Ｄ変換回路３に取り込まれる。第１の映像信号Ｓ３は、Ａ／Ｄ変換回路３によってデジタルの第１の映像データＳ４に変換され、ラインメモリ４に入力される。ラインメモリ４では、書き込まれる第１の映像データＳ４の１水平ライン分のデータが全て書き込み終わるまで、第１の映像データＳ４を蓄積し、第１の映像データＳ４が全て書き込み終わったタイミングで、第２の信号処理回路５に読み出し始められる。第１の映像データＳ５は、第２の信号処理回路５によって、デジタル信号処理を施され、出力映像データＳ６として映像信号処理装置１０より出力される。

このとき、図３に示すように、アナログ信号処理が動作していない期間Ｔａが、１水平ラインの映像期間におけるデジタル信号処理を行う期間Ｔｂより短いとき（Ｔａ＜Ｔｂ）、ラインメモリ４でデジタル信号処理期間のタイミングをずらしただけでは、遅延したデジタル信号処理期間が、次に入力されてくる入力映像信号の１水平ラインの映像期間に重なり合ってしまう。

そこで、図４に示すように、ラインメモリ４から、第１の映像データＳ５が第２の信号処理回路５に読み出し始められるタイミングで、カメラ制御用マイコン６によって、映像信号処理装置１０のクロックパルスのスピードを上げる。すなわち、クロックパスの周波数を通常よりも増大させる。１水平ラインの映像期間におけるデジタル信号処理を行う期間が、アナログ信号処理が動作していない期間内に終えることができるだけのスピードに上げる。これにより、デジタル信号処理を行う期間が短くなり、１水平ラインの映像期間のアナログ信号処理が終わってから、次の１水平ラインの映像期間のアナログ信号処理が始まるまでの期間内に終えることができる。

あるいは、図５に示すように、撮像素子の水平同期信号の幅を広げる。アナログ信号処理系の信号処理を行う期間とデジタル信号処理系の信号処理を行う期間が十分収まるような水平同期信号の幅に設定する。これにより、１水平ラインの映像期間のアナログ信号処理が終わってから、次の１水平ラインの映像期間のアナログ信号処理が始まるまでの期間内に、１水平ラインの映像期間におけるデジタル信号処理を終えることができる。

アナログ信号処理期間とデジタル信号処理期間のタイミングを全く独立させることで、アナログ映像信号へのデジタルノイズの混入を効果的に防止する。

本発明の映像信号処理装置は、デジタルノイズの混入がなく画質劣化が抑制されたデジタルカメラ等として有用である。

本発明の実施の形態における映像信号処理装置を備えたデジタルカメラの構成を示すブロック図 本発明の実施の形態における映像信号処理装置の動作を示すタイミングチャート 本発明の実施の形態に関してデジタルカメラの混入を説明するタイミングチャート 本発明の実施の形態においてクロックパルスのスピードの変化を示すタイミングチャート 本発明の実施の形態において水平同期信号の周期の変化を示すタイミングチャート 従来の技術における映像信号処理装置を備えたデジタルカメラの構成を示すブロック図 従来の技術における映像信号処理装置の動作を示すタイミングチャート

符号の説明

１ 固体撮像素子
２ 第１の信号処理回路（アナログ信号処理回路）
３ Ａ／Ｄ変換回路
４ ラインメモリ（記憶回路）
５ 第２の信号処理回路（デジタル信号処理回路）
６ カメラ制御用マイコン
１０ 映像信号処理装置
Ｓ１ 駆動制御信号
Ｓ２ アナログ映像信号
Ｓ３ 第１の映像信号
Ｓ４ 第１の映像データ
Ｓ５ 第１の映像データ
Ｓ６ 第２の映像データ

Claims (5)

1. 水平走査および垂直走査の各タイミングに対応して駆動される固体撮像素子の出力を取り込み、所定のフォーマットに従う映像信号を生成する映像信号処理装置であって、
   前記固体撮像素子からの水平ライン単位で連続するアナログ映像信号の出力に対して第１の信号処理を施して第１の映像信号を得る第１の信号処理回路と、
   前記第１の映像信号をデジタル情報に変換して第１の映像データを得るＡ／Ｄ変換回路と、
   前記第１の映像データを少なくとも１水平ライン単位で記憶し、読み出しでは所定の期間遅延させて出力する記憶回路と、
   出力される前記第１の映像データに対して第２の信号処理を施して第２の映像データを得る第２の信号処理回路とを備える映像信号処理装置。
2. 前記記憶回路は、その読み出しの所定の期間の遅延について、前記固体撮像素子から出力される前記アナログ映像信号に対する前記第１の信号処理の期間と、前記記憶回路から出力される前記第１の映像データに対する前記第２の信号処理の期間とが重ならない条件で遅延させるように構成されている請求項１に記載の映像信号処理装置。
3. 前記第２の信号処理回路は、前記第２の信号処理の期間において、当該第２の信号処理の期間が前記アナログ映像信号の非処理期間内に収まるように、クロックパルスの周波数を増加させるように構成されている請求項２に記載の映像信号処理装置。
4. 前記第２の信号処理回路は、前記第２の信号処理の期間の開始タイミングが前記第１の信号処理の期間の終了タイミング以降にあるものとして、動作中の水平同期信号の周期を、前記第１の信号処理の期間と前記第２の信号処理の期間との合計の期間以上に調整するように構成されている請求項２に記載の映像信号処理装置。
5. 請求項１から請求項５までのいずれかに記載の前記映像信号処理装置と、この映像信号処理装置から出力される駆動制御信号によってタイミング制御されながら駆動され被写体のアナログ撮像信号を生成して入力映像信号とし前記映像信号処理装置に送出する固体撮像素子とからなるデジタルカメラ。

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