JP2010157901A - 信号処理装置、信号処理方法およびプログラム - Google Patents

Abstract

【課題】デジタルデータ処理回路を完全に停止させることなく、アナログ信号処理に対するデジタルデータ処理の影響を抑えることができる信号処理装置、信号処理方法およびプログラムを提供する。
【解決手段】信号処理装置１は、アナログ信号処理回路１２と、デジタルデータ処理回路１３、１４と、アナログ信号処理回路１２に対するデジタルデータ処理回路１３、１４の影響を判定する判定部と、判定結果に応じて、デジタルデータ処理回路１３、１４の一部の回路について停止または処理能力を下げる制御部１５とを有する。
【選択図】図１

Description

本発明は、アナログ信号処理回路とデジタルデータ処理回路とを有する信号処理装置、信号処理方法およびプログラムに関する。詳しくは、アナログ信号処理回路とデジタルデータ処理回路とを有する信号処理装置、信号処理方法およびプログラムに関する。

信号処理装置がアナログ信号処理回路とデジタルデータ処理回路とを有する場合、デジタルデータ処理回路が、アナログ信号処理回路に対して影響を与えることがある。
例えば、アナログ信号処理回路が動作している時に、デジタルデータ処理回路が動作した場合、アナログ信号にデジタルノイズが混入することがある。
この他にも例えば、撮像装置は、撮像素子を有するアナログ回路とデジタルデータ処理回路とを有する。撮像装置では、デジタルデータ処理回路が動作して温度が上昇すると、撮像素子の暗電流が増える。その結果、撮像する画像のアナログ信号に含まれる暗電流成分が増えてしまう。
このようにアナログ信号処理回路やアナログ回路は、デジタルデータ処理回路の影響を受ける。そして、アナログ信号処理回路は、それが本来有する性能でアナログ信号を処理できなくなることがある。

特許文献１は、撮像装置を開示する。この撮像装置は、アナログ信号処理回路が動作するとき、デジタルデータ処理回路を停止する。
特許文献１の撮像装置は、このようにアナログ信号処理回路が動作するときにはデジタルデータ処理回路を同時に動作させないようにすることで、デジタルノイズの混入を防止する。

特許文献２は、マルチプロセッサ構成のコンピュータシステムを開示する。このコンピュータシステムは、高い優先度が割り当てられた複数のプロセッサをアプリケーション処理に使用する。
また、特許文献２のコンピュータシステムは、特定の動作モードの場合、ハードウェアの制御により、複数のプロセッサの一部のプロセッサの優先順位を高い順位へ変更する。
特許文献２のコンピュータシステムは、このように一部のプロセッサの優先順位を変更することでアプリケーション処理を優先して処理することで、複数のプロセッサの利用効率を高めている。

特開２００３−１５３０７０号公報 特開平５−１２０２４８号公報

しかしながら、特許文献１の方法では、デジタルデータ処理回路は、アナログ信号処理回路が動作するときには一律にかつ完全に停止する。その結果、アナログ信号処理回路とデジタルデータ処理回路とは、時分割で動作する。
したがって、特許文献１の方法では、例えばアナログ信号処理回路が高速化し、かつデジタルデータ処理回路が大規模かつ複雑化した場合には、デジタルデータ処理回路を停止するタイミングが確保できなくなる可能性がある。
例えば、信号処理装置で動画を撮影する場合、または静止画を連写する場合、アナログ信号処理回路は、連続的に撮影される複数の画像のアナログ信号を連続的に処理し続ける。この場合、デジタルデータ処理回路は、アナログ信号処理回路が動作する度に頻繁に停止する。
その結果、デジタルデータ処理回路は、十分な処理時間を確保できなくなり、その処理能力を発揮できなくなる。しかも、アナログ信号処理回路で処理された画像のデジタルデータの処理が滞るので、未処理のデジタルデータを一時的に保存するために、膨大な記憶量のメモリが必要になる。
それゆえ、たとえば動画撮影に用いる信号処理装置、または静止画を連写する信号処理装置では、特許文献１の方法を採用できない。

また、特許文献２の方法では、複数のプロセッサは、優先順位が変更されることで、可能な限り積極的に使用される。この場合、複数のプロセッサが高負荷で動作することになり、アナログ信号処理回路にデジタルノイズが混入する可能性が高くなる。
したがって、特許文献２の方法は、アナログ信号処理に対する、デジタルデータ処理回路の動作に起因する影響を抑えることができない。
しかも、特許文献２の方法は、動作モードに応じて、アプリケーションが使用するプロセッサを優先的に確保する。したがって、特許文献２の方法において、優先順位を変更した後の各プロセッサがオーバーロードとならないようにするためには、優先順位を変更する前に、各プロセッサの負荷が予測できなければならない。

本発明は、デジタルデータ処理回路を完全に停止させることなく、アナログ信号処理に対するデジタルデータ処理の影響を抑えることができる信号処理装置、信号処理方法およびプログラムを提供することにある。

本発明の第一の観点の信号処理装置は、アナログ信号処理回路と、デジタルデータ処理回路と、アナログ信号処理回路に対するデジタルデータ処理回路の影響を判定する判定部と、判定部の判定結果に応じて、デジタルデータ処理回路の一部の回路について停止または処理能力を下げる制御部とを有する。

第二の観点の信号処理方法は、アナログ信号処理回路に対するデジタルデータ処理回路の影響を判定する判定ステップと、判定部の判定結果に応じて、デジタルデータ処理回路の一部の回路について停止または処理能力を下げる制御ステップと、一部の回路について停止または処理能力を下げた状態で、アナログ信号処理回路及びデジタルデータ処理回路を動作させるステップとを有する。

第三の観点のプログラムは、アナログ信号処理回路に対するデジタルデータ処理回路の影響を判定する判定処理と、判定部の判定結果に応じて、デジタルデータ処理回路の一部の回路について停止または処理能力を下げる制御処理と、一部の回路について停止または処理能力を下げた状態で、アナログ信号処理回路及びデジタルデータ処理回路を動作させる処理とをコンピュータに実行させる。

第四の観点の信号処理装置は、アナログ信号処理回路と、デジタルデータ処理回路と、アナログ信号処理回路に対するデジタルデータ処理回路の影響を判定する判定部と、判定部の判定結果に応じて、アナログ信号処理回路またはデジタルデータ処理回路でのノイズ除去能力を上げる制御部とを有する。

第一から第三の観点の場合、アナログ信号処理回路に対するデジタルデータ処理回路の影響が判定される。
なお、アナログ信号処理回路に対する影響としては、たとえば、アナログ信号処理回路で処理されるアナログ信号に対する影響、またはアナログ信号処理回路のアナログ信号処理に対する影響がある。
また、第一から第三の観点、判定部の判定結果に応じて、デジタルデータ処理回路の一部の回路について停止または処理能力が下げられる。
したがって、第一から第三の観点の場合、デジタルデータ処理回路がアナログ信号処理回路に対して影響を与えると判定される状況では、デジタルデータ処理回路の一部の回路は、停止した状態または処理能力を下げた状態になる。
アナログ信号処理回路及びデジタルデータ処理回路は、デジタルデータ処理回路の一部の回路の処理能力を下げた状態で動作する。

第四の観点の場合、アナログ信号処理回路に対するデジタルデータ処理回路の影響が判定される。また、判定部の判定結果に応じて、アナログ信号処理回路またはデジタルデータ処理回路でのノイズ除去能力が上げられる。
したがって、第四の観点の場合、デジタルデータ処理回路がアナログ信号処理回路に対して影響を与えると判定される状況では、アナログ信号処理回路またはデジタルデータ処理回路によるノイズ除去能力が上げられる。

本発明では、デジタルデータ処理回路を完全に停止させることなく、アナログ信号処理に対するデジタルデータ処理の影響を抑えることができる。

以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（１つのデバイスによる信号処理装置の例）
２．第２の実施の形態（複数のデバイスによる信号処理装置の例）
３．第３の実施の形態（設定情報を用いて判定するデバイスの例）
４．第４の実施の形態（設定情報を用いて判定する信号処理装置の例）
５．第５の実施の形態（アナログ信号処理回路でノイズを除去する例）
６．第６の実施の形態（アナログ回路に影響が生じ難いレイアウトの例）
７．第７の実施の形態（カメラシステムの例）
８．第８の実施の形態（画像記録再生システムの例）

＜１．第１の実施の形態＞
［デバイスの構成］
１つのデバイス（集積回路）にアナログ信号処理回路と他に回路とが存在する場合、たとえば他の回路が動作することでノイズが発生し、アナログ信号処理が影響を受けることがある。
したがって、このようなデバイスは、アナログ信号処理に対する他の回路の影響を抑制することにより、アナログ信号処理の本来の性能を発揮させて、アナログ信号処理の品質を高めることができる。
図１は、本発明の第１の実施の形態に係る信号処理装置を適用したシステム１の構成例である。このシステム１は、アナログ信号処理に対するデジタルデータ処理の影響を判定して制御する。

図１のシステム１は、１つのデバイス１０において、アナログ信号ＩＦ（Interface）１１、アナログ信号処理回路１２、第一回路１３、第二回路１４、ＣＰＵ（Central Processing Unit）１５、メモリコントローラ１６、および内部メモリ１７を有する。
アナログ信号処理回路１２、第一回路１３、第二回路１４、ＣＰＵ１５、メモリコントローラ１６、および内部メモリ１７は、デジタルデータを送受する内部バス１８により相互接続され、それぞれが互いに独立してデジタルデータを処理する。
また、アナログ信号処理回路１２、第一回路１３、第二回路１４、ＣＰＵ１５、メモリコントローラ１６、内部メモリ１７および内部バス１８は、図１と同様のブロックレイアウトで１つの半導体基板（チップ、ダイ）に実装される。
したがって、第一回路１３のブロックは、第二回路１４のブロックよりアナログ信号処理回路１２のブロックの近くに配置される。
なお、アナログ信号ＩＦ１１、アナログ信号処理回路１２、第一回路１３、第二回路１４、ＣＰＵ１５、メモリコントローラ１６、内部メモリ１７、および内部バス１８は、１つの半導体基板に複数個ずつ実装されてもよい。
また、システム１は、メモリコントローラ１６及び内部メモリ１７の一方の回路のみを有してもよい。

アナログ信号ＩＦ１１は、デバイス１０の外部、例えば図示外の他のデバイスと接続されて、この接続先の他のデバイスとの間でアナログ信号を送受する。

アナログ信号処理回路１２は、アナログ信号ＩＦ１１が送信するアナログ信号、またはアナログ信号ＩＦ１１が受信したアナログ信号を処理する。
アナログ信号処理には、例えばアナログ信号をデジタルデータへ変換するＡＤ（Analog to Digital）変換処理がある。この他にもたとえば、アナログ信号処理には、デジタルデータをアナログ信号へ変換するＤＡ（Digital to Analog）変換処理、アナログ信号若しくはデジタルデータに対する加算や減算などの演算処理がある。
なお、アナログ信号処理回路１２は、アナログ信号が入力される回路でも、アナログ信号を出力する回路でも、アナログ信号が入出力される回路でも、アナログ信号を処理する回路でもよい。

デバイス１０の内部回路のうち、アナログ信号ＩＦ１１およびアナログ信号処理回路１２以外の内部回路は、アナログ信号を取り扱わない。したがって、以下の説明では、デバイス１０の内部回路のうち、これらのアナログ信号を取り扱わない内部回路について、デジタルデータ処理回路ともいう。

第一回路１３及び第二回路１４は、互いに独立してデジタルデータを処理する。第一回路１３の機能と第二回路１４の機能とは、同じでも異なってもよい。
デジタルデータの処理には、例えば画像データ、音声データ、暗号データ、通信データなどの信号用データの処理がある。この他にもたとえば、デジタルデータ処理には、加算、減算、ＤＳＰ（Digital Signal Processing）機能などの演算処理、ＤＭＡ（Direct Memory Access）などの転送処理、タイマ、クロックなどを用いた制御処理がある。

メモリコントローラ１６には、外部メモリ１９が接続される。

［動作説明］
図２は、図１のデバイス１０において、アナログ信号処理に対するデジタル信号処理の影響を判定する方法例である。
この判定方法は、例えば内部メモリ１７に記憶された図示外のプログラムをＣＰＵ１５が繰り返し実行することにより実施される。なお、この方法は、ＣＰＵ１５以外のハードウェアにより実施されてもよい。

ＣＰＵ１５は、図２にしたがって、まず、アナログ信号処理を実行しているか否かを判断する（ＳＴ１）。そして、アナログ信号処理回路１２でアナログ信号処理を実行していない場合、ＣＰＵ１５は、図２の判定処理を終了する。

アナログ信号処理を実行している場合、ＣＰＵ１５は、さらに使用している内部回路（デジタルデータ処理回路１３〜１７）または内部バス１８があるか否かを判断する（ＳＴ２）。
ステップＳＴ２の判断がＹｅｓである場合、ＣＰＵ１５は、デバイス１０の内部回路および内部バス１８の動作状況を調査し（ＳＴ３）、回路毎の影響度を演算する（ＳＴ４）。
このように調査ステップＳＴ３より前に使用している内部回路などの有無を判断することにより、ＣＰＵ１５は、使用している内部回路が無い状況において不用意にこれらの処理（ＳＴ３、ＳＴ４）を実施しないようにできる。
なお、ステップＳＴ２の判断処理は省略してもよい。ステップＳＴ２を省略した場合、ＣＰＵ１５は、常に処理（ＳＴ３、ＳＴ４）を実施する。

ここで、使用している内部回路などの動作状況を示す情報としてＣＰＵ１５が取得可能な情報としては、例えば各内部回路（例えば第一回路１３、第二回路１４）のクロック周波数の情報、内部バス１８のクロック周波数の情報がある。
この他にも例えば、動作状況を示す取得可能な情報としては、ＣＰＵ１５の内部レジスタの値などの動作ステータスの情報、内部バス１８の混雑度の情報、ウェイト時間の情報、各内部回路の活性状態の情報、各内部回路が保持する値の情報がある。
また、デバイス１０が図示外の温度センサなどの内部センサを有する場合、その内部センサで検出した検出値でもよい。

また、例えば一般的にクロックの周波数が高い場合、または温度が高い場合には、アナログ信号処理でのノイズが大きくなる。
したがって、各回路による影響度の演算処理（ＳＴ４）では、ＣＰＵ１５は、取得した内部回路（デジタルデータ処理回路１３〜１７）および内部バス１８の動作状況を示す情報と、テーブルまたは計算式とを使用して演算する。
そして、例えば計算式を使用する場合、その係数の値は、各回路の機能、レジスタの機能を参考にして決めればよい。
この他にも、係数の値は、アナログ信号処理回路１２を基準とした各回路の相対位置、サイズなどの物理情報を参考にして決めてもよい。一般的にアナログ信号処理回路１２の近くに配置された回路の発熱またはノイズが、アナログ信号処理に影響を与える。

回路毎の影響度が得られた後、ＣＰＵ１５は、アナログ信号処理回路１２の状況を調査する（ＳＴ５）。
ここで、アナログ信号処理回路１２の状態を示す情報としてＣＰＵ１５が取得可能な情報には、例えばアナログ信号処理回路１２のレジスタの情報がある。
この他にも例えば、ウェイト時間、各回路の活性状態、アナログ信号処理回路１２の処理データなどの情報がある。
また、温度センサ、電圧センサ、電流センサなどが存在する場合、それらの検出値を用いてよい。ＣＰＵ１５は、これらの取得情報を用いて、アナログ信号処理回路１２の状況を調査する。

次に、ＣＰＵ１５は、回路毎の影響度の情報と、アナログ信号処理回路１２の状態情報を用いて、アナログ信号処理への影響度を決定する（ＳＴ６）。
例えばアナログ信号処理回路１２の処理データを調査した場合、ＣＰＵ１５は、この調査データと以前または直前の処理データと比較する。そして、ＣＰＵ１５は、その比較により得た情報と、テーブルまたは計算式とを用いて、アナログ信号処理への影響度を決定する。
ここで、新たに取得した処理データと直前の処理データとを比較した場合、それらの類似部分を相殺することでノイズの瞬時的な増減量を示す情報が得られる。
また、新たに取得した処理データと、出荷時などにおいて事前に調査測定された処理データとを比較した場合、理想的なデータ値、信号波形、周波数と比較できるので、絶対的なノイズ量を示す情報が得られる。

次に、ＣＰＵ１５は、アナログ信号処理への影響度の値を用いて、アナログ信号処理に対するデジタルデータ処理の影響を判断する。
具体的には、ＣＰＵ１５は、まず影響度の限界値が設定されているか否かを判断し（ＳＴ７）、設定されている場合にはさらに、演算した影響度が限界値を超えているか否かを判断する（ＳＴ８）。
そして、限界値が設定され、かつ演算した影響度が限界値を超えている場合には、ＣＰＵ１５は、アナログ信号処理が影響を受けていると判定する（ＳＴ１０）。
それ以外の場合には、ＣＰＵ１５は、アナログ信号処理が影響を受けていないと判定する（ＳＴ９）。

以上の判定方法によってアナログ信号処理に対して影響があると判断した場合、ＣＰＵ１５は、デバイス１０の一部の回路の動作状態を変更制御する。
例えば、ＣＰＵ１５は、第一回路１３のクロック周波数を下げる。この制御により、第一回路１３の温度は下がる。また、第一回路１３から発生するノイズは減る。
この他にも例えば、ＣＰＵ１５は、第一回路１３を停止する。
これらの制御により、第一回路１３がアナログ信号処理に与える影響を減らして、アナログ信号処理の品質を高めることができる。また、これらの制御により、システム全体の消費電力を減らすことができる。
なお、第一回路１３を停止した場合、停止した期間において、第一回路１３は、それに割り当てられていた処理（機能）を一時的に実施できなくなる。
この弊害を抑制するため、ＣＰＵ１５は、例えば第一回路１３の制御内容（変更内容）を、処理内容、機能などに応じて場合分し、各場合に応じた制御内容（変更内容）を実行してもよい。

以上のように、この実施の形態では、ＣＰＵ１５は、第一回路１３及び第二回路１４のそれぞれの影響度を得て、デジタルデータ処理がアナログ信号処理に対して影響を与えているか否かを判定する。
このように回路毎の影響度を判断することで、ＣＰＵ１５は、影響を与えている回路そのものを特定することができる。
そして、第一回路１３が影響を与えていると判断した場合、ＣＰＵ１５は、デジタルデータ処理回路１３〜１７の一部の回路である第一回路１３を停止したり、第一回路１３の処理能力を下げたりする。すなわち、ＣＰＵ１５は、影響度の判定結果に応じて、第一回路１３の使用方法または選択を変更する。
したがって、本実施形態の効果として、アナログ信号処理の品質を高める効果が得られる。

また、この実施の形態のデバイス１０は、アナログ信号処理に対する影響を抑える制御を実施する。
したがって、そのような制御を実施しないデバイスと比べて、デバイス１０の内部回路を近接させて配置（レイアウト）できる。また、この実施の形態のデバイス１０は、その密のレイアウトの下で、内部回路を正常に動作させることができる。
その結果、本実施形態の効果として、半導体基板のサイズを小さくできる効果が得られる。

また、この実施の形態のＣＰＵ１５は、図２の判定方法において、まずアナログ信号処理の実行状態を判断し（ＳＴ１）、アナログ信号処理を実行していない場合には影響を判定しない。
これにより、本実施例の効果として、アナログ信号処理を実行していない場合に、ＣＰＵ１５が繰り返し実行する図２の判定処理を即座に終了できる効果が得られる。

また、ＣＰＵ１５は、図２の判定方法において、第一回路１３および第二回路１４それぞれの影響度の情報と、アナログ信号処理回路１２の状態情報とを用いて、アナログ信号処理に対する影響度を得る（ＳＴ３〜ＳＴ６）。
そして、ＣＰＵ１５は、この影響度が限界値を超えている場合、デジタルデータ処理回路１３〜１７および内部バス１８の全体がアナログ信号処理に対して影響を与えていると判定する（ＳＴ７、ＳＴ８、ＳＴ１０）。
したがって、本実施例の効果として、デジタル信号処理がアナログ信号処理回路１２でのアナログ信号処理に対して現実に影響を与えている場合に、その影響を抑えることができる効果が得られる。

＜２．第２の実施の形態＞
［信号処理装置の構成］
１つの信号処理装置において、アナログ回路と他の回路とが別々のデバイスに実装されている場合でも、１のデバイスのアナログ回路のアナログ信号処理に対して、別のデバイスの他の回路が影響を与え、装置全体のアナログ性能が下がることがある。
この場合、別のデバイスにおいて、アナログ信号処理回路のアナログ信号処理に対する影響を判定するだけでなく、システム全体のアナログ信号処理に対する影響を判定し、その判定結果に応じて制御するとよい。
これにより、システム全体のアナログ信号処理の品質を高めることができる。
図３は、本発明の第２の実施の形態に係る信号処理装置を適用したシステム１の構成例である。第２の実施の形態では、アナログ信号処理回路１２への影響に加えて、別体のアナログ信号デバイス２１への影響を判定する。

図３のシステム１において、デバイス１０、外部メモリ１９は、第１の実施形態と共通する。しかし、システム１がアナログ信号デバイス２１、監視デバイス２２を有する点で相違する。
なお、１つのシステム１に、デバイス１０、１９、２１、２２のいずれかのデバイスが複数存在してもよい。

デバイス１０は、第１の実施形態と共通する。しかし、通信ＩＦ２０を有する点で相違する。
通信ＩＦ２０は、内部バス１８に接続される。また、通信ＩＦ２０は、外部のデバイス（ここでは監視デバイス２２）と接続されて、データを送受する。
通信ＩＦ２０の通信方法としては、例えばＳＰＩ（System Packet Interface）、Ｉ２Ｃ（Inter-Integrated Circuit）、ＰＣＩＥｘｐｒｅｓｓなどがある。

アナログ信号デバイス２１は、たとえば、イメージセンサデバイス、センサデバイス、無線通信若しくは有線回線を介して映像若しくは音声のアナログ信号を送信若しくは受信するデバイスである。
イメージセンサデバイスは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ、ＣＣＤ（Charge Coupled Device）センサを有する。センサデバイスは、たとえばＬＥＤ（Light Emitting Diode）を有する。送受信デバイスは、たとえば通信ドライバ、信号レシーバを有する。
また、アナログ信号デバイス２１は、センサ、アンプ、ドライバなどのアナログ信号の入力または出力の機能を持ち、デバイス１０のアナログ信号ＩＦ１１に接続される。アナログ信号デバイス２１は、アナログ信号ＩＦ１１との間でアナログ信号を送受する。

監視デバイス２２は、図示外の内蔵センサを有する。
内蔵センサは、システム１の状態を監視できる物理情報を検出するものであればよく、例えば温度、電圧、電流、電磁波、加速度などを検出するものであればよい。
なお、監視デバイス２２は、内蔵センサを有する代わりに、図示外の外部センサに接続されてもよい。

［動作説明］
図４は、図３のシステム１において、アナログ信号処理に対するデジタルデータ処理の影響を判定する方法例である。この方法は、アナログ信号処理回路１２への影響に加えて、別体のアナログ信号デバイス２１への影響を判定する。
また、図４の方法は、例えば内部メモリ１７に記憶された図示外のプログラムをＣＰＵ１５が繰り返し実行することで実現できる。なお、図４の方法は、ＣＰＵ１５以外のハードウェアにより実現されてもよい。

ＣＰＵ１５は、図４の方法では図２の方法と違って、デジタルデータ処理回路１３〜１８の各回路による影響度を演算した後（ＳＴ４）、監視デバイス２２を使用してシステム１全体の状況を調査する（ＳＴ１１）。
また、ＣＰＵ１５は、アナログ信号デバイス２１への影響度と、アナログ信号ＩＦ１１とアナログ信号デバイス２１との間で送受されるデジタル信号への影響度とを演算する（ＳＴ１２）。
ここで、システム１の状況を示す情報としてＣＰＵ１５が取得可能な情報としては、例えばシステム１内の温度、電圧、電流、電磁波などがある。
なお、システム１中に監視デバイス２２が無い場合、ＣＰＵ１５は、システムの状況を調査するステップＳＴ１１を抜かして、図４の判定方法を実行してもよい。

その後、ＣＰＵ１５は、図２の方法と同じように、アナログ信号処理回路の状況を調査し（ＳＴ５）、これらの影響度を用いてアナログ信号処理への影響度を決定する（ＳＴ６）。

以上のように、この実施の形態のＣＰＵ１５は、第一回路１３および第二回路１４のそれぞれについての影響度を得て、アナログ信号処理に対してデジタルデータ処理回路１３〜１７の動作が影響を与えているか否かを判定する。
したがって、本実施形態の効果として、第一の実施の形態と同様の効果が得られる。
しかも、この実施の形態のＣＰＵ１５は、図４の判定方法において、システムの状況を調査してアナログ信号デバイス２１への影響度なども含めて、デジタルデータ処理回路１３〜１７の最終的な影響の有無を判定している。
したがって、本実施形態の効果として、別体のアナログ信号デバイス２１でのアナログ信号処理に対する影響を抑える効果が得られる。
そして、本実施形態の効果として、信号処理装置を適用したシステム１全体でのアナログ信号処理への影響を抑える効果が得られる。

＜３．第３の実施の形態＞
［構成説明］
図１または図３のシステム１では、それらを製造してから実際に使用する前に、またはそれらを製造してから出荷する前に、図２または図４の方法を事前に実行できる。
したがって、図１または図３のシステム１では、実際に使用する前に図２または図４の方法を事前に実行できる。そして、これらのシステム１では、デバイス１０のどの回路を使用したときにノイズ発生源となるか、またはアナログ信号処理に対して影響を与えるかを実測して調査できる。
また、図１または図３のシステム１では、実際に使用する前に、その測定結果に基づく例えば表、演算式などの設定情報を、たとえば内部メモリ１７または内部の制御回路（ＣＰＵ１５など）のレジスタなどに書き込むことができる。
このように、どの回路がどのような状況でアナログ信号処理に対して影響を与えるか否かを判断するための設定情報を予め記憶させることにより、図１または図３のシステム１は、ＣＰＵ１５の判定処理を簡略化できる。
また、図１または図３のシステム１は、例えば第一回路１３及び第二回路１４をアナログ信号処理と協調させて動作させることができる。図１または図３のシステム１は、アナログ信号処理への影響が許容できる範囲で、これらの回路を効率的に動作させることができる。

［動作説明］
図５は、図３のシステム１において、アナログ信号処理に対するデジタルデータ処理の動作の影響を判定して制御する方法例である。この方法は、設定情報を用いて、影響を判定する。なお、図５の方法は、図１のデバイス１０でも実施できる。
この例において、図３中の第一回路１３と第二回路１４とは、同じ機能を有する。また、この例では、第一回路１３は、第二回路１４よりアナログ信号ＩＦ１１及びアナログ信号デバイス２１の近くに配置されて、アナログ信号処理に対して影響を与える。

図５の方法では、ＣＰＵ１５は、アナログ信号処理を実行しているか否かを判断した後（ＳＴ１）、さらに速度優先か否かを判断する（ＳＴ２１）。
速度優先でない場合、ＣＰＵ１５は、速度優先でない動作モードで使用可能な第一回路１３について、第一回路１３を使用したときのアナログ信号処理に対する影響が大きいか否かを判断する（ＳＴ２２）。なお、ＣＰＵ１５は、上述した設定情報を用いて、これを判断する。

そして、例えばアナログ信号処理を実行していて、速度優先モードでなく、且つ、設定情報を用いて第一回路１３によるアナログ信号処理への影響が大きいと判断した場合、ＣＰＵ１５は、第一回路１３の使用を禁止する。
この場合、第一回路１３を使用しないので、第二回路１４のみが使用される。第二回路１４は、第一回路１３及び第二回路１４に共通した処理を実施する。各処理は、第二回路１４が空くまで待って、第二回路１４により実施される（ＳＴ２３）。
そのため、第一回路１３及び第二回路１４を使用する場合に比べて、システム１の処理速度は低下する。
ただし、第一回路１３を使用しないので、アナログ信号処理への影響は小さくなる。

また、アナログ信号処理を実行していない場合、速度優先である場合、または設定情報を用いて第一回路１３によるアナログ信号処理への影響が大きくないと判断した場合、ＣＰＵ１５は、第一回路１３の使用を許可する。
この場合、第一回路１３及び第二回路１４が共に使用される。第一回路１３及び第二回路１４は、これらに共通した処理を同時に実施する。各処理は、第一回路１３および第二回路１４の内の空いている方を使用して処理される。
そのため、システム１本来の処理速度が維持される。
ただし、第一回路１３を使用するので、アナログ信号処理へ影響を与えてしまう可能性がある。

なお、第一回路１３の使用可否の制御は、ソフトウェアで実行しても、たとえば内部バス１８の図示外のアービタ回路などを使用してハードウェアで実現してもよい。
たとえば、ＣＰＵ１５は、内部バス１８のアービタ回路を制御して、第一回路１３が実質的に使用されないようにしてもよい。この間接的な制御により、第一回路１３は停止し、または処理能力が下がる。
また、第一回路１３及び第二回路１４の性能または機能が完全に一致していない場合、さらに別の判定条件を追加し、処理内容などに応じて判定条件を最適化すればよい。

以上のように、この実施の形態では、共通の機能を有する第一回路１３及び第二回路１４は、アナログ信号処理回路１２と同じデバイス１０に実装され、しかも、アナログ信号処理回路１２から異なる距離に配置される。
しかも、ＣＰＵ１５は、図５の方法によりアナログ信号処理への影響があると判定した場合、第一回路１３を使用しないように制御する。
たとえばアナログ信号処理回路１２の近くに配置された第一回路１３の動作がアナログ信号処理へ影響を与えると判断した場合、ＣＰＵ１５は、第一回路１３を使用しないように制御する。このとき、第二回路１４は、第一回路１３の処理を代わりに実行する。
したがって、本実施形態の効果として、第一回路１３を停止しても、その停止期間中に実施できない機能を発生させない効果が得られる。

この実施の形態のＣＰＵ１５は、図５の方法において、デジタルデータ処理回路１３〜１７の状態情報を取得して、速度優先であるか否かを判断する。
また、ＣＰＵ１５は、速度優先であるか否かに応じた動作状態において使用可能な第一回路１３について、設定情報を用いて、アナログ信号処理に対して影響を与えるか否かを判断する。
したがって、ＣＰＵ１５は、アナログ信号処理回路１２でのアナログ信号処理に対して第一回路１３が現実に影響を与えているか否かを、判定制御を実施する度に判断する必要がない。
ＣＰＵ１５は、設定情報を用いてその可能性を判定し、影響を抑えることがないように第一回路１３を制御できる。ＣＰＵ１５は、回路の詳しい動作情報を取得して判断する場合に比べて、簡単な処理により影響を判定できる。
その結果、本実施の形態の効果として、簡単な判断処理により影響を判定できる効果が得られる。

［動作条件を設定可能な変形例の構成］
なお、アナログ信号処理への影響を抑制する制御では、デバイス１０内の回路を停止するのではなく、回路の動作条件を変更してもよい。
図６に、本発明の第３の実施の形態に係る信号処理装置を適用したシステム１の変形例を示す。このシステム１は、デバイス１０内の回路の動作条件を変更できる。

図６のシステム１において、デバイス１０、外部メモリ１９は、第３の実施形態と共通する。しかし、デバイス１０が制御ブロック３１を有する点で相違する。

制御ブロック３１は、デバイス１０内の第一回路１３および第二回路１４の動作条件を変更する。制御ブロック３１は、たとえば第一回路１３または第二回路１４へ供給する電源電圧、クロック周波数などを変更する。
なお、電源電圧は、たとえばオンとオフとの間で切り替えたり、電圧値を増減したりできる。クロック周波数は、周波数の値を増減できる。
一般に、ある回路を２倍の周波数で動作させる場合よりも、同じ回路を２個使用した場合のほうが消費電力を減らすことができる。
したがって、図６のデバイス１０の場合、第一回路１３および第二回路１４の中の一方の回路を２倍の周波数で動作させる場合よりも、第一回路１３および第二回路１４の両方を使用した場合のほうが消費電力を減らすことができる。
なお、アナログ信号処理への影響を抑えるためには、一方の回路（第一回路１３）の電源を落とし、しかも、他方の回路（第二回路１４）の周波数を上げるとよい。この制御により、アナログ信号処理への影響を抑制し、しかも、第一回路１３および第二回路１４のトータルの処理能力を維持向上できる。

［動作条件を設定可能な変形例の動作］
図７は、図６の変形例のデバイス１０において、アナログ信号処理に対するデジタルデータ処理の影響を判定して制御する方法例である。図６のデバイス１０では、第一回路１３がアナログ信号処理に対して影響を与えることがある。

そして、ＣＰＵ１５は、設定情報を用いて判断ステップＳＴ１、ＳＴ２５、ＳＴ２２によりデバイス１０の動作状態を判断した後、判断結果に応じて第一回路１３及び第二回路１４の動作条件を変更制御する（ＳＴ２６〜ＳＴ３０、ＳＴ２４）。

ステップＳＴ２２の判断において、第一回路１３を使用したときのアナログ信号処理への影響が大きいと判断した場合、ＣＰＵ１５は、第一回路１３および第二回路１４の動作条件を変更する。
具体的には、ＣＰＵ１５は、第一回路１３の電源をＯＦＦし（ＳＴ２６）、第二回路１４の周波数を上げる（ＳＴ２７）。
これにより、第二回路１４のみが処理を実行する（ＳＴ２８）。
その後、処理が終わると、ＣＰＵ１５は、第二回路１４の周波数を戻し（ＳＴ２９）、第一回路１３の電源をＯＮする（ＳＴ３０）。

また、これ以外の判断の場合には、ＣＰＵ１５は、第一回路１３及び第二回路１４の動作状態を変更しない。この場合、第一回路１３及び第二回路１４は共に、処理を実行する（ＳＴ２４）。

なお、図６のシステム１において、動作条件の変更制御の対象となる回路は、第一回路１３および第二回路１４に限られない。
また、動作条件の変更制御の対象となる回路の個数は、１つでも、３個以上でもよい。
また、ＣＰＵ１５は、給電停止制御、周波数変更制御（動作速度低下制御）以外の制御内容により動作条件を変更してもよい。
たとえば、ＣＰＵ１５は、給電電圧を低下させる制御、または回路の使用頻度を制限する制御により、動作条件を変更してもよい。
また、ＣＰＵ１５は、デバイス１０（システム１）の動作状態に応じて変更制御の内容を段階的に変更してもよい。
たとえば、ＣＰＵ１５は、例えば高画質画像の撮影モードでは第一回路１３を停止し、また、連写モードでは第一回路１３の給電電圧、周波数などを下げてもよい。
より段階的で細かに内容を変更することで、ＣＰＵ１５は、アナログ信号処理への影響も厳密に制御できる。
また、図６のデバイス１０を例えば図３のシステム１で使用すれば、ＣＰＵ１５は、システム１中の他のデバイス（外部メモリ１９、アナログ信号デバイス２１、監視デバイス２２）の電源及びクロック周波数をも制御可能である。この場合、ＣＰＵ１５は、システム１全体をより高性能に動作させることができる。

また、動作条件の変更制御の方法を応用することで、ＦＰＧＡ（Field Programmable Gate Array）やリコンフィギアラブルな回路のような再構成可能なデバイスにおいても、アナログ信号処理への影響を抑えることができる。
特に、再構成可能なデバイスでは、アナログ信号処理への影響を抑える動作条件の下で各回路を再構成することで、より効率的に回路を使用できる。
すなわち、同じ回路を使用するときでも、動作条件の制限に応じてその処理の種類や内容をダイナミックに変更することで、より効率的に回路を使用できる。
例えば、画像、音声の保存処理を実行する場合に、動作条件の制限に応じて圧縮と非圧縮との間で処理内容を変更することで、より効率的に回路を使用できる。
この他にも例えば、動作条件の制限に応じて圧縮アルゴリズム、演算アルゴリズム、ビット精度などを変更したり、ソフトウェア、演算回路の使用方法を変更したりすることでも、より効率的に回路を使用できる。
そして、処理の種類や内容を変更することにより、変更制御される回路群（例えば第一回路１３及び第二回路１４）での処理量を減らすことができる。
そのため、変更制御によりその回路群の動作条件が制限されたとしても、回路群（デバイス１０）のデータ処理能力を落とさないようにできる。
たとえば第一回路１３及び第二回路１４の使用可能回路数が減ったり、クロック周波数が下げられたりした動作条件でも、第一回路１３及び第二回路１４の全体でのデータ処理能力（データのスループットなど）を維持向上できる。

また、図７のステップＳＴ２２で用いる設定情報の代わりに、内部メモリ１７や制御回路（ＣＰＵ１５）のレジスタに、他の設定情報を書き込んでもよい。
例えばステップＳＴ１、ＳＴ２１の判断内容と、制御ステップＳＴ２５〜ＳＴ２９の制御内容とを対応付けた設定情報を書き込んでもよい。
この設定情報の場合、ステップＳＴ１、ＳＴ２１の判断により、アナログ信号処理への影響を判定できる。そして、アナログ信号処理へ影響がある場合、その影響を抑制するようにデバイス１０の内部回路を制御できる。
また、この設定情報の場合、ＣＰＵ１５は、第一回路１３を使用した場合に発生する影響を、判定処理の度に判断する必要がなくなる。

以上のように、この変形例のシステム１では、第一回路１３を停止し、しかも、停止させない残りの第二回路１４について処理能力を上げる。
したがって、この変形例のシステム１では、第一回路１３の減らした処理能力を、第二回路１４の増やした処理能力により相殺できる。
そのため、この変形例のシステム１では、第一回路１３の処理能力を下げた場合でも、第一回路１３及び第二回路１４に共通した機能の処理能力が低下しない。
その結果、本変形例での効果として、処理能力を維持できる効果が得られる。

＜４．第４の実施の形態＞
［構成説明］
第３の実施の形態で説明した判定制御方法は、図１、図３及び図６のシステム１の他にも、複数のプロセッサ及び演算ユニットを持つ信号処理装置でも使用できる。
図８は、本発明の第４の実施の形態に係る信号処理装置を適用したシステム１の構成例である。

図８のシステム１は、第一デバイス４１、第二デバイス４２、アナログ信号デバイス２１、および２つの外部メモリ５８、５９を有する。
第一デバイス４１は、４つの演算ユニット４４〜４７、通信Ｉ／Ｆ４８、メモリコントローラ４９、及び内部バス５０を有する。
第二デバイス４２は、４つの演算ユニット５１〜５４、通信Ｉ／Ｆ５５、メモリコントローラ５６、及び内部バス５７を有する。
このように第一デバイス４１または第二デバイス４２は、複数の演算ユニット（複数のプロセッサ）を有する。
なお、１つのシステム１において、各デバイス（第一デバイス４１、第二デバイス４２、アナログ信号デバイス２１、外部メモリ５８、５９）の数と種類は幾つでもよい。また、各デバイスにおいて、各内部回路の数と種類は幾つでもよい。

演算ユニット４４〜４７、５１〜５４は、例えばプロセッサ、ＤＳＰ、ベクタ演算器、ＳＩＭＤ（Single Instruction Multiple Data）回路などであり、演算機能を有する。
メモリコントローラ４９、５６は、複数の外部メモリ５８、５９に接続される。
２つの通信ＩＦ４８、５５は、アナログ信号デバイス２１に接続される。
なお、第一デバイス４１と第二デバイス４２とは、これら接続先のデバイス５８、５９、２１と通信するだけでなく、お互いに通信してもよい。

［動作説明］
この図８のシステム１では、第３の実施の形態のデバイス１０の例と同じように、実際に使用する前に、システム１内のどの回路を使用したときにアナログ信号処理に対して影響を与えるかを事前に実測して調査できる。
例えば、図８のシステム１では、システム１中の演算ユニット４４〜４７、５１〜５４の中のどの演算ユニットがアナログ信号処理に対して影響を与えるのかを事前に実測して調査できる。
また、図８のシステム１では、実際に使用する前に、これらの調査した結果に基づいた設定情報を、内部メモリ１７や内部の制御回路（演算ユニット４４〜４７、５１〜５４など）のレジスタに書き込むことができる。
例えば、図８のシステム１では、アナログ信号処理に対して影響を与えるデバイス（第一デバイス４１、第二デバイス４２）または演算ユニット４４〜４７、５１〜５４の情報を書き込むことができる。
この他にも例えば、図８のシステム１では、所定の処理を実行するときに使用するデバイスまたは演算ユニット４４〜４７、５１〜５４の情報を書き込むことができる。

そして、実際に使用するときには、制御回路は、アナログ信号処理中であるか否かなどを判断し、その判断結果に応じて使用するデバイス（第一デバイス４１、第二デバイス４２）及び演算ユニット４４〜４７、５１〜５４を選択する。
例えば、アナログ信号の処理中である場合、制御回路は、演算ユニット５１〜５４を選択し、演算ユニット４４〜４７を停止させる。
この場合、各処理は、演算ユニット５１〜５４が既に使用中であるときには、その使用中の処理が完了することを待って空いた演算ユニット５１〜５４により実行される。
これに対して、アナログ信号を処理していない場合、制御回路は、演算ユニット４４〜４７、５１〜５４を選択する。
この場合、各処理は、演算ユニット５１〜５４が既に使用中であるときには、演算ユニット４４〜４７により実行される。
なお、制御回路は、演算ユニット４４、４５のみを停止し、演算ユニット４６〜５４を処理に用いてもよい。
この変更制御により、図８のシステム１では、アナログ信号処理に影響を与える演算ユニット４４〜４７の使用を控えることができる。
したがって、本実施形態の効果として、実行速度及び処理能力に優れているだけでなく、アナログ信号の処理の性能にも優れている効果が得られる。

＜５．第５の実施の形態＞
［構成説明］
以上の実施の形態では、アナログ信号処理に対するデジタルデータ処理の影響を抑制するために、アナログ信号処理に対する影響の判定結果に応じて、デジタルデータ処理回路の一部の回路（たとえば第一回路１３）の動作条件を変更制御する。
この他にも例えば、アナログ信号処理に対する影響を抑制するために、以上の実施の形態の判定をした後、アナログ信号処理回路１２の動作を変更制御してもよい。
例えば、図６のシステム１は、図７の判定方法を実行することでアナログ信号処理に対する影響を判定し、第一回路１３および第二回路１４の動作を変更制御している。
この変更制御に替えて、アナログ信号処理回路１２の動作条件を変更制御してもよい。

［動作説明］
図９は、図６のデバイス１０において、アナログ信号処理に対するデジタルデータ処理の影響を判定して制御する方法例である。
図９の例では、ＣＰＵ１５は、デバイス１０での動作状態を判別するために、まず、アナログ信号処理以外の処理を実行中であるか否かと（ＳＴ３１）、アナログ信号処理への影響度が設定値より大きいか否かとを判断する（ＳＴ３２）。また、ＣＰＵ１５は、さらにノイズ除去を行わないモードか否かを判断する（ＳＴ３３）。

そして、アナログ信号処理以外の処理を実行中であり、しかも、アナログ信号処理への影響度が設定値より大きい場合、ＣＰＵ１５は、アナログ信号処理回路１２に対してノイズ除去処理「強」の実行を指示する（ＳＴ３４）。
これに対して、アナログ信号処理以外の処理を実行中でない場合、アナログ信号処理への影響度が設定値より小さい場合などでは、ＣＰＵ１５は、アナログ信号処理回路１２に対してノイズ除去処理「弱」での実行を指示する（ＳＴ３４）。
そして、アナログ信号処理回路１２は、これらのＣＰＵ１５からの指示に基づいて、ノイズ除去処理の強度を変更してアナログ信号を処理する。

なお、ステップＳＴ３２の判断に使用できる情報としては、例えばデバイス１０内の各回路の動作状態に応じたノイズ情報がある。
各回路の動作状態を示す情報としては、例えば第一回路１３の周波数、第一回路１３の連続動作時間（使用情報）、第一回路１３の温度、第一回路１３のレジスタ情報などがある。
ＣＰＵ１５は、この予め設定された情報を用いて、アナログ信号処理への影響が設定値より大きいか否かを判定すればよい。
そして、たとえば第一回路１３の周波数が２００ＭＨｚ以上である場合、ＣＰＵ１５は、設定情報に基づいて、アナログ信号処理に対して影響を与えると判定すればよい。
この他にもたとえば、第一回路１３が１マイクロ秒以上継続して動作中である場合、ＣＰＵ１５は、設定情報に基づいて、アナログ信号処理に対して影響を与えると判定すればよい。

なお、アナログ信号処理に対する影響を抑制するためのノイズ除去処理は、アナログ信号処理回路１２以外の回路でデジタル的に処理してもよい。
例えばＣＰＵ１５でノイズ除去処理を実行する場合、ＣＰＵ１５は、まず、アナログ信号処理回路１２でアナログ信号を処理しているときの判定結果を保存する。
そして、アナログ信号処理が完了した後に、ＣＰＵ１５は、保存情報を用いて、アナログ信号を処理して得たデジタルデータに対して、影響に応じた強度のノイズ除去処理を実行すればよい。
したがって、本実施形態の効果として、アナログ信号処理への影響を抑える効果が得られる。
なお、すべてのアナログ信号処理に対して一律に影響があるとは限らないので、アナログ信号処理回路１２は、アナログ信号の一部についてのみノイズ除去処理の強度を上げてもよい。

＜６．第６の実施の形態＞
［第一の構成例の説明］
アナログ信号処理に対するデジタルデータ処理の影響を抑制するためには、上述した各実施の形態での影響抑制方法を実行することに加えて、デバイスやシステムの構成（回路配置、レイアウト）を工夫してもよい。
レイアウトを工夫することで、単に制御のみでアナログ信号処理に対する影響を抑制した場合に比べて、より高いレベルでアナログ信号処理に対する影響を抑制でき、しかも、デジタルデータ処理能力の低下を抑制できる。
例えば大規模なデジタル回路（機能ブロック）は、アナログ信号処理に大きな影響を与えやすい。
したがって、大規模なデジタル回路は、アナログ信号処理回路の遠くに配置したり、アナログ信号処理に影響を与えにくい形で配置したり、またはアナログ信号処理への影響を予測しやすい形で配置したりすればよい。図１０に、その一例を示す。

図１０は、本発明の第６の実施形態に係る信号処理装置を適用したシステム１の第一の構成例である。ここにおいて、デバイス１０、外部メモリ１９は、第１の実施形態と共通する。しかし、デバイス１０中にアナログ信号回路６１を有する点で相違する。
アナログ信号回路６１は、たとえば図３のアナログ信号デバイス２１に実装された回路と同じものであればよい。なお、アナログ信号ＩＦ１１とアナログ信号回路６１とは、デバイス１０内で接続されて、アナログ信号を授受する。

そして、図１０の各要素は、図示外の１つの半導体基板に対して、図１０に示すブロックレイアウトで実装される。
具体的には、アナログ信号ＩＦ１１、アナログ信号処理回路１２、第一回路１３、第二回路１４、ＣＰＵ１５、メモリコントローラ１６、内部メモリ１７、内部バス１８、およびアナログ信号回路６１は、１つの半導体基板に実装される。
また、半導体基板において、アナログ信号回路６１のブロックは、半導体基板の一辺に沿って配置される。
また、アナログ信号ＩＦ１１、アナログ信号処理回路１２、第一回路１３、第二回路１４、ＣＰＵ１５、メモリコントローラ１６、内部メモリ１７、および内部バス１８のブロックは、アナログ信号回路６１のブロックの一辺に沿って並べられる。

このレイアウトにより、アナログ信号処理への影響を予測し易くなる。
例えば、図１０の場合、アナログ信号回路６１のブロックの一辺に隣接して配置された第一回路１３及び第二回路１４がアナログ信号処理に対して影響を与えると予想できる。
また、アナログ信号処理に対して影響を与えると判定した場合の制御として、アナログ信号回路６１で処理するすべてのアナログ信号についてノイズ除去処理を変更する必要はない。
例えば、アナログ信号回路６１についての、第一回路１３及び第二回路１４に近い部分で処理されたアナログ信号だけについて、ノイズ除去処理の強度を強へ変更すればよい。

［第二の構成例の説明］
図１１は、本発明の第６の実施形態に係る信号処理装置の第二の構成例である。ここにおいて、デバイス１０、外部メモリ１９は、第１の実施形態と共通する。しかし、デバイス１０中にアナログ信号回路６１を有する点で相違する。
また、図１１のデバイス１０を図１０のデバイス１０と比べた場合、第一回路１３のブロックと第二回路１４のブロックとは、互いに離れてレイアウトされて、アナログ信号回路６１のブロックに対して斜め方向に配置されている点で異なる。

図１１のレイアウトでは、第一回路１３及び第二回路１４がアナログ信号処理に影響を与えると予想できる。
この場合、アナログ信号回路６１のブロックの２つの角部分（第一回路１３と隣接する部分および第二回路１４と隣接する部分）において処理された一部のアナログ信号だけについて、ノイズ除去処理の強度を強へ変更すればよい。

また、アナログ信号回路６１がたとえば画像センサ回路である場合のように、アナログ信号回路６１のブロックの中央部のみでアナログ信号を処理する回路である場合、第一回路１３及び第二回路１４の影響を無視してもよい。
この場合には、第一回路１３及び第二回路１４が動作しているだけでノイズ除去処理を変更する必要はなく、たとえばさらに第一回路１３及び第二回路１４以外の要素の動作状態をも判断して、ノイズ除去処理の強度を変更すればよい。

［第三の構成例の説明］
図１２は、本発明の第６の実施形態に係る信号処理装置の第三の構成例である。ここにおいて、デバイス１０、外部メモリ１９、アナログ信号デバイス２１は、第２の実施形態と共通する。
しかし、デバイス１０とアナログ信号デバイス２１とが重ねて配設される点で異なる。なお、デバイス１０とアナログ信号デバイス２１とは、ＳＩＰ（System in Package）のように同一パッケージ内で重ねて存在してもよい。

また、図１２のデバイス１０は、第三回路７１及び第四回路７２を有する点で第２の実施形態と異なる。第三回路７１または第四回路７２は、例えば第一回路１３または第二回路１４と同じ機能を実現する回路である。

図１２のレイアウトでは、デバイス１０の第一回路１３、第二回路１４、第三回路７１及び第四回路７２は、アナログ信号デバイス２１の４つの角と重ねられる位置にレイアウトされる。
また、図１２のレイアウトでは、第一回路１３、第二回路１４、第三回路７１及び第四回路７２は、その全体がアナログ信号デバイス２１と重なる範囲内に収まらないように互いに離してレイアウトされる。

そして、図１２のレイアウトでは、第一回路１３、第二回路１４、第三回路７１及び第四回路７２がアナログ信号処理に影響を与えると予想できる。
この場合、ＣＰＵ１５は、第一回路１３〜第四回路７２と重なる部分で処理された一部のアナログ信号だけについて、ノイズ除去処理の強度を強へ変更すればよい。

また、アナログ信号デバイス２１がたとえば画像センサ回路である場合、システム１では、第一回路１３〜第四回路７２の影響を無視できる場合がある。また、システム１では、第一回路１３〜第四回路７２の動作または停止以外の要素も判断して、ノイズ除去処理の強度を変更してもよい。
また、例えば第一回路１３〜第四回路７２を順番にかつ均等に使用することで、アナログ信号処理への影響の偏りを抑えることもできる。
なお、アナログ信号デバイス２１が例えば画像センサ回路である場合のように、アナログ信号処理に実質的に影響を与えないように第一回路１３〜第四回路７２を配置できる場合には、アナログ信号処理への影響を考慮しなくてもよい。

以上のように、この実施の形態の図１０のデバイス１０では、第一回路１３および第二回路１４は、同じデバイス１０に実装されるアナログ信号回路６１の一辺に沿って並べてレイアウトされている。
したがって、アナログ信号回路６１は、第一回路１３および第二回路１４の影響を受け難くなる。
また、図１１のデバイス１０では、第一回路１３および第二回路１４は、アナログ信号回路６１と同じ集積回路において、アナログ信号回路６１に対して各々が斜めの位置となるように互いに離してレイアウトされている。
したがって、アナログ信号回路６１は、第一回路１３および第二回路１４の影響を受け難くなる。
また、図１２のシステム１の第一回路１３〜第四回路７２は、アナログ信号デバイス２１と別のデバイス１０において、アナログ信号デバイス２１と重なる範囲に全体が収まらないように、互いに離してレイアウトされている。
したがって、別体のアナログ信号デバイス２１は、第一回路１３〜第四回路７２の影響を受け難くなる。

＜７．第７の実施の形態＞
［構成説明］
図１３に、本発明の第７の実施の形態に係る信号処理装置を適用したカメラシステム１００の構成例を示す。
カメラシステム１００は、ＡＤコンバータ１０４、第一画像演算回路１０５、第二画像演算回路１０６、メモリコントローラ１０７、表示装置ＩＦ１０８、画像メモリ１０９、及び内部バス１１０を有する。
さらに、カメラシステム１００は、レンズ１０１、イメージセンサ１０２、アナログ信号処理部１０３、操作デバイス１１１、Ｈｕｍａｎ Ｉ／Ｆ１１２、制御ブロック１１３、及び表示装置１１４を有する。
なお、これらの構成要素１０２〜１１３は、１つのデバイス１０に実装されても、１つのシステム１を構成する複数のデバイス１０に実装されてもよい。

レンズ１０１は、光を集光する。
イメージセンサ１０２は、例えば撮像素子を有するイメージセンサ、ＣＣＤ、ＣＭＯＳセンサであり、集光された光による像を撮像してアナログの画像信号へ変換する。
アナログ信号処理部１０３は、アナログの画像信号についてガンマ補正などの処理を実行する。
ＡＤコンバータ１０４は、信号処理されたアナログの画像信号をサンプリングして、画像のデジタルデータへ変換する。

メモリコントローラ１０７には、半導体メモリ、ＨＤＤ（Hard Disk Drive）、光記録ディスクなどの外部保存用メモリ１１５が着脱可能に接続される。
メモリコントローラ１０７は、外部保存用メモリ１１５に画像のデジタルデータなどを記憶させる。
また、メモリコントローラ１０７は、外部保存用メモリ１１５から画像のデジタルデータを読み込む。
また、メモリコントローラ１０７は、例えば外部保存用メモリ１１５の脱着時に、脱着操作の情報を制御ブロック１１３へ出力する。
画像メモリ１０９は、画像のデジタルデータなどを一時的に記憶する。

表示装置ＩＦ１０８には、ＬＣＤ（Liquid Crystal Display）などの表示装置１１４が接続される。表示装置１１４は、画像のアナログ信号を用いて画像を表示する。

Ｈｕｍａｎ Ｉ／Ｆ１１２には、操作デバイス１１１が接続される。操作デバイス１１１は、シャッターボタン、ダイヤル、タッチパネルなどを有して、操作情報を制御ブロック１１３へ出力する。

第一画像演算回路１０５及び第二画像演算回路１０６は、画像のデジタルデータの圧縮（符号化）処理、伸長（復号化）処理、加工処理などを実施する。
なお、画像演算回路は、１つでも、３つ以上でもよい。画像演算回路は、所定の処理専用のハードウェア回路でも、ＣＰＵ、ＤＳＰなどの汎用的な演算回路に所定のプログラムを実行させたものでもよい。

制御ブロック１１３は、図示外の制御ＣＰＵ、電源制御部、メモリ制御部及びクロックブロックを有し、第一画像演算回路１０５、第二画像演算回路１０６などを制御する。

［カメラの基本動作説明］
このカメラシステム１００は、操作デバイス１１１の操作に応じて、静止画、動画像の撮影、外部保存用メモリ１１５への保存、外部保存用メモリ１１５に保存された画像の再生などを実行する。

例えば、操作デバイス１１１の撮影ボタンが操作されると、ＡＤコンバータ１０４が生成した画像のデジタルデータが画像メモリ１０９に保存される。
この処理の間に、第一画像演算回路１０５及び第二画像演算回路１０６は、制御ブロック１１３の指示に基づいて、画像メモリ１０９に記憶された画像のデジタルデータをエンコードする。
エンコードされたデータは、メモリコントローラ１０７により外部保存用メモリ１１５にファイルとして保存される。

この他にも例えば、操作デバイス１１１の再生ボタンが操作されると、メモリコントローラ１０７が外部保存用メモリ１１５から画像のデジタルデータを読み込んで、画像メモリ１０９に保存する。
この処理の間に、第一画像演算回路１０５及び第二画像演算回路１０６は、制御ブロック１１３の指示に基づいて、画像メモリ１０９に記憶された画像のデジタルデータをデコードし、さらに所望のピクセル数の画像データへ変換する。
変換された画像データは、表示装置ＩＦ１０８により表示装置１１４に表示される。

この他にも例えば、第一画像演算回路１０５及び第二画像演算回路１０６は、ＡＤコンバータ１０４が生成した画像のデジタルデータをエンコードせずに画素数などを変更して、表示装置１１４に表示させることもできる。この場合、レンズで撮影している像がリアルタイムに表示装置１１４に表示される。

［動作説明］
このように制御ブロック１１３は、操作により要求された各種のカメラ機能の処理を制御する。それに加えて、制御ブロック１１３は、アナログ信号処理に対するデジタルデータ処理の影響を抑制するための判定制御処理を実行する。
制御ブロック１１３は、アナログ信号処理に対する影響を抑制するように、システム１００の内部回路の動作状態及び処理内容（実行アルゴリズム）を変更する。
動作状態としては、例えばカメラシステム１００の内部回路の動作条件、使用方法、使用頻度などがある。

例えば、制御ブロック１１３は、動作モードの情報を取得して、動作モードが撮影モードを示していると判断すると、アナログ信号処理への影響有りと判定する。
その後、制御ブロック１１３は、イメージセンサ１０２からＡＤコンバータ１０４までの映像のアナログ信号処理に影響を与えないように、第一画像演算回路１０５及び第二画像演算回路１０６の動作条件及び処理内容を変更する。
図１３のレイアウトでは、第一画像演算回路１０５は、第二画像演算回路１０６よりＡＤコンバータ１０４の近くに配置されている。
そのため、制御ブロック１１３は、操作デバイス１１１の撮影ボタンが操作された場合、撮影用のアナログ信号処理への影響があると判定する。
そして、制御ブロック１１３は、例えば第一画像演算回路１０５の動作電圧及びクロック周波数を下げ、第二画像演算回路１０６の動作電圧及びクロック周波数を上げる。
これに加えて、制御ブロック１１３は、例えば撮像する画像のピクセル数が所定値以上である場合には、画像のデジタルデータのエンコード処理を中止して、第二画像演算回路１０６のみでピクセル数を減らす処理を実行させる。
これらの動作条件及び処理内容の変更制御により、撮影画像のアナログ信号の品質を高めることができる。
なお、撮影モードにおいても、撮像する画像の種類（静止画、動画）、画像サイズ、動画フレームレートなどに応じて変更制御の内容や変更の程度などを変更してもよい。

また、図１３のレイアウトでは、第二画像演算回路１０６は、第一画像演算回路１０５より表示装置ＩＦ１０８の近くに配置されている。
そのため、制御ブロック１１３は、操作デバイス１１１の再生ボタンが操作された場合、再生用のアナログ信号処理への影響があると判定する。
そして、制御ブロック１１３は、表示装置ＩＦ１０８から表示装置１１４までの映像のアナログ信号処理に影響を与えないように、第一画像演算回路１０５及び第二画像演算回路１０６の動作状態を変更する。
なお、制御ブロック１１３は、第一画像演算回路１０５及び第二画像演算回路１０６の処理内容を変更してもよい。
具体的には、第二画像演算回路１０６が第一画像演算回路１０５より表示装置ＩＦ１０８の近くに配置されている。
そのため、例えば、第二画像演算回路１０６の動作電圧及びクロック周波数を下げ、第一画像演算回路１０５の動作電圧及びクロック周波数を上げる。
この動作条件または処理内容の変更制御により、再生画像のアナログ信号の品質を高めることができる。
なお、再生モードにおいても、再生する画像の種類（静止画、動画）、画像サイズ、動画フレームレートなどに応じて変更制御の内容や変更の程度などを変更してもよい。

また、カメラシステム１００のイメージセンサ１０２（撮像素子）は、一般的に、図１４に示すように、入射光すなわち入力を遮蔽した状態でも小さな電圧を出力する。このイメージセンサ１０２の特性は、暗出力特性（暗電圧特性）という。また、この暗出力特性により、暗電流と呼ばれる微電流も発生する。
なお、図１４は、イメージセンサ１０２の１つの受光素子の入出力特性例である。図１４の横軸は入射光量であり、図の右側で光量が多い。縦軸は、出力電圧であり、図の上側で電圧が高い。
図１４には、入出力特性線２０１と、暗出力電圧（暗電流ノイズレベル）２０２とが図示されている。
そして、図１４に示すように、暗出力電圧２０２により、撮像素子の感度及びダイナミックレンジが制限される。
また、暗出力電圧２０２の値は、受光素子毎に異なる。１つのイメージセンサ１０２内でも受光素子毎に暗出力電圧２０２がばらつく。
暗電流により画素毎にばらついて蓄積された電荷ノイズは、１つの画像において画素毎に不均一な固定パターンを形成する。
そのため、１つの画像（静止画）において画素毎に含まれる複数の暗出力電圧を一律の処理で取り除くことは難しい。そして、取り除かれなかった暗出力電圧２０２による固定された画像パターンにより、画像の感度及びダイナミックレンジが制限される。

暗電流ノイズは、一般的に温度が７度上がると２倍になる。
そのため、イメージセンサ１０２の温度上昇は、撮像画像のアナログ信号に影響を与えることになる。
また、イメージセンサ１０２のブロックの温度は、イメージセンサ１０２で消費した電力で上昇するだけでなく、たとえば同一半導体基板に形成された他の内部回路で消費された電力やカメラシステム１００内の他の回路の発熱によっても上昇する。
例えば内部バス１１０の信号変化、内部バス１１０の活性度、クロック周波数の変化などにより、電力が消費されて温度が上昇すると、アナログ信号処理へ影響を及ぼすことになる。
このようなアナログ信号処理への影響を抑えるためには、例えば、事前に、アナログ信号やその処理回路１０２〜１０４でのノイズ発生を実測し、その測定結果に基づく設定情報を制御ブロック１１３内のレジスタなどに記憶させればよい。
この設定情報としては、例えば、実測したノイズと、内部バス１１０などのカメラシステム１００内の他の要素の動作状態とを対応させたテーブル、演算式であればよい。
そして、実際に使用するときには、制御ブロック１１３は、内部バス１１０などのカメラシステム１００内の他の要素の動作状態を示す情報を取得し、この取得情報と設定情報を比較して影響を与えるか否かを判定すればよい。また、制御ブロック１１３は、判定結果に応じた変更制御を実施すればよい。
この判定制御により、制御ブロック１１３は、カメラシステム１００内の他の要素の動作に起因してアナログ信号やその処理回路（イメージセンサ１０２〜ＡＤコンバータ１０４）で発生するノイズを抑制できる。
また、この判定制御により、制御ブロック１１３は、図１５に示すように暗電流特性を改善できる。
図１５は、アナログ信号処理への影響を抑える制御を実施する前後での受光素子の入出力特性の例である。図１５の左側が制御前の入出力特性であり、右側が制御前の入出力特性である。
その結果、本実施形態の効果として、撮像素子の感度を上げてダイナミックレンジを維持拡大し、画像の品質をより一層向上できる効果が得られる。

なお、図１４及び図１５の入出力特性で明らかなように、暗電流ノイズは、撮像素子の入射光を０にしたときの撮像素子の出力として測定できる。
同様に、撮像素子以外のアナログセンサでも、入力を０にしたときに出力ノイズが発生する場合には、上述した判定制御により、アナログ信号処理に対する影響を抑制し、アナログ信号の品質を高めることができる。

なお、このカメラシステム１００において、アナログ信号処理へのデジタルデータ処理の影響を抑制するために、他の実施の形態で説明した判定方法および制御方法を採用してもよい。

＜８．第８の実施の形態＞
［構成説明］
図１６に、本発明の第８の実施の形態に係る信号処理装置を適用した画像記録再生システム１２０の構成例を示す。この画像記録再生システム１２０は、たとえばテレビ、レコーダである。
ここで、第一画像演算回路１０５、第二画像演算回路１０６、メモリコントローラ１０７、表示装置ＩＦ１０８、画像メモリ１０９、内部バス１１０は、第７の実施形態と共通する。
また、操作デバイス１１１、Ｈｕｍａｎ Ｉ／Ｆ１１２、制御ブロック１１３、表示装置１１４、外部保存用メモリ１１５は、第７の実施形態と共通する。
しかし、入力信号処理部１２１を有する点で異なる。
なお、これらの画像記録再生システム１２０の構成要素１０５〜１１３、１２１は、１つのデバイス１０に実装されても、１つのシステム１を構成する複数のデバイス１０に実装されてもよい。
また、第一画像演算回路１０５及び第二画像演算回路１０６などの画像演算回路は、１つでも、３つ以上でもよい。

入力信号処理部１２１は、たとえばアンテナ、チューナまたは信号受信回路を有し、アナログ電波またはアナログ信号を受信する。
そして、入力信号処理部１２１は、例えば、入力されたアナログ電波またはアナログ信号を、画像演算回路で処理できる形式のデジタルデータへ変換する。
この他にも例えば、入力信号処理部１２１は、入力されたアナログ電波またはアナログ信号に重畳されたデジタルデータを分離復調してもよい。
なお、アナログ電波またはアナログ信号が入力される場合、入力信号処理部１２１は、ＡＤコンバータの機能も果たす。

［画像の記録再生の基本的動作］
この画像記録再生システム１２０は、操作デバイス１１１の操作などに応じた制御ブロック１１３の制御により、所定の機能のための処理を実行する。
例えば、画像記録再生システム１２０は、入力されたアナログの画像信号または映像信号をデジタルデータとして外部保存用メモリ１１５へ保存したり、外部保存用メモリ１１５に保存されたアナログ画像を再生したりする。
この他にもたとえば、画像記録再生システム１２０は、入力された画像信号または映像信号を外部保存用メモリ１１５に保存することなく、表示装置に再生表示することもできる。
これらの機能を実現するために、画像のデジタルデータは、一時的に画像メモリ１０９に保存され、第一画像演算回路１０５及び第二画像演算回路１０６により実現機能に応じた処理がなされる。
第一画像演算回路１０５及び第二画像演算回路１０６は、例えばエンコード処理、デコード処理、解像度変換処理、フレームレート変換処理などを実行する。
これにより、例えば静止画や動画の解像度やフレームレートを変換して保存したり、表示したりできる。解像度やフレームレートを下げて保存することにより、外部保存用メモリ１１５にファイルとして保存するデータ量を減らすことができる。

［動作説明］
このように制御ブロック１１３は、上述した画像の表示録画機能のための処理を制御する。
これに加えて、制御ブロック１１３は、アナログ信号処理に対する影響を抑制するための判定処理を実行する。また、制御ブロック１１３は、判定結果に応じて、画像記録再生システム１２０の内部回路の動作状態及び処理内容を変更する。
例えば、録画時または受信時には、入力信号処理部１２１でのアナログ信号処理へ影響を与えないように、制御ブロック１１３は、第一画像演算回路１０５及び第二画像演算回路１０６の動作条件および処理内容を変更する。
変更可能な処理内容としては、例えば第一画像演算回路１０５及び第二画像演算回路１０６の使用方法、使用頻度、実行させるアルゴリズムなどがある。
この変更制御により、画像記録再生システム１２０は、入力信号処理部１２１でのアナログ信号処理へのデジタルデータ処理の影響を抑えて、撮影画像の品質を高めることができる。
なお、制御ブロック１１３は、録画モードにおいて一律の判定制御をするのではなく、たとえば撮像する画像の種類（静止画、動画）、画像サイズ、動画フレームレートなどに応じて変更制御の内容や変更の程度などを変更してもよい。

また、再生時には、表示装置１１４へのアナログ信号へ影響を与えないように、制御ブロック１１３は、第一画像演算回路１０５及び第二画像演算回路１０６の動作条件および処理内容を変更する。
変更可能な処理内容としては、例えば第一画像演算回路１０５及び第二画像演算回路１０６の使用方法、使用頻度、実行させるアルゴリズムなどがある。
そして、本実施形態の効果として、表示装置ＩＦ１０８でのアナログ信号処理へのデジタルデータ処理の影響を抑えて、再生画像の品質を高めることができる効果が得られる。
なお、制御ブロック１１３は、再生モードにおいて一律の判定制御をするのではなく、たとえば再生する画像の種類（静止画、動画）、画像サイズ、動画フレームレートなどに応じて変更制御の内容や変更の程度などを変更してもよい。

なお、この画像記録再生システム１２０において、アナログ信号処理へのデジタルデータ処理の影響を抑制するために、他の実施の形態で説明した判定方法および制御方法を採用してもよい。

以上のように、上述した各実施の形態のアナログ信号処理回路１２、アナログ信号デバイス２１、及びアナログ信号回路６１は、デジタルデータ処理回路の影響を受け難い。
また、上述した各実施の形態では、ノイズの少ないアナログ信号処理が可能になる。
また、上述した各実施の形態では、ブロックを密にレイアウトして、より小さな信号処理システムを作製できる。
また、上述した各実施の形態では、高性能で消費電力の少ない画像記録再生装置、カメラ装置などを作製できる。
また、上述した各実施の形態では、高性能な撮像素子デバイス、高性能な無線送信受信デバイス、高性能な並列プロセッサシステムなどを作製できる。

なお、以上の各実施の形態で詳細に説明した方法は、上記手順に応じたプログラムとして形成され、ＣＰＵなどのコンピュータで実行される。
この他にもたとえば、各方法のプログラムは、半導体メモリ、磁気ディスク、光ディスク、フロッピー（登録商標）ディスクなどのコンピュータ読取可能な記録媒体に記録されてもよい。そして、この記録媒体をセットしたコンピュータによりアクセスし、上記プログラムを実行するように構成可能である。

本発明の第１の実施の形態に係る信号処理装置を適用したシステムの構成例である。 図１のシステムにおいて、アナログ信号処理に対するデジタルデータ処理の影響を判定する方法のフローチャートの例である。 本発明の第２の実施の形態に係る信号処理装置を適用したシステムの構成例である。 図３のシステムにおいて、アナログ信号処理に対するデジタルデータ処理の影響を判定する方法のフローチャートの例である。 本発明の第３の実施の形態に係る、アナログ信号処理に対するデジタルデータ処理の影響を判定して制御する方法のフローチャートの例である。 本発明の第３の実施の形態に係る信号処理装置を適用したシステムの構成例である。 図６のシステムにおいて、アナログ信号処理に対するデジタルデータ処理の影響を判定して制御する方法のフローチャートの例である。 本発明の第４の実施の形態に係る信号処理装置を適用したシステムの構成例である。 本発明の第５の実施の形態において、アナログ信号処理に対するデジタルデータ処理の影響を判定して制御する方法のフローチャートの例である。 本発明の第６の実施の形態に係る信号処理装置を適用したシステムの第一構成例である。 第６の実施の形態に係る信号処理装置を適用したシステムの第二構成例である。 第６の実施の形態に係る信号処理装置を適用したシステムの第三構成例である。 本発明の第７の実施の形態に係る信号処理装置を適用したカメラシステムの構成例である。 受光素子の一般的な暗出力特性を示す図である。 アナログ信号処理に対する影響を抑える制御による暗出力特性の改善効果を説明する図である。 本発明の第８の実施の形態に係る信号処理装置を適用した画像記録再生システムの構成例である。

符号の説明

１、１００、１２０・・・システム（信号処理装置）、１０、４１、４２・・・デバイス、１２、１０３・・・アナログ信号処理回路、１３・・・第一回路（データ処理回路）、１４・・・第二回路（データ処理回路）、１５・・・ＣＰＵ（判定部、制御部）、２１・・・アナログ信号デバイス（アナログ回路）、２２・・・監視デバイス（センサ）、３１・・・制御ブロック（判定部、制御部）、４４〜４７、５１〜５７・・・演算ユニット（判定部、制御部）、６１・・・アナログ信号回路（アナログ回路）、７１・・・第三回路（データ処理回路）、７２・・・第四回路（データ処理回路）、１０２・・・イメージセンサ（アナログ回路、撮像素子）、１０４・・・ＡＤコンバータ（アナログ信号処理回路）、１０５・・・第一画像演算回路（データ処理回路）、１０６・・・第二画像演算回路（データ処理回路）、１０８・・・表示装置ＩＦ（アナログ信号処理回路）、１１３・・・制御ブロック（判定部、制御部）、１１４・・・表示装置（アナログ回路）、１２１・・・入力信号処理部（アナログ信号処理回路）

Claims (20)

1. アナログ信号処理回路と、
   デジタルデータ処理回路と、
   上記アナログ信号処理回路に対する上記デジタルデータ処理回路の影響を判定する判定部と、
   上記判定部の判定結果に応じて、上記デジタルデータ処理回路の一部の回路について停止または処理能力を下げる制御部と
   を有する信号処理装置。
2. 上記デジタルデータ処理回路は、互いに独立してデータ処理を実行可能な複数のデータ処理回路を有し、
   上記判定部は、上記データ処理回路毎の影響を判定し、
   上記制御部は、上記複数のデータ処理回路の一部のデータ処理回路について、かつ上記アナログ信号処理回路に対して影響を与えると判定されたデータ処理回路について停止または処理能力を下げる
   請求項１記載の信号処理装置。
3. 上記複数のデータ処理回路は、共通したデータ処理を実行可能で、上記アナログ信号処理回路と同じ集積回路上で上記アナログ信号処理回路から異なる距離に配置され、
   上記判定部は、上記複数のデータ処理回路の中で、上記アナログ信号処理回路の近くに配置されたデータ処理回路が上記アナログ信号処理回路に影響を与えると判定する
   請求項２記載の信号処理装置。
4. 上記制御部は、停止または処理能力を下げていない残りの上記データ処理回路について、処理能力を上げる
   請求項２または３記載の信号処理装置。
5. 上記判定部は、
   アナログ信号処理の実行状態を判断する機能を有し、
   アナログ信号処理を実行していない場合は、影響判定をしない
   請求項２記載の信号処理装置。
6. 上記判定部は、
   上記データ処理回路毎の状態情報を取得して、上記データ処理回路毎の影響度を得る機能と、
   上記アナログ信号処理回路の状態情報を取得する機能と、
   上記データ処理回路毎の影響度及び上記アナログ信号処理回路の状態情報を用いて、上記アナログ信号処理回路に対する上記デジタルデータ処理回路全体での影響度を得る機能と、
   上記アナログ信号処理回路全体での影響度が限界値を超えている場合に、上記デジタルデータ処理回路が影響を与えていると判定する機能と
   を有する請求項２または５記載の信号処理装置。
7. 上記判定部は、信号処理装置の状態情報を取得して、信号処理装置の状態に応じた影響度を得る機能を有し、
   上記デジタルデータ処理回路全体での影響度を得る機能では、上記データ処理回路毎の影響度及び上記アナログ信号処理回路の状態情報に加えて上記信号処理装置の状態に応じた影響度を用いて、信号処理装置全体での影響度を得る
   請求項６記載の信号処理装置。
8. 上記判定部は、
   上記デジタルデータ処理回路の状態情報を取得する機能と、
   設定情報を用いて、上記状態情報が示す動作状態で使用可能な上記データ処理回路が上記アナログ信号処理回路に影響を与えるか否かを判断することにより、上記アナログ信号処理回路に対する各上記データ処理回路の影響を判定する機能と
   を有する請求項２または５記載の信号処理装置。
9. 上記アナログ信号処理回路、上記デジタルデータ処理回路、上記判定部、及び上記制御部は、１つの集積回路に実現されている
   請求項１記載の信号処理装置。
10. 上記アナログ信号処理回路、上記デジタルデータ処理回路、上記判定部、及び上記制御部は、複数の集積回路に実現されている
    請求項１記載の信号処理装置。
11. 上記制御部は、制御対象となる上記デジタルデータ処理回路の一部の回路について、給電停止制御、電圧低下制御、動作速度低下制御および使用頻度制限制御から選択された少なくとも１つの制御を実施する
    請求項１記載の信号処理装置。
12. 上記制御部は、制御対象となる上記デジタルデータ処理回路の一部の回路についての制御内容を、上記判定部の判定結果に応じて段階的に変更する
    請求項１記載の信号処理装置。
13. 上記アナログ信号処理回路と接続されるアナログ回路を有し、
    上記判定部は、上記アナログ信号処理回路に対する影響を判定し、上記アナログ回路に対する影響を判定する
    請求項１記載の信号処理装置。
14. 上記デジタルデータ処理回路は、互いに独立してデータ処理を実行可能な複数のデータ処理回路を有し、
    上記複数のデータ処理回路は、上記アナログ回路と同じ集積回路に、上記アナログ回路のブロックの一辺に沿って並べてレイアウトされる
    請求項１３記載の信号処理装置。
15. 上記デジタルデータ処理回路は、互いに独立してデータ処理を実行可能な複数のデータ処理回路を有し、
    上記複数のデータ処理回路は、上記アナログ回路と同じ集積回路に、上記アナログ回路に対して各々の上記データ処理回路が斜めの位置に配置されるように、互いに離してレイアウトされる
    請求項１３記載の信号処理装置。
16. 上記デジタルデータ処理回路は、互いに独立してデータ処理を実行可能な複数のデータ処理回路を有し、
    上記複数のデータ処理回路は、上記アナログ回路の集積回路が重ねられる別の集積回路に、上記アナログ処理回路と重なる範囲に上記複数のデータ処理回路の全体が収まらないように、互いに離してレイアウトされる
    請求項１３記載の信号処理装置。
17. 上記アナログ回路は、複数の撮像素子を有し、上記複数の撮像素子で撮像された画像のアナログ信号を上記アナログ信号処理回路へ出力し、
    上記判定部は、上記撮像素子の暗出力特性に対する影響を判定することにより、上記アナログ回路に対する影響を判定する
    請求項１３〜１６のいずれか１項記載の信号処理装置。
18. アナログ信号処理回路に対するデジタルデータ処理回路の影響を判定する判定ステップと、
    上記判定部の判定結果に応じて、上記デジタルデータ処理回路の一部の回路について停止または処理能力を下げる制御ステップと、
    上記一部の回路について停止または処理能力を下げた状態で、上記アナログ信号処理回路及び上記デジタルデータ処理回路を動作させるステップと
    を有する信号処理方法。
19. アナログ信号処理回路に対するデジタルデータ処理回路の影響を判定する判定処理と、
    上記判定部の判定結果に応じて、上記デジタルデータ処理回路の一部の回路について停止または処理能力を下げる制御処理と、
    上記一部の回路について停止または処理能力を下げた状態で、上記アナログ信号処理回路及び上記デジタルデータ処理回路を動作させる処理と
    をコンピュータに実行させるプログラム。
20. アナログ信号処理回路と、
    デジタルデータ処理回路と、
    上記アナログ信号処理回路に対する上記デジタルデータ処理回路の影響を判定する判定部と、
    上記判定部の判定結果に応じて、上記アナログ信号処理回路または上記デジタルデータ処理回路でのノイズ除去能力を上げる制御部と
    を有する信号処理装置。

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