JP2021022781A - 撮像装置およびその制御方法 - Google Patents

Abstract

【課題】画素ブロック内における画素間の露光ムラの発生を抑制することができる撮像装置及びその制御方法を提供する。【解決手段】画素部２００は、所定数の画素ごとに画素ブロック２０２に区切られ、行列状に配置された各画素２０１は、画素ブロック２０２の単位で並列に処理される。静止画撮影を行う際のモードとして第１の駆動モードと第２の駆動モードとを有する。第２の駆動モードでは、ＣＰＵは、電子シャッタ機能を用いて、各画素ブロック２０２内において、行単位で各画素２０１のリセットの解除走査を実施して一斉に露光を開始し、メカシャッタ（メカ後幕）により露光を終了させる。【選択図】図２

Description

本発明は、所定数の画素ごとに画素ブロックに区切られた第１のチップと第２のチップとが積層されて成る撮像素子およびその制御方法に関する。

近年のデジタルスチルカメラやデジタルビデオカメラなどの撮像装置には、ＸＹアドレス方式で各画素信号を読み出すＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが搭載されている。昨今では、ＣＭＯＳセンサ内部にＡ／Ｄ変換部を有し、Ａ／Ｄ変換を画素列毎に並列に処理することでＣＭＯＳイメージセンサの読み出しの高速化が図られている。また、画素部を含めたアナログ回路を一方の基板に実装すると共に、Ａ／Ｄ変換部を含めたデジタル回路を他方の基板に実装し、２枚の基板をマイクロバンプ等で接続した積層型の撮像素子が提案されている（特許文献１）。

特許文献１では、第１のチップに画素部を形成し、第２のチップにＡ／Ｄ変換部を含む処理部を形成し、所定画素数（行列状のＭ×Ｎ画素）毎に区切られた画素ブロックのそれぞれに並行して処理を順次行う撮像素子が提案されている。

特開２０１４−１６５５２０号公報

しかしながら、この種の撮像素子において、画素ブロック単位で電子シャッタ機能とメカニカルシャッタの後幕を併用する露光制御には次のような問題がある。すなわち、いわゆる電子先幕撮影においては、各行の各画素の電荷の蓄積開始が順次実施されるのに対し、メカニカルシャッタの後幕が撮像素子の端片から垂直方向に走行する。そのため、画素ブロック内における画素間で蓄積の同時性が損なわれる。つまり、画素ブロック内における画素間で電荷の蓄積時間（露光時間）の差が生じるため、露光ムラが生じ、良好な画質を得られないおそれがあるという問題があった。

本発明は、画素ブロック内における画素間の露光ムラの発生を抑制することを目的とする。

上記目的を達成するために本発明は、行列状に配置された複数の画素を有し、所定数の画素ごとに画素ブロックに区切られ、電子シャッタ機能を有する第１のチップと、前記第１のチップと積層され前記第１のチップからの信号を処理する第２のチップと、を有する撮像素子と、前記撮像素子への露光および遮光を制御するメカニカルシャッタと、静止画撮影を行う際のモードとして、前記電子シャッタ機能を用いて、前記各画素ブロック内において、行単位で各画素のリセットの解除走査を実施することで一斉に露光を開始すると共に、開始した露光を前記メカニカルシャッタにより終了させる駆動モードを有する制御手段と、を有することを特徴とする。

本発明によれば、画素ブロック内における画素間の露光ムラの発生を抑制することができる。

撮像装置のブロック図である。 画素部の構成を示す図である。 駆動部の構成を示す図である。 １つのＡ／Ｄ変換部の構成を示す図である。 画素部の回路構成を示す図である。 第１、第２の駆動モードのタイミングチャートである。 第１の駆動モードによりリセット解除走査を行う場合のタイミングチャートである。 第２の駆動モードによりリセット解除走査を行う場合のタイミングチャートである。 読み出し駆動のタイミングチャートである。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の一実施の形態に係る撮像装置のブロック図である。この撮像装置１００は、例えば、デジタルスチルカメラやデジタルビデオカメラとして構成される。撮像装置１００は、主に撮像素子１０６、ＤＳＰ１０７、ＣＰＵ１０８等を備える。

撮像レンズ１０１は、レンズ制御部１０２からの指示に基づいて、被写体の光学像を撮像素子１０６の撮像面に結像させる。絞り１０３は、露光制御部１０５からの指示に基づいて、通過する光束を調整する。メカシャッタ（メカニカルシャッタ）１０４は、メカニカル先幕（以下、メカ先幕と称する）とメカニカル後幕（以下、メカ後幕と称する）とで構成され、光学像の入射方向において撮像素子１０６の直前に配置される。メカシャッタ１０４は、露光制御部１０５により開閉制御され、撮像素子１０６に対する光学像の露光および遮光を制御する。

撮像素子１０６は、例えばＣＭＯＳイメージセンサで構成される。撮像素子１０６は、撮像レンズ１０１により撮像面にある画素配列に結像された光学像を画像信号に変換し、所定ゲインで増幅してＡ／Ｄ変換を行うことにより、デジタル画像信号としてＤＳＰ１０７に出力する。撮像素子１０６は、行列状に配置された複数の画素を有する。撮像素子１０６は、複数の画素を順次リセットするリセット走査と、複数の画素からの信号を順次読み出す読み出し走査とを行うことが可能である。

ＤＳＰ１０７は、ＣＰＵ１０８により制御される。ＤＳＰ１０７には、撮像素子１０６から出力されるデジタル画像信号が入力される。ＤＳＰ１０７は、ＲＯＭ１０９に保持された各種データを用いて、ＲＡＭ１１０をワークエリアとして使用しながら、デジタル画像信号に対して各種補正処理、現像処理及び圧縮処理などを行う。また、ＤＳＰ１０７は、記録媒体１１２に対する画像データの書き込み処理を行うとともに、表示部１１１に対して各種データの表示処理などを行う。ＣＰＵ１０８は、撮像素子１０６、露光制御部１０５、レンズ制御部１０２、ＤＳＰ１０７を制御する。

表示部１１１は、ＤＳＰ１０７で処理された撮影画像データを表示する。また、表示部１１１は、絞り１０３やＩＳＯ感度などの各種撮影設定をユーザに行わせるためのメニュー画面を表示する。記録媒体１１２は、半導体メモリ等から構成され、撮像装置本体に対して着脱可能である。ＤＳＰ１０７により処理された記録用の静止画及び動画の画像データは記録媒体１１２に記録される。

撮影する際、ユーザが電源スイッチ１１３を操作すると、その操作信号はＣＰＵ１０８に供給され、装置電源が入る。ユーザは、モードダイアル１１６で撮影モードを選択し、第１のスイッチ１１４を押下してＡＦ（自動焦点制御）を指示し、さらに第２のスイッチ１１５を押下して撮影動作を指示する。

撮像素子１０６は、第１のチップ（基板）を構成する画素部２００（図２）と、第２のチップ（基板）を構成する駆動部３００（図３）という２つのチップを貼り合わせた積層型の撮像素子である。

図２は、画素部２００の構成を示す図である。画素部２００は行列状に配置された複数の画素２０１で構成される。実際には、画素部２００は画素２０１が数百万から数千万単位で行列状に並んでいる。しかし、図２では、紙面の都合上、位置Ｐ１１（１列１行）から位置Ｐ８８（８列８行）までの８×８画素のみが図示されている。

画素部２００は、所定数の画素ごとに画素ブロック２０２に区切られ、各画素２０１は、画素ブロック２０２の単位で並列に処理される。図２では、４×４画素単位で画素ブロック２０２に区分けされている。すなわち、４×４の１６画素で１つの画素ブロック２０２が構成され、図２には４つの画素ブロック２０２が示されている。複数の制御信号線２０３は、対応する行の各画素２０１を駆動するための制御信号を伝送する。複数の垂直出力線２０４は、画素ブロック２０２内の対応する列の画素２０１に共通に接続されている。

図３は、駆動部３００の構成を示す図である。図４は、１つのＡ／Ｄ変換部の構成を示す図である。Ａ／Ｄ変換部３０４は画素ブロック２０２単位で用意される。すなわち、駆動部３００は、各画素２０１から読み出されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換部３０４を画素ブロック２０２ごとに有する。図３では、図２に示す４つの画素ブロック２０２に対応する４つのＡ／Ｄ変換部３０４が示されている。

図３に示すように、駆動部３００は、タイミング制御部３０１、垂直走査部３０２、水平走査部３０３、参照信号発生器３０５、カウンタ３０６、信号処理部３０７および出力部３０８を有する。駆動部３００は、タイミング制御部３０１が出力する制御信号に基づいて垂直走査部３０２及び水平走査部３０３を駆動することにより、各画素２０１から撮像信号（アナログ）を順次読み出す。駆動部３００には、複数の垂直出力線２０４から１本を選択するＭＵＸ４０１と、画素ブロック２０２に対応する垂直出力線２０４の電流源とが用意されている（図４、図５）。

図４に示すように、Ａ／Ｄ変換部３０４は、各画素２０１からのアナログ信号をデジタル信号に変換するために、コンパレータ４０２、ラッチ回路４０４およびメモリ４０５を備える。コンパレータ４０２の一方の入力端子４０３には、ＭＵＸ４０１を経由して画素２０１からのアナログ信号が入力される。また、コンパレータ４０２の他方の入力端子には、参照信号発生器３０５から出力される参照信号が入力される。コンパレータ４０２の出力端子はラッチ回路４０４に接続される。ラッチ回路４０４は、コンパレータ４０２の出力が変化したタイミングでカウンタ３０６のカウント値を保持する。保持されたカウント値はメモリ４０５に格納され、デジタル信号として保持される。メモリ４０５に格納されたデジタル信号には、後段の信号処理部３０７で、オフセット処理やゲイン処理などの各種補正が施される。

信号処理部３０７を経由したデジタル信号は、出力部３０８からＩ／Ｆ（インターフェイス）によりＤＳＰ１０７に出力される。このＩ／Ｆは、例えば、ＬＶＤＳ(Low Voltage Differential Signaling) 等のＩ／Ｆである。あるいは、このＩ／Ｆは、ＳＬＶＳ及びＳＬＶＳ−ＥＣ（Scalable Low Voltage Signaling with Embedded Clock）等のＩ／Ｆである。

図５は、画素部２００の回路構成を示す図である。図５を参照して、画素ブロック２０２の単位での画素２０１のリセット、リセット解除、および読み出しの動作について説明する。各画素２０１の構成は共通するので、１つの画素２０１に着目して説明する。画素部２００は、電子シャッタ機能を有する。

画素２０１は、フォトダイオード５０１、転送トランジスタ５０２、蓄積容量５０３、リセットトランジスタ５０４、ソースフォロア５０５および選択トランジスタ５０６を有する。フォトダイオード５０１は、光電変換により、入射光に応じた信号電荷を発生させて蓄積する光電変換素子である。転送トランジスタ５０２は、フォトダイオード５０１で蓄積された信号電荷の蓄積容量５０３への転送を制御する。蓄積容量５０３は、フォトダイオード５０１で発生した信号電荷を、読み出し走査されるまで保持する。

リセットトランジスタ５０４は、フォトダイオード５０１および蓄積容量５０３に蓄積された電荷のリセットを制御する。ソースフォロア５０５は、蓄積容量５０３に蓄積された信号電荷を増幅して信号電圧に変換する。選択トラジンスタ５０６は、ソースフォロア５０５の出力と垂直出力線２０４との接続を制御する。

制御信号線２０３は、信号ＰＴＸ（ＭＮ）、信号ＰＲＥＳ（Ｎ）および信号ＰＳＥＬＹ（Ｎ）を伝送し、それぞれ転送トランジスタ５０２、リセットトランジスタ５０４および選択トラジンスタ５０６を制御する。ここで、Ｍ（列）とＮ（行）は１以上の整数である。各画素２０１から垂直出力線２０４に出力された信号は、接続部５０７および選択トランジスタ５０８を経由して駆動部３００のＡ／Ｄ変換部３０４に入力される。転送トランジスタ５０２を制御する制御信号（信号ＰＴＸ（ＭＮ））の配線５１０は、画素２０１ごとに備えられている。

第２のチップにおいて、選択トランジスタ５０８は、垂直出力線２０４ごとに設けられている。選択トランジスタ５０８は、Ａ／Ｄ変換部３０４のコンパレータ４０２の入力端子４０３（図４）への入力を制御する。第２のチップにおいて、制御信号線５０９は、信号ＰＳＥＬＸ（Ｍ）を伝送する。

本実施の形態では、静止画撮影を行う際のモードとして、第１の駆動モード６ａ（別の駆動モード）および第２の駆動モード６ｂ（駆動モード）を有する。ＣＰＵ１０８は、ユーザからの選択指示に従って、あるいは撮影条件に応じて、用いるモードを切り替え可能である。

図６は、第１の駆動モード６ａおよび第２の駆動モード６ｂのタイミングチャートである。図６で、静止画撮影における主にローリングシャッタ走査と電子先幕走査について説明する。図中の各信号は、Ｈｉｇｈ状態（“Ｈ”とする）またはＬｏｗ状態（“Ｌ”とする）のいずれかの状態をとるものとする。

信号ＶＤは、撮像素子１０６のフレーム同期信号である。信号ＳＷ２は、第２のスイッチ１１５が押下されると“Ｈ”となる。時刻Ｔ０でユーザが第２のスイッチ１１５を押下すると、信号ＳＷ２が“Ｈ”となり、静止画撮影が開始される。なお、本実施の形態において、フォトダイオード５０１および蓄積容量５０３に蓄積された電荷を捨てることを「リセット」と称する。一方、リセット状態から、フォトダイオード５０１における電荷の蓄積を開始することを「リセットの解除」、または「リセット解除」と称する。

第１の駆動モード６ａでは、ローリングシャッタが用いられる。ＣＰＵ１０８は、時刻Ｔ５において、信号ＶＤを基準とした画像信号の読み出しを開始する。すなわち、第１の駆動モード６ａでは、各画素２０１において開始した露光が、各画素２０１から信号を読み出す読み出し走査の開始によって終了する。なお、ＣＰＵ１０８は、予め時刻Ｔ５より前の例えば時刻Ｔ４でリセット解除走査を開始することで、設定された秒時に応じた露光時間を確保する。

第２の駆動モード６ｂでは、電子シャッタによる先幕とメカシャッタ１０４による後幕（メカ後幕）とが併用される。第２の駆動モード６ｂでは、ＣＰＵ１０８は、時刻Ｔ１で撮像素子１０６の全画素２０１を一括してリセット状態にする。続いて、時刻Ｔ２で、ＣＰＵ１０８は、撮像素子１０６に指示を出すことで電子先幕走行開始信号ＳＨ＿１Ｅを“Ｈ”にして電子先幕の走査を開始する。電子先幕では、撮像素子１０６の端片から行ごとに順次走査され、他方の端片に到達するまで走査が続けられる。次に、時刻Ｔ３で、ＣＰＵ１０８は、露光制御部１０５に指示を出すことでメカ後幕走行開始信号ＳＨ＿２Ｍを“Ｈ”にし、メカ後幕の走行を開始させる。なお、撮像面内で露光を均一にするべく、ＣＰＵ１０８は、メカ後幕の走行に合わせたタイミングで電子先幕の走査が開始されるように予め撮像素子１０６の設定をする。

すなわち、ＣＰＵ１０８は、時刻Ｔ２から時刻Ｔ３までの期間が、設定された秒時に応じた露光時間となるように、時刻Ｔ２、Ｔ３を設定する。次の信号ＶＤが出力される時刻Ｔ５（図６）で読み出し走査が開始され、読み出し走査の終了により撮影が完了する。

図７は、第１の駆動モード６ａによりリセット解除走査を行う場合のタイミングチャートである。図８は、第２の駆動モード６ｂによりリセット解除走査を行う場合のタイミングチャートである。各図中の各信号は、Ｈｉｇｈ状態（“Ｈ”とする）またはＬｏｗ状態（“Ｌ”とする）のいずれかの状態をとるものとする。図７、図８で、図２に示す画素ブロック２０２の各画素２０１に対するリセット解除動作について説明する。便宜上、位置Ｐ１１から位置Ｐ４４の画素２０１を含む画素ブロック２０２のリセットおよびリセット解除走査を例にとって説明するが、その他の画素ブロック２０２に対しても同様の手順が実施される。

まず、図７で第１の駆動モード６ａを説明する。信号ＨＤは、１水平期間の先頭タイミングを示す。信号ＳｕｂＨＤは、単位画素の走査開始タイミングを示す。時刻Ｔ１０は、図６に示す時刻Ｔ４に対応する。

時刻Ｔ１０で信号ＰＲＥＳ（１）が“Ｈ”となり、１行目画素（位置Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１の画素２０１）のリセットトランジスタ５０４がＯＮにされる。時刻Ｔ１０にはまた、信号ＰＴＸ（１１）が“Ｈ”となり、位置Ｐ１１の画素２０１の転送トランジスタ５０２がＯＮになる。このとき、リセットトランジスタ５０４はＯＮになっているので、位置Ｐ１１の画素２０１のフォトダイオード５０１および蓄積容量５０３の電荷がリセットされる。

次に、時刻Ｔ１１で信号ＰＴＸ（１１）が“Ｌ”となり、位置Ｐ１１の画素２０１の転送トランジスタ５０２がＯＦＦになる。これにより、位置Ｐ１１の画素２０１のフォトダイオード５０１のリセットが解除され、電荷の蓄積が開始される。

同じ時刻Ｔ１１には、また、信号ＰＴＸ（２１）が“Ｈ”となり、位置Ｐ２１の画素２０１の転送トランジスタ５０２がＯＮになる。このとき、リセットトランジスタが“ＯＮ”になっているので、位置Ｐ２１の画素２０１の転送トランジスタ５０２がＯＦＦになる。このとき、当該画素２０１のリセットトランジスタ５０４はＯＮになっているので、当該画素２０１のフォトダイオード５０１および蓄積容量５０３の電荷がリセットされる。

次に、時刻Ｔ１２で信号ＰＴＸ（２１）が“Ｌ”となり、位置Ｐ２１の画素２０１の転送トランジスタ５０２がＯＦＦになるので、位置Ｐ２１の画素２０１のフォトダイオード５０１のリセットが解除され、電荷の蓄積が開始される。以降同様にして、時刻Ｔ１３、Ｔ１４で同様の制御が行われ、位置Ｐ３１、Ｐ４１の各画素２０１が順次、リセット解除される。

時刻Ｔ１４で信号ＰＲＥＳ（１）が“Ｌ”となり、１行目画素（位置Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１の画素２０１）のリセットトランジスタ５０４がＯＦＦにされる。同じ時刻Ｔ１４で、信号ＰＲＥＳ（２）が“Ｈ”となり、２行目画素（位置Ｐ１２、Ｐ２２、Ｐ３２、Ｐ４２の画素２０１）のリセットトランジスタ５０４がＯＮにされる。時刻Ｔ１４にはまた、信号ＰＴＸ（１２）が“Ｈ”となり、位置Ｐ１２の画素２０１の転送トランジスタ５０２がＯＮになる。このとき、リセットトランジスタ５０４はＯＮになっているので、位置Ｐ２１の画素２０１のフォトダイオード５０１および蓄積容量５０３の電荷がリセットされる。

以降、時刻Ｔ１４から時刻Ｔ１５の期間で、時刻Ｔ１０から時刻Ｔ１４の期間と同様の制御が行われ、２行目画素（位置Ｐ１２、Ｐ２２、Ｐ３２、Ｐ４２の画素２０１）が順次、リセット解除される。

同様に、時刻Ｔ１５から時刻Ｔ１６の期間で、３行目画素（位置Ｐ１３、Ｐ２３、Ｐ３３、Ｐ４３の画素２０１）が順次リセット解除される。時刻Ｔ１６から時刻Ｔ１７の期間で、４行目画素（位置Ｐ１４、Ｐ２４、Ｐ３４、Ｐ４４の画素２０１）が順次リセット解除される。このような制御により、画素ブロック２０２単位で画素２０１がリセットおよびリセット解除される。

従って、第１の駆動モード６ａでは、ＣＰＵ１０８は、電子シャッタ機能を用いて、各画素ブロック２０２内（画素ブロック内）における各画素２０１のリセットの解除走査を順次実施することで露光を順次開始する。

次に、図８で第２の駆動モード６ｂを説明する。ローリングシャッタによる露光制御とは異なり、電子先幕とメカ後幕とを併用して露光制御を行う場合、メカ後幕が垂直方向に走行することから、撮像面における露光を均一にすることを考慮する必要がある。そのためには、行ごとに順次リセット解除するように走査することが望ましい。

図８に示す時刻Ｔ２０は図６に示す時刻Ｔ２に対応する。第２の駆動モード６ｂでは、図６に示したように、事前に全画素の一括リセットが行われ、電子先幕でのリセット解除走査までリセット状態が保持されている。つまり、図８に示す時刻Ｔ２０までは、信号ＰＲＥＳ（１）、ＰＲＥＳ（２）、ＰＲＥＳ（３）、ＰＲＥＳ（４）は“Ｈ”になっていて、一括リセット状態が維持されている。

時刻Ｔ２０で、信号ＰＲＥＳ（１）が“Ｌ”になり、１行目画素（位置Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１の画素２０１）のリセットトランジスタ５０４が一斉にＯＦＦにされる。同じ時刻Ｔ２０に、信号ＰＴＸ（１１）、ＰＴＸ（２１）、ＰＴＸ（３１）、ＰＴＸ（４１）が“Ｈ”となり、１行目画素の転送トランジスタ５０２が一斉にＯＮになる。

次に、時刻Ｔ２１で、信号ＰＴＸ（１１）、ＰＴＸ（２１）、ＰＴＸ（３１）、ＰＴＸ（４１）が“Ｌ”となり、１行目画素（位置Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１の画素２０１）の転送トランジスタ５０２が一斉にＯＦＦになる。このとき、１行目画素において、各リセットトランジスタ５０４はＯＦＦとなっているので、各フォトダイオード５０１の電荷のリセットが解除され、電荷の蓄積が開始される。従って、１行目に位置する画素２０１が時刻Ｔ２１で同時に（一斉に）電荷の蓄積を開始することになる。

次に、時刻Ｔ２２で信号ＰＲＥＳ（２）が“Ｌ”になり、２行目画素（位置Ｐ１２、Ｐ２２、Ｐ３２、Ｐ４２の画素２０１）のリセットトランジスタ５０４が一斉にＯＦＦにされる。同じ時刻Ｔ２２に信号ＰＴＸ（１２）、ＰＴＸ（２２）、ＰＴＸ（３２）、ＰＴＸ（４２）が“Ｈ”となり、２行目画素の転送トランジスタ５０２が一斉にＯＮになる。

次に、時刻Ｔ２３で、信号ＰＴＸ（１２）、ＰＴＸ（２２）、ＰＴＸ（３２）、ＰＴＸ（４２）が“Ｌ”となり、２行目画素（位置Ｐ１２、Ｐ２２、Ｐ３２、Ｐ４２の画素２０１）の転送トランジスタ５０２が一斉にＯＦＦになる。このとき、２行目画素において、各リセットトランジスタ５０４はＯＦＦとなっているので、各フォトダイオード５０１の電荷のリセットが解除され、電荷の蓄積が開始される。従って、２行目に位置する画素２０１が時刻Ｔ２３で同時に（一斉に）電荷の蓄積を開始することになる。

以降、時刻Ｔ２４〜Ｔ２５、時刻Ｔ２６〜Ｔ２７でも、時刻Ｔ２２〜Ｔ２３と同様の処理が実行されることで、３行目、４行目にそれぞれ位置する画素２０１が、時刻Ｔ２５、Ｔ２７で同時に（一斉に）リセット解除され、電荷の蓄積が開始されることになる。

従って、第２の駆動モード６ｂでは、ＣＰＵ１０８は、電子シャッタ機能を用いて、各画素ブロック２０２内において、行単位で各画素２０１のリセットの解除走査を実施することで、同一行の各画素２０１の露光を一斉に開始する。

なお、撮像面内の露光ムラを抑えるために、ＣＰＵ１０８は、電子先幕の走査開始タイミングを、メカ後幕の走行開始タイミングに応じて予め設定する。つまり、ＣＰＵ１０８は、各行において、時刻Ｔ２３、Ｔ２７からメカ後幕の走行開始タイミングまでの露光時間が設定された秒時となるように、時刻Ｔ２２、Ｔ２３、Ｔ２５、Ｔ２７を予め設定する。第２の駆動モード６ｂでは、各画素２０１において開始した露光が、メカシャッタ１０４（メカ後幕）の走行開始により終了する。

このように、第２の駆動モード６ｂでは、メカ後幕の走行方向（垂直方向）に合わせて電子先幕のリセット解除走査が行ごとに順次実施される。これにより、同じ画素ブロック２０２内における画素２０１間で蓄積の同時性を保ちながら撮像信号の読み出しが可能になる。つまり、電子先幕とメカ後幕の併用で露光制御を行う静止画撮影において、画素ブロック２０２内の画素間で露光時間差の発生を抑え、露光ムラを低減した良好な画質を得ることが可能になる。

図９は、画素２０１をローリングシャッタまたは電子先幕でリセット解除した後の読み出し駆動のタイミングチャートである。図９に示す読み出し動作は、第１の駆動モード６ａまたは第２の駆動モード６ｂのいずれによりリセットが解除された場合にも適用される。便宜上、位置Ｐ１１から位置Ｐ４４の画素２０１を含む画素ブロック２０２の読み出しを例にとって説明するが、その他の画素ブロック２０２に対しても同様の手順が実施される。

時刻Ｔ３０は、図６に示す時刻Ｔ５に対応する。時刻Ｔ３０で信号ＰＴＸ（１１）が“Ｈ”になり、位置Ｐ１１の画素２０１の転送トランジスタ５０２がＯＮになる。すると、当該画素２０１のフォトダイオード５０１に蓄積された電荷が蓄積容量５０３に転送される。同じ時刻Ｔ３０で、信号ＰＳＥＬＹ（１）が“Ｈ”となると、選択トラジンスタ５０６がＯＮになり、位置Ｐ１１の画素２０１の画素信号が１列目の垂直出力線２０４に読み出される。さらに、同じ時刻Ｔ３０で信号ＰＳＥＬＸ（１）が“Ｈ”となると、１列目に対応する選択トランジスタ５０８がＯＮになるので、垂直出力線２０４に読み出された位置Ｐ１１の画素２０１の画素信号が接続部５０７を経由してＡ／Ｄ変換部３０４に入力される。

次に、時刻Ｔ３１で信号ＰＴＸ（１１）が“Ｌ”になると、位置Ｐ１１の画素２０１の転送トランジスタ５０２がＯＦＦになるので、読み出しが完了する。同じ時刻Ｔ３１で信号ＰＴＸ（２１）が“Ｈ”になり、位置Ｐ２１の画素２０１の転送トランジスタ５０２がＯＮになる。

以降、時刻Ｔ３１から時刻Ｔ３４において、同様の駆動により位置Ｐ２１、Ｐ３１、Ｐ４１の各画素２０１の画素信号が順に読み出される。さらに、時刻Ｔ３４〜Ｔ３５では、同様の駆動により位置Ｐ１２、Ｐ２２、Ｐ３２、Ｐ４２の各画素２０１の画素信号が順に読み出される。時刻Ｔ３５から時刻Ｔ３６では、同様の駆動により位置Ｐ１３、Ｐ２３、Ｐ３３、Ｐ４３の各画素２０１の画素信号が順に読み出される。時刻Ｔ３６から時刻Ｔ３７では、同様の駆動により位置Ｐ１４、Ｐ２４、Ｐ３４、Ｐ４４の各画素２０１の画素信号が順に読み出される。時刻Ｔ３７で、画素ブロック２０２の画素信号の読み出しが完了する。

本実施の形態によれば、ＣＰＵ１０８は、静止画撮影を行う際のモードとして第１の駆動モード６ａと第２の駆動モード６ｂとを有する。第２の駆動モード６ｂでは、ＣＰＵ１０８は、各画素ブロック２０２内において、行単位で各画素２０１のリセットの解除走査を実施することで一斉に露光を開始すると共に、開始した露光をメカシャッタ１０４（メカ後幕）により終了させる。これにより、画素ブロック２０２内における画素２０１間の露光ムラの発生を抑制することができる。

また、第２の駆動モード６ｂでは、各行において、各画素２０１のリセットの解除走査の開始タイミングが、メカシャッタ１０４により露光を終了させるタイミングに応じて設定される。これにより、リセットの解除走査がメカ後幕の走行カーブと等しくなるように制御される。従って、各画素ブロック２０２内における同一行の各画素２０１の露光時間が共通となるように制御することができ、各画素２０１間で露光時間を均一にすることができる。

また、第１の駆動モード６ａと第２の駆動モード６ｂとを切り替え可能であるので、状況に適した静止画撮影を行うことができる。

以上、本発明をその好適な実施形態に基づいて詳述してきたが、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。

６ａ 第１の駆動モード
６ｂ 第２の駆動モード
１０４ メカシャッタ
１０６ 撮像素子
２００ 画素部
２０１ 画素
２０２ 画素ブロック
３００ 駆動部

Claims (8)

1. 行列状に配置された複数の画素を有し、所定数の画素ごとに画素ブロックに区切られ、電子シャッタ機能を有する第１のチップと、前記第１のチップと積層され前記第１のチップからの信号を処理する第２のチップと、を有する撮像素子と、
   前記撮像素子への露光および遮光を制御するメカニカルシャッタと、
   静止画撮影を行う際のモードとして、前記電子シャッタ機能を用いて、前記各画素ブロック内において、行単位で各画素のリセットの解除走査を実施することで一斉に露光を開始すると共に、開始した露光を前記メカニカルシャッタにより終了させる駆動モードを有する制御手段と、を有することを特徴とする撮像装置。
2. 前記制御手段は、静止画撮影を行う際のモードとして、前記電子シャッタ機能を用いて、前記各画素ブロック内における各画素のリセットの解除走査を順次実施することで露光を順次開始すると共に、開始した露光を、前記各画素から信号を読み出す読み出し走査の開始によって終了させる、別の駆動モードを有することを特徴とする請求項１に記載の撮像装置。
3. 前記制御手段は、前記駆動モードと前記別の駆動モードとを切り替え可能であることを特徴とする請求項２に記載の撮像装置。
4. 前記第２のチップは、前記各画素から読み出されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換部を、前記ブロックごとに有することを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記複数の各画素は、光電変換素子と、蓄積容量と、前記光電変換素子から前記蓄積容量への信号電荷の転送を制御する転送トランジスタと、を有し、
   前記転送トランジスタを制御する制御信号の配線は前記画素ごとに備えられていることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記制御手段は、前記駆動モードで静止画撮影を行う際、各行において、前記各画素のリセットの解除走査の開始タイミングを、前記メカニカルシャッタにより露光を終了させるタイミングに応じて設定することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
7. 前記制御手段は、前記駆動モードで静止画撮影を行う際、前記各画素ブロック内における同一行の各画素の露光時間が共通となるように制御することを特徴とする請求項６に記載の撮像装置。
8. 行列状に配置された複数の画素を有し、所定数の画素ごとに画素ブロックに区切られ、電子シャッタ機能を有する第１のチップと、前記第１のチップと積層され前記第１のチップからの信号を処理する第２のチップと、を有する撮像素子と、前記撮像素子への露光および遮光を制御するメカニカルシャッタと、を有する撮像装置の制御方法であって、
   静止画撮影を行う際、前記電子シャッタ機能を用いて、前記各画素ブロック内において、行単位で各画素のリセットの解除走査を実施することで一斉に露光を開始すると共に、開始した露光を前記メカニカルシャッタにより終了させることを特徴とする撮像装置の制御方法。

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