JP2010177838A - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Abstract

【課題】メカニカルシャッタを用いて全画素同時露光を行う際に、メカニカルシャッタを閉じた後画素内の電荷が、後で読み出す画素ほど減少する現象を抑制する。
【解決手段】画素アレイ部の全画素を同時にリセットして露光を開始し、露光期間では前記オーバーフローパスを開いた状態に保つ。その後、メカニカルシャッタが閉じて露光が終了してから画素から信号を読み出すまでの期間では、ＦＤ部の電位を下げ、そのときの寄生容量Ｃによる容量結合によって転送トランジスタ２２のゲート下のチャネルのポテンシャルを浅くする。すなわち、ＦＤ部の電位を下げるときの容量結合によってオーバーフローパスを閉まる方向に駆動する。
【選択図】図９

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関し、特にメカニカルシャッタとの組合せで用いられる固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を有する撮像装置に関する。

固体撮像装置は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス方式の固体撮像装置と、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送方式の固体撮像装置とに大別される。ここで、ＣＭＯＳイメージセンサは、画素信号のランダムアクセスが可能であり、またＣＣＤイメージセンサと比較して画素信号の読出しが高速で、高感度、低消費電力であるという特長を有している。

ところで、多くのＣＭＯＳイメージセンサは、光電変換部に蓄積された信号電荷をリセットし、新たに信号電荷の蓄積を開始する動作を電子的に行う電子シャッタ機能を備えている。ＣＭＯＳイメージセンサの電子シャッタ機能のシャッタ方式は、２次元配列された多数の画素に対して画素行ごとに露光の開始および終了の設定を行う、いわゆるローリングシャッタ（フォーカルプレインシャッタとも呼ばれる）方式である。

したがって、ローリングシャッタ方式のＣＭＯＳイメージセンサは、全画素に対して同一のタイミングで露光を行うグローバルシャッタ方式のＣＣＤイメージセンサと異なり、画素行ごとに露光期間がずれる（異なる）。そして、露光期間が画素行ごとにずれると、撮像画像に歪みが生じる。

そこで、従来は、ＣＭＯＳイメージセンサに対して、当該ＣＭＯＳイメージセンサの受光面に入射する光を選択的に遮光するメカニカルシャッタを組み合わせて用いることで、全画素行に対して露光期間を一致させるようにしていた（例えば、特許文献１参照）。

具体的には、メカニカルシャッタを開けておいて全画素行の画素を同時にリセットすることで、信号電荷の蓄積を開始する。そして、メカニカルシャッタを閉めることによって露光を終了する。この露光終了後から１行ずつ画素信号を読み出す。この一連の動作によれば、全画素行の露光期間がずれなく一致するために撮像画像に歪みが生じない。

特開２００６−１９１２３６号公報

しかし、上述した従来技術では、メカニカルシャッタを閉じてから各画素の信号を読み出すまでの間に、各画素に溜まっている（蓄積されている）電荷量が、順番的に後で読み出す画素ほど減ってしまうという問題がある（その理由の詳細については後述する）。

そこで、本発明は、メカニカルシャッタを用いて全画素同時露光を行う際に、メカニカルシャッタを閉じた後画素内の電荷が、後で読み出す画素ほど減少する現象を抑制可能な固体撮像装置、固体撮像装置の駆動方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、
メカニカルシャッタを通して選択的に入射される光を電荷に変換して蓄積部に蓄積するとともに、当該蓄積部の飽和電荷量を超えた電荷を捨てるオーバーフローパスを有する画素が複数配置された画素アレイ部を備えた固体撮像装置において、
前記画素アレイ部の全画素を同時にリセットして露光を開始し、露光期間では前記オーバーフローパスを開いた状態に保ち、その後前記メカニカルシャッタが閉じて露光が終了してから前記画素から信号を読み出すまでの期間では前記オーバーフローパスを閉まる方向に駆動する。

上記構成の固体撮像装置において、全画素同時のリセット動作によって露光期間が開始され、メカニカルシャッタの閉動作によって露光期間が終了される。このように、メカニカルシャッタを用いることで、全画素行の各画素の露光期間が一致するため、撮像画像に歪みが生じないようにすることができる。また、露光期間ではオーバーフローパスが開いた状態に保たれていることで、隣接画素への電荷の漏れ込みを阻止できるためにブルーミングを抑制できる。

そして、露光終了後から信号読出しまでの期間では、オーバーフローパスが閉まる方向に駆動されることで、画素の蓄積部に溜まっている電荷の一部が熱的な励起によってサブスレッショルド電流としてオーバーフローパスを通って出て行く現象が緩和される。これにより、順番的に後の方で読み出す画素ほど、画素内の電荷が減ってしまう現象、即ち飽和電荷量の減少を抑制できる。

本発明によれば、露光期間ではオーバーフローパスを機能させ、メカニカルシャッタ閉後はオーバーフローパスを機能させないことで、ブルーミングを抑制できるとともに、メカニカルシャッタ動作の問題である飽和電荷量の減少を抑制できる。

本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 本発明に係る撮像装置の構成の概略を示すシステム構成図である。 本発明の前提となる技術の説明に供する、単位画素の一部の断面とその部分のポテンシャルを模式的に表わした図である。 本発明の実施例１に係る駆動方法の説明に供するタイミングチャートである。 実施例１に係る駆動方法における動作（１），（４）の各動作の説明に供するタイミングチャートである。 実施例１に係る駆動方法における動作（２）の動作の説明に供するタイミングチャートである。 実施例１に係る駆動方法における動作（３）の動作の説明に供するタイミングチャートである。 実施例１の説明に供する、単位画素の一部の断面とその部分のポテンシャルを模式的に表わした図である。 実施例２に係る駆動方法における動作（１）〜（４）の各動作の説明に供するタイミングチャートである。 複数画素共有構造を採る本発明の適用例に係る画素回路の一例を示す回路図である。 本発明の適用例に係る画素回路の回路動作の説明に供するタイミングチャートである。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．本発明が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
２．本発明に係る撮像装置（デジタルスチルカメラの例）
３．本発明の前提となる技術およびその不具合について
４．本発明の特徴部分
４−１．実施例１（駆動タイミング例１）
４−２．実施例２（駆動タイミング例２）
５．変形例
６．適用例（複数画素共有構造の例）

＜１．本発明が適用される固体撮像装置＞
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。

図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（チップ）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。周辺回路部として、例えば、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力回路部１６およびシステム制御部１７が設けられている。

画素アレイ部１２には、入射する可視光を光電変換し、その光量に応じた電荷量の信号電荷（光電荷）を蓄積する光電変換部（光電変換素子）を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。

画素アレイ部１２にはさらに、行列状の画素配列に対して行ごとに画素駆動線１２１が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列ごとに垂直信号線１２２が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。図１では、画素駆動線１２１について各行に１本として示しているが、１本に限られるものではない。画素駆動線１２１の一端は、垂直駆動部１３の各行に対応した出力端に接続されている。

垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、掃出し行の単位画素の光電変換部から不要な電荷が掃き出される（リセットされる）。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（信号電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。

垂直駆動部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１２２の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各単位画素から垂直信号線１２２を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１４は、各単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換などの信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。

水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム処理部１４で単位回路ごとに信号処理された画素信号が順番に水平バス１８に出力され、当該水平バス１８によって出力回路部１６に伝送される。

出力回路部１６は、水平バス１８によって伝送される信号を処理して出力する。出力回路部１６での処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、列ごとのばらつきを補正したりするなど、各種のデジタル信号処理が挙げられる。

システム制御部１７は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１７さらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１３、カラム処理部１４および水平駆動部１５などの周辺回路部の駆動制御を行う。

チップ１１の周縁部には、電源端子を含む入出力端子群１９Ａ，１９Ｂの各端子が設けられている。入出力端子群１９Ａ，１９Ｂは、チップ１１の内部と外部との間で電源電圧や信号のやり取りを行う。入出力端子群１９Ａ，１９Ｂの配設位置としては、信号の入る向きや出る向きなどを考慮して使い勝手のよい位置に決められる。

（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換部、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３および増幅トランジスタ２４の３つのトランジスタを有する構成となっている。

ここでは、３つのトランジスタ２２〜２４として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３および増幅トランジスタ２４の導電型の組合せは一例に過ぎず、これらの組合せに限られるものではない。

この単位画素２０に対して、画素駆動線１２１として、例えば、転送配線１２１−１、リセット配線１２１−２および選択配線１２１−３の３本の駆動配線が同一画素行の各画素について共通に設けられている。

転送配線１２１−１およびリセット配線１２１−２には、垂直駆動部１３からＨｉｇｈアクティブ（高レベルがアクティブ）の転送パルスφＴＲＦおよびリセットパルスφＲＳＴがそれぞれ与えられる。また、選択配線１２１−３には、電源Ｖｄｄレベルと０．８Ｖ程度の低レベル（Ｌｏｗレベル）との２つの電源電位を選択的にとる選択電源ＳＥＬＶｄｄが与えられる。

フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。

以下、増幅トランジスタ２４のゲート電極と電気的に繋がったノード２５をＦＤ（フローティングディフュージョン）部と呼ぶ。すなわち、ＦＤ部２５は、転送トランジスタ２２のドレイン領域に相当する拡散層と、増幅トランジスタ２４のゲート電極と、それらをつなぐ配線からなるノードであり、寄生容量を持っている。

転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２５との間に接続されている。転送トランジスタ２２はそのゲート電極に、転送配線１２１−１を介して転送パルスφＴＲＦが与えられることによってオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２５に転送する。

リセットトランジスタ２３は、ＦＤ部２５を一方の主電極とし、もう一方の主電極が選択配線１２１−３に接続されている。本例の場合、一方の主電極がソース電極となり、もう一方の主電極がドレイン電極となる。リセットトランジスタ２３はそのゲート電極に、リセット配線１２１−２を介してリセットパルスφＲＳＴが与えられることによってオン状態となり、ＦＤ部２５の電荷を選択配線１２１−３に捨てることによって当該ＦＤ部２５をリセットする。このＦＤ部２５のリセットが単位画素２０のリセットとなる。

増幅トランジスタ２４は、ゲート電極がＦＤ部２５に、ドレイン電極が画素電源Ｖｄｄに、ソース電極が垂直信号線１２２にそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２５の電位をリセット信号（リセットレベル）として垂直信号線１２２に出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２によって光電荷を転送した後のＦＤ部２５の電位を光蓄積信号（信号レベル）として垂直信号線１２２に出力する。

上記構成の画素回路において、垂直信号線１２２には多数の画素２０がつながっているが、信号を読み出したくない（非選択）画素についてはＦＤ部２５を低電圧に設定する。そして、信号を読み出したい（選択）画素のみＦＤ部２５を非選択画素よりも十分に高い電圧に設定することで、読み出したい画素のみの信号を垂直信号線１２２に出力することができる。

具体的には、選択電源ＳＥＬＶｄｄとリセットトランジスタ２３とを用いて、非選択画素についてはＦＤ部２５を低電圧（例えば、０．８Ｖ程度のＬｏｗレベル）に設定し、選択画素についてはＦＤ部２５を高電圧（例えば、Ｖｄｄレベル）に設定する。これにより、画素２０の選択を行単位で行うことができる。

以上説明した一般的なシステム構成のＣＭＯＳイメージセンサ１０では、電子シャッタとして、画素行ごとに露光の開始および終了の設定を行うローリングシャッタ（フォーカルプレインシャッタ）が行われる。しかし、ローリングシャッタでは、画素行ごとに露光期間がずれる（異なる）ために撮像画像に歪みが生じる。

これに対して、本発明は、上記構成のＣＭＯＳイメージセンサ１０を、その撮像面に入射する光を選択的に遮光するメカニカルシャッタと組み合わせて用い、全画素行に対して露光期間を一致させ、撮像画像に歪みが生じないようにする技術を用いることを前提としている。

以上では、可視光の光量に応じた電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

＜２．本発明に係る撮像装置＞
以下に、ＣＭＯＳイメージセンサをメカニカルシャッタとの組合せで用いる本発明に係る撮像装置について説明する。図３は、本発明に係る撮像装置の構成の概略を示すシステム構成図である。

図３に示すように、本発明に係る撮像装置は、例えばデジタルスチルカメラであり、ＣＭＯＳイメージセンサ１０に加えて、光学ブロック５１、カメラ信号処理部５２、エンコーダ／デコーダ５３、制御部５４、入力部５５、表示部５６および記録媒体５７を具備する構成となっている。

光学ブロック５１は、被写体からの光をＣＭＯＳイメージセンサ１０に集光するためのレンズ５１１、光の量を調節するための絞り５１２および光を選択的に取り込むためのメカニカルシャッタ５１３などを有している。

光学ブロック５１はさらに、レンズ５１１を移動させてフォーカス合わせやズーミングを行うためのレンズ駆動機構、絞り１２を制御するためのアイリス機構およびメカニカルシャッタ５１３を駆動するためのメカニカルシャッタ機構などを具備している。これらの機構部は、制御部５４からの制御信号に基づいて駆動される。

ＣＭＯＳイメージセンサ１０はＸ−Ｙ読み出し方式の固体撮像装置であり、制御部５４からの制御信号に応じて、先述した画素２０の露光や信号読み出し、リセットなどのタイミング制御が行われる。

カメラ信号処理部５２は、制御部５４による制御の下に、ＣＭＯＳイメージセンサ１０から出力される画像信号に対して、ホワイトバランス調整処理や色補正処理などのカメラ信号処理を施す。

エンコーダ／デコーダ５３は、制御部５４による制御の下で動作し、カメラ信号処理部５２から出力される画像信号に対して、ＪＰＥＧ（Joint Photographic Coding Experts Group)方式などの所定の静止画像データフォーマットで圧縮符号化処理を行う。

また、エンコーダ／デコーダ５３は、制御部５４から供給される静止画像の符号化データに対して伸張復号化処理を行う。さらに、エンコーダ／デコーダ５３において、ＭＰＥＧ(Moving Picture Experts Group)方式などにより、動画像の圧縮符号化／伸張復号化処理を実行可能なようにしてもよい。

制御部５４は、例えば、ＣＰＵ(Central Processing Unit)、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等によって構成されるマイクロコントローラである。そして、制御部５４は、ＲＯＭ等に記憶されたプログラムを実行することにより、本撮像装置の各部を統括的に制御する。

入力部５５は、例えばシャッタレリーズボタンなどの各種操作キーやレバー、ダイヤルなどから構成され、ユーザによる入力操作に応じた各種の制御信号を制御部５４に対して出力する。

表示部５６は、ＬＣＤ（Liquid Crystal Display）などの表示デバイスや、これに対するインタフェース回路などからなり、制御部５４から供給される画像信号から表示デバイスに表示させるための画像信号を生成する。そして、表示部５６は、生成した画像信号を表示デバイスに供給することによって当該表示デバイスに画像を表示させる。

記録媒体５９は、例えば、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)、磁気テープなどとして実現され、エンコーダ／デコーダ５３により符号化された画像データファイルを制御部５４から受け取って記憶する。また、制御部５４からの制御信号を基に指定されたデータを読み出し、制御部５４に対して出力する。

以上では、撮像装置としてデジタルスチルカメラを例に挙げたが、デジタルスチルカメラに限らず、被写体からの入射光を選択的に取り込むメカニカルシャッタを有する撮像装置全般に対して適用可能である。なお、撮像機能を有する電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

＜３．本発明の前提となる技術およびその不具合について＞
上記構成の撮像装置において、先ず、本発明の前提となる技術、即ちＣＭＯＳイメージセンサ１０をメカニカルシャッタ５１３との組合せで用いることで、全画素行に対して露光期間を一致させ、撮像画像に歪みが生じないようにする技術について説明する。図４に、単位画素２０の一部の断面とその部分のポテンシャルを模式的に表わす。

先ず、メカニカルシャッタ５１３が開いた状態において、全画素行の画素を同時にリセットすることで、光電子（信号電荷）の蓄積を開始する。露光期間中、光量が十分有る場合、フォトダイオード２１には光電子が溢れるまで溜まる。溢れる箇所は、フォトダイオード２１の周りの電位が最も高い（ポテンシャルが最も深い）ところである。

ここで、フォトダイオード２１から、隣の画素のフォトダイオード２１に電子が溢れていくと、ブルーミングと呼ばれる偽信号になる。そこで、あらかじめ定められた飽和電荷量を超えてフォトダイオード２１から溢れた光電子を捨てるためのパス（以下、「オーバーフローパス」と呼ぶ）を、隣接する画素のフォトダイオード２１以外の方向に意図的に作る。

このオーバーフローパスは、パスの入口側であるフォトダイオード２１の光電子蓄積部をソース領域とし、パスの出口側であるＦＤ部２５の拡散層をドレイン領域とするＦＥＴ（Field Effect Transistor；電界効果トランジスタ)からなる。そして、このオーバーフローパスを形成するＦＥＴは、本例の場合、フォトダイオード２１に蓄積された光電子をＦＤ部２５に転送する転送トランジスタ２２となる。

本例では、転送トランジスタ２２のゲート下からＦＤ部２５にオーバーフローバスを作り、当該オーバーフローバスを通してＦＤ部２５に光電子が溢れるようにしている。そして、メカニカルシャッタ５１３を閉じて露光を終了すると、フォトダイオード２１への光電子の流入は止まる。

メカニカルシャッタ５１３を閉じた直後のポテンシャルは、図４（ａ）に示すようになる。すなわち、メカニカルシャッタ５１３を閉じた直後の飽和の状態では、フォトダイオード２１には転送トランジスタ２２のゲート下のポテンシャルバリアの高さ位置まで光電子が溜まる。

露光終了後、１行ずつ画素信号を読み出す。このとき、前にも述べたように、メカニカルシャッタ５１３を閉じてから各画素の信号を読み出すまでの間に、各画素に溜まっている（蓄積されている）電荷量が、順番的に後で読み出す画素ほど減ってしまう、即ち飽和電荷量が減少してしまう。その理由は次の通りである。

各画素の信号を読み出すまでの間に、フォトダイオード２１に溜まっている光電子の一部が、熱的な励起によってサブスレッショルド電流としてオーバーフローパスを通って出て行ってしまい、フォトダイオード２１内の電子数が減少してしまう。メカニカルシャッタ５１３を閉じた後、信号の読出し前の飽和の状態でのポテンシャルは、図４（ｂ）に示すようになる。

メカニカルシャッタ５１３を閉じてから、各画素の信号を読み出すまでの期間は、読出しの先頭行では短いが、最終行にいくにつれて長くなるので、最終行近くでは光電子の消失が大きくなり、ダイナミックレンジを縮めてしまう。ものによっては３０％〜５０％の光電子を消失してしまう、つまり、フォトダイオード２１の飽和電子の５０％〜７０％までしか信号として利用できないこともある。

＜４．本発明の特徴部分＞
そこで、本発明は、メカニカルシャッタ５１３を用いて全画素同時露光を行う際に、メカニカルシャッタ５１３を閉じた後画素内の電荷が、順番的に後で読み出す画素ほど減少する現象を抑制するための駆動方法を特徴としている。以下に、メカニカルシャッタ５１３を閉じた後画素内の電荷が減少する現象、即ち、即ち飽和電荷量の減少を抑制するための駆動方法の具体的な実施例について説明する。

［４−１．実施例１］
図５は、本発明の実施例１に係る駆動方法の説明に供するタイミングチャートである。図５において、横軸は時間を表わしている。また、図５では、図面の簡略化のために、メカニカルシャッタをメカシャッタと略記している。

通常は、撮像装置のメカニカルシャッタ５１３は開いている。一方、ＣＭＯＳイメージセンサ１０は、電子シャッタ動作と読み出し動作を１行ずつ走査するモニタリングモードで動作している。この動作では、露光期間が行ごとにずれているが、動画撮影に向いている。このモニタリングモードの各行の動作を動作（１）とする。

メカニカルシャッタ５１３のレリーズボタンが押下されると（タイミングＴ１）、ＣＭＯＳイメージセンサ１０はモニタリングモードから静止画撮像モードに移行する。静止画像撮像モードに移行すると、次の垂直（Ｖ）同期信号のタイミングで画素信号を１行ずつ順次読み出した後、電子シャッタ走査を行わずに次の垂直同期信号のタイミングを待機する。

そして、次の垂直同期信号のタイミングが到来した後、露光時間に応じた所定のタイミングに、全画素行同時のリセット動作を行う（タイミングＴ２）。このリセット動作により、露光期間が開始される。このときの動作を動作（２）とする。全画素行に対してリセットパルスφＲＳＴをアクティブ（Ｈｉｇｈ）とし、選択電源ＳＥＬＶｄｄをＨｉｇｈのＶｄｄレベルとし、転送パルスφＴＲＦをアクティブ（Ｈｉｇｈ）とすることによって、フォトダイオード２１とＦＤ部２５をリセットすることができる。

その後、露光期間の終了タイミングにおいて、メカニカルシャッタ５１３の閉（ＣＬＯＳＥ）信号がアクティブ（Ｈｉｇｈ）になることによってメカニカルシャッタ５１３が閉じられる（タイミングＴ３）。これにより、ＣＭＯＳイメージセンサ１０への入射光が完全に遮断される。このときの動作を動作（３）とする。

一方、ＣＭＯＳイメージセンサ１０では、メカニカルシャッタ５１３の閉動作に同期して、全画素行のリセットパルスφＲＳＴを非アクティブ（Ｌｏｗ）にし、選択電源ＳＥＬＶｄｄをＬｏｗレベルにする。

その後の垂直同期信号のタイミングにおいて、画素２０からの信号の読出し動作を行ごとに順次行う（タイミングＴ４〜Ｔ５）。このときの各行の動作を動作（４）とする。そして、全画素行の信号の読出しが終了し、メカニカルシャッタ５１３の閉信号が非アクティブ（Ｌｏｗ）になると、メカニカルシャッタ５１３が開かれ、ＣＭＯＳイメージセンサ１０はモニタリングモードに戻る。

ここで、ＣＭＯＳイメージセンサ１０における動作（１）〜（４）の各動作について具体的に説明する。これらの動作は、図１に示すシステム制御部１７による制御の下に、垂直駆動部１３による駆動によって行われる。なお、動作（１）と動作（４）とは基本的に同じ動作となる。

・動作（１），（４）
先ず、動作（１），（４）の各動作について、図６のタイミングチャートを用いて説明する。図６のタイミングチャートにおいて、（ａ）は読出し行について、（ｂ）は非読出し行についてそれぞれ示している。

選択電源ＳＥＬＶｄｄをＨｉｇｈレベル（Ｖｄｄレベル）にした状態で、リセットパルスφＲＳＴをアクティブにし、リセットトランジスタ２３をオン状態すると、当該リセットトランジスタ２３を介してＦＤ部２５がＨｉｇｈレベルにリセットされる。そして、この画素のＦＤ部２５の電位に対応する信号がリセットレベルとして、増幅トランジスタ２４を介して垂直信号線１２２に出力される。

その後、転送パルスφＴＲＦをアクティブにし、転送トランジスタ２２をオン状態にすると、当該転送トランジスタ２２を介してフォトダイオードと２１からＦＤ部２５に光電子が転送される。そして、このときのＦＤ部２５の電位に対応する信号が信号レベルとして、増幅トランジスタ２４を介して垂直信号線１２２に出力される。

垂直信号線１２２の先につながっているカラム処理部１４では、垂直信号線１２２を通して画素２０から順に出力されるリセットレベルと信号レベルとの差をとることによって正しい信号を得る。ここに、正しい信号とは、リセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズが除去された本来の信号である。

リセットレベルおよび信号レベルを読み出した後、選択電源ＳＥＬＶｄｄをＬｏｗレベル（例えば、０．８Ｖ）にする。そして、リセットパルスφＲＳＴをアクティブにし、リセットトランジスタ２３をオン状態にすることによってＦＤ部２５の電位をＬｏｗレベルに戻し、画素を非選択状態にする。

非読出し行については、この動作（１）／（４）の期間では、リセットパルスφＲＳＴおよび転送パルスφＴＲＦが共に非アクティブ状態にあるために動作しない。読出し行を１行ずつ走査していくことによって、動作（１）では動画像が出力され、動作（４）では静止画像が出力される。

・動作（２）
次に、動作（２）の動作について、図７のタイミングチャートを用いて説明する。図７のタイミングチャートにおいて、（ａ）は本実施例について、（ｂ）は従来例についてそれぞれ示している。

図７（ａ）に示すように、タイミングＴ２で全画素行について、選択電源ＳＥＬＶｄｄをＨｉｇｈレベルにし、同時にリセットパルスφＲＳＴおよび転送パルスφＴＲＦを共にアクティブにする。これにより、全画素行の各画素について、リセットトランジスタ２３を介してＦＤ部２５がＨｉｇｈレベルに、さらに転送トランジスタ２２を介してフォトダイオード２１がＨｉｇｈレベルにそれぞれリセットされる。

この全画素行同時リセット後も、本実施例の場合には、選択電源ＳＥＬＶｄｄのＨｉｇｈレベル状態およびリセットパルスφＲＳＴのアクティブ状態を維持する。因みに、従来例の場合には、図７（ｂ）に示すように、リセットパルスφＲＳＴを転送パルスφＴＲＦと同時に非アクティブにし、その後に選択電源ＳＥＬＶｄｄのＬｏｗレベルに戻すようにしていた。

・動作（３）
最後に、動作（３）の動作について、図８のタイミングチャートを用いて説明する。図８のタイミングチャートにおいて、（ａ）は本実施例について、（ｂ）は従来例についてそれぞれ示している。

図８（ａ）に示すように、メカニカルシャッタ５１３の閉のタイミングＴ３と同時、またはその前後、好ましくはタイミングＴ３の後に、選択電源ＳＥＬＶｄｄのＬｏｗレベルに戻し、次いでリセットパルスφＲＳＴを非アクティブにする。この動作をタイミングＴ３の後にすることで、露光期間において、先述したオーバーフローパスを確実に形成できるためにブルーミングを抑制できる。

従来例では、選択電源ＳＥＬＶｄｄおよびリセットパルスφＲＳＴは、動作（２）の全画素同時リセット後に既にＬｏｗレベルに戻されているため、図８（ｂ）に示すように、Ｌｏｗレベルのままである。因みに、選択電源ＳＥＬＶｄｄのＬｏｗレベルについては、本実施例でも従来例でも、０．８Ｖなどフォトダイオード２１に電子が逆流しない電圧値に設定されている。

以上の動作説明から明らかなように、ＣＭＯＳイメージセンサ１０において、静止画撮像モードの動作では、全画素行同時のリセット動作によって露光期間が開始され、メカニカルシャッタ５１３の閉動作によって露光期間が終了される。このように、ＣＭＯＳイメージセンサ１０をメカニカルシャッタ５１３と組み合わせて用いることで、全画素行の各画素の露光期間が一致するため、撮像画像に歪みが生じないようにすることができる。この点については、従来例の場合と同じである。

一方、次のような動作の点で従来例と異なる。すなわち、露光期間では、選択電源ＳＥＬＶｄｄおよびリセットパルスφＲＳＴをＨｉｇｈレベルにして、オーバーフローパスの出口側、即ちＦＤ部２５のポテンシャルを深い状態に保つ。また、露光終了から信号読出しまでの期間では、選択電源ＳＥＬＶｄｄおよびリセットパルスφＲＳＴをＬｏｗレベルに戻し、オーバーフローパスの出口側（ＦＤ部２５）のポテンシャルを浅い状態に保つ。これらの動作の意味について、図９を用いて説明する。

静止画撮像モードでは、露光期間中に選択電源ＳＥＬＶｄｄおよびリセットパルスφＲＳＴがＨｉｇｈレベルになっているので、ＦＤ部２５も比較的高電位になっている。入射光量が多く、フォトダイオード２１が光電子で埋まった画素にあっては、それ以上の光電子はフォトダイオード２１から先述したオーバーフローパスを通してＦＤ部２５へオーバーフローしていく。

その後、メカニカルシャッタ５１３が閉状態になり、選択電源ＳＥＬＶｄｄがＬｏｗレベルになると、ＦＤ部２５の電位がＬｏｗレベルになる。すなわち、ＦＤ部２５のポテンシャルが浅くなる。そして、ＦＤ部２５のポテンシャルが変化することで、転送トランジスタ２２のゲート下のオーバーフローパスの電位が変調を受ける。

具体的には、転送トランジスタ２２のゲート下のチャネルと、ＦＤ部２５の拡散層（転送トランジスタ２２のドレイン領域に相当する拡散層）との間に介在する寄生容量Ｃによる容量結合によって変調を受ける。すなわち、寄生容量Ｃによる容量結合により、露光期間よりもオーバーフローパスの電位が低電位に（ゲート下のチャネルのポテンシャルが浅く）なることによってオーバーフローパスが閉まる方向に動く。

これにより、フォトダイオード２１に溜まっている光電子の一部が熱的な励起によってサブスレッショルド電流としてオーバーフローパスを通って出て行く現象が緩和される。よって、従来技術で起こっていた、順番的に後の方で読み出す画素ほど、飽和電子数が減ってしまう現象を抑制することができる。

その一方で、露光期間中はオーバーフローパスを効かせてブルーミングを抑制することができる。メカニカルシャッタ５１３が閉じてしまえば、それ以降光が入ってこないのでオーバーフローパスは不要となる。したがって、オーバーフローパスを閉じる方向に当該オーバーフローパスの電位を制御することにより、飽和電子数の減少を抑えることができる。

このオーバーフローパスの電位の制御にＦＤ部２５の電圧を使う点が本発明の特徴とするところである。つまり、露光期間ではＦＤ部２５をＨｉｇｈレベルにして転送トランジスタ２２のゲート下のオーバーフローパスの効きを良くし、ブルーミングを抑制する。そして、メカニカルシャッタ５１３を閉じてから信号を読み出すまでの期間では、ＦＤ部２５をＬｏｗレベルにしてオーバーフローパスを閉まる方向に駆動し、当該オーバーフローパスを効きにくくして飽和電子数（飽和電荷量）の減少を抑制する。

シミュレーションによれば、現在本願発明者等が開発中の画素では、ＦＤ部２５の電圧がＨｉｇｈレベルのときとＬｏｗレベルのときとで、オーバーフローパスの電位が約３００ｍＶ変化する。一方で、従来例に係る駆動方法では、飽和電子数の減少がＰＤ電位約３００ｍＶ分である。したがって、本発明に係る駆動方法を採用することにより、この減少分をほぼ０にすることができる。

因みに、オーバーフローパスの電位（ポテンシャル）については、転送トランジスタ２２のゲートに印加する電圧値によって制御する手法も考えられる。しかし、転送トランジスタ２２については、そのゲートに印加する転送パルスφＴＲＦのＬｏｗレベルを負電圧に設定し、ゲート下の基板表層部に正孔を湧かしてピニングの状態にしているのが一般的である。そのため、転送パルスφＴＲＦのＬｏｗレベルをさらに負電圧にしても正孔が増えるだけで、オーバーフローパスのポテンシャルは変化しない。したがって、転送トランジスタ２２のゲートに印加する電圧値ではオーバーフローパスのポテンシャルを制御することはできない。

［４−２．実施例２］
本実施例２に係る駆動方法の動作の流れは、基本的に、実施例１に係る駆動方法の動作の流れと同じであり、したがって、動作の流れを示すタイミングチャートも図５に示す実施例１の場合と同じとなる。そして、実施例１の場合とは、図５の動作（１）〜（４）における細かなタイミング関係の点で相違している。以下にその相違について、図１０のタイミングチャートを用いて説明する。

図１０のタイミングチャートにおいて、（ａ）は動作（１），（４）の場合を、（ｂ）は動作（２）の場合を、（ｃ）は動作（３）の場合をそれぞれ示している。

・動作（１），（４）
選択電源ＳＥＬＶｄｄをＨｉｇｈレベル（Ｖｄｄレベル）にした状態で、リセットパルスφＲＳＴをアクティブにし、リセットトランジスタ２３をオン状態すると、当該リセットトランジスタ２３を介してＦＤ部２５がＨｉｇｈレベルにリセットされる。そして、この画素のＦＤ部２５の電位に対応する信号がリセットレベルとして、増幅トランジスタ２４を介して垂直信号線１２２に出力される。

その後、転送パルスφＴＲＦをアクティブにし、転送トランジスタ２２をオン状態にすると、当該転送トランジスタ２２を介してフォトダイオードと２１からＦＤ部２５に光電子が転送される。そして、このときのＦＤ部２５の電位に対応する信号が信号レベルとして、増幅トランジスタ２４を介して垂直信号線１２２に出力される。

垂直信号線１２２の先につながっているカラム処理部１４では、垂直信号線１２２を通して画素２０から順に出力されるリセットレベルと信号レベルとの差をとることによって正しい信号を得る。ここに、正しい信号とは、リセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズが除去された本来の信号である。

リセットレベルおよび信号レベルを読み出した後、選択電源ＳＥＬＶｄｄをＬｏｗレベルにする。そして、リセットパルスφＲＳＴをアクティブにし、リセットトランジスタ２３をオン状態にすることによってＦＤ部２５の電位をＬｏｗレベルに戻し、画素を非選択状態にする。

そして、リセットパルスφＲＳＴを非アクティブにし、その後選択電源ＳＥＬＶｄｄをＨｉｇｈレベルに戻す。このように、リセットパルスφＲＳＴを非アクティブにした後選択電源ＳＥＬＶｄｄをＨｉｇｈレベルに戻す点が実施例１の場合と異なる。選択電源ＳＥＬＶｄｄがＬｏｗレベルの状態で、リセットトランジスタ２３をオフ状態にすると、選択電源ＳＥＬＶｄｄをＨｉｇｈレベルに戻してもＦＤ部２５がＬｏｗレベルに維持される。

非読出し行については、この動作（１）／（４）の期間では、リセットパルスφＲＳＴおよび転送パルスφＴＲＦが共に非アクティブ状態にあるために動作しない。読出し行を１行ずつ走査していくことによって、動作（１）では動画像が出力され、動作（４）では静止画像が出力される。

・動作（２）
選択電源ＳＥＬＶｄｄは、動作（１）から引き続いてＨｉｇｈレベルのままである。そして、図１０（ｂ）に示すように、タイミングＴ２で全画素行について、リセットパルスφＲＳＴおよび転送パルスφＴＲＦを共にアクティブにする。これにより、全画素行の各画素について、リセットトランジスタ２３を介してＦＤ部２５がＨｉｇｈレベルに、さらに転送トランジスタ２２を介してフォトダイオード２１がＨｉｇｈレベルにそれぞれリセットされる。この全画素行同時リセット後も、選択電源ＳＥＬＶｄｄのＨｉｇｈレベル状態およびリセットパルスφＲＳＴのアクティブ状態を維持する。

・動作（３）
図１０（ｃ）に示すように、メカニカルシャッタ５１３の閉のタイミングＴ３と同時、またはその前後、好ましくはタイミングＴ３の後に、選択電源ＳＥＬＶｄｄのＬｏｗレベルに戻し、次いでリセットパルスφＲＳＴを非アクティブにする。その後、選択電源ＳＥＬＶｄｄをＨｉｇｈレベルに戻す。

このように、リセットパルスφＲＳＴを非アクティブにした後選択電源ＳＥＬＶｄｄをＨｉｇｈレベルに戻す点が実施例１の場合と異なる。選択電源ＳＥＬＶｄｄがＬｏｗレベルの状態で、リセットトランジスタ２３をオフ状態にすると、選択電源ＳＥＬＶｄｄをＨｉｇｈレベルに戻してもＦＤ部２５がＬｏｗレベルに維持される。

本実施例１に係る駆動方法の場合にも、基本的な動作の流れは実施例１の場合と同じため、実施例１の場合と同様の作用効果、即ちブルーミングを抑制できるとともに、メカニカルシャッタ動作の問題である飽和電荷量の減少を抑制できる。

＜５．変形例＞
なお、上記実施形態では、単位画素２０として、３つのトランジスタ２２〜２４からなる回路構成のものを用いるとしたが、本発明は３つのトランジスタからなる画素構成のものに限られるものではない。一例として、画素選択を行う選択トランジスタを増幅トランジスタ２４と画素電源Ｖｄｄとの間、または増幅トランジスタ２４と垂直信号線１２２との間に配した４つのトランジスタからなる画素構成のものなどであっても良い。

ただし、４つのトランジスタからなる周知の画素構成の場合には、リセットトランジスタのドレイン電極が固定電源に接続されることになり、この周知の画素構成では本発明を適用することはできない。リセットトランジスタのドレイン電極を選択電源ＳＥＬＶｄｄに接続することで、ＦＤ部２５の電位の制御ができることになるため、本発明を適用することが可能になる。

＜６．適用例＞
以上説明した実施例１，２に係る駆動方法は、一例として、本来は一画素ごとに設けられる構成要素の一部を複数の画素間で共有する複数画素共有構造を採る画素回路に対しても適用することができる。

［複数画素共有構造］
図１１は、複数画素共有構造を採る本発明の適用例に係る画素回路の一例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

本適用例に係る画素回路では、近接する複数の画素、例えば同一画素列に属し、互いに隣接する縦４画素２０−１，２０−２，２０−３，２０−４を単位として、これら４画素間で１つのＦＤ部２５を共通化（共有）する構成となっている。近接する複数の画素間での共通化に当たっては、同一画素列で共通化した方が、各画素からの信号読出しのタイミング制御が容易である。

単位となる４つの画素２０−１，２０−２，２０−３，２０−４は各々、光電変換部であるフォトダイオード２１−１，２１−２，２１−３，２１−４を有している。４つの画素２０−１，２０−２，２０−３，２０−４は、２つずつが組（対）になっている。そして、一方の組の２つの画素２０−１，２０−２の画素領域に増幅トランジスタ２４が設けられ、他方の組の２つの画素２０−３，２０−４の画素領域にリセットトランジスタ２３が設けられている。

図２に示した複数画素共有構造を採らない画素回路では、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電極が共に選択電源ＳＥＬＶｄｄに接続されていた。すなわち、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源として共通の選択電源ＳＥＬＶｄｄが用意されていた。これに対して、本適用例に係る画素回路では、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源として別々の電源が用意されている。

別々の電源としては、電源電圧（電圧レベル）が固定の固定電源Ｖｄｄと、電源電圧が可変の選択電源ＳＥＬＶｄｄとが用意されている。選択電源ＳＥＬＶｄｄは、０．８Ｖ程度の第１電圧レベルと、固定電源Ｖｄｄの電圧レベルＶｄｄと同程度の第２電圧レベルＶｄｄとを選択的にとり、第１電圧レベルから第２電圧レベルＶｄｄに切り替わることによって画素選択を行う。

そして、リセットトランジスタ２３のドレイン電極が選択電源ＳＥＬＶｄｄに、増幅トランジスタ２４のドレイン電極が固定電源Ｖｄｄにそれぞれ接続されている。リセットトランジスタ２３のソース電極は縦４画素２０−１，２０−２，２０−３，２０−４間で共有するＦＤ部２５に接続されている。リセットトランジスタ２３のゲート電極にはリセットパルスφＲＳＴが選択的に印加される。増幅トランジスタ２４のゲート電極はＦＤ部２５に接続され、ソース電極は垂直信号線１２２に接続されている。

［本適用例に係る画素回路の回路動作］
次に、上記構成の本適用例に係る画素回路の回路動作について、図１２のタイミングチャートを用いて説明する。

時刻ｔ１１で選択電源ＳＥＬＶｄｄが第１電圧レベル（例えば、０．８Ｖ）から第２電圧レベルＶｄｄに切り替わることで、１行目〜４行目の各画素が選択状態になる。このとき同時に、リセットパルスφＲＳＴがアクティブ状態（本例では、“Ｈ”レベル）になることで、４画素共通（１行目〜４行目）のリセットトランジスタ２３がオン状態になる。これにより、４画素共通のＦＤ部２５の電荷がリセットトランジスタ２３を通して選択電源ＳＥＬＶｄｄに捨てられる。その結果、ＦＤ部２５の電位が選択電源ＳＥＬＶｄｄの第２電圧レベルＶｄｄにリセットされる。そして、このときのＦＤ部２５の電位が１行目の画素２０−１のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

次に、リセットパルスφＲＳＴが非アクティブ状態（本例では、“Ｌ”レベル）に遷移した後、時刻ｔ１２で１行目の転送パルスφＴＲＦ１がアクティブ状態（本例では、“Ｈ”レベル）になることで、画素２０−１の転送トランジスタ２２−１がオン状態になる。これにより、フォトダイオード２１−１で光電変換された信号電荷（光電子）が転送トランジスタ２２−１によってＦＤ部２５に転送される。このとき、ＦＤ部２５の電位は、フォトダイオード２１−１から転送された信号電荷の電荷量に対応した電位となる。そして、このＦＤ部２５の電位が１行目の画素２０−１の信号レベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

その後、時刻ｔ１３でリセットパルスφＲＳＴがアクティブ状態になり、次いで、時刻ｔ１４で選択電源ＳＥＬＶｄｄが第２電圧レベルＶｄｄから第１電圧レベル０．８Ｖに切り替わることで、１行目〜４行目の各画素が非選択状態になる。

続いて、時刻ｔ２１で選択電源ＳＥＬＶｄｄが第１電圧レベル０．８Ｖから第２電圧レベルＶｄｄに切り替わることで、１行目〜４行目の各画素が再び選択状態になる。このとき同時に、リセットパルスφＲＳＴがアクティブ状態になり、４画素共通のリセットトランジスタ２３がオン状態になることで、４画素共通のＦＤ部２５の電位が選択電源ＳＥＬＶｄｄの第２電圧レベルＶｄｄにリセットされる。そして、このときのＦＤ部２５の電位が２行目の画素２０−２のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

次に、リセットパルスφＲＳＴが非アクティブ状態に遷移した後、時刻ｔ２２で２行目の転送パルスφＴＲＦ２がアクティブ状態になることで、画素２０−２の転送トランジスタ２２−２がオン状態になる。これにより、フォトダイオード２１−２で光電変換された信号電荷が転送トランジスタ２２−２によってＦＤ部２５に転送される。そして、このときのＦＤ部２５の電位が２行目の画素２０−２の信号レベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

その後、時刻ｔ２３でリセットパルスφＲＳＴがアクティブ状態になり、次いで、時刻ｔ２４で選択電源ＳＥＬＶｄｄが第２電圧レベルＶｄｄから第１電圧レベル０．８Ｖに切り替わることで、１行目〜４行目の各画素が非選択状態になる。

続いて、時刻ｔ３１で選択電源ＳＥＬＶｄｄが第１電圧レベル０．８Ｖから第２電圧レベルＶｄｄに切り替わることで、１行目〜４行目の各画素が再び選択状態になる。このとき同時に、リセットパルスφＲＳＴがアクティブ状態になり、４画素共通のリセットトランジスタ２３がオン状態になることで、４画素共通のＦＤ部２５の電位が選択電源ＳＥＬＶｄｄの第２電圧レベルＶｄｄにリセットされる。そして、このときのＦＤ部２５の電位が３行目の画素２０−３のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

次に、リセットパルスφＲＳＴが非アクティブ状態に遷移した後、時刻ｔ３２で３行目の転送パルスφＴＲＦ３がアクティブ状態になることで、画素２０−３の転送トランジスタ２２−３がオン状態になる。これにより、フォトダイオード２１−３で光電変換された信号電荷が転送トランジスタ２２−３によってＦＤ部２５に転送される。そして、このときのＦＤ部２５の電位が３行目の画素２０−３の信号レベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

その後、時刻ｔ３３でリセットパルスφＲＳＴがアクティブ状態になり、次いで、時刻ｔ３４で選択電源ＳＥＬＶｄｄが第２電圧レベルＶｄｄから第１電圧レベル０．８Ｖに切り替わることで、１行目〜４行目の各画素が非選択状態になる。

続いて、時刻ｔ４１で選択電源ＳＥＬＶｄｄが第１電圧レベル０．８Ｖから第２電圧レベルＶｄｄに切り替わることで、１行目〜４行目の各画素が再び選択状態になる。このとき同時に、リセットパルスφＲＳＴがアクティブ状態になり、４画素共通のリセットトランジスタ２３がオン状態になることで、４画素共通のＦＤ部２５の電位が選択電源ＳＥＬＶｄｄの第２電圧レベルＶｄｄにリセットされる。そして、このときのＦＤ部２５の電位が４行目の画素２０−４のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

次に、リセットパルスφＲＳＴが非アクティブ状態に遷移した後、時刻ｔ４２で４行目の転送パルスφＴＲＦ４がアクティブ状態になることで、画素２０−４の転送トランジスタ２２−４がオン状態になる。これにより、フォトダイオード２１−４で光電変換された信号電荷が転送トランジスタ２２−４によってＦＤ部２５に転送される。そして、このときのＦＤ部２５の電位が４行目の画素２０−４の信号レベルとして、増幅トランジスタ２４によって垂直信号線１２２に出力される。

その後、時刻ｔ４３でリセットパルスφＲＳＴがアクティブ状態になり、次いで、時刻ｔ４４で選択電源ＳＥＬＶｄｄが第２電圧レベルＶｄｄから第１電圧レベル０．８Ｖに切り替わることで、１行目〜４行目の各画素が非選択状態になる。以降、４行を単位として上述した一連の回路動作が全画素行に対して繰り返して実行される。

上述した複数画素共有構造を採る画素回路においても、リセットトランジスタ２３のドレイン電極が選択電源ＳＥＬＶｄｄに接続されており、選択電源ＳＥＬＶｄｄの電源電位を切り替えることによってＦＤ部２５の電位を制御することができる。したがって、当該複数画素共有構造を採る画素回路に対して先述した実施零１，２に係る駆動方法を適用することで、ブルーミングを抑制できるとともに、メカニカルシャッタ動作の問題である飽和電荷量の減少を抑制できる。

１０…ＣＭＯＳイメージセンサ、１１…半導体基板（チップ）、１２…画素アレイ部、１３…垂直駆動部、１４…カラム処理部、１５…水平駆動部、１６…出力回路部、１７…システム制御部、２０…単位画素、２１…フォトダイオード、２２転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…ＦＤ（フローティングディフュージョン）部

Claims (10)

1. メカニカルシャッタを通して選択的に入射される光を電荷に変換して蓄積部に蓄積するとともに、当該蓄積部の飽和電荷量を超えた電荷を捨てるオーバーフローパスを有する画素が複数配置された画素アレイ部と、
   前記画素アレイ部の全画素を同時にリセットして露光を開始し、露光期間では前記オーバーフローパスを開いた状態に保ち、その後前記メカニカルシャッタが閉じて露光が終了してから前記画素から信号を読み出すまでの期間では前記オーバーフローパスを閉まる方向に駆動する駆動部と
   を備えた固体撮像装置。
2. 前記駆動部は、前記露光期間では前記オーバーフローパスの出口側のポテンシャルを深い状態に保ち、前記メカニカルシャッタが閉じて露光が終了してから前記画素から信号を読み出すまでの期間では前記オーバーフローパスの出口側のポテンシャルを浅い状態に保つ
   請求項１記載の固体撮像装置。
3. 前記オーバーフローパスは、パスの入口である前記蓄積部をソース領域とし、パスの出口の拡散層をドレイン領域とする電界効果トランジスタからなる
   請求項１記載の固体撮像装置。
4. 前記電荷効果トランジスタは、前記蓄積部に蓄積された電荷を前記拡散層に転送する転送トランジスタである
   請求項３記載の固体撮像装置。
5. 前記画素は、前記拡散層を一方の主電極とし、電源電位が可変な電源配線にもう一方の主電極が接続されたリセットトランジスタを有し、
   前記駆動部は、前記リセットトランジスタを介して前記電源配線から前記拡散層に与える電源電位を切り替えることによって前記オーバーフローパスを閉まる方向に駆動する
   請求項４記載の固体撮像装置。
6. 前記駆動部は、前記メカニカルシャッタが閉じた後に前記電源電位を切り替える
   請求項５記載の固体撮像装置。
7. 前記オーバーフローパスは、前記拡散層に与えられる電源電位が切り替わったときに当該拡散層と前記転送トランジスタのゲート下のチャネルとの間に介在する寄生容量による容量結合により前記チャネルのポテンシャルが浅くなることによって閉まる方向に動く
   請求項５記載の固体撮像装置。
8. メカニカルシャッタを通して選択的に入射される光を電荷に変換して蓄積部に蓄積するとともに、当該蓄積部の飽和電荷量を超えた電荷を捨てるオーバーフローパスを有する画素が複数配置された画素アレイ部を備えた固体撮像装置の駆動に当たって、
   前記画素アレイ部の全画素を同時にリセットして露光を開始し、露光期間では前記オーバーフローパスを開いた状態に保ち、その後前記メカニカルシャッタが閉じて露光が終了してから前記画素から信号を読み出すまでの期間では前記オーバーフローパスを閉まる方向に駆動する
   固体撮像装置の駆動方法。
9. 入射光を選択的に取り込むメカニカルシャッタと、
   前記メカニカルシャッタを通して選択的に入射される光を電荷に変換して蓄積部に蓄積するとともに、当該蓄積部の飽和電荷量を超えた電荷を捨てるオーバーフローパスを有する画素が複数配置された画素アレイ部を有し、当該画素アレイ部の全画素を同時にリセットして露光を開始し、露光期間では前記オーバーフローパスを開いた状態に保ち、その後前記メカニカルシャッタが閉じて露光が終了してから前記画素から信号を読み出すまでの期間では前記オーバーフローパスを閉まる方向に駆動する固体撮像装置と
   を具備する撮像装置。
10. 入射光を選択的に取り込むメカニカルシャッタと、
    前記メカニカルシャッタを通して選択的に入射される光を電荷に変換して蓄積部に蓄積するとともに、当該蓄積部の飽和電荷量を超えた電荷を捨てるオーバーフローパスを有する画素が複数配置された画素アレイ部と有する固体撮像装置とを具備する撮像装置の駆動に当たって、
    前記画素アレイ部の全画素を同時にリセットして露光を開始し、露光期間では前記オーバーフローパスを開いた状態に保ち、その後前記メカニカルシャッタが閉じて露光が終了してから前記画素から信号を読み出すまでの期間では前記オーバーフローパスを閉まる方向に駆動する、
    撮像装置の駆動方法。

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