WO2010143412A1 - 撮像装置 - Google Patents

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WO2010143412A1
WO2010143412A1 PCT/JP2010/003796 JP2010003796W WO2010143412A1 WO 2010143412 A1 WO2010143412 A1 WO 2010143412A1 JP 2010003796 W JP2010003796 W JP 2010003796W WO 2010143412 A1 WO2010143412 A1 WO 2010143412A1
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WO
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chip
imaging
design rule
pixel
dsp chip
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PCT/JP2010/003796
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English (en)
French (fr)
Inventor
松長誠之
Original Assignee
パナソニック株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • the present invention relates to an imaging device having an imaging chip and a digital signal processor (DSP), and more particularly to a high-performance and low-cost imaging device.
  • DSP digital signal processor
  • Patent Document 1 an image pickup device that converts an optical signal applied to an image pickup surface into an electrical signal and extracts it, and a digital signal processing device (DSP) capable of high-level signal processing on a single silicon substrate It has become possible to realize a one-chip sensor integrated in a chip.
  • DSP digital signal processing device
  • FIG. 16 is a block diagram showing the configuration of a conventional one-chip sensor.
  • the one-chip sensor 201 in FIG. 1 amplifies the signal output from the sensor unit 207 that changes light into an electrical signal, the vertical scanning circuit 206 and horizontal scanning circuit 208 that drive the sensor unit 207, the timing generation circuit 203, and the sensor unit 207.
  • FIG. 17 is a diagram showing the light absorption characteristics of silicon.
  • the vertical axis represents the depth from the surface on which light is incident in the silicon semiconductor.
  • the horizontal axis indicates the light intensity when the light intensity on the silicon semiconductor surface is 1.
  • an intensity of 0.2 means that 20% of the light remains and 80% of the light is absorbed.
  • blue light having a wavelength of 450 nm has an intensity close to 0 at a depth of 2 ⁇ m and is almost absorbed.
  • a depth of 4 ⁇ m is required to absorb 90% or more of green light having a wavelength of 550 nm.
  • red light having a wavelength of 650 nm has an intensity of about 0.15 even at a depth of 6 ⁇ m, and a considerable amount of unabsorbed light remains.
  • the reason why the crystalline silicon has a low optical absorptance is that crystalline silicon is an indirect transition type that requires momentum for the transition of electrons from the valence band to the conduction band. Since light has no mass and has no momentum, the indirect transition type semiconductor has poor absorptance.
  • the present invention relates to an imaging device having an imaging chip and a DSP (Digital Signal Processor), and an object thereof is to provide a high-performance and low-cost imaging device without deteriorating the quantization efficiency of the imaging chip.
  • DSP Digital Signal Processor
  • an imaging apparatus is an imaging apparatus, and is a stacked imaging chip designed according to a first design rule, and a first DSP designed based on a second design rule.
  • the stacked imaging chip includes a plurality of stacked pixels and a driving unit that drives the stacked pixels, and each of the stacked pixels is formed on a semiconductor substrate.
  • a pixel circuit including a storage diode, a reset transistor, and a readout transistor; and a photoelectric conversion film stacked on the pixel circuit, wherein the first DSP chip receives a signal from the stacked imaging chip and performs image processing.
  • the second design rule is a finer design rule than the first design rule.
  • a DSP chip that is required to be miniaturized due to ensuring processing performance and enhancement of functions, and an imaging chip where imaging performance is more important than miniaturization are manufactured according to design rules suitable for each.
  • design rules suitable for each For example, by using the most advanced miniaturization technology for the DSP chip, it is possible to ensure processing performance and enhance functions.
  • the imaging chip is a stacked type having a photoelectric conversion film above the pixel circuit and a large aperture ratio, the quantum efficiency is not deteriorated.
  • it is not necessary to use the most advanced pixel miniaturization technology for the imaging chip a significant cost reduction can be achieved.
  • the imaging apparatus can be high performance and low cost without deteriorating the quantization efficiency of the imaging chip.
  • the transistor of the stacked imaging chip may be designed only with NMOS or PMOS.
  • the number of masks and the number of steps required in the imaging chip manufacturing process can be reduced, so that the manufacturing cost can be greatly reduced.
  • the first DSP chip may have a frame memory for temporarily storing a reset level indicating reset noise in association with each pixel.
  • the frame memory is mounted not on the imaging chip but on the DSP chip, the cost increase due to the mounting of the frame memory can be minimized. For example, it is easy to mount a frame memory on a DSP chip to which state-of-the-art miniaturization technology is applied. Since the frame memory is mounted inside the DSP chip, high-speed memory access is possible, and processing performance is improved. .
  • the stacked imaging chip outputs a reset level signal indicating the reset noise and a pixel level signal indicating a signal level accumulated by photoelectric conversion to the first DSP chip.
  • the chip may temporarily store the reset level signal in a frame memory.
  • the first DSP chip may perform a noise suppression process on the pixel signal using a reset level signal temporarily stored in the frame memory.
  • the noise suppression processing using the reset level signal and the pixel level signal is performed by the DSP to which the miniaturization technology is applied, so that the signal processing performance can be improved.
  • the size of the stacked pixel may be 1 ⁇ m or less.
  • the minimum wiring width in the second design rule may be a quarter or less of the minimum wiring width in the first design rule.
  • the imaging device further includes a second DSP chip, one of the first DSP chip and the second DSP chip is used for removing the reset noise, and the other of the first DSP chip and the second DSP chip is
  • the image processing apparatus may be configured to be used for image processing on an image from which the reset noise has been removed.
  • the imaging device may further include a frame memory chip for temporarily storing a reset level indicating reset noise in association with each pixel.
  • a general-purpose memory element can be used as a frame memory chip by externally attaching a frame memory chip to an imaging chip and a DSP chip, it is suitable for cost reduction.
  • the stacked imaging chip stores, for each pixel, a reset level signal indicating the reset noise and a pixel signal indicating a signal level accumulated by photoelectric conversion in the frame memory chip, and the first DSP chip. May perform noise suppression processing on the pixel signal using the reset level signal temporarily stored in the frame memory chip.
  • the frame memory chip may be a DRAM (Dynamic Random Access Memory).
  • the frame memory chip may be an EEPROM (ElectricallyrErasable Programmable Read Only Memory).
  • the noise suppression processing using the reset level signal and the pixel level signal is performed by the DSP to which the miniaturization technology is applied, so that the signal processing performance can be improved.
  • the transistor of the stacked imaging chip may be designed only with NMOS or PMOS.
  • the number of masks and the number of steps required in the imaging chip manufacturing process can be reduced, so that the manufacturing cost can be greatly reduced.
  • the imaging device further includes a second DSP chip, one of the first DSP chip and the second DSP chip is used for suppression of reset noise, and the other of the first DSP chip and the second DSP chip is You may make it use for the image process with respect to the image from which the reset noise was removed.
  • an imaging apparatus includes an imaging chip designed according to a first design rule and a first DSP chip designed according to a second design rule.
  • the imaging chip includes a plurality of pixels and a driving unit that drives the plurality of pixels, and each of the plurality of pixels includes a photodiode formed on a semiconductor substrate, a reset transistor, and a readout transistor.
  • the imaging chip is of a backside illumination type in which light is incident on the photodiode from a back surface opposite to the surface of the semiconductor chip having the pixel circuit, and the first DSP chip is the stacked imaging chip
  • the second design rule is a finer design rule than the first design rule.
  • the minimum wiring width of the design rule of the pixel circuit may be the same as the minimum wiring width of the design rule of the driving unit.
  • the imaging chip is a back-illuminated type having a large aperture ratio, so that the quantum efficiency is not deteriorated.
  • the imaging apparatus can achieve high performance and low cost without deteriorating the quantization efficiency of the imaging chip.
  • by using a state-of-the-art miniaturization technique for the DSP chip it is possible to ensure processing performance and enhance functions.
  • a high-performance imaging device having a pixel size of 1 ⁇ m or less can be provided. Also, by incorporating this imaging device into the system, the added value of the system is dramatically increased. In this way, by independently designing a DSP chip that requires miniaturization in terms of characteristics and functions and an imaging chip that focuses on imaging performance rather than miniaturization, the added value of both the DSP chip and the imaging chip is increased, and the cost is greatly reduced. An imaging apparatus that can achieve the above can be realized.
  • FIG. 1 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration of a main part of the imaging chip in the first embodiment.
  • FIG. 3A is a circuit diagram illustrating a configuration of a pixel portion of the imaging chip in Embodiment 1.
  • 3B is a cross-sectional view illustrating a configuration of a pixel portion of the imaging chip in Embodiment 1.
  • FIG. FIG. 4 is a flowchart showing an example of processing in the DSP chip in the first embodiment.
  • FIG. 5 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the second embodiment.
  • FIG. 6 is a flowchart showing an example of processing in the DSP chip in the second embodiment.
  • FIG. 7 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the third embodiment.
  • FIG. 8 is a block diagram illustrating a configuration of a chip set used in the imaging device according to the fourth embodiment.
  • FIG. 9 is a block diagram illustrating a modification of the chip set used in the imaging device according to the fourth embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a chip set used in the imaging device according to the fifth embodiment.
  • FIG. 11 is a cross-sectional view illustrating the configuration of the pixel portion of the imaging chip in the fifth embodiment.
  • FIG. 12A is a diagram illustrating an appearance of the imaging device according to each embodiment.
  • FIG. 12A is a diagram illustrating an appearance of the imaging device according to each embodiment.
  • FIG. 12B is a diagram illustrating an appearance of the imaging device according to each embodiment.
  • FIG. 13 is a block diagram illustrating a configuration of a main part of the imaging device according to each embodiment.
  • FIG. 14 is a block diagram illustrating a modification of the main part of the imaging device according to each embodiment.
  • FIG. 15 is a diagram illustrating a modification of the imaging device according to each embodiment.
  • FIG. 16 is a block diagram showing the configuration of a one-chip sensor in the prior art.
  • FIG. 17 is a diagram showing the light absorption characteristics of crystalline silicon.
  • a multilayer imaging chip designed according to the first design rule and a first DSP chip designed according to the second design rule are provided, and the multilayer imaging chip is formed on the photoelectric conversion film on the pixel circuit.
  • An imaging apparatus in which the second design rule is a finer design rule than the first design rule will be described. According to this imaging apparatus, it is possible to secure processing performance and enhance functions by using the most advanced miniaturization technology for the DSP chip. Since the imaging chip is a stacked type having a photoelectric conversion film above the pixel circuit and a large aperture ratio, the quantum efficiency is not deteriorated. In addition, since it is not necessary to use the most advanced pixel miniaturization technology for the imaging chip, a significant cost reduction can be achieved. As described above, the imaging apparatus can be high performance and low cost without deteriorating the quantization efficiency of the imaging chip.
  • FIG. 1 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the first embodiment.
  • the imaging apparatus includes a stacked imaging chip 210 designed according to the first design rule, and a DSP chip 211 designed based on the second design rule.
  • the second design rule is a finer design rule than the first design rule.
  • a design rule refers to a process condition for manufacturing an integrated circuit on a wafer, and is expressed using a minimum processing dimension.
  • the minimum processing dimension is a width of a wiring such as a gate wiring or a wiring interval.
  • the imaging chip 210 includes a sensor unit 300 having a plurality of stacked pixels and a drive unit that drives the stacked pixels.
  • the drive unit corresponds to a row selection circuit 311, a column selection circuit 312, and a TG (timing generation circuit) 320.
  • the imaging chip 210 includes a GCA (gain control amplifier) 330 and an ADC (analog-digital conversion circuit) 340.
  • the DSP chip 211 supplies various control signals for controlling the operation of the imaging chip 210, receives signals from the imaging chip 210 via the signal line 214, and performs image processing.
  • the various control signals include, for example, a master clock signal supplied via the master clock line 212, an electronic shutter signal supplied via the electronic shutter signal line 213, and the like.
  • a reset level signal indicating a level of reset noise caused by the reset transistor and a pixel level signal indicating a signal level accumulated by photoelectric conversion are transferred from the imaging chip 210 to the DSP chip 211 for each pixel. Is output.
  • FIG. 2 illustrates a row selection circuit 311, a column selection circuit 312, and four stacked pixels, which are block diagrams showing the configuration of the main part of the imaging chip in the first embodiment.
  • the row selection circuit 311 performs scanning for selecting a pixel row from the stacked pixels arranged in a matrix.
  • the row selection circuit 311 is also called a vertical scanning circuit.
  • the column selection circuit 312 performs scanning for selecting a column among the pixel rows selected by the row selection circuit 311.
  • the column selection circuit 312 is also called a horizontal scanning circuit.
  • FIGS. 3A and 3B An example of a circuit diagram and a cross-sectional view of a stacked pixel is shown in FIGS. 3A and 3B.
  • Each stacked pixel includes a reset transistor 302, an amplifier transistor 303, an address transistor 304, a storage diode 305, a pixel electrode 306, a photoelectric conversion film 307, and a transparent electrode 308 as shown in the circuit diagram of FIG. 3A and the cross-sectional view of FIG. 3B. including.
  • Reference numerals 302G, 303G, and 304G denote a gate electrode of the reset transistor 302, a gate electrode of the amplifier transistor 303, and a gate electrode of the address transistor 304, respectively.
  • the photoelectric conversion film 307 has an aperture ratio of 100% with respect to the pixel size.
  • the pixel electrode 306 has an area smaller than 100% but close to 100% with respect to the pixel size.
  • the incident light on the pixel passes through the transparent electrode 308 and is converted into a signal charge by the photoelectric conversion film 307.
  • the converted signal charge reaches the pixel electrode 306 and the storage diode 305.
  • transfer of signal charges from the photoelectric conversion film 307 to the storage diode 305 is controlled by a voltage applied to the transparent electrode 308.
  • the potential of the storage diode 305 is reset by the reset transistor 302.
  • the amplifier transistor 303 has a vertical signal line indicating a reset level indicating the signal charge amount of the storage diode 305 at the time of reset and a pixel signal level indicating the signal charge amount stored in the storage diode 305 when the storage time has elapsed since the reset. It outputs to 310.
  • the imaging chip 210 and the DSP chip 211 in the imaging apparatus according to the present embodiment configured as described above will be further described.
  • the imaging chip 210 will be described. According to the above configuration, a high-performance and inexpensive imaging chip 210 can be realized. First, since the aperture ratio is 100%, the quantum efficiency is very high and the sensitivity is high. Next, the light absorption rate of the photoelectric conversion film is high, and the photoelectric conversion film can be formed thin. In crystalline silicon, a depth of about 4 ⁇ m or more is required to absorb green (G) light that determines sensitivity, but a-Si or the like can absorb light at about 0.3 ⁇ m. This is because a-Si is a direct transition type. Since indirect transition crystalline Si is rare, there is a degree of freedom in terms of material.
  • the photoelectric conversion film 307 Since the photoelectric conversion film 307 is thin, the light that leaks to the adjacent pixels with respect to the oblique incident light is small, so that the resolution is high, the color mixture is resistant to shading, and shading that deteriorates the sensitivity and resolution around the chip due to the oblique light. There is also merit such as being small.
  • the photodiode is deepened to about 4 ⁇ m, but the width of the photodiode is within about 1 ⁇ m. This is because the pixel is miniaturized, and the width of the photodiode is about 1 ⁇ m or less even in a pixel of about 2 ⁇ m ⁇ . Then, the width becomes 1 ⁇ m and the depth becomes 4 ⁇ m.
  • a double microlens or the like is used to make the incident light as perpendicular to the silicon surface as possible before entering.
  • an N substrate p-well structure in which a p-well is formed on an N-type substrate is necessary in order to prevent charges generated deeper than 4 ⁇ m from leaking to adjacent pixels. This also increases the manufacturing process and increases the cost. In a conventional MOS sensor, the cost per pixel increases dramatically as the pixel size is reduced.
  • the pixel circuit on the Si substrate excluding the upper photoelectric conversion film 307 can be manufactured with a minimum of four masks because it is only NMOS. Since light does not enter the silicon substrate, there is no need to make the photodiode deep, and there is no need for ion implantation for isolating the photodiode elements. Considering that a miniaturized CMOS sensor requires at least 30 masks, it is dramatically less. Specifically, it can be formed with four masks of element isolation, gate PolySi, contact, and wiring.
  • the photoelectric conversion film 307 can be formed with a total of eight masks including four pixel electrode contacts that connect the storage diodes 305 and 306, the pixel electrode 306, the photoelectric conversion film 307, and the transparent electrode 308.
  • the peripheral circuit can also be formed by the same NMOS as the pixel if the reading speed is not critical. Actually, it seems that the number of sheets will be increased by improvement of characteristics, reading speed, etc., but there is no doubt that it is dramatically less. Although there is a wiring connecting the amplifier transistor 303 and the storage diode 305 above the power supply line 309 in FIG. 3B, this can be bypassed in a plane. Even when the peripheral circuit is formed by CMOS, two masks can be reduced by using the same N-type-PolySi as NMOS instead of using P-type-PolySi as the gate electrode of PMOS. Add about one mask.
  • the pixel circuit is made of NMOS or CMOS, it is possible to save 10 or more masks simply because there is no embedded photodiode. This is because photoelectric conversion is not performed inside the silicon substrate.
  • each pixel signal (reset level and signal level) is scanned in the column direction to select a row, and one row of the row selected by the row selection circuit 311.
  • the signals are sequentially output from the output terminal 313 by the column selection circuit 312 that scans and reads the signals in the row direction.
  • the peripheral row selection circuit 311 and column selection circuit 312 are formed of only NMOS, the cost can be drastically reduced.
  • a simple CMOS as described above can also be used.
  • an AD conversion unit can be mounted on the column selection circuit.
  • the reset noise can be suppressed by first reading the reset level indicating the reset noise when the storage diode 305 is reset, reading the signal level after the signal is accumulated, and subtracting the signal and the reset noise.
  • the DSP chip 211 acquires a noise level from the imaging chip 210 for each pixel (loop 1) (S42), subsequently acquires a signal level (S43), and determines a pixel value by noise suppression processing. (S44).
  • the noise suppression process may be a process of subtracting the reset level from the signal level.
  • the DSP chip 211 generates an image based on the determined pixel value, and performs image processing as necessary.
  • the DSP chip 211 that is required to be miniaturized from the viewpoint of ensuring processing performance and enhancement of functions, and the imaging chip 210 in which imaging performance is more important than miniaturization, Manufactured with design rules suitable for each.
  • the imaging chip 210 is a stacked type having a large aperture ratio and having a photoelectric conversion film above the pixel circuit, the quantum efficiency is not deteriorated.
  • the imaging apparatus can be high performance and low cost without deteriorating the quantization efficiency of the imaging chip.
  • the second design rule may be a finer design rule than the first design rule, but more preferably, the minimum wiring width in the second design rule is the first design rule. It may be less than or equal to a quarter of the minimum wiring width in the design rule. In this way, it is possible to prevent the quantum efficiency of the imaging chip from being deteriorated and greatly reduce the manufacturing cost. In addition, the processing performance of the DSP chip and the imaging performance of the imaging chip can be ensured with a good balance.
  • FIG. 5 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the second embodiment.
  • This figure is different from FIG. 1 in that a DSP chip 211 a is provided instead of the DSP chip 211.
  • the DSP chip 211 a is different from the DSP chip 211 in that it includes a frame memory 22, a noise suppression unit 23, and an image processing unit 24.
  • description of the same points as in FIG. 1 will be omitted, and different points will be mainly described.
  • the frame memory 22 is a memory that temporarily holds a reset level signal for one frame.
  • the noise suppression unit 23 uses the reset level signal temporarily stored in the frame memory 22 to perform noise suppression processing on the pixel signal and determine each pixel value.
  • the image processing unit 24 further performs image processing such as camera shake correction and face detection using an image composed of the determined pixel values.
  • FIG. 6 is a flowchart showing an example of processing in the DSP chip in the second embodiment.
  • the DSP chip 211a acquires a signal indicating the reset level from the imaging chip 210 for each pixel in one frame (loop 1) (S61) and stores it in the frame memory 22 (S62). Further, the DSP chip 211a acquires a signal indicating the signal level of the pixel from the imaging chip 210 for each pixel in one frame (loop 2) (S66), and generates a frame memory for the signal indicating the signal level of the pixel. Noise suppression processing is performed using a signal indicating the reset level of 22 (S67).
  • a difference between a signal indicating a pixel signal level and a signal indicating a corresponding reset level is obtained, and the difference is determined as a pixel value.
  • the DSP chip 211a generates an image based on the determined pixel value, and performs image processing as necessary (S69).
  • the reset level signal is AD converted and temporarily stored in the frame memory, and the corresponding reset noise is read and subtracted when the corresponding signal is read out, the process itself is simple because it is performed at high speed.
  • the load on the DSP becomes very heavy. Therefore, the latest fine high-speed technology of semiconductor is necessary.
  • two DSPs may be used when the processing cannot be performed in time with one DSP.
  • Other signal processing is processing that detects the edge part of an image to make it a clear image, processing that creates data to determine whether the lens is in focus, and recently recognizes a face Processing.
  • the sensor chip is a stacked MOS sensor, light is not incident on the silicon substrate, so that there is no restriction on the aperture ratio. This is not necessary in the stacked type. Therefore, it is not necessary to use the most advanced miniaturization technology, and the cost can be further reduced. It is not necessary to make a large storage diode corresponding to the photodiode inside the Si substrate, and the state-of-the-art miniaturization technology is unnecessary for layers other than the wiring. This is because the signal charge is not accumulated in the capacitance of the storage diode but mainly in the capacitance of the photoelectric conversion film.
  • the frame memory 22 is mounted not on the imaging chip 210 but on the DSP chip 211a, so that the cost increase due to the mounting of the frame memory 22 can be minimized. Can do. For example, it is easy to mount the frame memory on the DSP chip 211a to which the most advanced miniaturization technology is applied. Since the frame memory 22 is mounted inside the DSP chip 211a, high-speed memory access is possible, and processing performance is improved. Will improve.
  • both the reset level signal and the pixel level signal are output from the imaging chip 210 to the DSP chip 211a, the configuration of the imaging chip 210 can be simplified and the cost can be reduced.
  • noise suppression processing using a reset level signal and a pixel level signal is performed by a DSP to which a miniaturization technique is applied, so that signal processing performance can be improved.
  • reset noise and signal are output separately from the imaging chip to the DSP, and the DSP takes the difference and suppresses the noise. Since the DSP requires a heavy load signal processing and a large memory, the sensor chip and the DSP chip can be separated, and the DSP can be applied with the most advanced high-speed manufacturing process using fine transistors.
  • the imaging chip 210 does not require a conventional embedded photodiode, the manufacturing process can be greatly shortened even if a manufacturing process for the pixel electrode 306, the photoelectric conversion film 307, and the transparent electrode 308 is newly introduced. That is, a high-performance and inexpensive imaging device having fine pixels can be realized. In addition, a high-performance imaging device with a pixel size of 1 ⁇ m or less can be provided. Also, by incorporating this imaging device into the system, the added value of the system is dramatically increased. In this way, by independently designing a DSP chip that requires miniaturization in terms of characteristics and functions and an imaging chip that focuses on imaging performance rather than miniaturization, the added value of both the DSP chip and the imaging chip is increased, and the cost is greatly reduced. An imaging apparatus that can achieve the above can be realized.
  • FIG. 7 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the third embodiment. This figure differs from FIG. 5 in that the frame memory 22 in the DSP is deleted and an external frame memory 32 is added.
  • the DSP chip 211b in FIG. 7 differs from the DSP chip 211a in FIG. 5 only in that a frame memory is externally attached, and is functionally the same, and thus detailed description thereof is omitted.
  • the imaging device of the present embodiment is suitable when the number of pixels of the imaging chip 210 is large because the frame memory 32 is externally attached. That is, it is suitable when a large-capacity frame memory 32 is required. Further, since a general-purpose memory element can be used as the frame memory chip, it can be realized at a low cost.
  • the frame memory 32 is preferably SDRAM in terms of high speed, but may be EEPROM.
  • FIG. 8 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the fourth embodiment. This figure is different from FIG. 5 in that DSP chips 211c and 211d are provided instead of the DSP chip 211a. Hereinafter, the description of the same points is omitted, and different points are mainly described.
  • the DSP chip 211c mainly has the functions of the frame memory 32 and the noise suppression unit 23 among the functions of the DSP chip 211a of FIG.
  • the DSP chip 211d mainly has the function of the image processing unit 24 among the functions of the DSP chip 211a of FIG.
  • the degree of freedom of design increases, and it is possible to flexibly cope with the required performance and cost reduction of the imaging apparatus.
  • the frame memory 32 in the DSP chip 211c of FIG. 8 may be externally attached.
  • the configuration in this case is shown in FIG.
  • the configuration of FIG. 9 is suitable when a large-capacity frame memory 32 is required.
  • FIG. 10 is a block diagram illustrating a configuration of a chip set used in the imaging apparatus according to the fourth embodiment. This figure is different from FIG. 1 in that an imaging chip 410 is provided instead of the imaging chip 210.
  • the imaging chip 410 is different in that it includes a back-illuminated sensor unit 400 instead of the sensor unit 300.
  • the description of the same points is omitted, and different points are mainly described.
  • FIG. 11 is a cross-sectional view of the pixel portion of the back-illuminated sensor unit 400.
  • a photodiode 52 is formed on the semiconductor substrate 51, and a transfer transistor 53 that reads the signal charge of the photodiode to the signal storage unit 54 is formed.
  • the signal voltage converted by the signal storage unit 54 is amplified by the amplification transistor 55 through the FD wiring 56 and read by the vertical signal line 57.
  • Incident light enters from the opposite surface (back surface) of the semiconductor substrate 51 where the transistors are formed.
  • the pixels are separated from each other by STI element isolation 58.
  • the power supply voltage used for the backside illuminated sensor chip is often smaller than the DSP power supply voltage. More specifically, a DSP chip using the most advanced fine transistors uses an input / output system of 3.3V and a high-speed system of 1.2V and / or 1.8V. However, if the sensor does not move at high speed, it is designed with 3.3V only. Then, since 1.2V and / or 1.8V transistor is not made, the cost is reduced accordingly.
  • the photodiode 52 has a pnp three-layer structure and is called an embedded photodiode.
  • This photodiode is capable of complete transfer, and reset noise, which is a problem with the stacked type, can be easily suppressed on the sensor chip as described above. For this reason, it is not a simple but heavy load processing such as subtracting noise from a signal like a DSP combined with a multilayer sensor.
  • the imaging chip in the present embodiment does not deteriorate the quantum efficiency because it is a back-illuminated type having a large aperture ratio.
  • the imaging apparatus can achieve high performance and low cost without deteriorating the quantization efficiency of the imaging chip.
  • by using a state-of-the-art miniaturization technique for the DSP chip it is possible to ensure processing performance and enhance functions.
  • the imaging device in each of the above embodiments is, for example, a digital still camera as shown in FIG. 12A or a digital movie camera as shown in FIG. 12B.
  • FIG. 13 is a block diagram showing a system configuration when the chip set of each embodiment is applied to the camera as shown in FIGS. 12A and 12B.
  • the camera system shown in the figure includes a microcontroller 235 for controlling the entire camera and an EEPROM 236 for storing the program in addition to the imaging chip 210 and the DSP chip 211.
  • the DSP chip 211 supports a function of outputting a monitor output signal and a digital output signal for connection to a TV.
  • FIG. 14 shows a configuration when the TG 320, the GCA 330, and the ADC 340 are provided in the DSP chip.
  • the ADC 340 is incorporated in the DSP chip 211g. That is, the imaging chip 210a is an analog output.
  • a master clock is supplied from the master clock line 212 to the imaging chip 210a from the DSP chip 211g, and an electronic shutter signal is supplied from the electronic shutter signal line 213.
  • An analog signal is supplied from the imaging chip 210a to the DSP chip 211g through the signal line 214.
  • FIG. 14 shows an example of an image pickup system in which functions such as an electronic shutter and an automatic aperture written in the EEPROM 236 are read by the microcontroller 235 and information is sent to the DSP chip 211g for control.
  • the image pickup apparatus of the present invention in a camera system, it is possible to realize high image quality of an image pickup system such as a digital still camera, a surveillance camera, and fingerprint authentication.
  • FIG. 15 shows the configuration of the main part of the camera part of the mobile phone.
  • the imaging chip 61 is the stacked sensor or backside illumination sensor described in the above embodiment.
  • the ADC is preferably mounted on the sensor side.
  • the signal output from the imaging chip 61 is not processed by a special LSI called DSP, but is processed by the CPU 62 of the mobile phone.
  • the CPU 62 uses state-of-the-art fine technology transistors to perform advanced signal processing other than images.
  • the present invention is suitable for an image pickup apparatus having an image pickup chip and a new digital signal processor (DSP), specifically, a field such as a digital still camera, a movie camera, a mobile phone with a camera, and a surveillance camera.
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Abstract

　撮像装置は、第１の設計ルールで設計された積層型撮像チップ（２１０）と、第２の設計ルールで設計されたＤＳＰチップ（２１１）とを備え、積層型撮像チップ（２１０）は、複数の積層型画素と、複数の積層型画素を駆動する駆動部とを備え、複数の積層型画素のそれぞれは、半導体基板上に形成された蓄積ダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路と、前記画素回路の上部に積層された光電変換膜とを備え、ＤＳＰチップ（２１１）は、積層型撮像チップからの信号を受け画像処理を行い、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである。

Description

撮像装置
　本発明は、撮像チップとデジタル信号処理部（ＤＳＰ：Digital Signal Processor）を有する撮像装置に関し、特に、高性能で低コストの撮像装置に関する。
　近年、半導体機器の高性能化および小型化に伴い、複数の機能を１つのチップに集約する１チップ化が進められている。固体撮像装置の分野においても、デジタル信号処理技術とＣＭＯＳ微細化技術とが急激に進歩している。
　特許文献１に示されるように、撮像面に照射された光信号を電気信号に変換し取り出す撮像素子と、高度の信号処理が可能なデジタル信号処理装置（ＤＳＰ）とを１枚のシリコン基板上に集積した１チップセンサが実現できるようになってきた。
　図１６は従来の１チップセンサの構成を示すブロック図である。同図の１チップセンサ２０１は、光を電気信号に変化するセンサ部２０７、センサ部２０７を駆動する垂直走査回路２０６および水平走査回路２０８、タイミング発生回路２０３、センサ部２０７からの信号出力を増幅するゲイン制御アンプ２０４、その出力信号をデジタル信号に変換するアナログデジタル変換回路２０５およびデジタル信号処理回路２０２から構成される。
　このように、ＭＯＳ型撮像デバイスの画素の微細化の要求とシリコン半導体の微細化技術が整合性よく進歩し、また信号処理による画質の向上、多機能化がシリコン半導体の微細化の進歩によるＤＳＰの急激な進歩により可能になった。これには、ＭＯＳ型センサとＤＳＰがともにシリコン半導体の微細化の進歩に歩調をあわせて進歩してきた背景がある。
特開２０００－２２４４９５号公報
　しかしながら、ＭＯＳ型センサの画素の微細化の進歩がシリコン半導体の微細化にのみ頼ることができなくなってきた状況が生まれている。その大きな理由が入射する光のかかわる部分である。入射する光はシリコン半導体の微細化と無関係でその波長は微細化できない。課題は２つある。
　そのひとつは画素の微細化により、光が入射する開口にかかわる。配線等の微細化により開口率を大きくとっても開口自身の絶対的な寸法が入射する光の波長に近づいてきている。開口の寸法が光の波長に近づいてくると、光が開口を通過しにくくなる。開口寸法による量子効率の劣化が起きてくる。すなわち、画素サイズが１μｍに近づいてくる、または１μｍ以下になってくると入射光の波長（青４５０ｎｍ、緑５５０ｎｍ、赤６５０ｎｍ）と同程度となり量子効率（または光電変換効率）の劣化が問題となってくる。
　もうひとつは結晶シリコン半導体の光の吸収が画素の微細化と無関係であることによる。図１７はシリコンの光の吸収特性を示す図である。縦軸はシリコン半導体において光が入射する表面からの深さを表す。横軸はシリコン半導体表面での光の強度を１としたときの光の強度を示す。例えば、強度０．２は、２割の光が残存し、８割の光が吸収されることを意味する。波長４５０ｎｍの青の光は、２μｍの深さで強度がほぼ０に近くなり、ほぼ吸収されることがわかる。波長５５０ｎｍの緑の光の９割以上が吸収されるには、４μｍの深さが必要なことがわかる。波長６５０ｎｍの赤の光は６μｍの深さでも、強度が約０．１５あり、吸収されない光が相当量残ることがわかる。結晶シリコンの光吸収率が悪いのは結晶シリコンがバレンスバンドからコンダクションバンドへの電子の遷移が運動量の必要な間接遷移型であることによる。光は質量がないため運動量を持たないので間接遷移型の半導体では吸収率が悪くなる。
　本発明は、撮像チップとＤＳＰ（Digital Signal Processor）を有する撮像装置に関し、撮像チップの量子化効率を劣化させずに高性能で低コストの撮像装置を提供することを目的とする。
　上記課題を解決するために本発明のひとつの形態における撮像装置は、撮像装置であって、第１の設計ルールで設計された積層型撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、前記積層型撮像チップは、複数の積層型画素と、前記複数の積層型画素を駆動する駆動部とを備え、前記複数の積層型画素のそれぞれは、半導体基板上に形成された蓄積ダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路と、前記画素回路の上部に積層された光電変換膜とを備え、前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである。
　この構成によれば、処理性能の確保と機能の充実から微細化が必須のＤＳＰチップと微細化よりも撮像性能が重視される撮像チップとが、それぞれに適した設計ルールで製造される。例えば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップは、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。
　好ましくは、前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されていてもよい。
　この構成によれば、撮像チップの製造プロセスで必要とされるマスク数の削減および工程数を削減できるので、製造コストを大幅に削減することができる。
　好ましくは、前記第１ＤＳＰチップは、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリを有していてもよい。
　この構成によれば、フレームメモリが撮像チップではなくＤＳＰチップに搭載されるので、フレームメモリ搭載によるコストアップを最小限に押さえることができる。例えば、最先端の微細化技術が適用されるＤＳＰチップにフレームメモリを搭載するのは容易であり、ＤＳＰチップ内部にフレームメモリを搭載するので高速なメモリアクセスが可能であり、処理性能が向上する。
　好ましくは、前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とを前記第１ＤＳＰチップに出力し、前記第１ＤＳＰチップは、前記リセットレベル信号をフレームメモリに一時蓄積するようにしてもよい。
　この構成によれば、撮像チップからＤＳＰチップにリセットレベル信号と画素レベル信号の両方が出力されるので、撮像チップの構成を単純化し低コストにすることができる。
　好ましくは、前記第１ＤＳＰチップは、フレームメモリに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行うようにしてもよい。
　この構成によれば、リセットレベル信号と画素レベル信号を用いるノイズ抑制処理は、微細化技術が適用されたＤＳＰが行うので、信号処理性能を向上させることができる。
　好ましくは、前記積層型画素のサイズは１μｍ以下であってもよい。
　この構成によれば、画素サイズが光の波長に近い１μｍ以下であっても、量子効率の劣化を低減することができる。
　好ましくは、前記第２の設計ルールにおける最小配線幅は、前記第１の設計ルールにおける最小配線幅の４分の１以下であってもよい。
　この構成によれば、撮像チップにおける量子効率の劣化を防止し、かつ製造コストを大きく低減することができる。しかも、ＤＳＰチップの処理性能と撮像チップの撮像性能とをバランスよく確保することができる。
　好ましくは、前記撮像装置は、さらに、第２ＤＳＰチップを備え、前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、前記リセット雑音の除去に用いられ、前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられる構成としてもよい。
　この構成によれば、ノイズ抑制処理と画像処理とを複数のＤＳＰに分散させることにより、設計の自由度が増し、撮像装置の要求性能と低コスト化の要求とに柔軟に対応することができる。
　好ましくは、前記撮像装置は、さらに、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリチップを備える構成としてもよい。
　この構成によれば、フレームメモリチップを、撮像チップおよびＤＳＰチップの外付けにすることにより、フレームメモリチップとして汎用のメモリ素子を利用できるので、低コスト化に適している。
　好ましくは、前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素信号とを前記フレームメモリチップに格納し、前記第１ＤＳＰチップは、フレームメモリチップに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行うようにしてもよい。ここで、前記フレームメモリチップはＤＲＡＭ（Dynamic Random Access Memory）であってもよい。また、前記フレームメモリチップはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であってもよい。
　この構成によれば、リセットレベル信号と画素レベル信号を用いるノイズ抑制処理は、微細化技術が適用されたＤＳＰが行うので、信号処理性能を向上させることができる。
　好ましくは、前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されていてもよい。
　この構成によれば、撮像チップの製造プロセスで必要とされるマスク数の削減および工程数を削減できるので、製造コストを大幅に削減することができる。
　好ましくは、前記撮像装置は、さらに、第２ＤＳＰチップを備え、前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、リセット雑音の抑制に用いられ、前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられるようにしてもよい。
　この構成によれば、ノイズ抑制処理と画像処理とを複数のＤＳＰに分散させることにより、設計の自由度が増し、撮像装置の要求性能と低コスト化の要求とに柔軟に対応することができる。
　また、上記課題を解決するために本発明の他のひとつの形態における撮像装置は、第１の設計ルールで設計された撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、前記撮像チップは、複数の画素と、前記複数の画素を駆動する駆動部とを備え、前記複数の画素のそれぞれは、半導体基板上に形成されたフォトダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路を備え、前記撮像チップは、前記画素回路を有する半導体チップ表面とは反対側の裏面から光を前記フォトダイオードに入射させる裏面照射型であり、前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである。好ましくは、前記第１の設計ルールにおいて、前記画素回路の設計ルールの最小配線幅は駆動部の設計ルールの最小配線幅と同じであってもよい。
　この構成によれば、撮像チップは、開口率の大きい裏面照射型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。これにより、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。また、ＤＳＰチップには例えば最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。
　本発明によれば、画素サイズが１μｍ以下で高性能な撮像装置を提供できる。またこの撮像装置をシステムに組み込むことにより、システムとしての付加価値が飛躍的に増大する。このように特性と機能面から微細化が必須のＤＳＰチップと微細化よりも撮像性能重視の撮像チップを独立設計することで、ＤＳＰチップと撮像チップ双方の付加価値を高めるとともに、大幅なコストダウンを図れる撮像装置を実現できる。
図１は、実施の形態１における撮像装置に用いられるチップセットの構成を示すブロック図である。 図２は、実施の形態１における撮像チップの主要部の構成を示すブロック図である。 図３Ａは、実施の形態１における撮像チップの画素部の構成を示す回路図である。 図３Ｂは、実施の形態１における撮像チップの画素部の構成を示す断面図である。 図４は、実施の形態１におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。 図５は、実施の形態２における撮像装置に用いられるチップセットの構成を示すブロック図である。 図６は、実施の形態２におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。 図７は、実施の形態３における撮像装置に用いられるチップセットの構成を示すブロック図である。 図８は、実施の形態４における撮像装置に用いられるチップセットの構成を示すブロック図である。 図９は、実施の形態４における撮像装置に用いられるチップセットの変形例を示すブロック図である。 図１０は、実施の形態５における撮像装置に用いられるチップセットの構成を示すブロック図である。 図１１は、実施の形態５における撮像チップの画素部の構成を示す断面図である。 図１２Ａは、各実施の形態における撮像装置の外観を示す図である。 図１２Ｂは、各実施の形態における撮像装置の外観を示す図である。 図１３は、各実施の形態における撮像装置の主要部の構成を示すブロック図である。 図１４は、各実施の形態における撮像装置の主要部の変形例を示すブロック図である。 図１５は、各実施の形態における撮像装置の変形例を示す図である。 図１６は、従来技術における１チップセンサの構成を示すブロック図である。 図１７は、結晶シリコンの光吸収特性を示す図である。
　（実施の形態１）
　本実施の形態では、第１の設計ルールで設計された積層型撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、積層型撮像チップは画素回路の上部に光電変換膜を有し、第２の設計ルールが前記第１の設計ルールに比べより微細化された設計ルールである撮像装置について説明する。この撮像装置によれば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップは、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。
　以下、図面を参照しながら本発明の実施の形態１に係る撮像装置について説明する。
　図１は、実施の形態１における撮像装置に用いられるチップセットの構成を示すブロック図である。この撮像装置は、同図のように、第１の設計ルールで設計された積層型の撮像チップ２１０と、第２の設計ルールで設計されたＤＳＰチップ２１１とを備える。ここで、第２の設計ルールは、第１の設計ルールに比べより微細化された設計ルールである。一般に設計ルールとは、集積回路をウエハに製造するプロセス条件をいい、最小加工寸法を用いて表される。最小加工寸法は、ゲート配線等の配線の幅または配線の間隔である。
　撮像チップ２１０は、複数の積層型画素を有するセンサ部３００と、複数の積層型画素を駆動する駆動部とを備える。同図では、駆動部は行選択回路３１１、列選択回路３１２およびＴＧ（タイミング発生回路）３２０に該当する。さらに撮像チップ２１０は、ＧＣＡ（ゲイン制御アンプ）３３０、ＡＤＣ（アナログ－デジタル変換回路）３４０を備える。
　ＤＳＰチップ２１１は、撮像チップ２１０の動作を制御する各種の制御信号を供給し、撮像チップ２１０から信号線２１４を介して信号を受け画像処理を行う。各種の制御信号は、例えば、マスタークロックライン２１２を介して供給されるマスタークロック信号、電子シャッタ信号線２１３を介して供給される電子シャッタ信号等を含む。信号線２１４には、画素毎に、リセットトランジスタに起因するリセット雑音のレベルを示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とが、撮像チップ２１０からＤＳＰチップ２１１に出力される。
　図２は、実施の形態１における撮像チップの主要部の構成を示すブロック図である行選択回路３１１と、列選択回路３１２と、４つの積層型画素とを図示している。
　行選択回路３１１は、行列状に配置された積層型画素のうち画素行を選択する走査を行う。行選択回路３１１は垂直走査回路とも呼ばれる。
　列選択回路３１２は、行選択回路３１１により選択された画素行のうち列を選択する走査を行う。列選択回路３１２は水平走査回路とも呼ばれる。
　同図では、便宜上４つの積層型画素のみを図示しているが、実際には数百万～数千万の画素が行列状に配置されている。積層型画素の回路図および断面図の一例を図３Ａおよび図３Ｂに示す。
　各積層型画素は、図３Ａの回路図、図３Ｂの断面図に示すように、リセットトランジスタ３０２、アンプトランジスタ３０３、アドレストランジスタ３０４、蓄積ダイオード３０５、画素電極３０６、光電変換膜３０７、透明電極３０８を含む。なお、３０２Ｇ、３０３Ｇ、３０４Ｇは、リセットトランジスタ３０２のゲート電極、アンプトランジスタ３０３のゲート電極、アドレストランジスタ３０４のゲート電極を示す。
　光電変換膜３０７は、画素サイズに対して１００パーセントの開口率を有する。画素電極３０６は、画素サイズに対して１００パーセントより小さいが１００パーセントに近い面積を有する。
　画素への入射光は透明電極３０８を通過し光電変換膜３０７で信号電荷に変換される。変換された信号電荷は画素電極３０６および蓄積ダイオード３０５に到達する。このとき、光電変換膜３０７から蓄積ダイオード３０５への信号電荷の転送は、透明電極３０８に印加される電圧によって制御される。
　蓄積ダイオード３０５の電位は、リセットトランジスタ３０２によりリセットされる。アンプトランジスタ３０３は、リセット時の蓄積ダイオード３０５の信号電荷量を示すリセットレベルと、リセットから蓄積時間を経過した時の蓄積ダイオード３０５に蓄積された信号電荷量を示す画素信号レベルとを垂直信号線３１０に出力する。
　以上のように構成された本実施の形態における撮像装置における撮像チップ２１０およびＤＳＰチップ２１１についてさらに説明する。
　まず、撮像チップ２１０から説明する。上記構成によれば高性能で安価な撮像チップ２１０が実現できる。まず、開口率が１００％であるので量子効率が非常に高く感度が高い。次に光電変換膜の光吸収率が高く、光電変換膜が薄く形成できる。結晶シリコンでは感度を決める緑（Ｇ）の光を吸収させるために４μｍ程度またはそれ以上の深さが必要であったが、ａ－Ｓｉ等では０．３μｍ程度で光が吸収できる。これはａ－Ｓｉが直接遷移型であるからである。間接遷移の結晶Ｓｉの方が珍しいので、材料的には自由度はある。光電変換膜３０７が薄いことは、斜めの入射光に対して隣の画素にもれ込む光が小さいので、解像度が高い、混色に強い、斜め光によるチップ周辺で感度や解像度が劣化するシェーディングが小さい等のメリットもある。
　撮像チップ２１０のメリットについて説明する。従来のＭＯＳ型センサを微細化すると次のような問題が発生するのでそれを抑えるため多くの製造工程を必要としている。まず緑（Ｇ）の量子効率を上げるためにフォトダイオードを４μｍ程度まで深くするがフォトダイオードの幅は１μｍ程度以内である。これは画素が微細化されるためで、２μｍ□程度の画素でもフォトダイオードの幅は１μｍ程度以下となる。すると、横が１μｍで深さが４μｍとなる。当然斜めの入射光に弱いので、入射する前に入射光をなるべくシリコン表面に垂直にするために、２重のマイクロレンズなどを使用する。
　また４μｍのような深いフォトダイオードを形成すると隣接する画素のフォトダイオードとの分離のために分離用のイオン注入が必要である。しかし、深くすればイオン注入が横方向に分散し微細化が難しくなる。したがって、少しずつずらしてイオン注入を複数回行う。微細化すればするほどこのイオン注入の回数が増える。また深いイオン注入にはイオン注入を場所的にブロックするレジストが厚くなり、微細化に向かず、前述のずらした複数のイオン注入の回数がさらに増える。また４μｍより深いところで発生する電荷が隣接する画素にもれこまないようにするために、Ｎ型基板にｐ－ｗｅｌｌを形成した、Ｎ基板ｐ－ｗｅｌｌ構造が必要である。これも製造工程を増加させ、コストアップとなる。従来型のＭＯＳ型センサは画素の微細化をすればするほど１画素あたりのコストが劇的に増加することになる。
　一方、撮像チップ２１０の積層型画素では、まず上部の光電変換膜３０７を除いたＳｉ基板上の画素回路は、ＮＭＯＳだけなので最小では４枚のマスクで製造できる。シリコン基板内部に光が入らないのでフォトダイオードを深く作る必要もなければ、それに伴うフォトダイオードの素子分離のためのイオン注入も必要がない。微細化したＣＭＯＳセンサが最低でも３０枚のマスクが必要なことを考えると劇的に少ない。具体的には、素子分離、ゲートＰｏｌｙＳｉ、コンタクト、配線の４枚のマスクで形成できる。
　続いて光電変換膜３０７の形成は、蓄積ダイオード３０５と３０６を接続する画素電極コンタクト、画素電極３０６、光電変換膜３０７、透明電極３０８の４枚で合計８枚のマスクで形成できる。周辺回路も読み出し速度を問わなければ画素と同じＮＭＯＳで形成できる。実際は特性の改善、読み出し速度の改善等によりこれより数枚多くなると思われるが、劇的に少ないことは間違いない。図３Ｂの電源線３０９の上部にアンプトランジスタ３０３と蓄積ダイオード３０５をつなぐ配線があるが、これは平面的に迂回することができる。周辺回路をＣＭＯＳで形成するときも、ＰＭＯＳのゲート電極としてＰ型－ＰｏｌｙＳｉを用いず、ＮＭＯＳと同じＮ型－ＰｏｌｙＳｉを用いることにより２枚のマスク等が減らせるので、ＮＭＯＳの場合に比べ４枚程度のマスク追加で済む。
　画素回路をＮＭＯＳで作るにせよ、ＣＭＯＳで作るにせよ、埋め込みフォトダイオードがないだけで１０枚以上のマスクが節約できる。これはシリコン基板内部で光電変換しないためである。
　図１、図２において、各画素の信号（リセットレベルと信号レベルのそれぞれ）は、列方向に走査し行を選択する行選択回路３１１と行選択回路３１１により選択された行の１行分の信号を行方向に走査し読み出す列選択回路３１２により出力端子３１３より順次出力される。周辺の行選択回路３１１、列選択回路３１２をＮＭＯＳのみで形成すると劇的なコストダウンができる。上述のような簡易型のＣＭＯＳで構成することも可能でこの場合は列選択回路の部分にＡＤ変換部を搭載できる。
　一方、ＤＳＰチップ２１１側には新たな機能が必要となる。
　図３Ｂの画素回路の最大の課題であるリセット雑音を抑圧する必要がある。また、蓄積ダイオード３０５をリセットした時のリセット雑音を示すリセットレベルをまず読み出し、信号蓄積後の信号レベルを読みだし、その信号とリセット雑音を引くことをすればリセット雑音は抑圧できる。例えば、図４のフローのようにすればよい。図４において、ＤＳＰチップ２１１は、画素毎に（ループ１）、撮像チップ２１０からノイズレベルを取得（Ｓ４２）し、続けて信号レベルを取得し（Ｓ４３）、ノイズ抑制処理により画素値を決定する（Ｓ４４）。ノイズ抑制処理は、信号レベルからリセットレベルを引く処理でよい。ＤＳＰチップ２１１は、決定した画素値により画像を生成し、必要に応じて画像処理を施す。
　また、２次元のエリアイメージセンサでは、次々に列のリセット雑音や信号を読み出すため、ある列のリセット雑音を読み出した後対応する同じ列の信号を読み出す前にほかの列のリセット雑音や信号が出力される。
　したがって、最大１画面に対応する１フレーム分のリセット雑音を保持することが望ましい。撮像チップ２１０上でアナログで雑音を保持しておくことは不可能である。デジタル化したとしても撮像チップ２１０上にフレームメモリを搭載することはコストアップとなりなじまない。したがってＤＳＰチップ２１１にフレームメモリを搭載することになる。ＤＳＰチップ２１１は最先端の微細化技術で形成するのでフレームメモリ搭載の負担は少ない。
　以上説明してきたように本実施形態における撮像装置によれば、処理性能の確保と機能の充実から微細化が必須のＤＳＰチップ２１１と微細化よりも撮像性能が重視される撮像チップ２１０とが、それぞれに適した設計ルールで製造される。例えば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップ２１０は、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップ２１０には、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。
　なお、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールであればよいが、さらに好ましくは、前記第２の設計ルールにおける最小配線幅は、前記第１の設計ルールにおける最小配線幅の４分の１以下であればよい。こうすれば、撮像チップにおける量子効率の劣化を防止し、かつ製造コストを大きく低減することができる。しかも、ＤＳＰチップの処理性能と撮像チップの撮像性能とをバランスよく確保することができる。
　（実施の形態２）
　本実施の形態では、１ＤＳＰチップが、画素内のリセット雑音を示すリセットレベル信号を一時蓄積するためのフレームメモリを有する構成について説明する。
　図５は、実施の形態２における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図１と比較して、ＤＳＰチップ２１１の代わりにＤＳＰチップ２１１ａを備える点が異なる。ＤＳＰチップ２１１ａは、ＤＳＰチップ２１１と比べて、フレームメモリ２２、ノイズ抑制部２３、画像処理部２４を備える点が異なっている。以下、図１と同じ点は説明を省略し、異なる点を中心に説明する。
　フレームメモリ２２は、１フレーム分のリセットレベルの信号を一時保持するメモリである。
　ノイズ抑制部２３は、フレームメモリ２２に一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行い、各画素値を決定する。
　画像処理部２４は、決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行う。
　図６は、実施の形態２におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。ＤＳＰチップ２１１ａは、１フレーム中の画素毎に（ループ１）、撮像チップ２１０からリセットレベルを示す信号を取得し（Ｓ６１）、フレームメモリ２２に格納する（Ｓ６２）。さらに、ＤＳＰチップ２１１ａは、１フレーム中の画素毎に（ループ２）、撮像チップ２１０から画素の信号レベルを示す信号を取得し（Ｓ６６）、画素の信号レベルを示す信号に対して、フレームメモリ２２のリセットレベルを示す信号を用いてノイズ抑制処理を行う（Ｓ６７）。ノイズ抑制処理では、例えば、画素の信号レベルを示す信号と、対応するリセットレベルを示す信号との差分を求め、差分を画素値と決定する。ＤＳＰチップ２１１ａは、決定した画素値により画像を生成し、必要に応じて画像処理を施す（Ｓ６９）。
　なお、図６では、ループ１の処理の完了後にループ２の処理が開始するが、ループ１の処理が完了する前にループ２の処理が開始してもよい。
　最近はセンサの画素数が急激に増大しており、１フレーム分のメモリがあまりに大きくなる場合はＤＳＰ外部にフレームメモリ２２を設ける方が望ましい。リセットレベルの信号と画素信号レベルの信号とを用いるノイズ抑制処理は、高速で行われるため高速のＤＲＡＭをメモリに使うことが望ましいが、速度を少し遅くすれば安価なＥＥＰＲＯＭを使ってもよい。ＥＥＰＲＯＭの場合はＤＳＰの外部に設けることになる。混載が難しいためである。
　リセットレベルの信号をＡＤ変換しフレームメモリに一時蓄積し、それに対応する信号が読み出されたときに対応するリセット雑音を読み出しそれを差し引く作業は、高速で行われるため処理自身は単純であるが、ＤＳＰの負荷は非常に重くなる。したがって半導体の最先端の微細高速技術が必要である。ＤＳＰはほかにも信号処理を並列で行っているため、１つのＤＳＰで処理が間に合わない場合は２つのＤＳＰを使う場合もありうる。ほかの信号処理とは、画像のエッジ部分を検出し強調しすっきりした画像にするような処理、レンズの焦点が合っているかを判定するためのデータを作る処理や、最近では顔を認識するような処理である。
　一方、センサチップの方は、積層型ＭＯＳセンサにしたためにシリコン基板に光を入射させないので、開口率の制約がなくなる。積層型ではその必要がない。したがって、最先端の微細化技術を用いる必要がなく、コストダウンがさらに可能である。Ｓｉ基板内部でフォトダイオードに対応する蓄積ダイオードを大きくとる必要がなく配線以外の層も最先端の微細化技術は不要である。これは信号電荷を蓄積ダイオードの容量に蓄積するのではなく、主に光電変換膜の容量に蓄積するためである。
　以上説明してきたように、本実施の形態における撮像装置によれば、フレームメモリ２２が撮像チップ２１０ではなくＤＳＰチップ２１１ａに搭載されるので、フレームメモリ２２の搭載によるコストアップを最小限に押さえることができる。例えば、最先端の微細化技術が適用されるＤＳＰチップ２１１ａにフレームメモリを搭載するのは容易であり、ＤＳＰチップ２１１ａ内部にフレームメモリ２２を搭載するので高速なメモリアクセスが可能であり、処理性能が向上する。
　また、撮像チップ２１０からＤＳＰチップ２１１ａにリセットレベル信号と画素レベル信号の両方が出力されるので、撮像チップ２１０の構成を単純化し低コストにすることができる。
　また、リセットレベル信号と画素レベル信号を用いるノイズ抑制処理は、微細化技術が適用されたＤＳＰが行うので、信号処理性能を向上させることができる。
　また、撮像チップからリセット雑音と信号とを別々にＤＳＰに出力し、ＤＳＰで差分をとりノイズを抑圧する。非常にＤＳＰにとって負荷の重い信号処理と大きなメモリを必要とするので、センサチップとＤＳＰチップを分け、ＤＳＰには最先端の高速で微細トランジスタを用いた製造プロセスを適応することができる。
　また、撮像チップ２１０は、従来の埋め込みフォトダイオードが必要でないため、画素電極３０６、光電変換膜３０７、透明電極３０８の製造工程を新たに導入しても製造工程を大幅に短縮できる。すなわち、微細の画素を持った高性能で安価な撮像装置を実現することができる。また、画素サイズが１μｍ以下で高性能な撮像装置を提供できる。またこの撮像装置をシステムに組み込むことにより、システムとしての付加価値が飛躍的に増大する。このように特性と機能面から微細化が必須のＤＳＰチップと微細化よりも撮像性能重視の撮像チップを独立設計することで、ＤＳＰチップと撮像チップ双方の付加価値を高めるとともに、大幅なコストダウンを図れる撮像装置を実現できる。
　（実施の形態３）
　本実施の形態では、フレームメモリをＤＳＰ内に備えるのではなく、撮像チップ２１０およびＤＳＰチップ２１１に外付けする構成について説明する。
　図７は、実施の形態３における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図５と比較して、ＤＳＰ内のフレームメモリ２２が削除された点と、外付けのフレームメモリ３２が追加された点とが異なっている。図７のＤＳＰチップ２１１ｂは、図５のＤＳＰチップ２１１ａとはフレームメモリが外付けてある点が異なっているだけであり、機能的には同じであるので、詳細な説明を省略する。
　本実施形態の撮像装置は、フレームメモリ３２が外付けなので、撮像チップ２１０の画素数が多い場合に適している。つまり、大容量のフレームメモリ３２を必要とする場合に適している。また、フレームメモリチップとして汎用のメモリ素子を利用できるので、低コスト化で実現することができる。
　なお、フレームメモリ３２は、高速な点でＳＤＲＡＭが望ましいが、ＥＥＰＲＯＭでもよい。
　（実施の形態４）
　本実施の形態では、撮像装置が１つの撮像チップと２つのＤＳＰチップを備える構成について説明する。
　図８は、実施の形態４における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図５と比較して、ＤＳＰチップ２１１ａの代わりにＤＳＰチップ２１１ｃ、２１１ｄを備える点が異なっている。以下、同じ点は説明を省略して異なる点を中心に説明する。
　ＤＳＰチップ２１１ｃは、図５のＤＳＰチップ２１１ａの機能のうち、主にフレームメモリ３２およびノイズ抑制部２３の機能を有する。
　ＤＳＰチップ２１１ｄは、図５のＤＳＰチップ２１１ａの機能のうち、主に画像処理部２４の機能を有する。
　このように、ノイズ抑制処理と画像処理とを２つのＤＳＰに分散させることにより、設計の自由度が増し、撮像装置の要求性能と低コスト化の要求とに柔軟に対応することができる。
　なお、図８のＤＳＰチップ２１１ｃ内のフレームメモリ３２を、外付けにしてもよい。この場合の構成を図９に示す。図９の構成は、大容量のフレームメモリ３２を必要とする場合に適している。
　（実施の形態５）
　本実施の形態では、図１の積層型画素を有する撮像チップ２１０の代わりに裏面照射型の撮像チップを用いた撮像装置について説明する。ＭＯＳ型センサで開口率の制約がないセンサに裏面照射型のＭＯＳセンサがある。
　図１０は、実施の形態４における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図１と比較して、撮像チップ２１０の代わりに撮像チップ４１０を備える点が異なる。撮像チップ４１０は、センサ部３００の代わりに裏面照射型のセンサ部４００を備える点が異なっている。以下、同じ点は説明を省略して異なる点を中心に説明する。
　図１１は、裏面照射型のセンサ部４００の画素部の断面図を示す。
　半導体基板５１上にフォトダイオード５２を構成し、フォトダイオードの信号電荷を信号蓄積部５４に読み出す転送トランジスタ５３を形成する。信号蓄積部５４で電圧変換された信号電圧はＦＤ配線５６をとおして増幅トランジスタ５５で増幅され垂直信号線５７で読み出される。入射光は半導体基板５１のトランジスタが形成される反対側の表面（裏面）から入射する。画素と画素の間はＳＴＩ素子分離５８で分離されている。この構造ではフォトダイオードに入射する光が配線等に邪魔されることがないため高性能のセンサが実現できる。
　裏面照射型のセンサチップに使われる電源電圧はＤＳＰの電源電圧より小さい場合が多い。詳しく説明すると、最先端の微細トランジスタを用いるＤＳＰチップは、入出力系の３．３Ｖと高速系の１．２Ｖ　ａｎｄ／ｏｒ　１．８Ｖを用いる。しかし、センサの方は高速で動かさない場合は３．３Ｖだけで設計する。そうすると、１．２Ｖ　ａｎｄ／ｏｒ　１．８Ｖのトランジスタを作らないのでその分コストダウンになる。
　フォトダイオード５２はｐｎｐの３層構造で埋め込みフォトダイオードと呼ばれている。このフォトダイオードは完全転送が可能であり、積層型で問題になったリセット雑音は前述のようにセンサチップ上で容易に抑圧できる。そのため積層型センサと組み合わせるＤＳＰのように信号から雑音を差し引くような単純だが負荷の重い処理ではない。
　しかし、裏面照射型センサの場合、その構造から明らかなようにＳｉの吸収率が悪く、基板の厚さが４μｍ必要となると、画素のピッチまたはフォトダイオードの大きさがそれより極端に小さいため、斜めから入射する光が隣接画素の信号として誤って読み出される。そのため解像度の劣化や、斜め光の割合が多いチップ周辺の信号が劣化する等の問題が出てくる。
　そのため、ＤＳＰチップ２１１で信号処理し劣化を抑圧する必要がある。解像度の劣化は空間周波数の高い信号をよりだして通常よりそのゲインを大きくする等の処理をするが、空間周波数の高い部分での雑音が増加しＳ／Ｎが劣化する。そのため雑音を抑圧する処理を行うが、近年のｗａｖｅｌｅｔ処理等の高度の処理を行うとＤＳＰチップ２１１の負荷は急激に増大する。チップ周辺の信号劣化は２次元での補正であり、これも負荷の係る処理である。具体的にはチップ周辺のゲインを上げることになるが、レンズが丸いため四角いセンサチップに対しリング状にゲインを変えることになる。そのため積層型センサと組み合わせるＤＳＰ並みに負荷の重い処理が必要となる。したがってこのＤＳＰチップ２１１も半導体の微細化の最先端の技術を使って作ることになる。
　以上のように、本実施の形態における撮像チップは、開口率の大きい裏面照射型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。これにより、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。また、ＤＳＰチップには例えば最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。
　（実施の形態６）
　本実施の形態では、上記実施の形態１から５のチップセットを用いた撮像装置の具体例について説明する。
　上記各実施の形態における撮像装置は、例えば、図１２Ａのようなデジタルスチルカメラ、図１２Ｂのようなデジタルムービーカメラである。
　図１３は、図１２Ａ、図１２Ｂのようなカメラに、各実施形態のチップセットを適用した場合のシステム構成を示すブロック図である。
　同図のカメラシステムでは、撮像チップ２１０、ＤＳＰチップ２１１の他に、カメラ全体を制御するマイクロコントローラ２３５と、そのプログラムを記憶するＥＥＰＲＯＭ２３６を備える。ＤＳＰチップ２１１は、ＴＶに接続するためのモニタ出力信号、デジタル出力信号を出力する機能をサポートする。
　なお、図１３のＴＧ３２０、ＧＣＡ３３０、ＡＤＣ３４０の少なくとも１つは、撮像チップ２１０内ではなくＤＳＰチップ２１１内に備えられる構成としてもよい。ＴＧ３２０、ＧＣＡ３３０およびＡＤＣ３４０がＤＳＰチップ内に備えられる場合の構成を図１４に示す。
　この場合はＡＤＣ３４０はＤＳＰチップ２１１ｇに組み込まれている。すなわち撮像チップ２１０ａがアナログ出力の場合である。ＤＳＰチップ２１１ｇから撮像チップ２１０ａへはマスタークロックライン２１２からマスタークロックが、電子シャッタ信号線２１３からは電子シャッタ信号が、供給される。撮像チップ２１０ａからＤＳＰチップ２１１ｇへは、信号線２１４を通してアナログ信号が供給される。図１４にはＥＥＰＲＯＭ２３６に書き込まれた電子シャッタや自動絞りなどの機能をマイクロコントローラ２３５で読み取りＤＳＰチップ２１１ｇに情報を送り制御する画像ピックアップシステムの例を示している。
　このように本発明の撮像装置をカメラシステムに採用することで、デジタルスチルカメラ、監視カメラ、指紋認証などの画像ピックアップシステムの高画質化を実現することができる。
　なお、上記各実施形態においてＤＳＰの代わりにＣＰＵを用いてもよい。その一例を図１５に示す。図１５は、携帯電話のカメラ部分の主要部の構成である。撮像チップ６１は、上記実施形態で説明した積層型センサまたは裏面照射型のセンサである。ＡＤＣはセンサ側に搭載しているほうが望ましい。携帯電話の場合、撮像チップ６１から出力される信号の処理をＤＳＰという特殊なＬＳＩで処理しないで、携帯電話が持つＣＰＵ６２で処理する。このＣＰＵ６２は画像以外の高度の信号処理を行うため最先端の微細技術のトランジスタを用いる。
　本発明は、撮像チップとデジタル新号処理部（ＤＳＰ：Digital Signal Processor）を有する撮像装置に適しており、具体的には、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ等の分野に適している。
　　　２２　　フレームメモリ
　　　２３　　ノイズ抑制部
　　　２４　　画像処理部
　　　３２　　フレームメモリチップ
　　　５１　　半導体基板
　　　５２　　フォトダイオード
　　　５３Ｇ　転送トランジスタのゲート
　　　５４　　信号蓄積部
　　　５５Ｇ　増幅トランジスタのゲート
　　　５６　　ＦＤ配線
　　　５７　　垂直信号線
　　　５８　　ＳＴＩ素子分離
　　　６１　　撮像チップ
　　　６２　　ＣＰＵ
　　２０１　　チップセンサ
　　２０２　　デジタル信号処理回路
　　２０３　　タイミング発生回路
　　２０４　　ゲイン制御アンプ
　　２０５　　アナログデジタル変換回路
　　２０６　　垂直走査回路
　　２０７　　センサ部
　　２０８　　水平走査回路
　　２１０、２１０ａ　　撮像チップ
　　２１１、２１１ａ～２１１ｇ　　ＤＳＰチップ
　　２１２　　マスタークロックライン
　　２１３　　電子シャッタ信号線
　　２１４　　信号線
　　２３５　　マイクロコントローラ
　　２３６　　ＥＥＰＲＯＭ
　　３００　　センサ部
　　３０２　　リセットトランジスタ
　　３０３　　アンプトランジスタ
　　３０４　　アドレストランジスタ
　　３０５　　蓄積ダイオード
　　３０６　　画素電極
　　３０７　　光電変換膜
　　３０８　　透明電極
　　３０９　　電源線
　　３１０　　垂直信号線
　　３１１　　行選択回路
　　３１２　　列選択回路
　　３１３　　出力端子
　　３２０　　ＴＧ
　　３３０　　ＧＣＡ
　　３４０　　ＡＤＣ
　　４００　　センサ部
　　４１０　　撮像チップ

Claims (16)

  1. 　撮像装置であって、
    　第１の設計ルールで設計された積層型撮像チップと、
    　第２の設計ルールで設計された第１ＤＳＰチップと
    　を備え、
    　前記積層型撮像チップは、複数の積層型画素と、前記複数の積層型画素を駆動する駆動部とを備え、
    　前記複数の積層型画素のそれぞれは、半導体基板上に形成された蓄積ダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路と、前記画素回路の上部に積層された光電変換膜とを備え、
    　前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、
    　前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである撮像装置。
  2. 　前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されている請求項１に記載の撮像装置。
  3. 　前記第１ＤＳＰチップは、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリを有する請求項１または２に記載の撮像装置。
  4. 　前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とを前記第１ＤＳＰチップに出力し、
    　前記第１ＤＳＰチップは、前記リセットレベル信号をフレームメモリに一時蓄積する
    請求項３に記載の撮像装置。
  5. 　前記第１ＤＳＰチップは、フレームメモリに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行う
    請求項４に記載の撮像装置。
  6. 　前記積層型画素のサイズは１μｍ以下である請求項１から５の何れか１項に記載の撮像装置。
  7. 　前記第２の設計ルールにおける最小配線幅は、前記第１の設計ルールにおける最小配線幅の４分の１以下である請求項１から６の何れか１項に記載の撮像装置。
  8. 　前記撮像装置は、さらに、第２ＤＳＰチップを備え、
    　前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、前記リセット雑音の除去に用いられ、
    　前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられる
    請求項３に記載の撮像装置。
  9. 　前記撮像装置は、さらに、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリチップを備える請求項１に記載の撮像装置。
  10. 　前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素信号とを前記フレームメモリチップに格納し、
    　前記第１ＤＳＰチップは、フレームメモリチップに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行う
    請求項９に記載の撮像装置。
  11. 　前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されている請求項８から１０の何れか１項に記載の撮像装置。
  12. 　前記フレームメモリチップはＤＲＡＭである請求項９または１０に記載の撮像装置。
  13. 　前記フレームメモリチップはＥＥＰＲＯＭである請求項９または１０に記載の撮像装置。
  14. 　前記撮像装置は、さらに、第２ＤＳＰチップを備え、
    　前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、リセット雑音の抑制に用いられ、
    　前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられる
    請求項９に記載の撮像装置。
  15. 　撮像装置であって、
    　第１の設計ルールで設計された撮像チップと、
    　第２の設計ルールで設計された第１ＤＳＰチップと
    　を備え、
    　前記撮像チップは、複数の画素と、前記複数の画素を駆動する駆動部とを備え、
    　前記複数の画素のそれぞれは、半導体基板上に形成されたフォトダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路を備え、
    　前記撮像チップは、前記画素回路を有する半導体チップ表面とは反対側の裏面から光を前記フォトダイオードに入射させる裏面照射型であり、
    　前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、
    　前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである撮像装置。
  16. 　前記第１の設計ルールにおいて、前記画素回路の設計ルールの最小配線幅は駆動部の設計ルールの最小配線幅と同じである
    請求項１または１５に記載の撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110149485A (zh) * 2012-03-30 2019-08-20 株式会社尼康 拍摄单元、拍摄装置及拍摄控制程序

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012164829A1 (ja) * 2011-05-31 2012-12-06 パナソニック株式会社 撮像装置
JP6091550B2 (ja) * 2011-08-02 2017-03-08 キヤノン株式会社 撮像素子及び撮像装置
JP5791571B2 (ja) 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
US9607971B2 (en) * 2012-06-04 2017-03-28 Sony Corporation Semiconductor device and sensing system
JP6618235B2 (ja) * 2012-12-28 2019-12-11 キヤノン株式会社 撮像素子および撮像装置
JP6190184B2 (ja) 2013-06-28 2017-08-30 キヤノン株式会社 撮像素子、撮像装置、その制御方法、および制御プログラム
KR102065633B1 (ko) 2013-08-12 2020-01-13 삼성전자 주식회사 이미지 센서, 이의 동작 방법, 및 이를 포함하는 시스템
JP6294626B2 (ja) * 2013-10-08 2018-03-14 キヤノン株式会社 撮像素子、撮像装置、携帯電話機
JP6261430B2 (ja) * 2014-04-01 2018-01-17 キヤノン株式会社 撮像装置及び画像処理システム
JP6351423B2 (ja) * 2014-07-31 2018-07-04 キヤノン株式会社 撮像装置及び撮像システム
CN111526267B (zh) * 2016-08-03 2022-09-02 株式会社半导体能源研究所 摄像装置、摄像模块、电子设备及摄像系统
KR102374013B1 (ko) * 2016-09-16 2022-03-11 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 장치 및 전자 기기
JP6586145B2 (ja) * 2017-11-15 2019-10-02 キヤノン株式会社 撮像素子及び撮像装置、携帯電話機
JP7411965B2 (ja) * 2019-02-20 2024-01-12 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111572A (ja) * 2002-09-17 2004-04-08 Matsushita Electric Ind Co Ltd 撮像装置および画像ピックアップシステム
JP2006049361A (ja) * 2004-07-30 2006-02-16 Sony Corp 半導体モジュール及びｍｏｓ型固体撮像装置
JP2008004899A (ja) * 2006-06-26 2008-01-10 Fujifilm Corp 固体撮像装置
JP2008053286A (ja) * 2006-08-22 2008-03-06 Matsushita Electric Ind Co Ltd 撮像装置チップセット及び画像ピックアップシステム
JP2008092254A (ja) * 2006-10-02 2008-04-17 Seiko Epson Corp 固体撮像装置及びその駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111572A (ja) * 2002-09-17 2004-04-08 Matsushita Electric Ind Co Ltd 撮像装置および画像ピックアップシステム
JP2006049361A (ja) * 2004-07-30 2006-02-16 Sony Corp 半導体モジュール及びｍｏｓ型固体撮像装置
JP2008004899A (ja) * 2006-06-26 2008-01-10 Fujifilm Corp 固体撮像装置
JP2008053286A (ja) * 2006-08-22 2008-03-06 Matsushita Electric Ind Co Ltd 撮像装置チップセット及び画像ピックアップシステム
JP2008092254A (ja) * 2006-10-02 2008-04-17 Seiko Epson Corp 固体撮像装置及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110149485A (zh) * 2012-03-30 2019-08-20 株式会社尼康 拍摄单元、拍摄装置及拍摄控制程序

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