WO2015125611A1 - 固体撮像素子および製造方法、並びに電子機器 - Google Patents

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健司 浅見
悠介 大竹
裕子 大岸
壽史 若野
戸田　淳
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ソニー株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device, a manufacturing method, and an electronic device, and more particularly, to a solid-state imaging device, a manufacturing method, and an electronic device that can be further downsized.
  • a solid-state imaging device such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor is used.
  • a solid-state imaging device has a pixel in which a PD (photodiode) that performs photoelectric conversion and a plurality of transistors are combined, and is based on pixel signals output from a plurality of pixels arranged in a plane. An image is constructed.
  • CMOS image sensors that irradiate light onto the PD from the backside, which is the surface opposite to the surface on which transistors and wiring layers are stacked on the semiconductor substrate, are widely used. Yes.
  • CMOS image sensor an image is picked up by a rolling shutter method in which charges are transferred sequentially from a PD to an FD (Floating Diffusion) portion for each row of pixels.
  • FD Floating Diffusion
  • CMOS image sensor a structure in which a new film material (for example, CIGS: CuInGaS2) having both a photoelectric conversion portion and a light shielding property is laminated on a semiconductor substrate has been developed.
  • a charge storage part for storing charges generated in the photoelectric conversion film is formed on the surface of the photoelectric conversion film, and a memory part and a signal processing transistor are formed on the wiring layer side surface of the semiconductor substrate.
  • Efficiency is being improved.
  • a vertical transistor is used to transfer charges from the charge storage unit to the memory unit (see Patent Document 1).
  • Patent Document 2 discloses a solid-state imaging device in which a photodiode is provided on the upper main surface side in the Z-axis direction in a semiconductor substrate, and a storage diode is provided on the lower main surface side in the Z-axis direction in the semiconductor substrate. It is disclosed.
  • Patent Document 3 discloses a solid-state imaging device in which a photoelectric conversion film is formed so as to shield incident light incident on a readout circuit, an n-type impurity region, and the like.
  • the present disclosure has been made in view of such a situation, and is intended to enable further miniaturization.
  • a solid-state imaging device includes a semiconductor substrate on which a plurality of pixels are arranged in an array, and a photoelectric conversion film that performs photoelectric conversion with light irradiated from the first surface side of the semiconductor substrate.
  • a charge storage layer that is formed in contact with the photoelectric conversion film on the first surface of the semiconductor substrate for each pixel, and stores charges generated in the photoelectric conversion film; and the semiconductor from the charge storage layer A transfer path portion formed to extend to the vicinity of the second surface facing the opposite side to the first surface of the substrate, and serving as a path for transferring charges accumulated in the charge accumulation layer;
  • the photoelectric conversion film is formed by laminating a highly light-shielding material on the first surface of the semiconductor substrate.
  • a manufacturing method includes a semiconductor substrate in which a plurality of pixels are arranged in an array, and a photoelectric conversion film that performs photoelectric conversion with light irradiated from the first surface side of the semiconductor substrate,
  • each pixel includes a charge accumulation layer that accumulates charges generated in the photoelectric conversion film, and a transfer path portion that serves as a path for transferring charges accumulated in the charge accumulation layer.
  • the charge storage layer is formed in the vicinity of the first surface of the semiconductor substrate, and from the charge storage layer to the vicinity of the second surface facing away from the first surface of the semiconductor substrate.
  • the transfer path is formed so as to extend, and is polished from the first surface side of the semiconductor substrate until the charge storage layer is exposed, and a highly light-shielding material is formed on the first surface of the semiconductor substrate.
  • a highly light-shielding material is formed on the first surface of the semiconductor substrate.
  • An electronic apparatus includes a semiconductor substrate in which a plurality of pixels are arranged in an array, and a photoelectric conversion film that performs photoelectric conversion with light irradiated from the first surface side of the semiconductor substrate, A charge storage layer that is formed so as to be in contact with the photoelectric conversion film on the first surface of the semiconductor substrate for each of the pixels, and stores charges generated in the photoelectric conversion film; and from the charge storage layer to the semiconductor substrate And a transfer path portion that is formed so as to extend to the vicinity of the second surface facing the opposite side of the first surface, and that serves as a path for transferring charges accumulated in the charge storage layer.
  • the photoelectric conversion film includes a solid-state imaging device formed by laminating a highly light-shielding material on the first surface of the semiconductor substrate.
  • a solid-state imaging device includes a semiconductor substrate on which a plurality of pixels are arranged in an array, and a photoelectric conversion film that performs photoelectric conversion with light irradiated from the first surface side of the semiconductor substrate.
  • the first surface of the semiconductor substrate is formed on the first surface of the semiconductor substrate so as to be in contact with the photoelectric conversion film.
  • the charge storage layer stores charges generated in the photoelectric conversion film;
  • a transfer path portion that is formed so as to extend to the vicinity of the second surface facing the opposite side, and serves as a path for transferring charges accumulated in the charge accumulation layer.
  • the photoelectric conversion film is formed by stacking a highly light-shielding material on the first surface of the semiconductor substrate.
  • FIG. 1 shows the structural example of a solid-state image sensor.
  • FIG. 1 shows the manufacturing method of a solid-state image sensor.
  • FIG. 1 shows the manufacturing method of a solid-state image sensor.
  • FIG. 1 shows the manufacturing method of a solid-state image sensor.
  • FIG. 1 shows the manufacturing method of a solid-state image sensor.
  • FIG. 1 shows the manufacturing method of a solid-state image sensor.
  • FIG. 1 shows the manufacturing method of a solid-state image sensor.
  • the potential of the semiconductor substrate will be described.
  • It is a figure which shows the 2nd structural example of a solid-state image sensor.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a solid-state imaging device to which the present technology is applied.
  • the solid-state imaging device 11 includes a pixel region 12, a vertical drive circuit 13, a column signal processing circuit 14, a horizontal drive circuit 15, an output circuit 16, and a control circuit 17.
  • the plurality of pixels 18 arranged in the pixel region 12 include a PD 21, a memory transfer transistor 22, a memory unit 23, a transfer transistor 24, an FD unit 25, an amplification transistor 26, a selection transistor 27, a reset transistor 28, and a discharge transistor 29. It is configured with.
  • a plurality of pixels 18 are arranged in an array, and each pixel 18 is connected to the vertical drive circuit 13 through a horizontal signal line, and column signal processing is performed through the vertical signal line. Connected to circuit 14.
  • the plurality of pixels 18 each output a pixel signal corresponding to the amount of light emitted through an optical system (not shown), and an image of a subject imaged on the pixel region 12 is constructed from these pixel signals.
  • the vertical drive circuit 13 sends a drive signal for driving (transferring, selecting, resetting, etc.) each pixel 18 for each row of the plurality of pixels 18 arranged in the pixel region 12 via a horizontal signal line.
  • the pixel 18 is supplied.
  • the column signal processing circuit 14 performs CDS (Correlated Double Sampling) processing on the pixel signals output from the plurality of pixels 18 through the vertical signal line, thereby performing analog-digital conversion of the image signal. And reset noise.
  • CDS Correlated Double Sampling
  • the horizontal driving circuit 15 supplies the column signal processing circuit 14 with a driving signal for outputting a pixel signal from the column signal processing circuit 14 for each column of the plurality of pixels 18 arranged in the pixel region 12.
  • the output circuit 16 amplifies the pixel signal supplied from the column signal processing circuit 14 at a timing according to the driving signal of the horizontal driving circuit 15 and outputs the amplified pixel signal to the subsequent image processing circuit.
  • the control circuit 17 controls the driving of each block inside the solid-state image sensor 11. For example, the control circuit 17 generates a clock signal according to the driving cycle of each block and supplies it to each block.
  • PD 21 is a photoelectric conversion unit that converts incident light into electric charge by photoelectric conversion and accumulates it, and has an anode terminal grounded and a cathode terminal connected to the memory transfer transistor 22 and the discharge transistor 29.
  • the memory transfer transistor 22 is driven according to the memory transfer signal supplied from the vertical drive circuit 13, and when the memory transfer transistor 22 is turned on, the charge accumulated in the PD 21 is transferred to the memory unit 23.
  • the transfer of charges from the PD 21 to the memory unit 23 is performed at substantially the same timing in all the pixels 18 included in the pixel region 12, and the charges are transferred simultaneously in all the pixels 18.
  • the memory unit 23 holds the charge transferred from the PD 21 until it is time to read it out to the column signal processing circuit 14.
  • the transfer transistor 24 is driven according to the transfer signal supplied from the vertical drive circuit 13, and when the transfer transistor 24 is turned on, the charge accumulated in the memory unit 23 is transferred to the FD unit 25. For example, charge transfer from the memory unit 23 to the FD unit 25 is sequentially performed for each column of the plurality of pixels 18 included in the pixel region 12.
  • the FD unit 25 is a floating diffusion region having a predetermined storage capacity connected to the gate electrode of the amplification transistor 26, and accumulates charges transferred from the memory unit 23.
  • the amplification transistor 26 outputs a pixel signal of a level corresponding to the electric charge accumulated in the FD unit 25 (that is, the potential of the FD unit 25) to the vertical signal line through the selection transistor 27.
  • the FD unit 25 is connected to the gate electrode of the amplification transistor 26
  • the FD unit 25 and the amplification transistor 26 serve as a conversion unit that converts the charge generated in the PD 21 into a pixel signal having a level corresponding to the charge. Function.
  • the selection transistor 27 is driven in accordance with the selection signal supplied from the vertical drive circuit 13, and when the selection transistor 27 is turned on, the pixel signal output from the amplification transistor 26 can be output to the vertical signal line.
  • the reset transistor 28 is driven in accordance with a reset signal supplied from the vertical drive circuit 13.
  • the reset transistor 28 is turned on, the electric charge accumulated in the FD unit 25 is discharged to the power supply wiring VDD, and the FD unit 25 is reset. Is done.
  • the discharge transistor 29 is driven according to the discharge signal supplied from the vertical drive circuit 13, and when the discharge transistor 29 is turned on, the charge accumulated in the PD 21 is discharged to the power supply wiring VDD.
  • the transfer of charges from the PD 21 to the power supply wiring VDD is performed at substantially the same timing in all the pixels 18 included in the pixel region 12, and the charges are discharged from all the pixels 18 at the same time.
  • the discharge transistor 29 functions as an overflow gate that causes the charge to overflow from the PD 21 to the power supply wiring VDD when a charge larger than the saturation charge amount of the PD 21 is generated by photoelectric conversion.
  • FIG. 2 is a diagram illustrating a first configuration example of the solid-state imaging device 11.
  • FIG. 2 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state imaging device 11.
  • the solid-state imaging device 11 is configured by laminating a photoelectric conversion film 32 on a semiconductor substrate 31.
  • a charge storage layer 33, a transfer path portion 34, a memory portion 35, an FD portion 36, and an overflow drain 37 are formed in the semiconductor substrate 31 for each pixel 18.
  • gate electrodes 38 to 41 are stacked for each pixel 18 via an insulating layer (not shown).
  • a surface on which active elements such as the memory transfer transistor 22 are stacked (surface facing downward in FIG. 2: second surface) is referred to as a surface and vice versa.
  • the side surface (the surface facing the upper side in FIG. 2: the first surface) is referred to as the back surface.
  • the semiconductor substrate 31 is, for example, a silicon wafer in which a single crystal of high purity silicon is thinly sliced.
  • the photoelectric conversion film 32 is laminated on the back surface of the semiconductor substrate 31, is formed of a compound having a higher light blocking property than silicon constituting the semiconductor substrate 31, and is photoelectrically generated by light irradiated from the back surface of the solid-state imaging device 11. Perform conversion. For example, in the photoelectric conversion film 32, a portion in a region corresponding to each of the plurality of pixels 18 corresponds to the PD 21 (FIG. 1) of each pixel 18 and generates charges according to the amount of light received for each pixel 18. Further, the photoelectric conversion film 32 is formed with a material and a thickness such that light irradiated from the back side of the solid-state imaging device 11 does not reach the memory unit 35. For example, as a material for forming the photoelectric conversion film 32, a compound lattice-matched with the semiconductor substrate 31, silicide, an organic material, or the like can be used.
  • the charge storage layer 33 is an N-type region formed on the back surface of the semiconductor substrate 31 so as to be in contact with the photoelectric conversion film 32, and stores charges generated by photoelectric conversion in the photoelectric conversion film 32.
  • the transfer path portion 34 is an N-type region formed so as to continuously extend from the charge storage layer 33 toward the surface side of the semiconductor substrate 31 to the vicinity of the surface of the semiconductor substrate 31.
  • the transfer path section 34 is a path for transferring the charges accumulated in the charge storage layer 33 to the memory section 35, and the potential becomes deeper as the distance to the surface of the semiconductor substrate 31 becomes closer to assist the charge transfer. Thus, a potential gradient is formed.
  • the memory part 35 is an N-type region formed near the surface side of the semiconductor substrate 31 via the memory transfer transistor 22 (FIG. 1) from the transfer path part 34, and corresponds to the memory part 23 of FIG. Charges transferred from the storage layer 33 via the transfer path 34 are stored.
  • the memory unit 35 is formed with a deeper potential than the charge storage layer 33, and the saturation charge amount of the memory unit 35 is equal to the saturation charge amount of the charge storage layer 33, or the saturation charge of the charge storage layer 33. It is formed to be larger than the amount. As a result, the memory unit 35 can hold all charges accumulated in the charge accumulation layer 33.
  • the FD portion 36 is an N-type region (floating diffusion region) having a high impurity concentration formed so as to be in contact with the surface of the semiconductor substrate 31.
  • the FD portion 36 corresponds to the FD portion 25 in FIG. Hold temporarily.
  • the overflow drain 37 is an N-type region having a high impurity concentration formed from the transfer path portion 34 via the discharge transistor 29 (FIG. 1) so as to be in contact with the surface of the semiconductor substrate 31, and is connected to a power supply voltage VDD (not shown). Has been. Further, the overflow drain 37 is arranged on the side different from the side on which the memory unit 35 is formed with respect to the transfer path unit 34 (the opposite side in the example of FIG. 2).
  • the gate electrode 38 is stacked on the surface of the semiconductor substrate 31 so as to cover the substantially entire surface of the memory unit 35 including the region between the transfer path unit 34 and the memory unit 35, and constitutes the memory transfer transistor 22 of FIG. That is, when a predetermined voltage is applied to the gate electrode 38, the potential between the transfer path section 34 and the memory section 35 and the memory section 35 is lowered, and the charge accumulated in the charge storage layer 33 is reduced. The data is transferred to the memory unit 35 via the transfer path unit 34.
  • the gate electrode 39 is laminated on the surface of the semiconductor substrate 31 so as to cover the region between the memory unit 35 and the FD unit 36, and constitutes the transfer transistor 24 of FIG. That is, when a predetermined voltage is applied to the gate electrode 39, the potential of the region between the memory unit 35 and the FD unit 36 is lowered, and the charge accumulated in the memory unit 35 is transferred to the FD unit 36. .
  • the gate electrode 40 constitutes the amplifying transistor 26 in FIG. 1.
  • a potential corresponding to the charges is applied to the gate electrode 40, and is generated in the photoelectric conversion film 32. It is converted into a pixel signal corresponding to the charge level.
  • the gate electrode 41 is laminated on the surface of the semiconductor substrate 31 so as to cover a region between the transfer path portion 34 and the overflow drain 37, and constitutes the discharge transistor 29 of FIG. That is, when a predetermined voltage is applied to the gate electrode 41, the potential of the region between the transfer path portion 34 and the overflow drain 37 is lowered. As a result, the charges accumulated in the charge accumulation layer 33 are discharged to the power supply voltage VDD (not shown) (see FIG. 1) via the overflow drain 37.
  • the vertical drive circuit 13 in FIG. 1 drives the discharge transistors 29 at substantially the same timing in the plurality of pixels 18 arranged in the pixel region 12 to simultaneously discharge the charges accumulated in the charge accumulation layer 33 to the overflow drain. 37 to drain.
  • the charge overflows from the transfer path portion 34 to the overflow drain 37 when a charge larger than the saturation charge amount of the PD 21 is generated by photoelectric conversion, the charge overflows from the transfer path portion 34 to the overflow drain 37.
  • the solid-state imaging device 11 is configured by laminating the photoelectric conversion film 32 formed of a compound having a light shielding property higher than that of silicon constituting the semiconductor substrate 31 on the back surface side of the semiconductor substrate 31. Therefore, the solid-state imaging device 11 can reduce the thickness and size of the solid-state imaging device 11 because it is not necessary to create a light-shielding film only for shielding the memory unit 35 from light.
  • the solid-state imaging element 11 is formed from the charge accumulation layer 33 to the vicinity of the surface of the solid-state imaging element 11 instead of using, for example, a vertical transistor for transferring charges from the charge accumulation layer 33 to the memory unit 35.
  • the transfer path unit 34 is configured to be used. At this time, since the transfer path portion 34 is formed with a potential gradient so that the potential becomes deeper as it approaches the surface of the semiconductor substrate 31, it is possible to transfer charges more reliably.
  • the solid-state imaging device 11 is configured by disposing the memory transfer transistor 22 and the discharge transistor 29 with respect to the transfer path portion 34. Thereby, even if the solid-state imaging device 11 has a configuration in which only one transfer path unit 34 has a path for extracting charges from the charge storage layer 33, the charge storage layer 33 is substantially the same for all the pixels 18. From the charge storage layer 33 to the overflow drain 37 can be performed.
  • the solid-state imaging device 11 can capture an image without reducing the frame rate.
  • the saturation charge amount may fluctuate due to the variation, and in the configuration in which the overflow path is formed in other adjacent pixels, the area efficiency decreases. End up.
  • the charge transfer from the charge storage layer 33 to the memory portion 35 can be performed at substantially the same timing in all the pixels 18. Since the discharge of charge from the layer 33 to the overflow drain 37 can be performed at substantially the same timing in all the pixels 18, it is possible to avoid a decrease in the frame rate. Further, in the solid-state imaging device 11, the charge can overflow from the transfer path section 34 to the overflow drain 37, so that it is possible to avoid the above-described fluctuation of the saturation charge amount and reduction in area efficiency. .
  • FIG. 3 the front surface side of the semiconductor substrate 31 is illustrated facing upward, and the back surface side of the semiconductor substrate 31 on which the photoelectric conversion film 32 is stacked is illustrated facing downward.
  • an N-type impurity is ion-implanted into the semiconductor substrate 31, so that the photoelectric conversion film 32 is stacked near the back surface of the semiconductor substrate 31.
  • the charge storage layer 33 is formed on the side to be processed.
  • N-type impurities are ion-implanted into the semiconductor substrate 31 to extend from the charge storage layer 33 toward the surface of the semiconductor substrate 31.
  • the transfer path part 34 is formed. At this time, the dose amount is adjusted so that the potential becomes deeper as it approaches the surface side of the semiconductor substrate 31.
  • the transfer path portion 34 is formed to have as small an area as possible when the semiconductor substrate 31 is viewed in plan. That is, since various transistors formed on the surface of the semiconductor substrate 31 are formed on the surface side of the semiconductor substrate 31, the area efficiency can be improved by making the transfer path portion 34 a small area. .
  • the memory portion 35 is formed by ion-implanting N-type impurities into the semiconductor substrate 31.
  • the memory unit 35 is formed to have a smaller area than the charge storage layer 33.
  • the memory unit 35 is equal to or more than the charge storage layer 33. The saturated charge amount of
  • the FD portion 36 and the overflow drain 37 are formed by ion-implanting N-type impurities into the semiconductor substrate 31. Further, gate electrodes 38 to 41 are formed on the surface of the semiconductor substrate 31 via an insulating film (not shown), and wirings for connecting the FD portion 36 and the gate electrode 40 are formed.
  • the semiconductor substrate 31 is inverted and polished by CMP (Chemical Mechanical Polishing) from the back side until the charge storage layer 33 is exposed. To reduce the thickness.
  • CMP Chemical Mechanical Polishing
  • a photoelectric conversion film 32 is formed by depositing a material having a high light shielding property on the back surface of the solid-state imaging device 11.
  • a material for forming the photoelectric conversion film 32 for example, GaAs / InP, CuInGaS / CuInGaSe / AgInGaSe2, FeS2 / Cu2S / SnS2 / BaSi2, GaP, InGaP, or the like can be used.
  • a silicide-based material, an organic material, or the like may be used as a material for forming the photoelectric conversion film 32.
  • the photoelectric conversion film 32 can prevent the occurrence of white scratches at the interface with the semiconductor substrate 31 by having lattice matching with the silicon constituting the semiconductor substrate 31.
  • the solid-state imaging device 11 can be manufactured through the above processes.
  • FIG. 5 shows the potential in a plane passing through the transfer path section 34, the memory section 35, the FD section 36, and the overflow drain 37 below the solid-state imaging device 11.
  • the first drain potential of the drain transistor 29 between the transfer path section 34 and the overflow drain 37 is higher than the first cutoff potential of the memory transfer transistor 22 between the transfer path section 34 and the memory section 35. 2 is formed such that the cut-off potential of 2 is lowered, that is, the potential is deepened. Thereby, the solid-state imaging device 11 can limit the direction in which charges overflow from the transfer path portion 34 to the overflow drain 37 when the charge storage layer 33 is saturated.
  • the overflow drain 37 it is possible to avoid such an adverse effect on the image quality by configuring the overflow drain 37 so that the charge overflows.
  • FIG. 6 is a diagram illustrating a second configuration example of the solid-state imaging element 11.
  • FIG. 6 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state imaging device 11A, as in FIG. 2, and FIG. 6 is common to the solid-state imaging device 11 in FIG.
  • the same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • a semiconductor substrate 51 is configured by a silicon substrate 52 and an epitaxial layer 53, and the photoelectric conversion film 32 is laminated on the back surface of the silicon substrate 51 via a buffer layer 54.
  • a pinning layer 55 is formed on the silicon substrate 52 so as to be in contact with the charge storage layer 33, and a P-type region 56 is formed in the epitaxial layer 53 so as to be in contact with the memory unit 35.
  • the semiconductor substrate 51 is configured such that the epitaxial layer 53 is formed by epitaxially growing silicon on the surface of the silicon substrate 52. For example, by forming the epitaxial layer 53 on the silicon substrate 52 on which the charge storage layer 33 and the pinning layer 55 are formed, and forming the memory unit 35 and the P-type region 56 in the epitaxial layer 53, the P-type region 56. A steep P-type profile can be formed between the memory portion 35 and the memory portion 35. As a result, the saturation charge amount of the memory unit 35 can be increased.
  • the P-type region 56 is a region having a high impurity concentration formed so as to be in contact with the back surface side of the memory unit 35.
  • the buffer layer 54 between the photoelectric conversion film 32 and the semiconductor substrate 51 By providing the buffer layer 54 between the photoelectric conversion film 32 and the semiconductor substrate 51, diffusion of impurities from the photoelectric conversion film 32 to the semiconductor substrate 51 can be suppressed. Thereby, for example, a decrease in the saturation charge amount of the charge storage layer 33 can be suppressed.
  • the pinning layer 55 is, for example, a P-type region having a high impurity concentration formed so as to be in contact with the surface of the semiconductor substrate 51.
  • the P-type pinning layer 55 and the N-type charge storage layer 33 form a so-called HAD (Hole Accumulation Diode) structure can be configured. Thereby, the sensitivity of the solid-state imaging device 11A can be improved, and a reduction in noise can be realized.
  • HAD Hole Accumulation Diode
  • FIG. 7 the front surface side of the semiconductor substrate 51 is illustrated facing upward, and the back surface side of the semiconductor substrate 51 on which the photoelectric conversion film 32 is stacked is illustrated facing downward.
  • N-type impurities are ion-implanted into the silicon substrate 52, so that the photoelectric conversion film 32 is laminated in the vicinity of the back surface of the silicon substrate 52.
  • the charge storage layer 33 is formed on the side to be processed.
  • a pinning layer 55 is formed so as to be in contact with the surface of the silicon substrate 52 by ion-implanting a P-type impurity into the silicon substrate 52.
  • the epitaxial layer 53 is formed by epitaxially growing silicon on the surface of the silicon substrate 52 to form the semiconductor substrate 51. Further, a P-type region 56 is formed by ion-implanting a P-type impurity into the memory unit 35, and an N-type impurity is ion-implanted into the semiconductor substrate 51, whereby the charge accumulation layer 33 forms the semiconductor substrate 51. A transfer path portion 34 extending toward the surface is formed, and a memory portion 35 is formed in the epitaxial layer 53.
  • an FD portion 36 and an overflow drain 37 are formed by ion-implanting N-type impurities into the semiconductor substrate 51. Further, gate electrodes 38 to 41 are formed on the surface of the semiconductor substrate 51 via an insulating film (not shown), and wirings for connecting the FD portion 36 and the gate electrode 40 are formed.
  • the semiconductor substrate 51 is inverted, and the semiconductor substrate 51 is polished by CMP (Chemical Mechanical Polishing) from the back surface side until the charge storage layer 33 is exposed, and thinned. .
  • CMP Chemical Mechanical Polishing
  • the buffer layer 54 is laminated on the back surface of the semiconductor substrate 51, and the photoelectric conversion film 32 is further formed.
  • the solid-state imaging device 11A as shown in FIG. 6 can be manufactured.
  • FIG. 8 is a diagram illustrating a third configuration example of the solid-state imaging device 11.
  • FIG. 8 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state imaging device 11B, as in FIG. 2, and in FIG. 8, common to the solid-state imaging device 11 in FIG.
  • the same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • the pinning layer 55 is formed so as to contact the surface side of the charge storage layer 33, and the memory unit 35B contacts the pinning layer 55 from the vicinity of the surface of the semiconductor substrate 31. 2 is different from the solid-state imaging device 11 in FIG.
  • the pinning layer 55 is a region having a high P-type impurity concentration, similar to the solid-state imaging device 11A of FIG.
  • the volume of the memory unit 35B can be increased as compared with the solid-state imaging device 11 of FIG. 2 by extending the memory unit 35B until it contacts the pinning layer 55.
  • increasing the volume of the memory unit has been a factor in generating smear.
  • the solid-state imaging device 11B since it can be shielded by the photoelectric conversion film 32, smear is prevented. It is possible to increase the volume of the memory unit 35B without generating.
  • FIG. 9 is a diagram illustrating a fourth configuration example of the solid-state imaging device 11.
  • FIG. 9 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state image sensor 11C, as in FIG. 8, and in FIG. 9, the same as the solid-state image sensor 11B in FIG.
  • the same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • the solid-state imaging device 11 ⁇ / b> C has the same configuration as the solid-state imaging device 11 ⁇ / b> B of FIG. 8 in that the memory unit 35 ⁇ / b> C is formed to extend until it contacts the pinning layer 55.
  • the solid-state imaging device 11C is different from the solid-state imaging device 11B in FIG. 8 in that vertical gate electrodes 38C and 41C are provided instead of the transfer path portion 34.
  • the vertical gate electrodes 38C and 41C are formed by digging into the semiconductor substrate 31 from the surface of the semiconductor substrate 31 until reaching the charge storage layer 33, which is a so-called vertical transistor structure. ing.
  • the transfer of charges from the charge storage layer 33 to the memory unit 35C and the transfer of charges from the charge storage layer 33 to the overflow drain 37 can be performed without providing the transfer path section 34. It can be discharged.
  • FIG. 10 is a diagram illustrating a fifth configuration example of the solid-state imaging element 11.
  • FIG. 10 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state imaging device 11D, as in FIG. 8, and in FIG. 10 is common to the solid-state imaging device 11B in FIG.
  • the same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • the solid-state imaging device 11 ⁇ / b> D is configured in common with the solid-state imaging device 11 ⁇ / b> B of FIG. 8 in that the memory unit 35 ⁇ / b> D is formed to extend until it contacts the pinning layer 55.
  • the solid-state imaging device 11C is different from the solid-state imaging device 11B in FIG. 8 in that the gate electrode 39D has a vertical transistor structure.
  • the gate electrode 39D is formed so as to extend from the surface of the semiconductor substrate 31 so as to be in contact with the side surface of the memory unit 35D, and to the FD unit 36 through this extended part.
  • the charge to be transferred can be read from the memory unit 35D.
  • the solid-state imaging device 11D can deepen the potential of the memory unit 35D and increase the saturation charge amount Qs of the memory unit 35D.
  • FIG. 11 is a diagram illustrating a sixth configuration example of the solid-state imaging element 11.
  • FIG. 11 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state image sensor 11E, as in FIG. 8.
  • the solid-state image sensor 11B in FIG. The same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • the solid-state imaging device 11E is configured in common with the solid-state imaging device 11B of FIG. 8 in that it is formed to extend until the memory unit 35E contacts the pinning layer 55.
  • the solid-state imaging device 11E differs from the solid-state imaging device 11B of FIG. 8 in that the semiconductor substrate 51 is configured by a silicon substrate 52 and an epitaxial layer 53, like the solid-state imaging device 11A shown in FIG. It is supposed to be configured.
  • the solid-state imaging device 11E forms the epitaxial layer 53 on the silicon substrate 52 on which the charge storage layer 33 and the pinning layer 55 are formed, and forms the memory unit 35E in the epitaxial layer 53 so as to be in contact with the pinning layer 55.
  • a steep P-type profile can be formed between the pinning layer 55 and the memory part 35E.
  • capacitance in the bottom face of the memory part 35E can be strengthened, and the saturation charge amount Qs of the memory part 35E can be increased.
  • FIG. 12 is a diagram illustrating a seventh configuration example of the solid-state imaging element 11.
  • FIG. 12 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state image sensor 11F, as in FIG. 8, and FIG. 12 is common to the solid-state image sensor 11B in FIG.
  • the same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • the solid-state imaging device 11F has the same configuration as the solid-state imaging device 11B of FIG. 8 in that the solid-state imaging device 11F is formed to extend until the memory unit 35F contacts the pinning layer 55.
  • the semiconductor substrate 51 is composed of the silicon substrate 52 and the epitaxial layer 53, and the epitaxial layer 53 is thickened. In this respect, the configuration is different from that of the solid-state imaging device 11B of FIG.
  • the saturated charge of the memory unit 35F is formed by forming a steep P-type profile between the pinning layer 55 and the memory unit 35F, as in the solid-state imaging device 11E of FIG.
  • the amount of saturation charge Qs can be increased by increasing the stretch amount of the memory portion 35F as the epitaxial layer 53 is thickened.
  • FIG. 13 is a diagram illustrating an eighth configuration example of the solid-state imaging element 11.
  • FIG. 13 shows a cross-sectional configuration example in a portion corresponding to one pixel 18 included in the solid-state imaging device 11G, as in FIG. 8, and FIG. 13 is common to the solid-state imaging device 11B in FIG.
  • the same reference numerals are assigned to the components to be described, and detailed description thereof is omitted.
  • the solid-state imaging device 11G has the same configuration as the solid-state imaging device 11B of FIG. 8 in that the memory portion 35G is formed to extend until it contacts the pinning layer 55G.
  • the solid-state imaging device 11G is formed so that a part of the pinning layer 55G extends toward the surface side of the semiconductor substrate 31 so as to cover the side surface of the memory unit 35G.
  • the configuration is different from that of the element 11B.
  • a part of the P-type pinning layer 55G having a high impurity concentration is formed to extend on the side wall of the memory unit 35G, thereby strengthening the capacitance on the side wall of the memory unit 35G.
  • the saturation charge amount Qs of the memory unit 35G can be increased.
  • the pinning layer 55G can be provided with a function as a separation unit that separates the memory unit 35G and the transfer path unit 34 by forming a part thereof so as to separate the memory unit 35G and the transfer path unit 34. .
  • FIG. 14 shows a configuration example of the pixel 18 when the solid-state imaging device 11 is viewed from the surface side, and each of the above-described diagrams illustrating a cross-sectional configuration example along a cross-sectional line taken along the dashed line.
  • the memory portion 35 hidden by the gate electrode 38 is indicated by a two-dot chain line.
  • the memory portion 35 has the largest area among the elements formed in the plane having the memory portion 35. It is comprised so that it may have a layout. Thereby, the saturation charge amount Qs of the memory unit 35 can be increased.
  • one pixel 18 is shown.
  • the FD unit 36 and the overflow drain 37 are shared by a plurality of adjacent pixels 18 (for example, four pixels 18).
  • the solid-state imaging device 11 may have a structure in which a plurality of adjacent pixels 18 share the drain power supply of the overflow drain 37 and the pixel transistor (for example, the amplification transistor 26 in FIG. 1). With such a pixel sharing structure, the area occupied by commonly used elements can be reduced, and the area of the memory unit 35 can be increased.
  • the solid-state imaging device 11 can avoid coupling by arranging the FD portion 36 and the overflow drain 37 at diagonal positions.
  • the solid-state imaging device 11 can employ a configuration in which the FD portion 36 and the overflow drain 37 are arranged on the same side of the pixel boundary, and a pixel transistor is arranged on the other side facing the one side. .
  • the solid-state imaging device 11 of each embodiment as described above is, for example, an imaging system such as a digital still camera or a digital video camera, a mobile phone having an imaging function, or other equipment having an imaging function. It can be applied to various electronic devices.
  • FIG. 15 is a block diagram illustrating a configuration example of an imaging device mounted on an electronic device.
  • the imaging apparatus 101 includes an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and can capture still images and moving images.
  • the optical system 102 includes one or more lenses, guides image light (incident light) from a subject to the image sensor 103, and forms an image on a light receiving surface (sensor unit) of the image sensor 103.
  • the solid-state image sensor 11 of each of the above-described embodiments or modifications is applied.
  • electrons are accumulated for a certain period according to an image formed on the light receiving surface via the optical system 102. Then, a signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signal output from the image sensor 103.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 104 is supplied to the monitor 105 and displayed, or supplied to the memory 106 and stored (recorded).
  • an image can be taken at a high frame rate by applying the solid-state imaging device 11 of each of the above-described embodiments or modifications.
  • this technique can also take the following structures.
  • the photoelectric conversion film is formed by laminating a highly light-shielding material on the first surface of the semiconductor substrate.
  • Each pixel is disposed on the first surface of the semiconductor substrate on a side different from the side on which the memory unit is formed with respect to the transfer path unit via a discharge gate from the transfer path unit.
  • the solid-state imaging device according to any one of (1) to (4), further including an overflow drain.
  • Solid-state image sensor Solid-state image sensor.
  • the cut-off potential of the discharge gate that discharges charge from the transfer path portion to the overflow drain is formed lower than the cut-off potential of the charge transfer gate that transfers charge from the transfer path portion to the memory portion.
  • the solid-state imaging device according to any one of (1) to (7), wherein the photoelectric conversion film is a film formed of a compound lattice-matched with the semiconductor substrate.
  • the solid-state imaging device according to any one of (1) to (8), wherein the photoelectric conversion film is a film formed of silicide.
  • the solid-state imaging device according to any one of (1) to (9), wherein the photoelectric conversion film is a film formed of an organic substance.
  • the solid-state imaging device according to any one of (1) to (10), further including a buffer layer that suppresses diffusion of impurities between the semiconductor substrate and the photoelectric conversion film.
  • An electrode for reading out charges from the memory unit is formed by extending from the surface of the semiconductor substrate toward the inside so as to be in contact with a side surface of the memory unit.
  • (5) to (14) The solid-state imaging device described.
  • (16) The solid-state imaging device according to any one of (12) to (15), wherein a part of the pinning layer is formed to extend toward a surface side of the semiconductor substrate so as to cover a side surface of the memory unit. .
  • each pixel includes a charge accumulation layer that accumulates charges generated in the photoelectric conversion film, and a transfer path portion that serves as a path for transferring charges accumulated in the charge accumulation layer.
  • a manufacturing method including a step of forming the photoelectric conversion film by laminating a highly light-shielding material on the first surface of the semiconductor substrate.
  • the photoelectric conversion film is an electronic apparatus including a solid-state imaging element formed by laminating a highly light-shielding material on the first surface of the semiconductor substrate.
  • 11 solid-state imaging device 12 pixel area, 13 vertical drive circuit, 14 column signal processing circuit, 15 horizontal drive circuit, 16 output circuit, 17 control circuit, 18 pixel, 21 PD, 22 memory transfer transistor, 23 memory unit, 24 transfer Transistor, 25 FD section, 26 amplification transistor, 27 selection transistor, 28 reset transistor, 29 discharge transistor, 31 semiconductor substrate, 32 photoelectric conversion film, 33 charge storage layer, 34 transfer path section, 35 memory section, 36 FD section, 37 Overflow drain, 38 to 41 gate electrode, 51 semiconductor substrate, 52 silicon substrate, 53 epitaxial layer, 54 buffer layer, 55 pinning layer

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Abstract

　本開示は、より小型化を図ることができるようにする固体撮像素子および製造方法、並びに電子機器に関する。 固体撮像素子は、半導体基板の裏面側から照射される光により光電変換を行う光電変換膜を備える。また、画素ごとに、半導体基板の裏面において光電変換膜に接するように電荷蓄積層が形成され、電荷蓄積層から半導体基板の表面の近傍まで延在するように転送経路部が形成され、半導体基板の裏面側の近傍に、転送経路部から電荷転送ゲートを介してメモリ部が配置される。そして、光電変換膜は、半導体基板の裏面に高遮光性の材料を積層して形成される。本技術は、例えば、裏面照射型であってグローバルシャッタ方式のCMOSイメージセンサに適用できる。

Description

固体撮像素子および製造方法、並びに電子機器
　本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より小型化を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。
　また、近年では、半導体基板に対してトランジスタや配線層などが積層される表面に対して反対側の面となる裏面側からＰＤに光を照射する裏面照射型のCMOSイメージセンサが多く利用されている。
　一般的に、CMOSイメージセンサでは、画素の行ごとに順次、ＰＤからＦＤ（Floating Diffusion：フローティングディフュージョン）部に電荷を転送するローリングシャッタ方式により画像が撮像される。これに対し、近年、全ての画素から一斉に、ＰＤからＦＤ部に電荷を転送するグローバルシャッタ方式により画像を撮像することができるCMOSイメージセンサの開発が進められている。
　また、裏面照射型であってグローバルシャッタ方式のCMOSイメージセンサにおいて、半導体基板上に光電変換部と遮光性を兼ねた新規膜材料（例としてCIGS:CuInGaS2)を積層する構造が開発されている。この構造では、光電変換膜側表面に、光電変換膜にて発生した電荷を貯める電荷蓄積部を形成し、半導体基板の配線層側表面にはメモリ部および信号処理トランジスタを形成することによって、面積効率を向上させることが行われている。そして、例えば、電荷蓄積部からメモリ部に電荷を転送するのに、縦型のトランジスタが利用される（特許文献１参照）。
　ところで、このような縦型のトランジスタを１つ用いる構成でグローバルシャッタ動作を実現することは可能であるが、メモリ部の電荷を順次読出し後に、ＦＤ部およびメモリ部を介してグローバルリセットを行う構成となっている。この構成によって、フレームレートが低下することになる。一方、フレームレートを向上させるためには、２つの縦型トランジスタを備える必要があることより、CMOSイメージセンサの面積効率が低下することになる。さらに、電荷蓄積部が飽和時、電荷を逃がすパスを配線層側電源、もしくは隣接画素へ作成する必要があり、飽和電荷量がばらついたり、面積効率が低下したりするといったことが懸念される。
　また、特許文献２には、半導体基板内におけるＺ軸方向の上主面側にフォトダイオードが設けられ、半導体基板内におけるＺ軸方向の下主面側に蓄積ダイオードが設けられた固体撮像装置が開示されている。また、特許文献３には、読出し回路やｎ型不純物領域などへ入射する入射光を遮光するように光電変換膜が形成された固体撮像装置が開示されている。
国際公開第２０１３／０８８９８３号パンフレット 特開２０１２－２０４５２４号公報 特開２０１２－４４４３号公報
　ところで、裏面照射型であってグローバルシャッタ方式のCMOSイメージセンサにおいて、特許文献２または３に開示されている構成を適用した場合には、メモリ部を完全に遮光することは困難であった。そのため、表面側に形成されたメモリ部を遮光するために埋め込み遮光膜を形成したり、裏面側に部分的に遮光膜を形成したりすることが必要となる。このように遮光膜を形成した場合には、固体撮像素子の厚みが増加することになる。従って、固体撮像素子を小型化するために、遮光膜を形成することなくメモリ部を遮光することが求められていた。
　本開示は、このような状況に鑑みてなされたものであり、より小型化を図ることができるようにするものである。
　本開示の一側面の固体撮像素子は、複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、前記画素ごとに、前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有し、前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される。
　本開示の一側面の製造方法は、複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、前記画素ごとに、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する固体撮像素子の製造方法において、前記半導体基板の前記第１の面の近傍に前記電荷蓄積層を形成し、前記前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように前記転送経路部を形成し、前記半導体基板の前記第１の面側から前記電荷蓄積層が露出するまで研磨し、前記半導体基板の前記第１の面に高遮光性の材料を積層して前記光電変換膜を形成するステップを含む。
　本開示の一側面の電子機器は、複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、前記画素ごとに、前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有し、前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される固体撮像素子を備える。
　本開示の一側面においては、固体撮像素子は、複数の画素がアレイ状に配置される半導体基板と、半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備える。また、画素ごとに、半導体基板の第１の面において光電変換膜に接するように形成され、光電変換膜で発生した電荷を蓄積する電荷蓄積層と、電荷蓄積層から半導体基板の第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する。そして、光電変換膜は、半導体基板の第１の面に高遮光性の材料を積層して形成される。
　本開示の一側面によれば、より小型化を図ることができる。
本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 固体撮像素子の第１の構成例を示す図である。 固体撮像素子の製造方法について説明する図である。 固体撮像素子の製造方法について説明する図である。 半導体基板のポテンシャルについて説明する。 固体撮像素子の第２の構成例を示す図である。 固体撮像素子の製造方法について説明する図である。 固体撮像素子の第３の構成例を示す図である。 固体撮像素子の第４の構成例を示す図である。 固体撮像素子の第５の構成例を示す図である。 固体撮像素子の第６の構成例を示す図である。 固体撮像素子の第７の構成例を示す図である。 固体撮像素子の第８の構成例を示す図である。 画素の平面的な構成例を示す図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
　図１において、固体撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備えて構成される。また、画素領域１２に配置される複数の画素１８は、ＰＤ２１、メモリ転送トランジスタ２２、メモリ部２３、転送トランジスタ２４、ＦＤ部２５、増幅トランジスタ２６、選択トランジスタ２７、リセットトランジスタ２８、および排出トランジスタ２９を備えて構成される。
　画素領域１２には、複数の画素１８がアレイ状に配置されており、それぞれの画素１８は、水平信号線を介して垂直駆動回路１３に接続されるとともに、垂直信号線を介してカラム信号処理回路１４に接続される。複数の画素１８は、図示しない光学系を介して照射される光の光量に応じた画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
　垂直駆動回路１３は、画素領域１２に配置される複数の画素１８の行ごとに、それぞれの画素１８を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線を介して画素１８に供給する。カラム信号処理回路１４は、複数の画素１８から垂直信号線を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画像信号のアナログディジタル変換を行うとともにリセットノイズを除去する。
　水平駆動回路１５は、画素領域１２に配置される複数の画素１８の列ごとに、カラム信号処理回路１４から画素信号を出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４から供給される画素信号を増幅し、後段の画像処理回路に出力する。
　制御回路１７は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
　ＰＤ２１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子がメモリ転送トランジスタ２２および排出トランジスタ２９に接続されている。
　メモリ転送トランジスタ２２は、垂直駆動回路１３から供給されるメモリ転送信号に従って駆動し、メモリ転送トランジスタ２２がオンになると、ＰＤ２１に蓄積されている電荷がメモリ部２３に転送される。例えば、ＰＤ２１からメモリ部２３への電荷の転送は、画素領域１２が有する全ての画素１８で略同一のタイミングで行われ、全ての画素１８で電荷が一斉に転送される。
　メモリ部２３は、ＰＤ２１から転送された電荷を、カラム信号処理回路１４に読み出すタイミングとなるまで保持する。
　転送トランジスタ２４は、垂直駆動回路１３から供給される転送信号に従って駆動し、転送トランジスタ２４がオンになると、メモリ部２３に蓄積されている電荷がＦＤ部２５に転送される。例えば、メモリ部２３からＦＤ部２５への電荷の転送は、画素領域１２が有する複数の画素１８の列ごとに順次行われる。
　ＦＤ部２５は、増幅トランジスタ２６のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、メモリ部２３から転送される電荷を蓄積する。
　増幅トランジスタ２６は、ＦＤ部２５に蓄積されている電荷に応じたレベル（即ち、ＦＤ部２５の電位）の画素信号を、選択トランジスタ２７を介して垂直信号線に出力する。つまり、ＦＤ部２５が増幅トランジスタ２６のゲート電極に接続される構成により、ＦＤ部２５および増幅トランジスタ２６は、ＰＤ２１において発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
　選択トランジスタ２７は、垂直駆動回路１３から供給される選択信号に従って駆動し、選択トランジスタ２７がオンになると、増幅トランジスタ２６から出力される画素信号が垂直信号線に出力可能な状態となる。
　リセットトランジスタ２８は、垂直駆動回路１３から供給されるリセット信号に従って駆動し、リセットトランジスタ２８がオンになると、ＦＤ部２５に蓄積されている電荷が電源配線ＶＤＤに排出されて、ＦＤ部２５がリセットされる。
　排出トランジスタ２９は、垂直駆動回路１３から供給される排出信号に従って駆動し、排出トランジスタ２９がオンになると、ＰＤ２１に溜まっている電荷が電源配線ＶＤＤに排出される。例えば、ＰＤ２１から電源配線ＶＤＤへの電荷の転送は、画素領域１２が有する全ての画素１８で略同一のタイミングで行われ、全ての画素１８で電荷が一斉に排出される。また、排出トランジスタ２９は、ＰＤ２１の飽和電荷量よりも多い電荷が光電変換により発生した場合には、ＰＤ２１から電源配線ＶＤＤに電荷を溢れ出させるオーバーフローゲートとして機能する。
　次に、図２は、固体撮像素子１１の第１の構成例を示す図である。
　図２には、固体撮像素子１１が有する１つの画素１８に対応する部分における断面的な構成例が示されている。
　図２に示すように、固体撮像素子１１は、半導体基板３１に光電変換膜３２が積層されて構成される。また、半導体基板３１の内部には、画素１８ごとに、電荷蓄積層３３、転送経路部３４、メモリ部３５、ＦＤ部３６、およびオーバーフロードレイン３７が形成される。また、半導体基板３１の表面には、画素１８ごとに、ゲート電極３８乃至４１が、図示しない絶縁層を介して積層される。なお、本実施の形態においては、固体撮像素子１１について、メモリ転送トランジスタ２２などの能動素子が積層される面（図２において下側を向く面：第２の面）を表面と称し、その反対側の面（図２の上側を向く面：第１の面）を裏面と称する。
　半導体基板３１は、例えば、高純度シリコンの単結晶が薄くスライスされたシリコンウェハである。
　光電変換膜３２は、半導体基板３１の裏面に対して積層され、半導体基板３１を構成するシリコンよりも遮光性が高い化合物により形成されており、固体撮像素子１１の裏面から照射される光により光電変換を行う。例えば、光電変換膜３２は、複数の画素１８それぞれに応じた領域にある部分が、各画素１８のＰＤ２１（図１）に対応し、画素１８ごとの受光量に応じて電荷を発生する。また、光電変換膜３２は、固体撮像素子１１の裏面側から照射された光が、メモリ部３５まで到達することがないような材質および厚みで形成される。例えば、光電変換膜３２を形成する材料としては、半導体基板３１と格子整合した化合物や、シリサイド、有機物などを用いることができる。
　電荷蓄積層３３は、半導体基板３１の裏面において光電変換膜３２に接するように形成されるＮ型領域であり、光電変換膜３２における光電変換により発生した電荷を蓄積する。
　転送経路部３４は、電荷蓄積層３３から連続して半導体基板３１の表面側に向かって、半導体基板３１の表面近傍まで延在するように形成されるＮ型領域である。転送経路部３４は、電荷蓄積層３３に蓄積されている電荷をメモリ部３５に転送する経路となり、電荷の転送を補助するために、半導体基板３１の表面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成される。
　メモリ部３５は、半導体基板３１の表面側近傍に、転送経路部３４からメモリ転送トランジスタ２２（図１）を介して形成されるＮ型領域であり、図１のメモリ部２３に対応し、電荷蓄積層３３から転送経路部３４を介して転送される電荷を蓄積する。また、メモリ部３５は、例えば、電荷蓄積層３３よりもポテンシャルが深く形成され、メモリ部３５の飽和電荷量が、電荷蓄積層３３の飽和電荷量と同等、または、電荷蓄積層３３の飽和電荷量よりも大きくなるように形成される。これにより、メモリ部３５は、電荷蓄積層３３に蓄積されている全ての電荷を保持することができる。
　ＦＤ部３６は、半導体基板３１の表面に接するように形成される不純物濃度の濃いＮ型領域（浮遊拡散領域）であり、図１のＦＤ部２５に対応し、メモリ部３５から転送された電荷を一時的に保持する。
　オーバーフロードレイン３７は、半導体基板３１の表面に接するように、転送経路部３４から排出トランジスタ２９（図１）を介して形成される不純物濃度の濃いＮ型領域であり、図示しない電源電圧ＶＤＤに接続されている。また、オーバーフロードレイン３７は、転送経路部３４に対してメモリ部３５が形成される側とは異なる側（図２の例では反対側）に配置される。
　ゲート電極３８は、転送経路部３４およびメモリ部３５の間の領域を含みメモリ部３５の略全面を覆うように半導体基板３１の表面に積層され、図１のメモリ転送トランジスタ２２を構成する。即ち、ゲート電極３８に所定の電圧が印加されると、転送経路部３４およびメモリ部３５の間の領域、並びに、メモリ部３５のポテンシャルが低くなり、電荷蓄積層３３に蓄積されている電荷が転送経路部３４を介してメモリ部３５に転送される。
　ゲート電極３９は、メモリ部３５およびＦＤ部３６の間の領域を覆うように半導体基板３１の表面に積層され、図１の転送トランジスタ２４を構成する。即ち、ゲート電極３９に所定の電圧が印加されることによって、メモリ部３５およびＦＤ部３６の間の領域のポテンシャルが低くなり、メモリ部３５に蓄積されている電荷がＦＤ部３６に転送される。
　ゲート電極４０は、図１の増幅トランジスタ２６を構成し、ＦＤ部３６に電荷が蓄積されると、その電荷に応じた電位がゲート電極４０に印加されることによって、光電変換膜３２で発生した電荷のレベルに応じた画素信号に変換される。
　ゲート電極４１は、転送経路部３４およびオーバーフロードレイン３７の間の領域を覆うように半導体基板３１の表面に積層され、図１の排出トランジスタ２９を構成する。即ち、ゲート電極４１に所定の電圧が印加されると、転送経路部３４およびオーバーフロードレイン３７の間の領域のポテンシャルが低くなる。これにより、電荷蓄積層３３に蓄積されている電荷がオーバーフロードレイン３７を介して図示しない電源電圧ＶＤＤ（図１参照）に排出される。例えば、図１の垂直駆動回路１３は、画素領域１２に配置される複数の画素１８において排出トランジスタ２９を略同一のタイミングで駆動させ、電荷蓄積層３３に蓄積されている電荷を一斉にオーバーフロードレイン３７に排出させる。また、図５を参照して後述するように、ＰＤ２１の飽和電荷量よりも多い電荷が光電変換により発生した場合には、転送経路部３４からオーバーフロードレイン３７に電荷がオーバーフローする。
　このように、固体撮像素子１１は、半導体基板３１の裏面側に、半導体基板３１を構成するシリコンよりも遮光性が高い化合物により形成される光電変換膜３２を積層して構成される。従って、固体撮像素子１１は、メモリ部３５を遮光するためだけの遮光膜を作成する必要がなくなることより、固体撮像素子１１の薄膜化および小型化を図ることができる。
　また、固体撮像素子１１は、電荷蓄積層３３からメモリ部３５への電荷の転送に、例えば、縦型のトランジスタを利用するのではなく、電荷蓄積層３３から固体撮像素子１１の表面近傍まで形成される転送経路部３４を利用するように構成される。このとき、転送経路部３４は、半導体基板３１の表面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成されているので、電荷の転送を、より確実に行うことができる。
　さらに、固体撮像素子１１は、転送経路部３４に対してメモリ転送トランジスタ２２および排出トランジスタ２９を配置して構成される。これにより、固体撮像素子１１は、電荷蓄積層３３から電荷を取り出す経路が転送経路部３４の１つだけである構成であっても、全ての画素１８で略同一のタイミングで、電荷蓄積層３３からメモリ部３５への電荷の転送を行うことができるとともに、電荷蓄積層３３からオーバーフロードレイン３７への電荷の排出を行うことができる。
　これにより、固体撮像素子１１では、フレームレートを低下することなく、画像を撮像することができる。
　例えば、上述の特許文献１に開示されている構成のように、縦型のトランジスタを利用してグローバルシャッタ方式を実現する場合、ＦＤ部およびメモリ部を介して電荷蓄積部をリセットする構成になる。従来、メモリ部に電荷を一斉に転送した後、次の露光が開示される構成となっており、その構成では、順次読み出しの終了後に電荷蓄積部を一斉にリセットして露光を行うことになるため、フレームレートが低下することになる。そのため、フレームレートの低下を回避するためには、電荷蓄積部をリセットするための縦型のトランジスタが必要となってしまい、このような構成では、面積効率が低下することになる。
　また、縦型のトランジスタを利用する構成では、電荷蓄積部から電荷をオーバーフローさせるための経路（オーバーフローパス）を、縦型のトランジスタとは別に設ける必要がある。例えば、表面側に設けられた電源配線にオーバーフローパスを形成する構成では、ばらつきによって飽和電荷量が変動することがあり、隣接する他の画素へオーバーフローパスを形成する構成では、面積効率が低下してしまう。
　これに対し、固体撮像素子１１では、転送経路部３４を利用することによって、電荷蓄積層３３からメモリ部３５への電荷転送を全ての画素１８で略同一のタイミングで行うことができ、電荷蓄積層３３からオーバーフロードレイン３７への電荷排出を全ての画素１８で略同一のタイミングで行うことができるので、フレームレートの低下を回避することができる。さらに、固体撮像素子１１では、転送経路部３４からオーバーフロードレイン３７に電荷をオーバーフローさせることができるので、上述したような飽和電荷量の変動や面積効率の低下が発生することを回避することができる。
　次に、図３および図４を参照して、固体撮像素子１１の製造方法について説明する。なお、図３では、半導体基板３１の表面側が上側を向いて図示されており、光電変換膜３２が積層される半導体基板３１の裏面側が下側を向いて図示されている。
　まず、第１の工程において、図３の上側に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、半導体基板３１の裏面近傍に、即ち、光電変換膜３２が積層される側に、電荷蓄積層３３を形成する。
　次に、第２の工程において、図３の中央に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、電荷蓄積層３３から半導体基板３１の表面に向かって延在するような転送経路部３４を形成する。このとき、半導体基板３１の表面側に近づくに従ってポテンシャルが深くなるようにDose量が調整される。また、転送経路部３４は、半導体基板３１を平面的に見たときに、できるだけ小面積となるように形成される。つまり、半導体基板３１の表面側には、半導体基板３１の表面に形成される各種のトランジスタなどが形成されるため、転送経路部３４を小面積とすることにより、面積効率を向上させることができる。
　次に、第３の工程において、図３の下側に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、メモリ部３５を形成する。なお、図示するように、メモリ部３５は、電荷蓄積層３３よりも面積が狭く形成されるが、電荷蓄積層３３よりもポテンシャルが深くなるように形成することで、電荷蓄積層３３と同等以上の飽和電荷量とすることができる。
　次に、第４の工程において、図４の上側に示すように、半導体基板３１に対してＮ型の不純物をイオン注入することにより、ＦＤ部３６およびオーバーフロードレイン３７を形成する。さらに、半導体基板３１の表面に対して図示しない絶縁膜を介して、ゲート電極３８乃至４１を形成し、ＦＤ部３６およびゲート電極４０を接続する配線を形成する。
　次に、第５の工程において、図４の中央に示すように、半導体基板３１を反転させ、電荷蓄積層３３が露出するまで、半導体基板３１を裏面側からCMP(Chemical Mechanical  Polishing)により研磨して薄膜化を行う。
　そして、第６の工程において、図４の下側に示すように、固体撮像素子１１の裏面に対して、高い遮光性を持つ材料を成膜することにより光電変換膜３２を形成する。光電変換膜３２を形成するための材料としては、例えば、GaAs / InPや、CuInGaS / CuInGaSe / AgInGaSe2、FeS2 / Cu2S / SnS2 / BaSi2、GaP、InGaPなどを用いることができる。また、光電変換膜３２を形成するための材料として、シリサイド系材料や有機材料などを用いてもよい。また、光電変換膜３２は、半導体基板３１を構成するシリコンと格子整合を持たせることで、半導体基板３１との間の界面での白傷の発生を防止することができ、このような材料として、例えば、CuInGaSを用いることが好ましい。
　以上のような工程により、固体撮像素子１１を製造することができる。
　次に、図５を参照して、固体撮像素子１１の半導体基板３１におけるポテンシャルについて説明する。
　図５には、固体撮像素子１１の下側に、転送経路部３４、メモリ部３５、ＦＤ部３６、およびオーバーフロードレイン３７を通る平面におけるポテンシャルが示されている。
　図５に示すように、転送経路部３４とメモリ部３５との間におけるメモリ転送トランジスタ２２の第１のカットオフ電位よりも、転送経路部３４とオーバーフロードレイン３７との間における排出トランジスタ２９の第２のカットオフ電位が低くなるように、即ち、ポテンシャルが深くなるように形成されている。これにより、固体撮像素子１１は、電荷蓄積層３３が飽和した場合には、転送経路部３４からオーバーフロードレイン３７へ電荷が溢れ出る方向を限定することができる。
　例えば、メモリ部３５において電荷を保持している間に、電荷蓄積層３３からメモリ部３５に電荷がオーバーフローした場合には、メモリ部３５が保持している電荷量が変化してしまうため、画質に悪影響を及ぼすことが懸念される。これに対し、固体撮像素子１１では、オーバーフロードレイン３７に電荷がオーバーフローするように構成することによって、このような画質に悪影響を及ぼすようなことを回避することができる。
　次に、図６は、固体撮像素子１１の第２の構成例を示す図である。
　図６には、図２と同様に、固体撮像素子１１Ａが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図６において、図２の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図６に示すように、固体撮像素子１１Ａは、半導体基板５１が、シリコン基板５２およびエピタキシャル層５３により構成され、シリコン基板５１の裏面に対してバッファ層５４を介して光電変換膜３２が積層される。さらに、固体撮像素子１１Ａは、電荷蓄積層３３に接するようにシリコン基板５２にピニング層５５が形成されるとともに、メモリ部３５に接するようにエピタキシャル層５３にＰ型領域５６が形成されている点で、図２の固体撮像素子１１と異なる構成とされる。
　半導体基板５１は、シリコン基板５２の表面に対してシリコンをエピタキシャル成長させることによってエピタキシャル層５３が形成される構成とされる。例えば、電荷蓄積層３３およびピニング層５５が形成されたシリコン基板５２に対してエピタキシャル層５３を形成して、エピタキシャル層５３にメモリ部３５およびＰ型領域５６を形成することによって、Ｐ型領域５６とメモリ部３５との間に急峻なＰ型プロファイルを形成することができる。これにより、メモリ部３５の飽和電荷量を増加させることができる。Ｐ型領域５６は、メモリ部３５の裏面側に接するように形成される不純物濃度の濃い領域である。
　バッファ層５４を、光電変換膜３２と半導体基板５１との間に設けることによって、光電変換膜３２から半導体基板５１への不純物の拡散を抑制することができる。これにより、例えば、電荷蓄積層３３の飽和電荷量の低下を抑制することができる。
　ピニング層５５は、例えば、半導体基板５１の表面に接するように形成される不純物濃度の濃いＰ型領域であり、Ｐ型のピニング層５５およびＮ型の電荷蓄積層３３により、いわゆるHAD（Hole Accumulation Diode）構造を構成することができる。これにより、固体撮像素子１１Ａの感度を改善することができるとともに、低ノイズ化を実現することができる。
　次に、図７を参照して、固体撮像素子１１Ａの製造方法について説明する。なお、図７では、半導体基板５１の表面側が上側を向いて図示されており、光電変換膜３２が積層される半導体基板５１の裏面側が下側を向いて図示されている。
　まず、第１１の工程において、図７の上側に示すように、シリコン基板５２に対してＮ型の不純物をイオン注入することにより、シリコン基板５２の裏面近傍に、即ち、光電変換膜３２が積層される側に、電荷蓄積層３３を形成する。さらに、シリコン基板５２に対してＰ型の不純物をイオン注入することにより、シリコン基板５２の表面に接するようにピニング層５５を形成する。
　次に、第１２の工程において、図７の中央に示すように、シリコン基板５２の表面に対してシリコンをエピタキシャル成長させることによってエピタキシャル層５３を形成して、半導体基板５１が構成される。さらに、メモリ部３５にＰ型の不純物をイオン注入することによってＰ型領域５６を形成し、半導体基板５１に対してＮ型の不純物をイオン注入することにより、電荷蓄積層３３から半導体基板５１の表面に向かって延在するような転送経路部３４を形成するとともに、エピタキシャル層５３にメモリ部３５を形成する。
　次に、第１３の工程において、図７の下側に示すように、半導体基板５１に対してＮ型の不純物をイオン注入することにより、ＦＤ部３６およびオーバーフロードレイン３７を形成する。さらに、半導体基板５１の表面に対して図示しない絶縁膜を介して、ゲート電極３８乃至４１を形成し、ＦＤ部３６およびゲート電極４０を接続する配線を形成する。
　その後、図４の第５の工程と同様に、半導体基板５１を反転させ、電荷蓄積層３３が露出するまで、半導体基板５１を裏面側からCMP(Chemical Mechanical  Polishing)により研磨して薄膜化を行う。そして、半導体基板５１を裏面に対してバッファ層５４を積層し、さらに光電変換膜３２を形成する。
　これにより、図６に示したような固体撮像素子１１Ａを製造することができる。
　次に、図８は、固体撮像素子１１の第３の構成例を示す図である。
　図８には、図２と同様に、固体撮像素子１１Ｂが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図８において、図２の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図８に示すように、固体撮像素子１１Ｂは、電荷蓄積層３３の表面側に接するようにピニング層５５が形成されるとともに、メモリ部３５Ｂが、半導体基板３１の表面近傍からピニング層５５に接するまで延伸するように形成されている点で、図２の固体撮像素子１１と異なる構成とされる。ここで、ピニング層５５は、図６の固体撮像素子１１Ａと同様に、Ｐ型の不純物濃度の濃い領域である。
　このように構成される固体撮像素子１１Ｂでは、メモリ部３５Ｂをピニング層５５に接するまで延伸させることにより、図２の固体撮像素子１１よりも、メモリ部３５Ｂの体積を増加させることができる。これにより、メモリ部３５Ｂの側壁における容量を確保することができ、メモリ部３５Ｂの飽和電荷量Ｑｓの増加を図ることができる。なお、例えば、従来の固体撮像素子では、メモリ部の体積を増加させることがスミアを発生させる要因となっていたが、固体撮像素子１１Ｂでは、光電変換膜３２により遮光することができるため、スミアを発生させることなくメモリ部３５Ｂの体積を増加させることができる。
　次に、図９は、固体撮像素子１１の第４の構成例を示す図である。
　図９には、図８と同様に、固体撮像素子１１Ｃが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図９において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図９に示すように、固体撮像素子１１Ｃは、メモリ部３５Ｃがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｃは、転送経路部３４に替えて、縦型ゲート電極３８Ｃおよび４１Ｃが設けられている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
　即ち、固体撮像素子１１Ｃでは、縦型ゲート電極３８Ｃおよび４１Ｃが、半導体基板３１の表面から電荷蓄積層３３に達するまで、半導体基板３１を掘り込んで形成されており、いわゆる縦型トランジスタ構造とされている。このような縦型トランジスタ構造を採用することにより、転送経路部３４を設けることなく、電荷蓄積層３３からメモリ部３５Ｃへの電荷の転送、および、電荷蓄積層３３からオーバーフロードレイン３７への電荷の排出を行うことができる。
　次に、図１０は、固体撮像素子１１の第５の構成例を示す図である。
　図１０には、図８と同様に、固体撮像素子１１Ｄが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１０において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１０に示すように、固体撮像素子１１Ｄは、メモリ部３５Ｄがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｃは、ゲート電極３９Ｄが縦型トランジスタ構造とされている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
　即ち、固体撮像素子１１Ｄでは、ゲート電極３９Ｄが、メモリ部３５Ｄの側面に接するように半導体基板３１の表面から内部に延伸するように形成されており、この延伸した部分を介してＦＤ部３６に転送する電荷をメモリ部３５Ｄから読み出すことができる。これにより、メモリ部３５Ｄのポテンシャルが深くなるように形成しても、確実に、ＦＤ部３６に電荷を転送することができる。従って、固体撮像素子１１Ｄは、メモリ部３５Ｄのポテンシャルを深く形成して、メモリ部３５Ｄの飽和電荷量Ｑｓを増加することができる。
　次に、図１１は、固体撮像素子１１の第６の構成例を示す図である。
　図１１には、図８と同様に、固体撮像素子１１Ｅが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１１において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１１に示すように、固体撮像素子１１Ｅは、メモリ部３５Ｅがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｅは、図６に示した固体撮像素子１１Ａのように、半導体基板５１が、シリコン基板５２およびエピタキシャル層５３により構成されている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
　即ち、固体撮像素子１１Ｅは、電荷蓄積層３３およびピニング層５５が形成されたシリコン基板５２に対してエピタキシャル層５３を形成して、ピニング層５５に接するようにエピタキシャル層５３にメモリ部３５Ｅを形成することによって、ピニング層５５とメモリ部３５Ｅとの間に急峻なＰ型プロファイルを形成することができる。これにより、メモリ部３５Ｅの底面における容量を強化することができ、メモリ部３５Ｅの飽和電荷量Ｑｓを増加させることができる。
　次に、図１２は、固体撮像素子１１の第７の構成例を示す図である。
　図１２には、図８と同様に、固体撮像素子１１Ｆが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１２において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１２に示すように、固体撮像素子１１Ｆは、メモリ部３５Ｆがピニング層５５に接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｆは、図１１に示した固体撮像素子１１Ｅのように、半導体基板５１が、シリコン基板５２およびエピタキシャル層５３により構成されているとともに、エピタキシャル層５３が厚膜化されている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
　このように構成される固体撮像素子１１Ｆでは、図１１の固体撮像素子１１Ｅと同様に、ピニング層５５とメモリ部３５Ｆとの間に急峻なＰ型プロファイルを形成することによりメモリ部３５Ｆの飽和電荷量Ｑｓを増加させることができるのに加えて、エピタキシャル層５３を厚膜化するのに伴ってメモリ部３５Ｆの延伸量が増加することによって飽和電荷量Ｑｓの増加を図ることができる。
　次に、図１３は、固体撮像素子１１の第８の構成例を示す図である。
　図１３には、図８と同様に、固体撮像素子１１Ｇが有する１つの画素１８に対応する部分における断面的な構成例が示されており、図１３において、図８の固体撮像素子１１Ｂと共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１３に示すように、固体撮像素子１１Ｇは、メモリ部３５Ｇがピニング層５５Ｇに接するまで延伸するように形成されている点で、図８の固体撮像素子１１Ｂと共通の構成とされる。一方、固体撮像素子１１Ｇは、メモリ部３５Ｇの側面を覆うように、ピニング層５５Ｇの一部が半導体基板３１の表面側に向かって延伸するように形成されている点で、図８の固体撮像素子１１Ｂと異なる構成とされる。
　このように構成される固体撮像素子１１Ｇでは、不純物濃度の濃いＰ型のピニング層５５Ｇの一部分をメモリ部３５Ｇの側壁に延伸して形成することによって、メモリ部３５Ｇの側壁における容量を強化することができ、メモリ部３５Ｇの飽和電荷量Ｑｓを増加させることができる。さらに、ピニング層５５Ｇは、その一部分がメモリ部３５Ｇおよび転送経路部３４を分離するように形成されることによって、メモリ部３５Ｇおよび転送経路部３４を分離する分離部としての機能を備えることができる。
　図１４を参照して、画素１８の平面的な構成例について説明する。
　図１４には、固体撮像素子１１を表面側から見た画素１８の構成例が示されており、図示されている一点鎖線に沿った断面が、断面的な構成例を説明した上述の各図に示されている。また、図１４では、ゲート電極３８によって隠れるメモリ部３５が二点鎖線で示されており、画素１８は、メモリ部３５を有する面内に形成される素子の中でメモリ部３５が最大面積を有するようなレイアウトとなるように構成される。これにより、メモリ部３５の飽和電荷量Ｑｓの増加を図ることができる。
　なお、図１４では、１つの画素１８が示されているが、例えば、固体撮像素子１１は、隣接する複数の画素１８（例えば、４つの画素１８）で、ＦＤ部３６およびオーバーフロードレイン３７を共通して利用するような画素共有構造を採用することができる。さらに、固体撮像素子１１は、隣接する複数の画素１８で、オーバーフロードレイン３７、および、画素トランジスタ（例えば、図１の増幅トランジスタ２６）のドレイン電源を共有する構造としてもよい。このような画素共有構造によって、共通して利用する素子が占有する面積を削減することができ、メモリ部３５の大面積化を図ることができる。
　また、図１４に示すように、固体撮像素子１１は、ＦＤ部３６およびオーバーフロードレイン３７を互いに対角となる位置に配置することで、カップリングを回避することができる。または、図示しないが、固体撮像素子１１は、ＦＤ部３６およびオーバーフロードレイン３７を画素境界の同一の一辺に配置し、その一辺に対向する他辺に画素トランジスタを配置する構成を採用することができる。
　なお、上述したような各実施の形態の固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１５は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図１５に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した各実施の形態または変形例の固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した各実施の形態または変形例の固体撮像素子１１を適用することによって、例えば、高フレームレートで画像を撮像することができる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の画素がアレイ状に配置される半導体基板と、
　前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
　を備え、
　前記画素ごとに、
　　前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
　　前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
　を有し、
　前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
　固体撮像素子。
（２）
　前記転送経路部は、前記電荷蓄積層から前記半導体基板の前記第２の面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成される
　上記（１）に記載の固体撮像素子。
（３）
　前記半導体基板を平面的に見たときに、前記転送経路部は前記電荷蓄積層よりも小面積に形成される
　上記（１）または（２）に記載の固体撮像素子。
（４）
　前記画素ごとに、前記半導体基板の前記第２の面側の近傍に、前記転送経路部から電荷転送ゲートを介して配置され、前記電荷蓄積層から転送された前記電荷が前記画素から読み出されるまで前記電荷を保持するメモリ部をさらに有する
　上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
　前記画素ごとに、前記半導体基板の前記第１の面に、前記転送経路部から排出ゲートを介して、前記転送経路部に対して前記メモリ部が形成されている側とは異なる側に配置されるオーバーフロードレインをさらに有する
　上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
　前記画素を駆動する駆動回路をさらに備え、
　前記駆動回路は、複数の前記画素それぞれが有する前記排出ゲートを略同一のタイミングで駆動させ、前記電荷蓄積層に蓄積されている電荷を一斉に前記オーバーフロードレインに排出する
　上記（５）に記載の固体撮像素子。
（７）
　前記転送経路部から前記メモリ部に電荷を転送する前記電荷転送ゲートのカットオフ電位よりも、前記転送経路部から前記オーバーフロードレインに電荷を排出する前記排出ゲートのカットオフ電位が低く形成される
　上記（５）または（６）に記載の固体撮像素子。
（８）
　前記光電変換膜は、前記半導体基板と格子整合した化合物により形成される膜である
　上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
　前記光電変換膜は、シリサイドにより形成される膜である
　上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
　前記光電変換膜は、有機物により形成される膜である
　上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
　前記半導体基板および前記光電変換膜の間に、不純物の拡散を抑制するバッファ層をさらに備える
　上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
　前記電荷蓄積層および前記メモリ部の間に、前記電荷蓄積層および前記メモリ部を構成する不純物とは異なる不純物濃度の濃いピニング層が形成される
　上記（５）に記載の固体撮像素子。
（１３）
　前記電荷蓄積層および前記ピニング層は、前記半導体基板を構成するシリコン基板に形成され、
　前記メモリ部は、前記シリコン基板の表面に対してシリコンをエピタキシャル成長させることによって形成されるエピタキシャル層に形成される
　上記（１２）に記載の固体撮像素子。
（１４）
　前記メモリ部は、前記半導体基板の表面近傍から前記ピニング層に接するまで延伸して形成される
　上記（１２）または（１３）に記載の固体撮像素子。
（１５）
　前記メモリ部から電荷を読み出すための電極が、前記メモリ部の側面に接するように前記半導体基板の表面から内部に向かって延伸して形成される
　上記（５）から（１４）までのいずれかに記載の固体撮像素子。
（１６）
　前記メモリ部の側面を覆うように前記ピニング層の一部が前記半導体基板の表面側に向かって延伸するように形成される
　上記（１２）から（１５）までのいずれかに記載の固体撮像素子。
（１７）
　前記ピニング層の一部が前記メモリ部および前記転送経路部を分離するように形成される
　上記（１６）に記載の固体撮像素子。
（１８）
　前記画素は、前記メモリ部を有する面内に形成される素子の中で前記メモリ部が最大面積を有するレイアウトで構成される
　上記（５）から（１７）までのいずれかに記載の固体撮像素子。
（１９）
　　複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、
　　前記画素ごとに、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する
　固体撮像素子の製造方法において、
　前記半導体基板の前記第１の面の近傍に前記電荷蓄積層を形成し、
　前記前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように前記転送経路部を形成し、
　前記半導体基板の前記第１の面側から前記電荷蓄積層が露出するまで研磨し、
　前記半導体基板の前記第１の面に高遮光性の材料を積層して前記光電変換膜を形成する
　ステップを含む製造方法。
（２０）
　複数の画素がアレイ状に配置される半導体基板と、
　前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
　を備え、
　前記画素ごとに、
　　前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
　　前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
　を有し、
　前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
　固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　１１　固体撮像素子，　１２　画素領域，　１３　垂直駆動回路，　１４　カラム信号処理回路，　１５　水平駆動回路，　１６　出力回路，　１７　制御回路，　１８　画素，　２１　ＰＤ，　２２　メモリ転送トランジスタ，　２３　メモリ部，　２４　転送トランジスタ，　２５　ＦＤ部，　２６　増幅トランジスタ，　２７　選択トランジスタ，　２８　リセットトランジスタ，　２９　排出トランジスタ，　３１　半導体基板，　３２　光電変換膜，　３３　電荷蓄積層，　３４　転送経路部，　３５　メモリ部，　３６　ＦＤ部，　３７　オーバーフロードレイン，　３８乃至４１　ゲート電極，　５１　半導体基板，　５２　シリコン基板，　５３　エピタキシャル層，　５４　バッファ層，　５５　ピニング層

Claims (20)

  1. 　複数の画素がアレイ状に配置される半導体基板と、
    　前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
    　を備え、
    　前記画素ごとに、
    　　前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
    　　前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
    　を有し、
    　前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
    　固体撮像素子。
  2. 　前記転送経路部は、前記電荷蓄積層から前記半導体基板の前記第２の面に近くなるのに伴いポテンシャルが深くなるようにポテンシャル勾配が形成される
    　請求項１に記載の固体撮像素子。
  3. 　前記半導体基板を平面的に見たときに、前記転送経路部は前記電荷蓄積層よりも小面積に形成される
    　請求項１に記載の固体撮像素子。
  4. 　前記画素ごとに、前記半導体基板の前記第２の面側の近傍に、前記転送経路部から電荷転送ゲートを介して配置され、前記電荷蓄積層から転送された前記電荷が前記画素から読み出されるまで前記電荷を保持するメモリ部をさらに有する
    　請求項１に記載の固体撮像素子。
  5. 　前記画素ごとに、前記半導体基板の前記第１の面に、前記転送経路部から排出ゲートを介して、前記転送経路部に対して前記メモリ部が形成されている側とは異なる側に配置されるオーバーフロードレインをさらに有する
    　請求項４に記載の固体撮像素子。
  6. 　前記画素を駆動する駆動回路をさらに備え、
    　前記駆動回路は、複数の前記画素それぞれが有する前記排出ゲートを略同一のタイミングで駆動させ、前記電荷蓄積層に蓄積されている電荷を一斉に前記オーバーフロードレインに排出する
    　請求項５に記載の固体撮像素子。
  7. 　前記転送経路部から前記メモリ部に電荷を転送する前記電荷転送ゲートのカットオフ電位よりも、前記転送経路部から前記オーバーフロードレインに電荷を排出する前記排出ゲートのカットオフ電位が低く形成される
    　請求項５に記載の固体撮像素子。
  8. 　前記光電変換膜は、前記半導体基板と格子整合した化合物により形成される膜である
    　請求項１に記載の固体撮像素子。
  9. 　前記光電変換膜は、シリサイドにより形成される膜である
    　請求項１に記載の固体撮像素子。
  10. 　前記光電変換膜は、有機物により形成される膜である
    　請求項１に記載の固体撮像素子。
  11. 　前記半導体基板および前記光電変換膜の間に、不純物の拡散を抑制するバッファ層をさらに備える
    　請求項１に記載の固体撮像素子。
  12. 　前記電荷蓄積層および前記メモリ部の間に、前記電荷蓄積層および前記メモリ部を構成する不純物とは異なる不純物濃度の濃いピニング層が形成される
    　請求項５に記載の固体撮像素子。
  13. 　前記電荷蓄積層および前記ピニング層は、前記半導体基板を構成するシリコン基板に形成され、
    　前記メモリ部は、前記シリコン基板の表面に対してシリコンをエピタキシャル成長させることによって形成されるエピタキシャル層に形成される
    　請求項１２に記載の固体撮像素子。
  14. 　前記メモリ部は、前記半導体基板の表面近傍から前記ピニング層に接するまで延伸して形成される
    　請求項１２に記載の固体撮像素子。
  15. 　前記メモリ部から電荷を読み出すための電極が、前記メモリ部の側面に接するように前記半導体基板の表面から内部に向かって延伸して形成される
    　請求項５に記載の固体撮像素子。
  16. 　前記メモリ部の側面を覆うように前記ピニング層の一部が前記半導体基板の表面側に向かって延伸するように形成される
    　請求項１２に記載の固体撮像素子。
  17. 　前記ピニング層の一部が前記メモリ部および前記転送経路部を分離するように形成される
    　請求項１６に記載の固体撮像素子。
  18. 　前記画素は、前記メモリ部を有する面内に形成される素子の中で前記メモリ部が最大面積を有するレイアウトで構成される
    　請求項５に記載の固体撮像素子。
  19. 　　複数の画素がアレイ状に配置される半導体基板と、前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜とを備え、
    　　前記画素ごとに、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部とを有する
    　固体撮像素子の製造方法において、
    　前記半導体基板の前記第１の面の近傍に前記電荷蓄積層を形成し、
    　前記前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように前記転送経路部を形成し、
    　前記半導体基板の前記第１の面側から前記電荷蓄積層が露出するまで研磨し、
    　前記半導体基板の前記第１の面に高遮光性の材料を積層して前記光電変換膜を形成する
    　ステップを含む製造方法。
  20. 　複数の画素がアレイ状に配置される半導体基板と、
    　前記半導体基板の第１の面側から照射される光により光電変換を行う光電変換膜と
    　を備え、
    　前記画素ごとに、
    　　前記半導体基板の前記第１の面において前記光電変換膜に接するように形成され、前記光電変換膜で発生した電荷を蓄積する電荷蓄積層と、
    　　前記電荷蓄積層から前記半導体基板の前記第１の面に対して反対側を向く第２の面の近傍まで延在するように形成され、前記電荷蓄積層に蓄積されている電荷を転送する経路となる転送経路部と
    　を有し、
    　前記光電変換膜は、前記半導体基板の前記第１の面に高遮光性の材料を積層して形成される
    　固体撮像素子を備える電子機器。
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