JP6877166B2

JP6877166B2 - 半導体装置及びその製造方法

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Publication number: JP6877166B2
Application number: JP2017022965A
Authority: JP
Inventors: 大川　成実; 成実大川
Original assignee: ユナイテッド・セミコンダクター・ジャパン株式会社
Priority date: 2017-02-10
Filing date: 2017-02-10
Publication date: 2021-05-26
Anticipated expiration: 2037-02-10
Also published as: JP2018129461A

Description

本発明は、半導体装置及びその製造方法に関する。

ＣＭＯＳイメージセンサーのフォトダイオード（ＰＤ）の特性として、感度、飽和電荷量及び暗電流が重要である。緑から赤の可視光はシリコン基板中を２μｍ以上の深さまで減衰しながら侵入する。そこで、この可視光から信号電荷を得るために、シリコン基板中に２μｍ以上の深さに亘るＰＤ用の不純物拡散層を形成することがある。そして、このような不純物拡散層を形成する際には、厚いレジストパターンを用いた高エネルギーでのイオン注入が行われる。

しかしながら、レジストパターンが厚いほど、開口部の形状がばらつきやすい。開口部の形状のばらつきは不純物拡散層の面積のばらつきにつながり、不純物拡散層の面積のばらつきは飽和電荷量のばらつきにつながる。このため、従来、飽和電荷量のばらつきを抑えながら感度を向上させることは困難である。

特開２００４−１３４７９０号公報特開２００８−２３５７５３号公報特開２００３−２４８２９３号公報特開２００４−１０３７２１号公報特開２００３−２８２８５８号公報特開平１０−１８９９３６号公報特開２００９−７１０４９号公報

本発明の目的は、フォトダイオードの飽和電荷量のばらつきを抑えながら感度を向上させることができる半導体装置及びその製造方法を提供することにある。

半導体装置の一態様には、半導体基板に形成された第１のＮ型不純物拡散層と、前記半導体基板の前記第１のＮ型不純物拡散層の上方に形成された第１のＰ型不純物拡散層と、前記半導体基板の前記第１のＮ型不純物拡散層の上方に形成され、少なくとも一部が前記第１のＰ型不純物拡散層と重なる第２のＮ型不純物拡散層と、を有し、前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第１のＮ型不純物拡散層の電子に対するポテンシャル井戸より深い第１のデバイスが含まれる。

半導体装置の製造方法の一態様では、第１の厚さの第１のレジストパターンをマスクとした第１のＮ型不純物のイオン注入により、半導体基板に第１のＮ型不純物拡散層を形成し、前記第１のレジストパターンをマスクとしたＰ型不純物のイオン注入により、前記半導体基板の前記第１のＮ型不純物拡散層の上方にＰ型不純物拡散層を形成し、前記第１の厚さより薄い第２の厚さの第２のレジストパターンをマスクとした第２のＮ型不純物のイオン注入により、前記半導体基板の前記第１のＮ型不純物拡散層の上方に、少なくとも一部が前記Ｐ型不純物拡散層と重なる第２のＮ型不純物拡散層を形成する。前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第１のＮ型不純物拡散層の電子に対するポテンシャル井戸より深い。

上記の半導体装置等によれば、適切なＰ型不純物拡散層が含まれるため、フォトダイオードの飽和電荷量のばらつきを抑えながら感度を向上させることができる。

第１の実施形態に係る半導体装置を示す図である。第１の実施形態に係る半導体装置を示す図である。電子の転送経路を示す図である。電子の移動経路のエネルギーを示す図である。第１の実施形態に係る半導体装置の製造方法を示す断面図である。図４Ａに引き続き、半導体装置の製造方法を示す断面図である。図４Ｂに引き続き、半導体装置の製造方法を示す断面図である。図４Ｃに引き続き、半導体装置の製造方法を示す断面図である。図４Ｄに引き続き、半導体装置の製造方法を示す断面図である。図４Ｅに引き続き、半導体装置の製造方法を示す断面図である。Ｐ型不純物拡散層が浅いＮ型不純物拡散層よりも深い場合のポテンシャル井戸を示す図である。Ｐ型不純物拡散層が浅いＮ型不純物拡散層よりも浅い場合のポテンシャル井戸を示す図である。第２の実施形態に係る半導体装置の製造方法を示す断面図である。図７Ａに引き続き、半導体装置の製造方法を示す断面図である。図７Ｂに引き続き、半導体装置の製造方法を示す断面図である。４方向から斜めイオン注入を行った場合のＮ型不純物拡散層とＰ型不純物拡散層との平面視での位置関係を示す図である。２方向から斜めイオン注入を行った場合のＮ型不純物拡散層とＰ型不純物拡散層との平面視での位置関係を示す図である。第２の実施形態における種々の寸法の幾何学的な関係を示す図である。第３の実施形態に係る半導体装置の製造方法を示す断面図である。図１１Ａに引き続き、半導体装置の製造方法を示す断面図である。図１１Ｂに引き続き、半導体装置の製造方法を示す断面図である。図１１Ｃに引き続き、半導体装置の製造方法を示す断面図である。第４の実施形態に係る半導体装置の製造方法を示す断面図である。図１２Ａに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｂに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｃに引き続き、半導体装置の製造方法を示す断面図である。第５の実施形態に係る半導体装置を示す断面図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、ＣＭＯＳイメージセンサーに好適な半導体装置及びその製造方法に関する。図１Ａ及び図１Ｂは、第１の実施形態に係る半導体装置を示す図である。図１Ａ（ａ）は画素の配列を示す図であり、図１Ａ（ｂ）は画素内の構成を示す回路図であり、図１Ｂ（ｃ）は画素内のレイアウトを示す図であり、図１Ｂ（ｄ）は図１Ｂ（ｃ）中のＩ−Ｉ線に沿った断面図である。

図１Ａ（ａ）に示すように、第１の実施形態に係る半導体装置１０には、複数の画素１１からなる画素アレイ１２が含まれる。画素ピッチは１μｍ〜３μｍ程度である。図１Ａ（ｂ）及び図１Ｂ（ｃ）に示すように、各画素１１には、フォトダイオード（ＰＤ）２１、トランスファゲート（ＴＧ）２２及びフローティングディフュージョン（ＦＤ）２３が含まれる。各画素１１には、Ｎ型不純物拡散層２４、２６、２８及び２０も含まれる。Ｎ型不純物拡散層２４とＮ型不純物拡散層２６との間にリセットゲート（ＲＧ）２５が設けられ、Ｎ型不純物拡散層２８とＮ型不純物拡散層２０との間に選択ゲート（ＳＧ）２９が設けられ、Ｎ型不純物拡散層２６及びＮ型不純物拡散層２８と共にソースフォロワを構成するゲート２７が設けられている。Ｎ型不純物拡散層２６に電源電位Ｖｄｄが付与される。

図１Ｂ（ｄ）に示すように、ＰＤ２１には、Ｐウェル３０内に形成されたＮ型不純物拡散層３１、Ｎ型不純物拡散層３１の上方に形成されたＰ型不純物拡散層３２、Ｎ型不純物拡散層３１の上方に形成され、少なくとも一部がＰ型不純物拡散層３２と重なるＮ型不純物拡散層３３が含まれる。ＦＤ２３には、Ｐウェル３０の表面に形成されたＮ型不純物拡散層が含まれる。ＴＧ２２はＰウェル３０上にゲート絶縁膜を介して形成されており、Ｎ型不純物拡散層３３、ＦＤ２３及びＴＧ２２が一つの電界効果トランジスタに含まれる。電子に対するポテンシャル井戸は、Ｎ型不純物拡散層３１、Ｎ型不純物拡散層３３、ＦＤ２３の順で深くなる。

次に、画素１１における読み出し動作の概要について説明する。図２は電子の転送経路を示す図であり、図３は電子の移動経路のエネルギーを示す図である。

図３（ａ）及び（ｂ）に示すように、ＰＤ２１の電子に対するポテンシャル井戸はＮ型不純物拡散層３１で浅く、Ｎ型不純物拡散層３３で深い。ＴＧ２２がオフのとき、図３（ａ）に示すように、チャネルに高いポテンシャル障壁が存在し、Ｎ型不純物拡散層３３とＦＤ２３との間を電子は移動できない。図２に示すように、光がＮ型不純物拡散層３１に入射すると、Ｎ型不純物拡散層３１内で電子−正孔対が発生し、電子はポテンシャル井戸の深い部分から浅い部分にかけて蓄積されていく。ＴＧ２２がオンになると、図３（ｂ）に示すように、ポテンシャル障壁が消滅し、蓄積されていた電子がＦＤ２３に移動する。

読み出しに際し、ＲＧ２５のオン／オフを切り替えてＮ型不純物拡散層２４に接続されたＦＤ２３を電源電圧Ｖｄｄにリセットしておく。ゲート２７はＦＤ２３に接続されており、電子がＦＤ２３に移動するとゲート２７の電位が変化し、これに伴ってソース電圧が変化する。このソース電圧の変化が選択ゲート２９を介してＮ型不純物拡散層２０から周辺回路へと読み出される。

次に、第１の実施形態に係る半導体装置の製造方法について説明する。図４Ａ乃至図４Ｆは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図４Ａ乃至図４Ｆには、レジストパターンの開口部の寸法に設計値からのずれが生じなかった画素１と、開口部の寸法にずれが生じた画素２を図示してある。

先ず、図４Ａに示すように、シリコン基板１００にＰウェル１０８を形成し、シリコン基板１００上にイオン注入用のスルー膜として絶縁膜１０９を形成する。絶縁膜１０９としては、例えば厚さが１０ｎｍ〜５０ｎｍ程度のシリコン酸化膜を形成する。次いで、絶縁膜１０９上にレジストパターン１１１を形成する。レジストパターン１１１の形成では、厚さが３μｍ以上の厚いレジスト膜を形成し、画素アレイのフォトダイオード（photo diode：ＰＤ）を形成する箇所にフォトリソグラフィ技術により開口部１１１ａを形成する。このとき、画素１では開口部１１１ａの開口面積が設計通り（Ｓ（μｍ²））であり、画素２では開口部１１１ａの開口面積にΔＳ（μｍ²）のずれが生じたとする。

その後、図４Ｂに示すように、レジストパターン１１１をマスクとしてＮ型不純物のイオン注入を行い、Ｐウェル１０８内に深いＮ型不純物拡散層１０１を形成する。例えば、Ｎ型不純物拡散層１０１の位置は、シリコン基板１００の表面から０．５μｍ〜３μｍの範囲とする。Ｎ型不純物拡散層１０１の形成では、例えば、Ｎ型不純物としてリン（Ｐ）を用い、注入エネルギーは４００ｋｅＶ以上とし、ドーズ量（ＤＮ（ｃｍ^-2））は１×１０¹¹ｃｍ^-2〜１×１０¹³ｃｍ^-2とする。Ｎ型不純物拡散層１０１は複数回のイオン注入により形成してもよい。

続いて、同じく図４Ｂに示すように、レジストパターン１１１をマスクとしてＰ型不純物のイオン注入を行い、Ｐウェル１０８内にＮ型不純物拡散層１０１より浅いＰ型不純物拡散層１０２を形成する。例えば、Ｐ型不純物拡散層１０２の位置は、シリコン基板１００の表面から０．１μｍ〜０．４μｍの範囲とする。Ｐ型不純物拡散層１０２の形成では、例えば、Ｐ型不純物としてホウ素（Ｂ）を用い、注入エネルギーは数１０ｋｅＶ〜１３０ｋｅＶとし、ドーズ量（Ｐ₁（ｃｍ^-2））は１×１０¹¹ｃｍ^-2〜１×１０¹³ｃｍ^-2とする。

次いで、図４Ｃに示すように、レジストパターン１１１を除去し、絶縁膜１０９上にレジストパターン１１２を形成する。レジストパターン１１２の形成では、厚さが５００ｎｍ〜１μｍの薄いレジスト膜を形成し、画素アレイのＰＤを形成する箇所にフォトリソグラフィ技術により開口部１１２ａを形成する。このとき、画素１及び画素２のいずれでも開口部１１２ａの開口面積が設計通り（ＳＡ（μｍ²））であるとする。

その後、同じく図４Ｃに示すように、レジストパターン１１２をマスクとしてＮ型不純物のイオン注入を行い、Ｐ型不純物拡散層１０２と重なるようにしてＮ型不純物拡散層１０１より浅いＮ型不純物拡散層１０３をＰウェル１０８内に形成する。例えば、Ｎ型不純物拡散層１０３の位置は、シリコン基板１００の表面から０．１μｍ〜０．４μｍの範囲とする。Ｎ型不純物拡散層１０３の形成では、例えば、Ｎ型不純物としてＰを用い、注入エネルギーは８０ｋｅＶ〜３００ｋｅＶとし、ドーズ量（ＳＮ（ｃｍ^-2））は１×１０¹¹ｃｍ^-2〜５×１０¹³ｃｍ^-2とする。このとき、Ｎ型不純物拡散層１０３を形成するＰの濃度を、Ｎ型不純物拡散層１０１を形成するＰの濃度より高くし、電子に対するポテンシャル井戸をＮ型不純物拡散層１０１で浅く、Ｎ型不純物拡散層１０３で深くなるようにする。Ｎ型不純物拡散層１０３を形成する際には、チルト角が７°以下の斜めイオン注入を行ってもよい。

続いて、図４Ｄに示すように、レジストパターン１１２を除去し、各画素にゲート絶縁膜１２１、トランスファゲート（transfer gate：ＴＧ）１２２及びフローティングディフュージョン（floating diffusion：ＦＤ）１２３を形成する。ゲート絶縁膜１２１は熱酸化により形成することができる。ＴＧ１２２は多結晶シリコン膜の堆積及びパターニングにより形成することができる。ＦＤ１２３はレジストパターンをマスクとしたＮ型不純物のイオン注入により形成することができる。多結晶シリコン膜は、フォトリソグラフィ技術及びエッチング技術によりパターニングできる。

次いで、図４Ｅに示すように、シリコン基板１００上に絶縁膜１３１をコンタクト層間絶縁膜として形成し、絶縁膜１３１内にコンタクトホールを形成し、コンタクトホール内に導電プラグ１３２を形成する。その後、絶縁膜１３１上に絶縁膜１３３を形成し、絶縁膜１３３に配線溝を形成し、配線溝内に配線１３４を形成する。続いて、絶縁膜１３３上に絶縁膜１３５を形成し、絶縁膜１３５内にビアホール及び配線溝を形成し、ビアホール内に導電プラグ１３６ａを、配線溝内に配線１３６ｂを形成する。次いで、絶縁膜１３５上に絶縁膜１３７を形成し、絶縁膜１３７内にビアホール及び配線溝を形成し、ビアホール内に導電プラグ１３８ａを、配線溝内に配線１３８ｂを形成する。その後、絶縁膜１３７上に絶縁膜１３９を形成する。絶縁膜１３１の形成では、例えば、シリコン窒化膜の形成、シリコン酸化膜の形成、及びシリコン酸化膜の化学機械的研磨（chemical mechanical polishing：ＣＭＰ）による平坦化を行う。導電プラグ１３２としては、例えばタングステン（Ｗ）プラグを形成する。絶縁膜１３３及び１３９としては、例えばプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法によりシリコン酸化膜を形成する。配線１３４としては、例えばＣｕ配線を形成する。コンタクトホール、ビアホール及び配線溝は、フォトリソグラフィ技術及びエッチング技術により形成することができる。配線１３４はシングルダマシン法により形成することができる。導電プラグ１３６ａ及び配線１３６ｂはデュアルダマシン法により形成することができる。導電プラグ１３８ａ及び配線１３８ｂもデュアルダマシン法により形成することができる。配線層の数は限定されない。

その後、図４Ｆに示すように、接着剤を用いて絶縁膜１３９に支持基板１６１を貼り付ける。続いて、Ｎ型不純物拡散層１０１の最も深い部分とシリコン基板１００の裏面との距離が０．５μｍ以内になるようにシリコン基板１００を裏面側から研磨する。続いて、シリコン基板１００の裏面上に反射防止膜１６２、金属の遮光膜１６３、カラーフィルター１６４及びマイクロレンズ１６５を形成する。

このようにして、第１の実施形態に係る半導体装置１０を製造することができる。

次に、Ｐ型不純物拡散層１０２を形成しない参考例と比較しながら第１の実施形態の効果について説明する。ここでは、飽和電荷量のばらつきを比較する。第１の実施形態及び参考例における飽和電荷量の計算に用いるパラメータを表１に示す。

第１の実施形態では、画素１の飽和電荷量Ｑ１は「α・ＤＮ・Ｓ−β・Ｐ₁・Ｓ＋γ・ＳＮ・ＳＡ」であり、画素２の飽和電荷量Ｑ２は「α・ＤＮ・（Ｓ−ΔＳ）−β・Ｐ₁・（Ｓ−ΔＳ）＋γ・ＳＮ・ＳＡ」である。従って、画素１と画素２との間の飽和電荷量の差ΔＱは「（α・ＤＮ−β・Ｐ₁）・ΔＳ」である。つまり、「α・ＤＮ−β・Ｐ₁」の値を小さくすることで、開口部１１１ａの形状のばらつきに起因する飽和電荷量のばらつきを小さくすることができ、ドーズ量Ｐ₁がα・ＤＮ／β程度であれば、飽和電荷量のばらつきは実質的に生じなくなる。

一方、参考例では、画素１の飽和電荷量Ｑ１は「α・ＤＮ・Ｓ＋γ・ＳＮ・ＳＡ」であり、画素２の飽和電荷量Ｑ２は「α・ＤＮ・（Ｓ−ΔＳ）＋γ・ＳＮ・ＳＡ」である。従って、画素１と画素２との間の飽和電荷量の差ΔＱは「α・ＤＮ・ΔＳ」である。ドーズ量ＤＮの低減には、感度の点から限界があるため、開口部の形状のばらつきに起因する飽和電荷量のばらつきの低減には限界がある。

第１の実施形態では、Ｐ型不純物拡散層１０２に起因して飽和電荷量が若干小さくなるが、浅いＮ型不純物拡散層１０３により補償することができる。

第１の実施形態では、開口部１１２ａの開口面積の設計値ＳＡが開口部１１１ａの開口面積の設計値Ｓと等しいが、不純物拡散層の面積が大きいほど大きな飽和電荷量が得られ、開口部１１２ａは開口部１１１ａよりも安定して形成しやすいため、設計値ＳＡは設計値Ｓより大きいことが好ましい。この場合、Ｎ型不純物拡散層１０３がＮ型不純物拡散層１０１よりも大面積で形成される。

なお、Ｐ型不純物拡散層３２がＮ型不純物拡散層３３と重なっていない場合には残像が生じやすい。図５は、Ｐ型不純物拡散層３２がＮ型不純物拡散層３３よりも深い場合のポテンシャル井戸を示す図であり、図６は、Ｐ型不純物拡散層３２がＮ型不純物拡散層３３よりも浅い場合のポテンシャル井戸を示す図である。

Ｐ型不純物拡散層３２がＮ型不純物拡散層３３よりも深い場合、図５に示すように、Ｎ型不純物拡散層３１とＮ型不純物拡散層３３との間にポテンシャル障壁が存在することとなる。このポテンシャル障壁はＮ型不純物拡散層３１からＮ型不純物拡散層３３への電子の移動を妨げ、これに付随して残像が生じることがある。

Ｐ型不純物拡散層３２がＮ型不純物拡散層３３よりも浅い場合、図６に示すように、ＴＧ２２のオン時に、Ｎ型不純物拡散層３３とＦＤ２３との間にポテンシャル障壁が存在することとなる。このポテンシャル障壁はＮ型不純物拡散層３３からＦＤ２３への電子の移動を妨げ、これに付随して残像が生じることがある。

従って、Ｐ型不純物拡散層３２がＮ型不純物拡散層３３と重なっていることが好ましい。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＣＭＯＳイメージセンサーに好適な半導体装置及びその製造方法に関する。なお、説明の便宜上、半導体装置の構造をその製造方法と共に説明する。図７Ａ乃至図７Ｃは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図７Ａ乃至図７Ｃには、レジストパターンの開口部の寸法に設計値からのずれが生じなかった画素１と、開口部の寸法にずれが生じた画素２を図示してある。

先ず、図７Ａに示すように、第１の実施形態と同様にして、深いＮ型不純物拡散層１０１の形成までの処理を行う。次いで、レジストパターン１１１をマスクとしてＰ型不純物の斜めイオン注入を行い、Ｐウェル１０８にＮ型不純物拡散層１０１より浅い平面形状が環状のＰ型不純物拡散層２０２を形成する。例えば、Ｐ型不純物拡散層２０２の位置は、シリコン基板１００の表面から０．１μｍ〜０．４μｍの範囲とする。Ｐ型不純物拡散層２０２の形成では、例えば、Ｐ型不純物としてＢを用い、注入エネルギーは数１０ｋｅＶ〜１３０ｋｅＶとし、ドーズ量（Ｐ₂（ｃｍ^-2））は１×１０¹¹ｃｍ^-2〜１×１０¹³ｃｍ^-2とし、チルト角は２°〜４０°とする。

図８は、４方向から斜めイオン注入を行った場合のＮ型不純物拡散層１０１とＰ型不純物拡散層２０２との平面視での位置関係を示す図であり、図８（ａ）に画素１を、図８（ｂ）に画素２を図示している。図８（ａ）及び（ｂ）に示すように、画素２では、画素１よりもＮ型不純物拡散層１０１が狭く、Ｐ型不純物拡散層２０２が細い。この例では、４方向から斜めイオン注入を行っているが、２方向から斜めイオン注入を行ってもよい。図９に、２方向から斜めイオン注入を行った場合のＮ型不純物拡散層１０１とＰ型不純物拡散層２０２との平面視での位置関係を示す。

次いで、図７Ｂに示すように、レジストパターン１１１を除去し、絶縁膜１０９上にレジストパターン１１２を形成する。レジストパターン１１２の形成では、厚さが５００ｎｍ〜１μｍの薄いレジスト膜を形成し、画素アレイのＰＤを形成する箇所にフォトリソグラフィ技術により開口部１１２ａを形成する。このとき、画素１及び画素２のいずれでも開口部１１２ａの開口面積が設計通り（ＳＡ（μｍ²））であるとする。

その後、同じく図７Ｂに示すように、レジストパターン１１２をマスクとしてＮ型不純物のイオン注入を行い、Ｎ型不純物拡散層１０１の上方でＰ型不純物拡散層２０２と重なるようにしてＮ型不純物拡散層１０１より浅いＮ型不純物拡散層１０３をＰウェル１０８内に形成する。例えば、Ｎ型不純物拡散層１０３の位置は、シリコン基板１００の表面から０．１μｍ〜０．４μｍの範囲とする。Ｎ型不純物拡散層１０３の形成では、例えば、Ｎ型不純物としてＰを用い、注入エネルギーは８０ｋｅＶ〜３００ｋｅＶとし、ドーズ量（ＳＮ（ｃｍ^-2））は１×１０¹¹ｃｍ^-2〜５×１０¹³ｃｍ^-2とする。Ｎ型不純物拡散層１０３を形成する際には、チルト角が７°以下の斜めイオン注入を行ってもよい。

続いて、図７Ｃに示すように、第１の実施形態と同様にして、レジストパターン１１２の除去からマイクロレンズ１６５の形成までの処理を行う。

このようにして、第２の実施形態に係る半導体装置を製造することができる。

次に、第２の実施形態の効果について説明する。第２の実施形態における飽和電荷量の計算に用いるパラメータを表２に示す。開口部１１１ａの平面形状は幅がＲ（μｍ）の正方形であるとする。図１０は、第２の実施形態における種々の寸法の幾何学的な関係を示す図である。

第２の実施形態において、Ｐウェル１０８のＰ型不純物が注入される領域の面積は「（Ｒ＋２Ｒｐ・ｔａｎδ）²−（２（Ｔ＋Ｒｐ）・ｔａｎδ−Ｒ）²＝（４Ｔ＋８Ｒｐ）Ｒ・ｔａｎδ−４Ｔ（Ｔ＋２Ｒｐ）（ｔａｎδ）²」である。従って、画素１の飽和電荷量Ｑ（Ｒ）は「α・ＤＮ・Ｒ²−β・Ｐ₂・［（４Ｔ＋８Ｒｐ）Ｒ・ｔａｎδ−４Ｔ（Ｔ＋２Ｒｐ）（ｔａｎδ）²］＋γ・ＳＮ・ＳＡ」である。幅ＲがΔＲ（μｍ）ばらついた場合の飽和電荷量Ｑ（Ｒ）の変化は「ｄＱ（Ｒ）／ｄＲ・ΔＲ」である。従って、画素１と画素２との間の飽和電荷量の差ΔＱは「２（α・ＤＮ・Ｒ−β・Ｐ₂・（２Ｔ＋４Ｒｐ）ｔａｎδ）・ΔＲ」である。つまり、「２（α・ＤＮ・Ｒ−β・Ｐ₂・（２Ｔ＋４Ｒｐ）ｔａｎδ）」の値を小さくすることで、開口部１１１ａの形状のばらつきに起因する飽和電荷量のばらつきを小さくすることができ、ドーズ量Ｐ₂がα・ＤＮ・Ｒ／（β・（２Ｔ＋４Ｒｐ）ｔａｎδ）程度であれば、飽和電荷量のばらつきは実質的に生じなくなる。

このように、第２の実施形態では、Ｐ型不純物拡散層２０２の形成に斜めイオン注入を行う。このため、開口部１１２ａの幅Ｒが設計値より大きい場合はＰ型不純物拡散層２０２の幅が設計値より大きくなり、幅Ｒが設計値より小さい場合はＰ型不純物拡散層２０２の幅が設計値より小さくなる。従って、幅Ｒのばらつきに起因するＮ型不純物拡散層１０１の正味のＮ型不純物の量のばらつきが補償され、飽和電荷量のばらつきが抑制される。

第２の実施形態では、Ｐ型不純物拡散層２０２に起因して飽和電荷量が若干小さくなるが、浅いＮ型不純物拡散層１０３により補償することができる。

また、第２の実施形態では、図７Ｂのように、Ｎ型不純物拡散層１０３の中心部にはＰ型不純物拡散層２０２が形成されないため、Ｎ型不純物拡散層１０３とＰ型不純物拡散層２０２の深さが大きくずれた場合であっても、Ｎ型不純物拡散層１０３の中心部を電子が通る経路では、図５或いは図６に示されるようなポテンシャル障壁が形成されず、従って、電子の移動の妨げに付随する残像の発生を低減することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＣＭＯＳイメージセンサーに好適な半導体装置及びその製造方法に関する。なお、説明の便宜上、半導体装置の構造をその製造方法と共に説明する。図１１Ａ乃至図１１Ｄは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１１Ａ乃至図１１Ｄには、レジストパターンの開口部の寸法に設計値からのずれが生じなかった画素１と、開口部の寸法にずれが生じた画素２を図示してある。

先ず、図１１Ａに示すように、第１の実施形態と同様にして、Ｐ型不純物拡散層１０２の形成までの処理を行う。次いで、図１１Ｂに示すように、第２の実施形態と同様に、レジストパターン１１１をマスクとしてＰ型不純物の斜めイオン注入を行い、Ｐ型不純物拡散層２０２を形成する。

その後、図１１Ｃに示すように、レジストパターン１１１の除去からＮ型不純物拡散層１０３の形成までの処理を行う。続いて、図１１Ｄに示すように、レジストパターン１１２の除去からマイクロレンズ１６５の形成までの処理を行う。

このようにして、第３の実施形態に係る半導体装置を製造することができる。

第３の実施形態では、画素１の飽和電荷量Ｑ１は「（α・ＤＮ−β・Ｐ₁）・Ｒ²−β・Ｐ₂・［（４Ｔ＋８Ｒｐ）Ｒ・ｔａｎδ−４Ｔ（Ｔ＋２Ｒｐ）（ｔａｎδ）²］＋γ・ＳＮ・ＳＡ」であり、画素２の飽和電荷量Ｑ２は「（α・ＤＮ−β・Ｐ₁）・（Ｒ−ΔＲ）²−β・Ｐ₂・［（４Ｔ＋８Ｒｐ）（Ｒ−ΔＲ）・ｔａｎδ−４Ｔ（Ｔ＋２Ｒｐ）（ｔａｎδ）²］＋γ・ＳＮ・ＳＡ」である。従って、画素１と画素２との間の飽和電荷量の差ΔＱは実質的に「２（α・ＤＮ・Ｒ−β・Ｐ₁−２β・Ｐ₂・（Ｔ＋２Ｒｐ）ｔａｎδ）・ΔＲ」である。つまり、「α・ＤＮ・Ｒ−β・Ｐ₁−２β・Ｐ₂・（Ｔ＋２Ｒｐ）ｔａｎδ」の値を小さくすることで、開口部１１１ａの形状のばらつきに起因する飽和電荷量のばらつきを小さくすることができ、ドーズ量Ｐ₁及びＰ₂の調整により、飽和電荷量のばらつきを実質的に生じなくなるようにすることもできる。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＣＭＯＳイメージセンサーに好適な半導体装置及びその製造方法に関する。なお、説明の便宜上、半導体装置の構造をその製造方法と共に説明する。図１２Ａ乃至図１２Ｄは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１２Ａ乃至図１２Ｄには、レジストパターンの開口部の寸法に設計値からのずれが生じなかった画素１と、開口部の寸法にずれが生じた画素２を図示してある。

先ず、図１２Ａに示すように、第１の実施形態と同様にして、Ｐ型不純物拡散層１０２の形成までの処理を行う。但し、Ｎ型不純物拡散層１０１は、第１の実施形態よりも深く形成し、Ｐ型不純物拡散層１０２は、第１の実施形態よりも浅く形成する。例えば、Ｎ型不純物拡散層１０１の位置は、シリコン基板１００の表面から１μｍ〜３μｍの範囲とし、Ｐ型不純物拡散層１０２の位置は、シリコン基板１００の表面から０．１μｍ〜０．３μｍの範囲とする。

次いで、図１２Ｂに示すように、レジストパターン１１１を除去し、絶縁膜１０９上にレジストパターン１１３を形成する。レジストパターン１１３の形成では、厚さが１μｍ〜２μｍの薄いレジスト膜を形成し、画素アレイのＰＤを形成する箇所にフォトリソグラフィ技術により開口部１１３ａを形成する。

その後、同じく図１２Ｂに示すように、レジストパターン１１３をマスクとしてＮ型不純物及びＰ型不純物のイオン注入を行い、Ｎ型不純物拡散層１０１とＰ型不純物拡散層１０２との間に、Ｎ型不純物拡散層５０１及び平面形状が環状のＰ型不純物拡散層５０２を形成する。例えば、Ｎ型不純物拡散層５０１の位置は、シリコン基板１００の表面から０．５μｍ〜１μｍの範囲とする。Ｎ型不純物拡散層５０１の形成では、例えば、Ｎ型不純物としてＰを用い、注入エネルギーは３００ｋｅＶ〜８００ｋｅＶとし、ドーズ量は１×１０¹¹ｃｍ^-2〜１×１０¹³ｃｍ^-2とする。Ｎ型不純物拡散層５０１を形成する際には、チルト角が７°以下の斜めイオン注入を行ってもよい。例えば、Ｐ型不純物拡散層５０２の位置は、シリコン基板１００の表面から０．５μｍ〜１μｍの範囲とする。Ｐ型不純物拡散層５０２の形成では、例えば、Ｐ型不純物としてＢを用い、注入エネルギーは１５０ｋｅＶ〜４００ｋｅＶとし、ドーズ量は１×１０¹¹ｃｍ^-2〜１×１０¹³ｃｍ^-2とし、チルト角は１０°〜３０°とする。Ｎ型不純物拡散層５０１及びＰ型不純物拡散層５０２のピーク深さは互いに同程度とする。この例でも、４方向から斜めイオン注入を行っているが、２方向から斜めイオン注入を行ってもよい。

続いて、図１２Ｃに示すように、レジストパターン１１３を除去し、第１の実施形態と同様にして、レジストパターン１１３の形成からＮ型不純物拡散層１０３の形成までの処理を行う。但し、Ｎ型不純物拡散層１０３は、第１の実施形態よりも深く形成する。例えば、Ｎ型不純物拡散層１０３の位置は、シリコン基板１００の表面から０．１μｍ〜０．４μｍの範囲とする。

次いで、図１２Ｄに示すように、第１の実施形態と同様にして、レジストパターン１１２の除去からマイクロレンズ１６５の形成までの処理を行う。

このようにして、第４の実施形態に係る半導体装置を製造することができる。

第４の実施形態では、開口部１１１ａの形状にずれが生じたとしても、第１の実施形態と同様に、Ｐ型不純物拡散層１０２の作用により飽和電荷量のばらつきを低減することができる。また、開口部１１３ａの形状にずれが生じたとしても、第２の実施形態と同様に、Ｐ型不純物拡散層５０２の作用により飽和電荷量のばらつきを低減することができる。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＣＭＯＳイメージセンサーに好適な半導体装置及びその製造方法に関する。図１３は、第５の実施形態に係る半導体装置を示す断面図である。

第５の実施形態に係る半導体装置５０には、第１の実施形態と同様に、複数の画素５１からなる画素アレイが含まれる。画素ピッチは１μｍ〜３μｍ程度である。第１の実施形態とは異なり、図１３に示すように、各画素５１に２つのＰＤ６１及び６２が含まれる。ＰＤ６１及び６２のサイズが画素アレイ内の位置に依存している。画素アレイの周辺部に近い画素５１ほど、当該画素５１内でＰＤ６１及び６２に含まれるＮ型不純物拡散層１０１の面積が大きく相違している。図１３では、ＰＤ６２がＰＤ６１よりも画素アレイの中心に近く、ＰＤ６２に含まれるＮ型不純物拡散層１０１の面積がＰＤ６１に含まれるＮ型不純物拡散層１０１の面積より小さい。

このように構成された半導体装置５０では、図１３に示すように、画素５１のほぼ正面から入射してきた光７１は、ＰＤ６２にシリコン基板１００の裏面に対して垂直に近い方向から入射する。一方、画素アレイの中心側から入射してきた光７２は、ＰＤ６１にシリコン基板１００の裏面に対して平行に近い方向から入射する。このような場合、Ｎ型不純物拡散層１０１のサイズが同程度あれば、ＰＤ６２の感度がＰＤ６１の感度より高いが、本実施形態では、ＰＤ６１のＮ型不純物拡散層１０１の面積がＰＤ６２のＮ型不純物拡散層１０１の面積より大きいため、ＰＤ６１及び６２間の感度は同程度である。

また、Ｎ型不純物拡散層１０１のサイズが相違している場合、ＰＤ６１及び６２間で飽和電荷量の相違が生じ得るが、本実施形態では、Ｎ型不純物拡散層１０１のサイズに応じたサイズのＰ型不純物拡散層１０２がＰＤ６１及び６２に含まれる。従って、第１の実施形態と同様の原理にて、飽和電荷量も同程度となっている。

そして、このような構成の画素５１は、例えば、文献「映像情報メディア学会技術報告ＶＯＬ．３９，ＮＯ．３５像面位相差ＡＦと撮像とを全画素で両立した低ノイズ・高感度ＣＭＯＳイメージセンサ」や国際公開第２０１４／０９７８８４号に記載された位相差オートフォーカスに有効である。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板に形成された第１のＮ型不純物拡散層と、
前記半導体基板の前記第１のＮ型不純物拡散層の上方に形成された第１のＰ型不純物拡散層と、
前記半導体基板の前記第１のＮ型不純物拡散層の上方に形成され、少なくとも一部が前記第１のＰ型不純物拡散層と重なる第２のＮ型不純物拡散層と、
を有し、
前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第１のＮ型不純物拡散層の電子に対するポテンシャル井戸より深い第１のデバイスを含むことを特徴とする半導体装置。

（付記２）
前記第１のＰ型不純物拡散層は平面視で前記第１のＮ型不純物拡散層の全体と重なっていることを特徴とする付記１に記載の半導体装置。

（付記３）
前記第１のＰ型不純物拡散層は平面視で前記第１のＮ型不純物拡散層の一部と重なっていることを特徴とする付記１に記載の半導体装置。

（付記４）
前記第１のＰ型不純物拡散層の平面形状が環状であることを特徴とする付記３に記載の半導体装置。

（付記５）
前記第２のＮ型不純物層は前記第１のＮ型不純物拡散層よりも大面積で形成されていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記半導体基板の表面に形成された第３のＮ型不純物拡散層と、
前記半導体基板上で平面視で前記第２のＮ型不純物拡散層と前記第３のＮ型不純物拡散層との間に形成されたゲート電極と、
を有し、
前記第３のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸より深いことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記半導体基板に形成された第４のＮ型不純物拡散層と、
前記半導体基板の前記第４のＮ型不純物拡散層の上方に形成された第２のＰ型不純物拡散層と、
前記半導体基板の前記第４のＮ型不純物拡散層の上方に形成され、少なくとも一部が前記第２のＰ型不純物拡散層と重なる第５のＮ型不純物拡散層と、
を有し、
前記第５のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第４のＮ型不純物拡散層の電子に対するポテンシャル井戸より深く、
平面視で前記第４のＮ型不純物拡散層の面積は前記第１のＮ型不純物拡散層の面積より大きく、前記第２のＰ型不純物拡散層の面積は前記第１のＰ型不純物拡散層の面積より大きい第２のデバイスを更に含むことを特徴とする付記１に記載の半導体装置。

（付記８）
第１の厚さの第１のレジストパターンをマスクとした第１のＮ型不純物のイオン注入により、半導体基板に第１のＮ型不純物拡散層を形成する工程と、
前記第１のレジストパターンをマスクとしたＰ型不純物のイオン注入により、前記半導体基板の前記第１のＮ型不純物拡散層の上方にＰ型不純物拡散層を形成する工程と、
前記第１の厚さより薄い第２の厚さの第２のレジストパターンをマスクとした第２のＮ型不純物のイオン注入により、前記半導体基板の前記第１のＮ型不純物拡散層の上方に、少なくとも一部が前記Ｐ型不純物拡散層と重なる第２のＮ型不純物拡散層を形成する工程と、
を有し、
前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第１のＮ型不純物拡散層の電子に対するポテンシャル井戸より深いことを特徴とする半導体装置の製造方法。

（付記９）
前記Ｐ型不純物拡散層を平面視で前記第１のＮ型不純物拡散層の全体と重なるように形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）
前記Ｐ型不純物の斜めイオン注入により、前記Ｐ型不純物拡散層を平面視で前記第１のＮ型不純物拡散層の一部と重なるように形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１１）
前記Ｐ型不純物拡散層の平面形状が環状であることを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２）
前記第２のＮ型不純物拡散層を前記第１のＮ型不純物拡散層より大面積で形成することを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）
前記半導体基板の表面に第３のＮ型不純物拡散層を形成する工程と、
前記半導体基板上で平面視で前記第２のＮ型不純物拡散層と前記第３の不純物拡散層との間にゲート電極を形成する工程と、
を有し、
前記第３のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸より深いことを特徴とする付記８乃至１２のいずれか１項に記載の半導体装置の製造方法。

２１：フォトダイオード
３０：Ｐウェル
３１：深いＮ型不純物拡散層
３２：Ｐ型不純物拡散層
３３：浅いＮ型不純物拡散層
１００：シリコン基板
１０８：Ｐウェル
１０１：深いＮ型不純物拡散層
１０２、２０２：Ｐ型不純物拡散層
１０３：浅いＮ型不純物拡散層
１１１：厚いレジストパターン
１１２：薄いレジストパターン

Claims

半導体基板に形成された複数の第１のＮ型不純物拡散層と、
前記半導体基板の複数の前記第１のＮ型不純物拡散層の上方にそれぞれ形成された複数の第１のＰ型不純物拡散層と、
前記半導体基板の複数の前記第１のＮ型不純物拡散層の上方にそれぞれ形成され、少なくとも一部がそれぞれの前記第１のＰ型不純物拡散層と重なり、前記第１のＰ型不純物拡散層の上面よりも上方に、且つ前記第１のＰ型不純物拡散層の下面よりも下方にそれぞれ形成された複数の第２のＮ型不純物拡散層と、
前記第１のＮ型不純物拡散層の一つ、前記第１のＰ型不純物拡散層の一つ、並びに前記第２のＮ型不純物拡散層の一つからなる第１のフォトダイオード、及び前記第１のフォトダイオードとは異なる前記第１のＮ型不純物拡散層の一つ、前記第１のＰ型不純物拡散層の一つ、並びに前記第２のＮ型不純物拡散層の一つからなる第２のフォトダイオードと、
を有し、
前記第１のフォトダイオードの前記第１のＮ型不純物拡散層の水平方向の幅が、前記第２のフォトダイオードの前記第１のＮ型不純物拡散層の幅よりも小さく、
前記第１のフォトダイオードの前記第１のＰ型不純物拡散層の水平方向の幅が、前記第２のフォトダイオードの前記第１のＰ型不純物拡散層の幅よりも小さく、
前記第１のフォトダイオードの前記第２のＮ型不純物拡散層の水平方向の幅と、前記第２のフォトダイオードの前記第２のＮ型不純物拡散層の幅とが等しく、
前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第１のＮ型不純物拡散層の電子に対するポテンシャル井戸より深いことを特徴とする半導体装置。
前記第１のＰ型不純物拡散層は平面視で前記第１のＮ型不純物拡散層の全体と重なっていることを特徴とする請求項１に記載の半導体装置。
前記第１のＰ型不純物拡散層は平面視で前記第１のＮ型不純物拡散層の一部と重なっていることを特徴とする請求項１に記載の半導体装置。
前記第１のＰ型不純物拡散層の平面形状が環状であることを特徴とする請求項３に記載の半導体装置。
前記第２のＮ型不純物拡散層は前記第１のＮ型不純物拡散層よりも大面積で形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
第１の厚さの第１のレジストパターンをマスクとした第１のＮ型不純物のイオン注入により、半導体基板に第１のＮ型不純物拡散層を形成する工程と、
前記第１のレジストパターンをマスクとしたＰ型不純物のイオン注入により、前記半導体基板の前記第１のＮ型不純物拡散層の上方にＰ型不純物拡散層を形成する工程と、
前記第１の厚さより薄い第２の厚さの第２のレジストパターンをマスクとした第２のＮ型不純物のイオン注入により、前記半導体基板の前記第１のＮ型不純物拡散層の上方に、少なくとも一部が前記Ｐ型不純物拡散層と重なり、前記Ｐ型不純物拡散層の上面よりも上方に、且つ前記Ｐ型不純物拡散層の下面よりも下方に第２のＮ型不純物拡散層を形成する工程と、
を有し、
前記第１のＮ型不純物拡散層と、前記Ｐ型不純物拡散層と、前記第２のＮ型不純物拡散層とがフォトダイオードとなり、
前記第２のＮ型不純物拡散層の電子に対するポテンシャル井戸は前記第１のＮ型不純物拡散層の電子に対するポテンシャル井戸より深いことを特徴とする半導体装置の製造方法。
前記Ｐ型不純物拡散層を平面視で前記第１のＮ型不純物拡散層の全体と重なるように形成することを特徴とする請求項６に記載の半導体装置の製造方法。
前記Ｐ型不純物の斜めイオン注入により、前記Ｐ型不純物拡散層を平面視で前記第１のＮ型不純物拡散層の一部と重なるように形成することを特徴とする請求項６に記載の半導体装置の製造方法。
前記Ｐ型不純物拡散層の平面形状が環状であることを特徴とする請求項８に記載の半導体装置の製造方法。