TWI679755B - 用於全局式快門的互補式金屬氧化物半導體影像感測器 - Google Patents

Abstract

一種用於全局式快門的互補式金屬氧化物半導體影像感測器，包含一光電二極體位於一基底的背面上、一儲存節點位於該光電二極體正上方的該基底的正面上、一浮動擴散區，位於該基底的正面上、一轉移閘，從該基底背面延伸至鄰近該光電二極體、該儲存節點以及該浮動擴散區、一選擇閘，從該基底背面延伸至鄰近該光電二極體與該儲存節點、一彩色濾光片與一微透鏡位於該光電二極體上，其中該彩色濾光片與該儲存節點分別位於該光電二極體兩側彼此相對。

Description

用於全局式快門的互補式金屬氧化物半導體影像感測器

本發明大體上關於一種互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)影像感測器，更具體言之，其係關於一種用於全局式快門的CMOS影像感測器。

互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)影像感測器現今廣泛地用於許多消費性及專業應用的電子產品中，這是因為CMOS影像感測器(CMOS image sensor,CIS)相較於電荷耦合元件(charge-coupled device,CCD)而言具有低生產成本、低功耗以及可實現系統級設計功能的靈活性優點，故能獲得業界廣泛的應用。

一般CIS所採用的典型快門種類稱為滾動式快門(rolling shutter,RS)，其主要缺點在於曝光開始和停止時，畫素列至畫素列之間會有些微的時間差，造成當相機震動時或是拍攝快速移動之物體時其成像會變形。為避免此缺陷，其通常會需要設置機械式快門或是閃光燈等配備，然而在許多的實際應用方面是無法採取這兩種作法的。

為了解決此問題，業界提出了全局式快門(global shutter,GS)的CIS，其感測原理在於整個畫素陣列中的每個畫素都會同時取得影像訊號，因而克服了前述滾動式快門會出現的問題。然而，由於全局式快門感測的原理在於同步 取得影像訊號，其每個畫素內都需要設置記憶元件來在光電二極體擷取影像後儲存其訊號。在畫素內設置儲存單元會佔去一大部分的像素區域，這使得全局式快門CIS的像素尺寸都會顯著大於滾動式快門CIS或是CDD的像素尺寸。

為了進一步縮小全局式快門CIS的像素尺寸，本發明提出了一種新穎的全局式快門CIS結構以及其製作方法，其特點在於將用來儲存影像訊號的儲存節點設置在感光的光電二極體正下方，其與該光電二極體共用像素區域，故能有效地縮小全局式快門CIS的像素尺寸。

另一方面，本發明整合了背照式(back side illumination,BSI)以及深槽隔離(deep trench isolation,DTI)設計，其可將像素元件設置在基底的正反兩面，進一步縮減所需的像素面積，可同時提升感測器的滿載容量(full well capacity,FWC)。

本發明的其一面向在於提出一種用於全局式快門的互補式金屬氧化物半導體影像感測器，其包含一基底、一光電二極體以及一儲存節點，位於該基底中，其中該光電二極體與該儲存節點係於垂直該基底表面方向上下交疊、一浮動擴散區，位於鄰近該儲存節點之該基底中，並且未與該光電二極體上下交疊、一轉移閘以及一選擇閘，分別位於該光電二極體相對兩側之該基底中，其中該轉移閘位於該儲存節點與該浮動擴散區之間以開關該儲存節點與該浮動擴散區之間的通道、一彩色濾光片，位於該光電二極體上方之該基底表面上、以及一微透鏡，位於該彩色濾光片上。

本發明的另一面向在於提出一種製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其步驟包含提供一基底，該基底包含一正面與一背面、在該基底中形成一N型扎定光電二極體摻雜區、一P型摻雜區、一儲存節點與一浮動擴散區，其中該儲存節點、該P型摻雜區與該N型扎定光電二極 體摻雜區係自該基底的該正面依序上下交疊、在該基底的該背面上形成兩個深槽，其中該兩個深槽鄰近且分別位於該P型摻雜區與該N型扎定光電二極體摻雜區之相對兩側，並朝該基底的該正面延伸至鄰近該儲存節點、在該基底之該背面表面形成P+型扎定光電二極體摻雜區，其中該P+型扎定光電二極體摻雜區鄰接該N型扎定光電二極體摻雜區與該P型摻雜區，並且共同構成一光電二極體、在該P+型扎定光電二極體摻雜區上形成共形的介電層、在該深槽中形成選擇閘與轉移閘、以及在該基底的該背面上依序形成彩色濾光片與微透鏡，且位於該光電二極體上方。

本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。

1,2,3‧‧‧電流

100‧‧‧基底

100a‧‧‧正面

100b‧‧‧背面

102‧‧‧受光區域

104‧‧‧選擇閘接觸結構

106‧‧‧轉移閘接觸結構

108‧‧‧重置閘接觸結構

110‧‧‧浮動擴散區

112‧‧‧重置汲極

114‧‧‧P型井

116‧‧‧光電二極體

116a‧‧‧P型摻雜區

116b‧‧‧N型扎定光電二極體摻雜區

116c‧‧‧P+型扎定光電二極體摻雜區

116d‧‧‧P-型摻雜區

118‧‧‧儲存節點

120‧‧‧背介電層

122‧‧‧彩色濾光片

124‧‧‧微透鏡

126‧‧‧介電層

128‧‧‧層間介電層

130‧‧‧互連結構

134‧‧‧互連結構

136‧‧‧P+型摻雜區

138‧‧‧深槽

140‧‧‧N型摻雜區

G_S‧‧‧選擇閘

G_T‧‧‧轉移閘

G_R‧‧‧重置閘

V_S‧‧‧選擇電壓

V_R‧‧‧讀取電壓

V_RS‧‧‧重置電壓

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1圖為根據本發明實施例之一種用於全局式快門的互補式金屬氧化物半導體影像感測器的頂示意圖；第2圖為以第1圖中A-A’截線所作之該全局式快門的互補式金屬氧化物半導體影像感測器的截面示意圖；第3圖為以第1圖中B-B’截線所作之該全局式快門的互補式金屬氧化物半導體影像感測器的截面示意圖；以及第4-11圖依序繪示出根據本發明實施例製作用於全局式快門的互補式金屬氧化物半導體影像感測器的步驟流程的截面示意圖。

須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。

在下文的本發明細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示，相同的元件符號在不同的圖示中可能代表指稱的是相同的部件。這類的實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。為了圖例清楚之故，圖示中可能有部分元件的厚度會加以誇大。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

在說明較佳實施例之前，通篇說明書中會使用特定的詞彙來進行描述。例如文中所使用的「蝕刻」一詞一般是用來描述圖形化一材料的製程，如此製程完成後至少會有部分的該材料餘留下來。須了解大多數的蝕刻製程都會牽涉到在所要蝕刻的材料上圖形化一光阻層的步驟，並在之後移除未被光阻層保護的材料。如此，被光阻層保護的材料會在蝕刻製程完成後保留下來。然而在其他例子中，蝕刻動作也可能指的是不使用光阻層的製程，但其在蝕刻製程完成後仍然會餘留下來至少部分的目標材料層。為了避免混淆圖示之故，如非特別需要，文中所述的光阻層不會在圖示中特別加以示出。

上述說明的用意在於區別「蝕刻」與「移除」兩詞。當蝕刻某材料時，製程完成後至少會有部分的該材料於留下來。相較之下，當移除某材料時， 基本上所有的該材料在該製程中都會被移除。然而在某些實施例中，「移除」一詞也可能會有含括蝕刻意涵的廣義解釋。

半導體摻雜是藉由在基底的某特定部位摻雜離子來改變其電性的動作，例如電晶體的源極/汲極區或是基底上的井區，其一般是透過擴散以及/或是離子佈植的方式，這些摻雜製程大多伴隨著爐內退火或是快速熱退火等製程。由於基底上的導體(如多晶矽、鋁、銅等)與絕緣體部位(如氧化矽、氮化矽等)是用來連接或是隔絕電晶體與其他部件的，對基底上多種區域進行選擇性摻雜的動作可以改變這些區域或部位的組成，使其因應不同的施加電壓而產生不同的導電性質，如此可製作出現代微電子元件中多種的複雜電路。本揭露書所揭露之發明步驟也涉及到了多道這類的摻雜製程與動作。

文中所說明的「基底」、「半導體基底」或「晶圓」等詞通常大多為矽基底或是矽晶圓。然而，「基底」、或「晶圓」等詞也可能指的是任何半導體材質，諸如鍺、砷化鍺、磷化銦等種類的材料。在其他實施例中，「基底」、或「晶圓」等詞也可能指的是非導體類的玻璃或是藍寶石基板等材料。對於文中所使用的基底「正面」與「背面」，一般來說業界會將半導體線路、元件、互連結構、或是主動區域所設置的那一面定義為基底「正面」，其對側面即為「背面」，並因此界定出具有特定方位與特徵的部位與製程，如晶背研磨(back side grinding)或背照式(back side illumination,BSI)設計等，本揭露書亦採行此界定方式來說明其特徵與製程步驟。文中所使用的「上方」與「下方」等方位詞大體上是以圖示中所示的結構位向為基準來比較的相對方位詞，以方便本發明結構與製程之描述。如果以其他的位向來表示，原本相對「上方」或「下方」的特徵或部位可能會變為相對「下方」或「上方」。

本發明係提出了一種專用於全局式快門(global shutter,GS)的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)影像感測器 (CMOS image sensor,CIS)元件，其與一般滾動式快門所用之影像感測元件的主要差別在於其每個畫素內都需要設置儲存節點(storage node)來在光電二極體擷取影像後儲存其訊號。為了進一步縮小全局式快門CIS的像素尺寸，本發明將畫素內的儲存節點部位設置在負責感光的光電二極體正下方，並同時搭配深槽隔離(deep trench isolation,DTI)之閘極設計，故能有效地縮小全局式快門CIS的像素尺寸，而同時提升感測器的滿載容量(full well capacity,FWC)。

首先請參照第1圖，其為根據本發明實施例之用於全局式快門的CIS元件的頂視示意圖。從頂視的角度來看，本發明之CIS元件在基底100的佈局平面上大體上包含一受光區域102、一選擇閘G_S與一轉移閘G_T分別位於受光區域102的兩對側，一重置閘G_R位於受光區域102的另一側，其中轉移閘G_T的兩側分別為受光區域102與一浮動擴散區(floating diffusion)110，重置閘G_R的兩側分別為受光區域102與一重置汲極112。整個CIS元件的周圍還界定有一P型井(p-well)114來將其與其他CIS元件隔離。圖中的一個CIS元件可視作是影像感測器的一個像素(pixel)，其中的受光區域102即界定來設置感測器感光受光相關的部件，如光電二極體(photodiode)、彩色濾光片(color filter)、以及微透鏡(microlens)等部件。本發明的儲存節點在第1圖的頂視視角中係與光電二極體區域102重疊，故未示出。須注意第1圖所示的元件結構係為本發明較佳實施例中的結構範例，本領域之技術人員應能理解其中的選擇閘G_S、轉移閘G_T、重置閘G_R等部位在沒有提供其他的發明功能性或優點的前提下可以在佈局平面上與光電二極體區域102有不同的相對位置變化，並非僅侷限於第1圖所示之態樣，而整個單元區域中還可能包含其他的功能性部件，圖中的實施例僅示出實施本發明特徵與功能所必要且高度相關者。

現在請參照第2圖，其為本發明實施例中以第1圖中A-A’截線所作之該CIS元件的截面示意圖。如第2圖所示，本發明的CIS元件形成在基底100之中。 本發明實施例中將基底100朝圖中下方的一面稱為正面，朝圖中上方的一面稱為背面。一光電二極體116形成在基底100之中，其由P型摻雜區116a、N型扎定光電二極體摻雜區(N-type pinned photodiode,NPPD)116b、以及P+型扎定光電二極體摻雜區(P-type pinned photodiode,PPPD)116c等三個部位所構成，其中P型摻雜區116a係靠近基底100的正面，P+型扎定光電二極體摻雜區116c靠近基底100的背面並圍繞N型扎定光電二極體摻雜區116b以及P型摻雜區116a，N型扎定光電二極體摻雜區116b則介於P型摻雜區116a與P+型扎定光電二極體摻雜區116c之間。此光電二極體116在基底平面上所占的區域大致就是第1圖所示的受光區域102。

在本發明實施例中，值得注意的是在光電二極體116正下方的基底100正面上形成有一儲存節點118，其與光電二極體116鄰接，且其在垂直於基底平面的方向上會大致與光電二極體116重疊，其佈局面積大於光電二極體116為佳。上述兩部位鄰接與重疊設計的好處在於儲存節點118與光電二極體116會共用同一佈局面積，其相較於一般非重疊式設計的全局式CIS架構而言可大幅縮減元件額外所需的佈局面積大小，進一步實現在單位佈局面積上達到更高像素解析度的訴求。空出來的佈局面積可以用來增加光電二極體116的受光面積，可提升CIS元件的滿載容量。

另一方面，基底100的背面上形成有一背介電層120，其中光電二極體116正上方的背介電層120中形成有一彩色濾光片122，彩色濾光片122上復形成一微透鏡124。上述CIS元件的微透鏡124、彩色濾光片122、光電二極體116、以及儲存節點118都重疊設置在第1圖所示基底平面上的受光區域102內。

復參照第2圖。鄰近光電二極體116兩側的基底100中分別設置有選擇閘G_S與轉移閘G_T。在本發明實施例中，選擇閘G_S與轉移閘G_T都是從基底100的背面往基底100的正面方向延伸，且其會延伸至鄰近基底100正面上的儲存節點118處，藉以開關與儲存節點118連接的通道。選擇閘G_S與轉移閘G_T上方的背介 電層120中分別形成有選擇閘接觸結構104與轉移閘接觸結構106，用以電連接外部來的閘極電壓V_S與V_R。此外，選擇閘G_S與轉移閘G_T與光電二極體116之間係形成有一介電層126以及一層P+型扎定光電二極體摻雜區116c，其中的介電層126係作為選擇閘G_S與轉移閘G_T的閘極介電層，P+型扎定光電二極體摻雜區116c則如前文所述為光電二極體116的一部分，其分佈在光電二極體116表面並且共形地在基底面上延伸至周圍的P型井114。在本發明實施例中，值得特別注意的是介於選擇閘G_S與光電二極體116的P型摻雜區116a之間這一段的P+型扎定光電二極體摻雜區116c部位，其摻雜濃度會低於該摻雜區其他部位的摻雜濃度，如此在該處閘極的開關運作中能作為該區所界定之通道區域。為區別此部位之故，文中將此部位稱為P-型摻雜區116d，但其仍屬於P+型扎定光電二極體摻雜區116c的一部分，且會與下方的儲存節點118連接。

另一方面，基底100正面鄰近轉移閘G_T的一側形成有浮動擴散區110，其並未如儲存節點118般與光電二極體116上下交疊。轉移閘G_T係鄰近且介於浮動擴散區110與儲存節點118之間以開關其間的通道。基底100的正面上還形成有一層間介電層(interlayer dielectric,ILD)128，其內可形成有互連結構130連接至浮動擴散區110，使浮動擴散區110能與外部電路連接。

在實際的受光感測運作中，每個CIS元件上的微透鏡124會在基底平面上排列成微透鏡陣列，影像光會從基底100背面的一側入射至微透鏡陣列，其中的每個微透鏡124能將入射的影像光精準地聚焦在其下方所對應的光電二極體116處。影像光在進入光電二極體116之前會先經過彩色濾光片122，使得彩色的影像光被過濾成個別對應之色光，如紅/綠/藍三原色光或是其他原色光。在影像感測中，每個像素單元負責感測並取得其所對應之色光資訊，而多組三原色光的像素單元所產生的光訊號即可經過處理獲得其原本的彩色影像資訊。在光電二極體116方面，P+型扎定光電二極體摻雜區116c與鄰接的N型扎定光電二極體 摻雜區116b會形成一PIN接面。當入射影像光中具有充足能量的光子衝擊到光電二極體116上，它會激發出電子，從而產生自由電子，同時也產生一個帶正電的電洞，此機制稱為內光電效應。如果光子的吸收發生在PIN接面的空乏層，該區域的內電場將會消除其間的屏障，使得電洞能夠向著陽極的方向運動，電子向著陰極的方向運動，如此即產生光電流。光電流實際上是暗電流和光照產生的綜合電流，扎定光電二極體能降低暗電流與雜訊的干擾，使得元件的光敏度提高。

復參照第2圖，在影像曝光階段，外部電路會發出選擇電壓Vs經由選擇閘接觸結構104來到選擇閘G_S，使得選擇閘G_S與P型摻雜區116a之間的P-型摻雜區116d形成通道，讓光電二極體的PIN接面產生的光電流能經由該通道流至下方的儲存節點118暫存，如圖中的電流1所示。由於CIS元件中設置有儲存節點118之故，感光陣列上的所有畫素都能進行同步零時差的曝光動作，且其儲存節點118中所儲存的影像資訊即是同步無延遲的影像光資訊。在影像讀出期間，外部電路會發出讀取電壓VR經由轉移閘接觸結構106來到轉移閘G_T，以在轉移閘G_T下方的基底中形成通道，讓儲存在儲存節點118中的電荷訊號能經由該通道傳送至一側的浮動擴散區110，如圖中的電流2所示。浮動擴散區110在此電荷的傳輸前後會被取樣與重置，並根據影像感測器中的列放大器電路使用取得的參考電位來計算前後兩個讀值的差異，並再次放大訊號得到電壓差結果，此即完成該畫素基本的影像感測處理。

須特別注意的是，本發明採用背面深槽隔離(deep trench isolation,DTI)之設計，其用來設置選擇閘G_S與轉移閘G_T的深槽係從基底100背面形成並一路往基底正面延伸至鄰近儲存節點118的位置。如此設計，設置在其中的選擇閘G_S與轉移閘G_T會是垂直式的閘極態樣，其所需占用的面積較之一般非垂直式的閘極態樣來得小，可進一步縮減CIS元件的面積，又可以藉由垂直延伸的方式來與下 方設置在基底正面的儲存節點118鄰近，以達成全局式CIS元件的感測運作。

現在請參照第3圖，為本發明實施例中以第1圖中B-B’截線所作之該CIS元件的截面示意圖，其繪示出本發明實施例中CIS元件包含重置閘G_R的另一面向。如圖所示，基底100中的光電二極體116結構如第2圖的實施例所述，於此不再多加贅述。重置閘G_R形成在光電二極體116一側的背介電層120中且位於介電層126之上，其經由重置閘接觸結構108連接外部來的重置電壓V_RS。在本發明實施例中，重置閘G_R的另一側鄰接一重置汲極112，該重置汲極112會從基底的背面一路延伸至基底正面而與形成在層間介電層128之中的互連結構134電連接。在實際運作中，要進行影像感測之前，系統必須先把前一次生成在光電二極體中的光電流給消除，以避免兩次感測的影像資訊混淆。為達到此目的，重置電壓V_RS會經由外部電路施加在重置閘G_R上，使得重置閘G_R下方的基底100產生通道，讓光電流能經由該通道流出光電二極體116至重置汲極112處，如圖中的電流3所示。如此，光電二極體116就會回歸其初始狀態，可以準備進行下一次的曝光來接受影像光訊號。

前文的第2圖與第3圖中關於本發明CIS元件之運作說明只是本發明的其中一種範例性說明。在實際中，各種類型的CIS元件會因應其功能與需求的不同而有不同的讀取與訊號處理機制，進而有不同的感測步驟與運作。本發明實施例僅提出一種依據本發明各必要技術特徵與部件所運行的較佳受光感測運作範例，但其範疇並不侷限於此。

現在下文中將參照第4-11圖中來依序說明本發明全局式CIS元件的製作流程，其截面的位向與第2圖相同。須注意該些步驟流程僅是本發明的其中一種製作流程的實施範例，本領域的一般技術人員應能理解在實際製作中，其中的某些步驟流程在不影響相同的功能訴求與必要結構設置的情形下可以改變順序、替換、省略、或是加入其他步驟，並不侷限於說明中所述之態樣。

本發明下述的說明中會提到多道的摻雜(doping)步驟。在本發明實施例中，該些摻雜步驟一般可為離子佈植(ion implantation)製程，特別是超高能量(ultra-high energy,UHE)離子佈植製程，其優點在於可增加所摻雜的光電二極體區域的深度，因而能實現提高影像感測器像素密度之設計。文中所提到的P型摻雜一般使用P型摻質，如硼離子，N型摻雜則使用N型摻質，如磷離子。

請參照第4圖。首先提供一基底100用來設置本發明CIS元件的各項部件。在本發明實施例中，基底100一般為一P型的矽基底，其具有一正面100a與一背面100b，在後續會分別進行不同的製程。如圖所示，從基底100的正面100a對基底進行離子佈植製程形成P型井114，該P型井114可以劃分界定出CIS元件的預定範圍，並將感測陣列上的CIS元件隔開，使其所接收之光訊號不彼此干擾。之後再次進行離子佈植製程，在基底100中的P型井114範圍內的預定深度位置摻雜形成N型扎定光電二極體摻雜區116b與一重度摻雜的P+型摻雜區136。如圖所示，其中的P+型摻雜區136較靠近基底正面100a的位置，而N型扎定光電二極體摻雜區116b係與P+型摻雜區136互相鄰接，以便能在後續形成光電二極體的PIN接面，P+型摻雜區136其中一側的範圍係側向超出N型扎定光電二極體摻雜區116b。兩摻雜區都離周圍的P型井114有一定的距離，以便預留空間來設置閘極結構。

接著請參照第5圖。在形成P+型摻雜區136與N型扎定光電二極體摻雜區116b後，再次進行離子佈植製程在如圖中粗虛框所示的位置處進行N型摻雜，從圖中可以看到該N型摻雜的範圍係涵蓋了與N型扎定光電二極體摻雜區116b鄰接的P+型摻雜區136區域以及P+型摻雜區136另一側的部分基底100區域。在此N型摻雜的作用下，與該粗框摻雜範圍重疊的P+型摻雜區136部位會轉變為P型摻雜區116a，P型摻雜區116a一側的基底中形成了一N型摻雜區140，另一側則是剩餘的P+型摻雜區136，如此即在基底的該深度位置形成了P+型摻雜區136、P型摻 雜區116a與N型摻雜區140三個鄰接的不同濃度類型的摻雜區。

接著請參照第6圖。在形成P型摻雜區116a與N型摻雜區140後，再次進行離子佈植製程在基底正面100a上分別形成儲存節點118與浮動擴散區110，其中儲存節點118是重度摻雜的N+型摻雜區。須特別注意的是，在本發明實施例中，儲存節點118係形成在P型摻雜區116a的正上方，也就是其在基底平面的位置上會與P型摻雜區116a大致完全重疊。儲存節點118會與P型摻雜區116a以及兩側的N型摻雜區140與P+型摻雜區136鄰接，以在後續製程中分別形成通道結構。浮動擴散區110係形成在靠P+型摻雜區136一側的基底面上與P型井114鄰接，但與儲存節點118不鄰接。

接著請參照第7圖。在形成儲存節點118以及浮動擴散區110之後，接下來進行沉積製程，如一化學氣相沉積(chemical vapor deposition,CVD)製程，在基底正面100a上形成層間介電層128，並在其內製作出導線與導孔等互連結構130以及其他電路元件(未示出)。互連結構130會與基底上的浮動擴散區110電連接以使浮動擴散區110能連接到外部電路。由於該層間介電層128與互連結構130並非本發明的重要技術特徵，其細部製程與相關特徵文中不再多加贅述。

接著請參照第8圖。在完成基底正面100的元件部位之製作後，接下來要進行基底背面100b部位的元件之製作。首先將整個基底100翻轉，使得其背面100b變為朝向上方作為製程平面。接下來進行一智切(smart cut)製程以及一化學機械研磨(chemical mechanical polishing,CMP)製程來去除N型扎定光電二極體摻雜區116b上方多餘的基底100，但如圖中所示仍有些微厚度的基底100會保留下來。接下來，進行一深槽蝕刻製程來在N型扎定光電二極體摻雜區116b與P型摻雜區116a兩側的基底中分別形成兩個深槽138。在本發明實施例中，深槽138會鄰近N型扎定光電二極體摻雜區116b與P型摻雜區116a，且會從基底背面往正面方向一路延伸至鄰近儲存節點118的位置。再者，如圖所示，在此深槽蝕刻製程的過 程中，有部分的N型摻雜區140與P+型摻雜區136會被移除，兩者僅剩餘一小部分與P型摻雜區116a鄰接，但不會被完全移除。

現在請參照第9圖。在形成深槽138結構後，接下來進行一P型摻雜製程在基底表面處形成一層P+型扎定光電二極體摻雜區(P-type pinned photodiode,PPPD)116c。此P+型扎定光電二極體摻雜區116c會沿著基底表面分佈，其圍繞並覆蓋N型扎定光電二極體摻雜區116b與P型摻雜區116a，且沿延伸至周遭的P井區114。所形成的P+型扎定光電二極體摻雜區116c與N型扎定光電二極體摻雜區116b鄰接的接面會形成光電二極體的PIN接面，當受到光子激發，該處附近會形成光電流。

須特別注意的是，在本發明實施例中，部分的P+型扎定光電二極體摻雜區116c會與P型摻雜區116a一側先前剩餘的N型摻雜區140重疊，使得該N型摻雜區140轉變為一P-型摻雜區116d。該P-型摻雜區116d的P型摻雜濃度會低於原本P+型扎定光電二極體摻雜區116本身的摻雜濃度以及其鄰接之P型摻雜區116a，故其在光電二極體的運作中可藉由閘極結構之開關成為一通道讓前述PIN接面處產生的光電流通過並流至下方的儲存節點118處暫存。而部分的P+型扎定光電二極體摻雜區116c也會與P型摻雜區116a另一側剩餘的P+型摻雜區136重疊，形成一P型摻雜濃度更高的區域。然而該區域與本發明之運作無重要關係，文中不再多加贅述，圖中也不特別將其示出，以避免與其他部位混淆。

復參照第9圖，在形成P+型扎定光電二極體摻雜區116c之後，接下來進行一沉積製程在P+型扎定光電二極體摻雜區116c的表面形成介電層126，作為後續所要形成的閘極結構的閘極介電層。

現在請參照第10圖。在形成P+型扎定光電二極體摻雜區116c與介電層126之後，接下來在兩個深溝槽中分別形成選擇閘G_S與轉移閘G_T，其製程大體上包含沉積一金屬層，如銅金屬層。該金屬層會填滿兩個深溝槽並覆蓋住整個 基底表面。之後，對該金屬層進行CMP製程以獲得平坦化的平面。最後再進行一蝕刻製程移除深溝槽區域以外多餘的金屬層，進而形成了如圖中所示位於深溝槽內的選擇閘G_S與轉移閘G_T結構，部分的選擇閘G_S與轉移閘G_T會突出於基底之外以方便與接觸結構連接。上述製程也會同時在介電層126上形成重製閘G_R，如第三圖所示。可以從圖示中看到，本發明的選擇閘G_S與轉移閘G_T會鄰近光電二極體，其深槽垂直式設計可使閘極從基底背面延伸至設置在基底正面的部件處，如儲存節點118與浮動擴散區110，來控制其間通道的開關，達到節省所需佈局面積的優點。

最後請參照第11圖。在形成選擇閘G_S與轉移閘G_T結構之後，接下來在選擇閘G_S與轉移閘G_T上方分別形成選擇閘接觸結構104與轉移閘接觸結構106，並進行沉積製程形成一介電層120覆蓋整個基底背面。該些接觸結構可讓選擇閘G_S及轉移閘G_T與外部電壓連接，介電層120則可提供設置彩色濾光片及微透鏡之空間。如圖所示，在形成介電層120之後，接著進行蝕刻製程在光電二極體正上方的介電層120中形成一定深度的凹槽，以供設置彩色濾光片部件。接下來進行一塗佈製程，如旋塗(spin coating)製程，在該凹槽中形成彩色濾光片122，用來影像光過濾成個別的原色光。最後，在彩色濾光片122形成對應之微透鏡124，本發明CIS元件大體上部件之製作於此完成。由於該微透鏡124部位並非本發明之重要技術特徵，其相關的細部特徵與製程文中不再多加贅述，以避免混淆本發明重點。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

1. 一種用於全局式快門的互補式金屬氧化物半導體影像感測器，包含：一基底；一光電二極體以及一儲存節點，位於該基底中，其中該光電二極體與該儲存節點係於垂直該基底表面方向上下交疊；一浮動擴散區，位於鄰近該儲存節點之該基底中，並且未與該光電二極體上下交疊；一轉移閘以及一選擇閘，分別位於該光電二極體相對兩側之該基底中，其中該轉移閘位於該儲存節點與該浮動擴散區之間以開關該儲存節點與該浮動擴散區之間的通道；一彩色濾光片，位於該光電二極體上方之該基底表面上；以及一微透鏡，位於該彩色濾光片上。
2. 如申請專利範圍第1項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，其中該光電二極體是一扎定光電二極體，包含一N型扎定光電二極體摻雜區、一P型摻雜區介於該N型扎定光電二極體摻雜區與該儲存節點之間、以及一P+型扎定光電二極體摻雜區圍繞該N型扎定光電二極體摻雜區以及該P型摻雜區。
3. 如申請專利範圍第2項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，其中位於該P型摻雜區與該選擇閘之間的該P+型扎定光電二極體摻雜區的摻雜濃度低於該P+型扎定光電二極體摻雜區的其他部位的摻雜濃度，位於該P型摻雜區與該選擇閘之間的該P+型扎定光電二極體摻雜區係作為該N型扎定光電二極體摻雜區與該儲存節點之間的通道並為該選擇閘所開關。
4. 如申請專利範圍第2項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，更包含一介電層介於該P+型扎定光電二極體摻雜區與該轉移閘及該選擇閘之間，該介電層作為該轉移閘以及該選擇閘的閘極介電層。
5. 如申請專利範圍第1項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，更包含一P型井圍繞並隔離該互補式金屬氧化物半導體影像感測器。
6. 如申請專利範圍第1項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，更包含一重置汲極區位於該光電二極體一側，以及一重置閘介於該重置汲極區與該光電二極體之間。
7. 如申請專利範圍第1項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，更包含一轉移閘接觸結構位於該轉移閘上，該轉移閘經由該轉移閘接觸結構連接到一讀取電壓。
8. 如申請專利範圍第1項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，更包含一選擇閘接觸結構位於該選擇閘上，該選擇閘經由該選擇閘接觸結構連接到一選擇電壓。
9. 如申請專利範圍第1項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，更包含一第一層間介電層與一第二層間介電層分別位於該基底之一正面與一背面上，其中一互連結構位於該第一層間介電層中並與該浮動擴散區電連接。
10. 如申請專利範圍第9項所述之用於全局式快門的互補式金屬氧化物半導體影像感測器，其中該彩色濾光片與該微透鏡位於該第二層間介電層上。
11. 一種製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，包含：提供一基底，該基底包含一正面與一背面；在該基底中形成一N型扎定光電二極體摻雜區、一P型摻雜區、一儲存節點與一浮動擴散區，其中該儲存節點、該P型摻雜區與該N型扎定光電二極體摻雜區係自該基底的該正面依序上下交疊；在該基底的該背面上形成兩個深槽，其中該兩個深槽鄰近且分別位於該P型摻雜區與該N型扎定光電二極體摻雜區之相對兩側，並朝該基底的該正面延伸至鄰近該儲存節點；在該基底之該背面表面形成P+型扎定光電二極體摻雜區，其中該P+型扎定光電二極體摻雜區鄰接該N型扎定光電二極體摻雜區與該P型摻雜區，並且共同構成一光電二極體；在該P+型扎定光電二極體摻雜區上形成共形的介電層；在該深槽中形成選擇閘與轉移閘；以及在該基底的該背面上依序形成彩色濾光片與微透鏡，且位於該光電二極體上方。
12. 如申請專利範圍第11項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，更包含在形成該互補式金屬氧化物半導體影像感測器之前形成一P型井圍繞並隔離該互補式金屬氧化物半導體影像感測器的預定區域。
13. 如申請專利範圍第11項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其中在該基底中形成該P型摻雜區的步驟包含：在該基底中的該N型扎定光電二極體摻雜區上方形成一P+型摻雜區；以及在該基底中形成一N型摻雜區，該N型摻雜區與該P+型摻雜區係部分重疊，使得重疊的部分該P+型摻雜區變為一P型摻雜區，而沒有重疊的部分該P+型摻雜區以及部分該N型摻雜區則保留並且鄰接該P型摻雜區。
14. 如申請專利範圍第13項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其中形成該P+型扎定光電二極體摻雜區時，鄰接該P型摻雜區的部分該N型摻雜區變為P-型摻雜區。
15. 如申請專利範圍第14項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其中該選擇閘形成在鄰近該P-型摻雜區的該深槽中，該轉移閘形成在鄰近該浮動擴散區的該深槽中。
16. 如申請專利範圍第13項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其中該N型扎定光電二極體摻雜區、該P+型摻雜區、該N型摻雜區、該儲存節點、以及該浮動擴散區都是從該基底的該正面進行離子佈值製程而形成，該P+型扎定光電二極體摻雜區是從該基底的該背面進行離子佈值製程以及雷射退火製程而形成。
17. 如申請專利範圍第11項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，更包含在形成該儲存節點與該浮動擴散區後，在該基底的該正面形成一第一層間介電層，並在該第一層間介電層中形成一互連結構與該浮動擴散區電連接。
18. 如申請專利範圍第11項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其中在該深槽中形成該選擇閘與該轉移閘的步驟包含：在該深槽中填入金屬；以及進行一光刻製程移除位於該深槽外的該金屬，以形成個別獨立且突出該基底表面的該選擇閘與該轉移閘。
19. 如申請專利範圍第11項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，其中形成該彩色濾光片與該微透鏡的步驟包含：在該基底的該背面形成一第二層間介電層；進行一光刻製程在每個該互補式金屬氧化物半導體影像感測器的該P+型扎定光電二極體摻雜區正上方的該第二層間介電層上形成一凹槽；進行塗佈在該凹槽中形成該彩色濾光片，所有的該些彩色濾光片在該基底表面構成一彩色濾光片陣列；以及在每個該彩色濾光片上形成微透鏡。
20. 如申請專利範圍第11項所述之製作用於全局式快門的互補式金屬氧化物半導體影像感測器的方法，更包含在該選擇閘與該轉移閘上分別形成選擇閘接觸結構與轉移閘接觸結構。