KR102333991B1 - 반도체 장치 및 기기 - Google Patents

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히로아키 고바야시
아츠시 후루바야시
가츠히토 사쿠라이
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캐논 가부시끼가이샤
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Abstract

반도체 장치는 복수의 화소 회로가 행렬 형태로 배치된 제1 칩과, 복수의 전기 회로가 행렬 형태로 배치된 제2 칩의 적층을 포함한다. 화소 회로를 구성하는 반도체 소자와 전기 회로를 구성하는 반도체 소자 사이의 배선 경로, 또는 화소 회로를 구성하는 반도체 소자와 전기 회로를 구성하는 반도체 소자 사이의 위치 관계는, 전기 회로마다 차별화된다.

Description

반도체 장치 및 기기{SEMICONDUCTOR APPARATUS AND EQUIPMENT}
본 개시는 복수의 칩의 적층을 갖는 반도체 장치에 관한 것이다.
화소 회로를 포함하는 칩과 화소 회로로부터의 신호를 처리하도록 구성된 전기 회로를 포함하는 칩의 적층을 갖는, 촬상 장치로서 사용될 수 있는 반도체 장치는 촬상 장치의 크게 향상된 가치를 위해 사용될 수 있다. 일본 특허 공개 제2012-104684호 공보 및 일본 특허 공개 제2013-51674호 공보는 화소 유닛을 갖는 기판과, 복수의 열 회로를 갖는 기판이 적층되는 것이 개시된다.
일본 특허 공개 제2013-51674호 공보는, 기판들 간의 접속에 대해서는, 다층 배선을 사용하는 것이 단지 개시되어 있고, 이는 충분한 검토가 이루어져 있지 않다. 따라서, 반도체 장치의 가치 향상을 위해 반도체 장치의 성능 및 품질, 설계 단계로부터 제조 단계까지의 전달을 위한 시간 및 비용의 저감에 대한 향상이 여전히 필요할 수 있다.
본 개시는 반도체 장치의 가치 향상을 위해 유리한 기술을 제공한다.
본 개시의 제1 양태에 따르면, 반도체 장치는 제1 칩 및 제2 칩의 적층을 포함하며, 제1 칩은 J행 및 K열의 행렬 형태로 배치된 복수의 화소 회로를 갖고, 제2 칩은 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로를 갖는다. 제1 칩은, 복수의 화소 회로를 구성하는 복수의 반도체 소자를 갖는 제1 반도체 층, 및 복수의 화소 회로를 구성하는 M층의 배선층을 포함하는 제1 배선 구조를 포함한다. 제2 칩은, 복수의 전기 회로를 구성하는 복수의 반도체 소자를 갖는 제2 반도체 층, 및 복수의 전기 회로를 구성하는 N층의 배선층을 포함하는 제2 배선 구조를 포함한다. 제1 배선 구조가 제1 반도체 층과 제2 반도체 층 사이에 배치된다. 제2 배선 구조가 제1 배선 구조와 제2 반도체 층 사이에 배치된다. 제1 배선 구조의 제1 반도체 층으로부터 M번째의 배선층에 포함되고, 복수의 화소 회로 중 하나의 회로에 접속된 제1 도전부와, 제2 배선 구조의 제2 반도체 층으로부터 N번째의 배선층에 포함되고, 복수의 전기 회로 중 하나의 회로에 접속된 제2 도전부가 전기적으로 접속된다. M번째의 배선층에 포함되고 복수의 화소 회로 중 하나의 회로에 접속된 제3 도전부와, N번째의 배선층에 포함되고, 복수의 전기 회로 중 하나의 회로에 접속된 제4 도전부가 전기적으로 접속된다. 제2 도전부로부터 복수의 화소 회로를 구성하는 복수의 반도체 소자까지의 최단의 배선 경로가 제1 길이이고, 제1 도전부로부터 복수의 전기 회로를 구성하는 복수의 반도체 소자까지의 최단의 배선 경로가 제2 길이이다. 제4 도전부로부터 복수의 화소 회로를 구성하는 복수의 반도체 소자까지의 최단의 배선 경로가 제3 길이이고, 제3 도전부로부터 복수의 전기 회로를 구성하는 복수의 반도체 소자까지의 최단의 배선 경로가 제4 길이이다. 제3 길이와 제4 길이의 합은, 제1 길이와 제2 길이의 합보다 길다.
본 개시의 제2 양태에 따르면, 반도체 장치는 제1 칩 및 제2 칩의 적층을 포함하며, 제1 칩은 J행 및 K열의 행렬 형태로 배치된 복수의 화소 회로를 갖고, 제2 칩은 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로를 갖는다. 제1 칩은, 복수의 화소 회로를 구성하는 복수의 반도체 소자를 갖는 제1 반도체 층, 및 복수의 화소 회로를 구성하는 M층의 배선층을 포함하는 제1 배선 구조를 포함한다. 제2 칩은, 복수의 전기 회로를 구성하는 복수의 반도체 소자를 갖는 제2 반도체 층, 및 복수의 전기 회로를 구성하는 N층의 배선층을 포함하는 제2 배선 구조를 포함한다. 제1 배선 구조가 제1 반도체 층과 제2 반도체 층 사이에 배치된다. 제2 배선 구조가 제1 배선 구조와 제2 반도체 층 사이에 배치된다. 제1 배선 구조의 제1 반도체 층으로부터 M번째의 배선층에 포함되고, 복수의 화소 회로 중 제1 회로에 접속된 제1 도전부와, 제2 배선 구조의 제2 반도체 층으로부터 N번째의 배선층에 포함되고, 복수의 전기 회로 중 제2 회로에 접속된 제2 도전부가 전기적으로 접속된다. 제2 도전부로부터 복수의 화소 회로를 구성하는 복수의 반도체 소자까지의 최단의 배선 경로가 제1 길이이고, 제1 도전부로부터 복수의 전기 회로를 구성하는 복수의 반도체 소자까지의 최단의 배선 경로가 제2 길이이고, 제1 길이는 제2 길이보다 길다.
본 개시의 제3 양태에 따르면, 반도체 장치는 제1 칩 및 제2 칩의 적층을 포함하며, 제1 칩은 J행 및 K열의 행렬 형태로 배치된 복수의 화소 회로를 갖고, 제2 칩은 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로를 갖는다. 제1 칩은, 복수의 화소 회로를 구성하는 복수의 반도체 소자를 갖는 제1 반도체 층을 포함한다. 제2 칩은, 복수의 전기 회로를 구성하는 복수의 반도체 소자를 갖는 제2 반도체 층을 포함한다. 제1 배선 구조가 제1 반도체 층과 제2 반도체 층 사이에 배치된다. 제2 배선 구조가 제1 배선 구조와 제2 반도체 층 사이에 배치된다. 복수의 전기 회로 중 제1 전기 회로를 구성하는 제1 반도체 소자는, 제1 배선 구조 및 제2 배선 구조를 구성하는 제1 접속 유닛을 통해 복수의 화소 회로를 구성하는 복수의 반도체 소자 중 적어도 하나에 전기적으로 접속된다. 복수의 전기 회로 중 제2 전기 회로를 구성하는 제2 반도체 소자는, 제1 배선 구조 및 제2 배선 구조를 구성하는 제1 접속 유닛을 통해 복수의 반도체 소자 중 적어도 하나에 전기적으로 접속된다. 제2 반도체 소자로부터, 복수의 화소 회로를 구성하는 복수의 반도체 소자 중 제2 접속 유닛에 접속된 반도체 소자까지의 최단의 거리가, 제1 반도체 소자로부터, 복수의 화소 회로를 구성하는 복수의 반도체 소자 중 제1 접속 유닛에 접속된 반도체 소자까지의 최단의 거리보다 길다.
본 발명의 추가적인 특징은 첨부된 도면을 참고한 예시적인 실시예에 대한 이하의 설명으로부터 명확해질 것이다.
도 1a 및 도 1b는 반도체 장치를 설명하는 모식도들이다.
도 2a 및 도 2b는 반도체 장치를 설명하는 모식도들이다.
도 3은 반도체 장치를 설명하는 모식도이다.
도 4는 반도체 장치를 설명하는 모식도이다.
도 5는 반도체 장치를 설명하는 모식도이다.
도 6a 및 도 6b는 반도체 장치를 설명하는 모식도들이다.
도 7은 반도체 장치를 설명하는 모식도이다.
도 8은 반도체 장치를 설명하는 모식도이다.
도 9는 반도체 장치를 설명하는 모식도이다.
이하에, 도면을 참조하여 본 개시를 구체화하기 위한 모드들을 상세하게 설명할 것이다. 이하의 설명 및 복수의 도면 전반에 걸쳐서 유사한 부호들은 유사한 부분들을 지칭한다. 복수의 도면을 서로 참조하여 공통되는 구성들을 설명할 것이고, 유사한 부호에 의해 지칭되는 유사한 부분들에 대해서는 임의의 반복적인 설명을 생략할 것이다.
도 1a는 반도체 장치 APR을 나타낸다. 반도체 장치 APR의 전부 또는 일부가, 칩(1)과 칩(2)의 적층체인 반도체 장치 IC이다. 이 실시예에 따른 반도체 장치 APR은, 예를 들어 이미지 센서, AF(Auto Focus)센서, 측광 센서, 또는 측거 센서로서 사용할 수 있는 광전 변환 장치이다. 반도체 장치 APR은 칩(1)과, 칩(2)의 적층을 포함한다. 칩(1)은 행렬 형태의 복수의 화소 회로(10)를 갖는다. 칩(2)은 행렬 형태의 복수의 전기 회로(20)를 갖는다.
칩(1)은 반도체 층(11) 및 배선 구조(12)를 포함한다. 반도체 층(11)은 복수의 화소 회로(10)에 포함된 복수의 반도체 소자(도시하지 않음)를 갖는다. 배선 구조(12)는 복수의 화소 회로(10)에 포함된 M층의 배선층(도시하지 않음)을 포함하고, M은 정수이다. 칩(2)은, 반도체 층(21) 및 배선 구조(22)를 포함한다. 반도체 층(21)은 복수의 전기 회로(20)에 포함된 복수의 반도체 소자(도시하지 않음)를 포함한다. 배선 구조(22)는 복수의 전기 회로(20)를 포함하는 N층의 배선층(도시하지 않음)을 포함하고, N은 정수이다.
배선 구조(12)가 반도체 층(11)과 반도체 층(21) 사이에 배치된다. 배선 구조(22)는 배선 구조(12)와 반도체 층(21) 사이에 배치된다.
그 상세가 후술되는 화소 회로(10)는 광전 변환 소자를 포함하고, 전형적으로는 증폭 소자를 추가로 포함한다. 전기 회로(20)는, 화소 회로(10)를 구동하고, 화소 회로(10)로부터의 신호를 처리하도록 구성된 전기 회로이다.
도 1b는 반도체 장치 APR을 포함하는 기기 EQP를 나타낸다. 반도체 장치 IC는 행렬 형태의 화소 회로(10)를 포함하는 화소들 PXC를 갖는 화소 영역 PX를 갖는다. 화소 CCT는 화소 회로(10)에 포함되는 광전 변환 소자, 증폭 소자, 마이크로렌즈 및 컬러 필터를 포함할 수 있다. 반도체 장치 IC는 화소 영역 PX 주위에 주변 영역 PR을 가질 수 있다. 주변 영역 PR은 화소 회로(10) 이외의 회로를 가질 수 있다. 반도체 장치 APR은 반도체 장치 IC에 더하여, 반도체 장치 IC를 저장하는 패키지 PKG를 포함할 수 있다. 기기 EQP는, 광학계 OPT, 제어 디바이스 CTRL, 처리 디바이스 PRCS, 표시 장치 DSPL, 저장 디바이스 MMRY 및 기계 장치 MCHN 중 적어도 하나를 포함할 수 있다. 기기 EQP는 상세히 후술될 것이다.
제1 실시예
도 2a 및 도 2b를 참조하여, 제1 실시예를 설명할 것이다. 도 2a는 칩(1)에서의 J행 및 K열의 행렬 형태의, 복수의 화소 회로(10)의 배열을 나타낸다. 실용적으로는, J ≥ 100, K ≥ 100이며, 보다 바람직하게는, J ≥ 1000, K ≥ 1000이다. 화소 회로(10)는, 제a1행 내지 제a4행, 제b1행 내지 제b4행, 제c1행 내지 제c4행, 제d1행 내지 제d4행을 이 순서로 포함하는 J행을 갖는다. 제a1행 내지 제a4행은, 제a1행, 제a2행, 제a3행 및 제a4행을 이 순서로 포함하고, 이들을 제a행으로 총괄하여 칭한다. 제b1행 내지 제b4행을 제b행으로 총괄하여 칭하고, 제c1행 내지 제c4행을 제c행으로 총괄하여 칭하고, 제d1행 내지 제d4행을 제d행으로 총괄하여 칭한다. a, b, c, d는 양의 정수이며, a < b < c < d이다. a1, a2, a3 및 a4는 양의 정수이며, a1 < a2 < a3 < a4이다. 예를 들어, 도 2a에 나타낸 복수의 화소 회로(10)가 모든 화소 회로(10)인 경우, a1 = 1, a2 = 2, a3 = 3, a4 = 4, b1 = 5, b4 = 8, c1 = 9, c4 = 12, d1 = 13, 및 d4 = J = 16이다. 이하의 설명은, 제a1행 내지 제d4행이 근접하고 있는 행들인 것으로 가정한다. 행들이 서로 근접하고 있을 경우, a2 = 1 + a1, a3 = 1 + a2, a4 = 1 + a3, 및 b1 = 1 + a4, c1 = 1 + b4, d1 = 1 + c4이다. 그러나, 이는 2개의 행 사이에 도시하지 않은 행이 있는 것을 부정하는 것이 아니다.
화소 회로(10)는 제e1열, 제f1열, 제g1열, 제h1열, 제e2열, 제f2열, 제g2열 및 제h2열을 이 순서로 포함하는 K열을 갖는다. 즉, e1, f1, g1, h1, e2, f2, g2 및 h2는 양의 정수이며, e1 < f1 < g1 < h1 < e2 < f2 < g2 < h2이다. 또한, h2 < e3 < f3 < g3 < h3 < e4 < f4 < g4 < h4이다. 예를 들어, 도 2a에 나타낸 복수의 화소 회로(10)가 모든 화소 회로(10)인 경우에, e1 = 1, f1 = 2, g1 = 3, h1 = 4, e2 = 5, f2 = 6, g2 = 7, h2 = 8, h5 = K = 20이다. 설명의 편의를 위해, 제e1행 내지 제h5행은 서로 인접한다. 열들이 서로 인접하는 경우, f1 = 1 + e1, g1 = 1 + f1, h1 = 1 + g1, e2 = 1 + h4, e3 = 1 + h2, e4 = 1 + h3, e5 = 1 + h4이다. 그러나, 2개의 열의 사이에 도시하지 않은 열이 있는 것을 부정하는 것이 아니다.
이후의 설명에서는, 제α행 및 제β행의 화소 회로(10)를 화소 회로(10(α, β))로 표현한다. 화소 회로(10)의 행과 열이 이루는 각도는 90도로 제한되는 것이 아니라, 60 내지 120도의 범위일 수 있고, 행들 및 열들은 평행사변형 행렬으로 배열될 수 있다.
동일 열의 2개 이상의 화소 회로(10)가 신호선(14)에 공통으로 접속된다. 신호선(14)은, 동일 열의 화소 회로들(10)이 정렬하는 방향을 따라 연장된다. 예를 들어, 제e1열의 화소 회로들(10(a1, e1), 10(b1, e1), 10(c1, e1), 및 10(d1, e1))은 공통의 신호선(14)에 접속된다. 동일 열의 모든 화소 회로들(10)이 1개의 신호선(14)에 접속될 수 있지만, 동일 열의 화소 회로들(10)의 2개 이상의 화소 회로(10)가 복수의 신호선(14)에 공통으로 접속될 수 있다. 예를 들어, 제e1열의 화소 회로들(10(a2, e1), 10(b2, e1), 10(c2, e1) 및 10(d2, e1))은 화소 회로(10(a1, e1))가 접속된 신호선(14)과 상이한 신호선(14)에 공통으로 접속될 수 있다. 복수의 신호선(14)에 접속된 복수의 화소 회로(10)는, 신호선(14)에 판독해야 할 화소 회로(10)로부터 차례로 선택되고, 판독된다. 동일 열의 화소 회로들(10)로부터의 신호들을, 복수의 신호선(14)과 병행해서 판독하여 신호의 판독을 고속화한다.
도 2b는 칩(2)에서의 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로(20)를 나타낸다. 여기서, T < J이며, U < K이다. 보다 실용적으로는, T ≥ 10이고, U ≥ 10이며, 보다 바람직하게는, T ≤ 1000이고, U ≤ 1000이다. 전기 회로(20)의 제T행은, 제p행, 제q행, 제r행 및 제s행을 이 순서로 포함한다. 즉, p, q, r, s는 양의 정수이며, p < q < r < s이다. 예를 들어, 도 2b에 나타낸 복수의 전기 회로(20)가 모든 전기 회로(20)이고, p = 1, q = 2, r = 3, s = T = 4이다. 이하의 설명은, 제p행 내지 제s행은 서로 근접하고 있는 것으로 가정한다. 행들이 근접하고 있을 경우, q = 1 + p, r = 1 + q, s = 1 + r이다. 그러나, 이는 2개의 행 사이에 도시하지 않은 행이 있는 것을 부정하는 것이 아니다.
전기 회로(20)의 U열은, 제v열, 제w열, 제x열, 제y열 및 제z열을 이 순서로 포함한다. 즉, v, w, x, y 및 z는 양의 정수이며, v < w < x < y < z이다. 예를 들어, 도 2b에 나타낸 복수의 전기 회로(20)가 모든 전기 회로(20)인 경우, v = 1, w = 2, x = 3, y = 4, z = U = 5이다. 이하의 설명들은, 제v열 내지 제z열은 서로 근접하고 있는 것으로 가정한다. 열들이 서로 근접하고 있을 경우, w = 1 + v, x = 1 + w, y = 1 + x, z = 1 + y이다. 그러나, 2개의 열의 사이에 도시하지 않은 열이 있는 것을 부정하는 것이 아니다.
이후의 설명에서는, 제γ행 및 제δ열의 전기 회로들(20)을 전기 회로(20(γ, δ))로 표현한다. 전기 회로(20)의 행과 열이 이루는 각도는 90도로 제한되는 것이 아니라, 60 내지 120도의 범위일 수 있고, 행과 열이 평행사변형 행렬로 배열될 수 있다.
칩(1)과 칩(2)이 적층될 때, 전기 회로들(20)의 행들이 배열하는 방향이 화소 회로들(10)의 행들이 배열하는 방향을 따를 수 있다. 또한, 전기 회로들(20)의 열이 배열하는 방향이 화소 회로들(10)의 열이 배열하는 방향을 따를 수 있다. 이렇게 함으로써, 화소 회로들(10)과 전기 회로들(20) 사이의 배선 경로가 불필요하게 길어지는 것을 억제할 수 있다. 예를 들어, 전기 회로들(20)의 행들이 배열하는 방향과 화소 회로들(10)의 행들이 배열하는 방향이 이루는 각도는 -30 내지 +30도의 범위일 수 있으며, 전형적으로는 0도와 동일할 수 있다. 전기 회로들(20)의 행들이 배열하는 방향과 화소 회로들(10)의 행들이 배열하는 방향을 직교시키는 것은, 화소 회로들(10)과 전기 회로들(20) 사이의 배선 경로가 불필요하게 증가할 수 있고, 이는 회피되어야 한다.
제v열의 전기 회로들(20)은, 제p행의 전기 회로(20(p, v)), 제q행의 전기 회로(20(q, v)), 제r행의 전기 회로(20(r, v)), 및 제s행의 전기 회로(20(s, v))를 포함한다. 제w열의 전기 회로들(20)은, 제p행의 전기 회로(20(p, w)), 제q행의 전기 회로(20(q, w)), 제r행의 전기 회로(20(r, w)), 및 제s행의 전기 회로(20(s, w))를 포함한다.
복수의 화소 회로(10) 각각은, 복수의 전기 회로(20) 중 하나에 접속된다. 배선 구조(12)는, 복수의 도전부(도시하지 않음)를 갖고, 배선 구조(22)는, 복수의 도전부를 갖는다. 배선 구조(12)의 도전부들과 배선 구조(22)의 도전부들이 접합되어서, 복수의 화소 회로(10) 각각은, 배선 구조(12)의 도전부들과 배선 구조(22)의 도전부들을 통해 복수의 전기 회로(20)에 전기적으로 접속될 수 있다.
동일한 전기 회로(20)에 접속되는 화소 회로들(10)의 집합을 화소 그룹(15)이라고 칭한다. 본 예에 따르면, 화소 그룹(15)은, J개의 화소 회로(10)를 포함한다. 1개의 화소 그룹(15)에는, 1개의 화소 그룹(15)에 속하는 모든 화소 회로(10)가 동일한 전기 회로(20)에 접속된다. 동일한 전기 회로(20)에는, 화소 그룹(15) 이외의 화소 그룹들(15)에 포함되는 화소 회로들(10)은 접속되지 않는다. 본 실시예에 따르면, 동일 열의 화소 회로들(10)의 복수의 화소 회로(10)가 화소 그룹(15)에 포함된다. 본 예에 따르면, 1개의 화소 그룹(15)에는 동일 열의 모든 화소 회로(10)가 속한다. 예를 들어, 제e1열의 모든 화소 회로(10)는 화소 그룹(15e1)에 속한다. 도 2a를 참조하면, 제β열의 화소 회로(10)에 포함되는 화소 그룹(15)을 화소 그룹(15β)으로 표현한다(β는 e1, f1, e2 등임).
도 2b는, 전기 회로들(20) 각각이, 전기 회로들(20)에 대응하는 복수의 화소 그룹(15) 중 어느 화소 그룹(15)에 접속될지를 나타낸다. 예를 들어, 전기 회로(20(p, v))는 화소 그룹(15e1)에 접속되고, 전기 회로(20(q, v))는 화소 그룹(15f1)에 접속된다. 전기 회로(20(r, v))는 화소 그룹(15g1)에 접속되고, 전기 회로(20(s, v))는 화소 그룹(15h1)에 접속된다. 예를 들어, 전기 회로(20(p, w))는 화소 그룹(15e2)에 접속되고, 전기 회로(20(q, w))는 화소 그룹(15f2)에 접속된다. 전기 회로(20(r, w))는 화소 그룹(15g2)에 접속되고, 전기 회로(20(s, w))는 화소 그룹(15h2)에 접속된다. 예를 들어, 전기 회로(20(p, x))는 화소 그룹(15e3)에 접속되고, 전기 회로(20(q, x))는 화소 그룹(15f3)에 접속된다. 전기 회로(20(r, x))는 화소 그룹(15g3)에 접속되고, 전기 회로(20(s, x))는 화소 그룹(15h3)에 접속된다.
도 2a 및 도 2b에 나타내는 예들에서는, 동일 열의 모든 화소 회로(10)가 동일한 화소 그룹(15)에 속한다. 따라서, 제e1열의 모든 화소 회로(10)는 전기 회로(20(p, v))에 접속되고, 제f1열의 모든 화소 회로(10)는 전기 회로(20(q, v))에 접속된다. 제g1열의 모든 화소 회로(10)는 전기 회로(20(r, v))에 접속되고, 제h1열의 모든 화소 회로(10)는 전기 회로(20(s, v))에 접속된다. 제e2열의 모든 화소 회로(10)는 전기 회로(20(p, w))에 접속되고, 제f2열의 모든 화소 회로(10)는 전기 회로(20(q, w))에 접속된다. 제g2열의 모든 화소 회로(10)는 전기 회로(20(r, w))에 접속되고, 제h2열의 모든 화소 회로(10)는 전기 회로(20(s, w))에 접속된다. 제e3열의 모든 화소 회로(10)는 전기 회로(20(p, x))에 접속되고, 제f3열의 모든 화소 회로(10)는 전기 회로(20(q, x))에 접속된다. 제g3열의 모든 화소 회로(10)는 전기 회로(20(r, x))에 접속되고, 제h3열의 모든 화소 회로(10)는 전기 회로(20(s, x))에 접속된다.
본 실시예에서는, e1 < f1 < g1 < h1, p < q < r < s이기 때문에, 동일한 열 번호를 갖는 전기 회로(20)의 경우에는, 화소 회로(10)의 열 번호가 증가할수록, 접속되는 전기 회로(20)의 행 번호가 증가한다.
h1 < e2이기 때문에, 화소 회로들(10)의 열 번호가 (제h1열로부터 제e2열로) 증가함에 따라, 접속되는 전기 회로(20)의 열 번호가 (제v열로부터 제w열로) 변한다. 동일 열의 전기 회로들(20)에 할당되는 화소 회로들(10)의 열 수는 e2-e1이며, 이는 동일 열에 포함되는 전기 회로들(20)의 행 수 T와 동일하다(T = e2 - e1). 바꾸어 말하면, T와 동일한 화소 회로들(10)의 열들의 각각의 수마다, 접속되는 전기 회로들(20)의 열들이 변한다.
본 실시예에 따르면, 동일 행(예를 들어, 제p행) 및 근접 열(예를 들어, 제v행과 제w행)의 전기 회로들(20)에 접속된 2개의 화소 회로(10)(예를 들어, 제e1열과 제e2열) 사이에는 T-1열들에 대한 화소 회로들(10)이 존재한다. K열의 화소 회로들(10)이 각각의 열의 전기 회로들(20) 중 하나에 할당된다. 따라서, T × U = K이다. 신호 처리의 병렬도를 증가시키기 위함이다. J ≤ K로 하는 것이 바람직하다. 따라서, J ≤ T Х U가 된다. T < J, U < K이기 때문에, T Х U < J Х K이다. 따라서, T Х U - K < J Х K - T Х U를 만족시킨다. 이것을 변형하면, T Х U < (J + 1) Х K/2가 된다. 따라서, J + 1
Figure 112018095113338-pat00001
J이기 때문에, T Х U < J Х K/2가 된다. 따라서, 본 실시예에 따른 접속 방법을 채용하는 경우에는, J ≤ T Х U < J Х K/2를 충족하는 것이 바람직하다.
도 3은, 화소 회로들(10)과 전기 회로들(20)의 평면적인 위치 관계를 나타낸다. 도 3은, 복수의 화소 회로(10)를 구성하는 복수의 반도체 소자(100)와, 복수의 전기 회로(20)를 구성하는 복수의 반도체 소자(200)를 나타낸다. 도 3을 참조하면, 반도체 소자들(100) 중 특정한 반도체 소자들(101 내지 106) 및 반도체 소자들(200) 중 특정한 반도체 소자(201 내지 206)가 도시된다는 점을 유의해야 한다. 복수의 반도체 소자(100) 각각은, 접속 유닛(300)을 통해, 복수의 반도체 소자(200) 중 어느 하나에 전기적으로 접속된다. 도 3을 참조하면, 복수의 접속 유닛(300) 중, 반도체 소자들(101 내지 106)과 반도체 소자들(201 내지 206)을 접속하는 특정한 접속 유닛들(301 내지 306)이 도시된다.
도 3을 참조하면, 반도체 소자(100)와, 이 반도체 소자(100)에 접속 유닛(300)을 통해 접속되는 반도체 소자(200) 사이의 평면적 위치 관계는, 전기 회로(20)에 따라 변한다. 더 많은 상세들이 후술될 것이다. 반도체 소자(201)는, 복수의 전기 회로(20) 중 전기 회로(20(p, v))를 구성한다. 반도체 소자(201)가, 배선 구조(12) 및 배선 구조(22)를 구성하는 접속 유닛(301)을 통해 복수의 화소 회로(10)를 구성하는 복수의 반도체 소자(100)의 적어도 반도체 소자(101)에 전기적으로 접속된다. 반도체 소자(203)가, 복수의 전기 회로(20) 중 전기 회로(20(s, v))를 구성한다. 이 반도체 소자(203)는, 배선 구조(12) 및 배선 구조(22)에 의해 구성된 접속 유닛(303)을 통해 복수의 화소 회로(10)를 구성하는 복수의 반도체 소자(100)의 적어도 반도체 소자(101)에 전기적으로 접속된다. 최단의 거리 D1(도시하지 않음)는, 반도체 소자(201)로부터, 복수의 화소 회로(10)를 구성하는 복수의 반도체 소자(100) 중 접속 유닛(301)에 접속된 반도체 소자(201)까지이다. 최단의 거리 D3(도시하지 않음)는, 반도체 소자(203)로부터, 복수의 화소 회로(10)를 구성하는 복수의 반도체 소자(100) 중 접속 유닛(303)에 접속된 반도체 소자(103)까지이다. 거리 D3은 거리 D1보다 길다(D1 < D3). 여기서 "거리"라는 용어는 직선 거리를 지칭한다. 접속 유닛(301)에는 화소 회로(10(c1, e1))의 반도체 소자(100)도 접속되지만, 이 반도체 소자(100)는 반도체 소자(201)로부터의 최단의 거리에 위치하는 반도체 소자(100)가 아니다. 또한, 예를 들어, 반도체 소자(102)와 반도체 소자(202) 사이의 거리는, 반도체 소자(104)와 반도체 소자(204) 사이의 거리와 상이하다. 반도체 소자(105)와 반도체 소자(205) 사이의 거리는, 거리 D1과 거리 D3 사이의 값을 갖는다.
도 3은 반도체 소자들(100)과 반도체 소자들(200) 사이의 배선 경로들을 나타내는 굵은 선들을 도시한다. 반도체 소자들(100)과 반도체 소자들(200)을 접속하는 배선 경로들은, 반도체 소자들(100)과 접속 유닛들(300)을 접속하는 배선 경로들과, 접속 유닛들(300)과 반도체 소자들(200)을 접속하는 배선 경로들로 분할될 수 있다.
도 3을 참조하면, 반도체 소자(100)와 반도체 소자들(200) 사이의 접속 유닛들(300)을 통해 배선 경로들은, 실제의 배선 경로들 길이의 크기 관계를 모식적으로 도시한다. 이하의 설명은 제v열의 전기 회로들(20(p, v), 20(r, v), 20(s, v))과, 제v열의 전기 회로들(20(p, v), 20(r, v), 20(s, v))에 접속된 화소 회로들(10) 사이의 배선 경로에 주목할 것이다. 1개의 반도체 소자(100)와 1개의 반도체 소자(200) 사이의 최단 배선 경로 길이는, 화소 회로들(10)마다 그리고 전기 회로들(20)마다 상이하다. 도 3은, 화소 회로(10(a1, e1))의 반도체 소자(101)와 전기 회로(20(p, v))의 반도체 소자(201) 사이의 최단 배선 경로 길이 L1을 나타낸다.
반도체 소자(201)에는, 신호선(14a)을 통해, 화소 회로(10(c1, e1))의 반도체 소자(100)가 또한 접속된다는 점을 유의해야 한다. 그러나, 화소 회로(10(a1, e1))의 반도체 소자(100)와 반도체 소자(201) 사이의 배선 경로는, 화소 회로(10(a1, e1))의 반도체 소자(101)와 전기 회로(20(p, v))의 반도체 소자(201) 사이의 배선 경로보다도 길다. 따라서, 화소 회로(10(c1, e1))의 반도체 소자(100)와 반도체 소자(201) 사이의 배선 경로는, 화소 회로(10)의 반도체 소자(100)와 반도체 소자(201) 사이의 최단 배선 경로가 아니다. 이후의 설명들은, 동일한 방식으로 최단의 배선 경로들을 특정한다.
도 3은, 화소 회로(10(a4, e1))의 반도체 소자(102)와 전기 회로(20(p, v))의 반도체 소자(202) 사이의 최단 배선 경로 길이 L2를 나타낸다. 길이 L3은 화소 회로(10(d1, h1))의 반도체 소자(103)와 전기 회로(20(s, v))의 반도체 소자(203) 사이의 최단 배선 경로이다. 길이 L4는 화소 회로(10(d1, h1))의 반도체 소자(104)와 전기 회로(20(s, v))의 반도체 소자(204) 사이의 최단 배선 경로이다.
길이 L3 및 길이 L4는, 길이 L1 및 길이 L2보다 길다(L1, L2 < L3, L4). 화소 회로들(10)과 전기 회로들(20) 사이의 배선 경로들의 길이들을 전기 회로들(20)마다 차별화하는 것은 화소 회로들(10)과 전기 회로들(20)의 레이아웃 자유도를 증가시킬 수 있다. 특히, 더 긴 배선 경로들을 채용함으로써, 화소 회로들(10)의 반도체 소자들(100)로부터 이격된 위치에, 전기 회로들(20)의 반도체 소자들(200)을 배치할 수 있다. 더 긴 배선 경로들은 화소 회로들(10)의 레이아웃들과 전기 회로들(20)의 레이아웃들의 자유도를 증가시키는 것에 크게 공헌할 수 있다.
배선 경로들의 길이들을 차별화하는 것 이외의 방법들이 고려될 수 있다. 예를 들어, 전기 회로들(20) 내의 레이아웃들이 전기 회로들(20)마다 차별화되어, 전기 회로(20)마다 상이한 위치들에 반도체 소자(200)가 배치될 수 있다. 그러나, 전기 회로(20)가 서로 상이한 특성들을 가질 수 있는 것이 우려를 일으킬 수 있다. 수십 내지 수천에 달하는 전기 회로들(20)을 개별로 설계하는 것은, 설계 비용 및 설계 기간 면에서 단점들을 야기할 수 있다. 전기 회로(20)가 화소 회로들(10)의 열마다 옮겨질 수 있다. 그러나, 복수의 전기 회로(20)를 공통으로 접속하기 위한 글로벌 배선 길이를 복잡하게 하고, 증가시켜서, 큰 이점을 기대할 수 없다. 본 실시예와 같이, 화소 회로들(10)의 반도체 소자들(100)의 위치들과 전기 회로들(20)의 반도체 소자(200)의 위치들에서의 평면적인 차이들에 대해서는, 로컬 배선으로 보상하는 것이 유리할 수 있다.
길이 L2는 길이 L1보다 작다(L2 < L1). 길이 L4는 길이 L3보다 크다(L3 < L4). 화소 회로들(10)과 전기 회로들(20) 사이의 배선 경로들의 길이들을 화소 회로들(10)마다 차별화하는 것은 화소 회로들(10)과 전기 회로들(20)의 레이아웃 자유도를 증가시킬 수 있다. 특히, 더 긴 배선 경로들을 채용함으로써, 화소 회로들(10)의 반도체 소자들(100)로부터 이격된 위치에, 전기 회로들(20)의 반도체 소자들(200)을 배치할 수 있다. 더 긴 배선 경로들은 화소 회로들(10)의 레이아웃들과 전기 회로들(20)의 레이아웃들의 자유도를 증가시키는 것에 크게 공헌할 수 있다.
도 3은, 화소 회로들(10(c1, g1))의 반도체 소자(105)와 전기 회로(20(r, v))의 반도체 소자(205) 사이의 최단 배선 경로 길이 L5를 나타낸다. 길이 L6은 화소 회로(10(c4, g1))의 반도체 소자(106)와 전기 회로(20(r, v))의 반도체 소자(206) 사이의 최단 배선 경로이다. 길이 L5 및 L6은, 길이 L1, L2와 길이 L3, L4 사이의 길이이다(L1, L2 < L5, L6 < L3, L4). 배선 경로들의 3개 이상의 길이들은, 인접하는 전기 회로들(20) 사이에서의, 배선 경로들의 길이의 차이에 기인하는 전기 특성의 차이를 저감시킬 수 있다. 행이 진행함에 따라서 배선 경로의 길이들을 증가시키는 것은, 전기 회로들(20) 사이의 전기 특성 차이들에 대해 적용되는 신호 처리를 이용한 보정 알고리즘을 단순화시킬 수 있다.
여기까지, 제v열의 전기 회로들(20)에 대해서 설명했지만, 도 3으로부터 용이한 이해를 위해, 제w열, 제x열의 전기 회로들(20)의 배선 경로들에 대해서도 마찬가지이다.
배선 경로들이 보다 상세하게 후술될 것이다. 도 4는, 반도체 장치 APR의 단면도이다. 배선 구조(12)는 5층(M층)의 배선층을 포함한다. 5층(M층)의 배선층은, 반도체 층(11)으로부터, 1번째의 배선층(121), 2번째(m번째)의 배선층(122), 3번째((m+ν)번째; m < m + ν < m + μ)의 배선층(123), 4번째((m+μ)번째;m + μ>m)의 배선층(124), 5번째(m번째)의 배선층(125)이다.
배선 구조(22)는 6층(N층)의 배선층을 포함한다. 6층(N층)의 배선층은, 반도체 층(21)으로부터, 1번째의 배선층(221), 2번째의 배선층(222), 3번째(n번째)의 배선층(223), 4번째((N - 2)번째)의 배선층(224), 5번째((N - 1)번째)의 배선층(225), 6번째(n번째)의 배선층(225)을 포함한다.
도전부들(131 및 133)은, 배선 구조(12)의 반도체 층(11)으로부터 M번째의 배선층(125)에 포함되고, 배선 구조(12)를 통해 복수의 화소 회로(10) 중 임의의 화소 회로(10(α, β))에 접속된다. 도전부들(231 및 233)은, 배선 구조(22)의 반도체 층(21)으로부터 N번째의 배선층(226)에 포함되고, 배선 구조(22)를 통해 복수의 전기 회로(20) 중 임의의 전기 회로(20(γ, δ))에 접속된다. 도전부(131)와 도전부(231)가 전기적으로 접속되고, 도전부(133)와 도전부(233)가 전기적으로 접속된다. 접속 유닛(301)은 도전부(131)와 도전부(231)의 조합을 포함하고, 접속 유닛(303)은 도전부(133)와 도전부(233)의 조합이다. 다른 접속 유닛들(300)도 마찬가지이고, 배선 구조(12)의 도전부와, 배선 구조(22)의 도전부가 전기적으로 접속된다. 본 실시예에 따르면, 칩(1)과 칩(2)은 접합면(30)을 통해 접합된다. 보다 구체적으로는, 도전부들(131, 133)과 도전부들(231, 233)은 구리를 주성분으로 하고, 도전부(131)의 구리와 도전부(231)의 구리가 접합면(30)을 통해 접합되고, 도전부(133)의 구리와 도전부(233)의 구리가 접합면(30)을 통해 접합된다. 도전부들(131 및 133) 각각은 배선 구조(12)의 층간 절연막의 오목부들에 매립되고, 다마신(damascene) 구조(또는 본 예에서는 듀얼 다마신 구조)를 갖는다. 도전부들(231 및 233) 각각은 배선 구조(22)의 층간 절연막의 오목부들에 매립되고, 다마신 구조(또는 본 예에서는 듀얼 다마신 구조)를 갖는다. 도전부들(131, 133)과 도전부들(231, 233)이 접합되어 있을 뿐만 아니라, 도전부들(131, 133)이 매립된 층간 절연막과, 도전부들(231, 233)이 매립된 층간 절연막도 접합면(30)을 통해 접합된다. 본 실시예에서는, 접합면(30)에서, 도전부들(131 및 133)은 도전부들(231 및 233)을 갖는 층간 절연막들에 대면한다. 도전부(131) 및 도전부(231)가 접합을 위해서 서로 접촉하고 있을 경우에, 접속 유닛(301)의 위치는, 도전부(131)와 도전부(231) 사이의 접합면(30)에서의 위치에 끼워맞춤될 수 있다. 도전부(133) 및 도전부(233)가 접합을 위해서 서로 접촉하고 있을 경우에는, 접속 유닛(303)의 위치를, 도전부(133)와 도전부(233) 사이의 접합면(30)에서의 위치에 끼워맞춤될 수 있다. M층째의 배선층(125)과 N층째의 배선층(226)이 서로 접하지 않을 경우, M층째의 배선층(125)과 N층째의 배선층(226) 사이에, 화소 회로(10)와 전기 회로(20)의 어느 쪽도 구성하지 않는 배선층을 배치할 수 있다.
대안적으로, 도전부(131)와 도전부(231) 사이와, 도전부(133)와 도전부(233) 사이에 배치한 범프를 통해 도전부들(131 및 133)과 도전부들(231 및 233)이 전기적으로 접속될 수 있다. 또한, 대안적으로, 반도체 층(21)을 관통하도록 구성된 관통 전극을 통해 도전부들(131 및 133)과 도전부들(231 및 233)이 접속될 수 있다. 모든 구성에서, 도전부(131) 및 도전부(231)는, 반도체 층(11)과 전기 회로(20(p, v)) 사이에 위치한다. 도전부(133) 및 도전부(233)는, 반도체 층(11)과 전기 회로(20(s, v)) 사이에 위치한다.
도 3에 도시한 바와 같이, 접속 유닛(300)은 전기 회로들(20) 각각에 유사한 상대적인 위치 관계를 갖는다. 예를 들어, 복수의 전기 회로(20)에 포함되는 접속 유닛들(301 내지 306)이 배열하는 방향은, 화소 회로들(10)의 행들 및 열들이 배열하는 방향을 따르고, 전기 회로들(20)의 행들 및 열들이 배열하는 방향을 따른다. 접속 유닛(300)에 포함되는 도전부가 다마신 구조를 갖는 경우, 접속 유닛을 형성하기 위해 CMP법이 사용될 수 있다. CMP(기계 화학 연마)법에 의한 연마 불균일을 저감하기 위해서는, 복수의 접속 유닛(300)은 가능한 한 균등하게 칩들(1, 2)의 접합면(30)에 배치될 수 있다. 이는 본 예에 따라서 접속 유닛(300)의 위치들이 행들 및 열들에 따라 배치되기 때문이다.
반도체 소자들(100 및 200)은, 소스/드레인과 게이트를 각각 갖는 트랜지스터들이지만, 다이오드들일 수 있다. 반도체 소자들(100 및 200)의 도전부들(131 및 133)은 반도체 소자들(100 및 200)의 소스/드레인들 또는 게이트들에서 접속될 수 있다. 대안적으로, 반도체 소자들(100 및 200)는 MIS형의 용량 소자들이나, 폴리실리콘이나 단결정 실리콘을 함유하는 저항 소자들일 수 있다.
전기 회로(20)에 사용되는 트랜지스터는, 예를 들어, 코발트 실리사이드나 니켈 실리사이드를 함유하는 실리사이드 층일 수 있다. 게이트 전극은 메탈 게이트일 수 있고, 게이트 절연막은 하이-k(high-k) 절연막일 수 있다. 전기 회로(20)에 사용되는 트랜지스터는, 플래너(planer)형의 MOSFET일 수 있지만, Fin-FET일 수 있다. 반도체 층(21)에 제공된 트랜지스터들의 게이트 절연막들은 복수 종류의 두께를 가질 수 있다. 두꺼운 게이트 절연막을 갖는 트랜지스터는 전원계나 아날로그계 등의 바람직하게는 고내압성을 갖는 회로에 사용될 수 있다. 배선층들(125 및 226)의 층간 절연막들은 실리콘 산화물층, 실리콘 질화물 층, 실리콘 탄화물 층 등의 단층 또는 이들의 복층일 수 있다. 배선층들(122, 123, 124) 및 배선층들(222, 223, 224, 225)의 층간 절연막에는 로우-k(low-k) 절연층들을 사용할 수 있다. 도전부들(131 및 133, 231, 232)을 포함하는 배선층(125, 226)의 층간 절연막들의 실리콘 산화물 층들은 배선층들(122, 123, 124)이나 배선층들(222, 223, 224, 225)의 층간 절연막 실리콘 산화물의 탄소 농도보다 낮은 탄소 농도를 가질 수 있다. 이는, 칩들(1 및 2) 사이의 접합 강도를 증가시킬 수 있다.
반도체 층(11)은 화소 회로(10)에 포함되는, 예를 들어 포토다이오드의 광전 변환 유닛(도시하지 않음)을 포함한다. 도 4를 참조하면, 광학 구조(19)가 반도체 층(11) 상에, 그리고 반도체 층(11)에 대하여 배선 구조(12)의 반대측에 제공되고, 컬러 필터 어레이(17) 및/또는 마이크로렌즈 어레이(18)를 포함한다. 따라서, 반도체 층(11)은, 소위 이면 조사형(back side irradiation type) 구조를 갖는다. 반도체 층(11)은 예를 들어 1 내지 10㎛ 범위의 두께를 가질 수 있고, 예를 들어 50 내지 800㎛의 범위의 두께를 갖는 반도체 층(21)보다 더 얇다.
길이 L11은 도전부(231)로부터 복수의 화소 회로(10)에 포함되는 복수의 반도체 소자(100)까지의 최단의 배선 경로 길이이다. 여기서, 최단의 배선 경로 길이는, 도전부(231)로부터 반도체 소자(101)까지일 수 있다. 길이 L12는 도전부(131)로부터 복수의 전기 회로(20)에 포함되는 복수의 반도체 소자(200)까지의 최단의 배선 경로 길이이다. 여기서, 최단의 배선 경로 길이는, 도전부(231)로부터 반도체 소자(201)까지이다. 길이 L1은 L11과 L12의 합(L1 = L11 + L12)에 실질적으로 대응한다. 길이 L31는 도전부(233)로부터 복수의 화소 회로(10)에 포함되는 복수의 반도체 소자(100)까지의 최단의 배선 경로 길이이다. 최단의 배선 경로 길이는, 도전부(231)로부터 반도체 소자(103)까지이다. 길이 L32는 도전부(133)으로부터 복수의 전기 회로(20)에 포함되는 복수의 반도체 소자(200)까지의 최단의 배선 경로 길이이다. 최단의 배선 경로 길이는, 도전부(231)로부터 반도체 소자(203)까지이다. 길이 L3은 L31과 L32의 합(L3 = L31 + L32)에 실질적으로 대응한다.
시작점으로서의 도전부(231)로부터 길이 L11을 계산하고, 시작적으로서의 도전부(131)로부터 길이 L12를 계산함으로써, 도전부(131)와 도전부(133) 사이의 중복하는 접속 거리를 아마도 포함할 수 있는 배선 경로 길이가 될 수 있다. 그러나, 배선 경로 길이들 사이의 비교에서, 도전부(131)와 도전부(133) 사이의 접속 거리를 상쇄할 수 있다. 본 예에 따르면, 도전부들(131 및 133) 사이의 접속 거리와 도전부들(231 및 233) 사이의 접속 거리는 0과 같기 때문에, 이 중복은 영향을 주지 않는다. 도전부들(131 및 133)과 도전부들(231 및 233) 사이에 범프 등의 다른 도전 부재가 통할 경우, 중복이 영향을 미칠 수 있다.
서로 접속된 도전부(131)와 도전부(231)에 관하여, 도전부(231)로부터 반도체 소자(100)까지의 배선 경로 길이 L11은, 도전부(131)로부터 반도체 소자(200)까지의 배선 경로 길이 L12보다 길다(L11>L12). 또한, 서로 접속된 도전부(133)와 도전부(233)에 관하여, 도전부(233)로부터 반도체 소자(100)까지의 배선 경로 길이 L31은, 도전부(133)로부터 반도체 소자(200)까지의 배선 경로 길이 L32보다 길다(L31>L32). 접속 유닛(302)으로부터 반도체 소자(102)까지의 배선 경로 길이 L2가 접속 유닛(302)으로부터 반도체 소자(202)까지의 배선 경로 길이 이하라는 점을 유의해야 한다. 또한, 본 실시예에 따르면, 길이 L31이 길이 L12보다 길다(L12 < L31). 길이 L11이 길이 L32보다 길다(L32 < L11).
접속 유닛(300)의 배선 경로 길이는, 접속 유닛(300)에 대하여 배선 구조(22) 측보다도, 배선 구조(12) 측에서 길게 하는 것이 바람직하다. 더 구체적으로, 배선 경로를 연장하기 위한 배선은 배선 구조(12)에 제공될 수 있다. 연장된 배선 경로는, 배선에 혼입되는 노이즈를 증가시킬 수 있다. 그러나, 배선 구조(12)에 제공된 배선 경로를 연장하기 위한 배선은, 배선 경로를 배선 구조(22) 측에서 증가시켜서, 노이즈원이 되는 전기 회로(20)로부터 배선을 이격할 수 있다. 이는, 반도체 소자(100)와 반도체 소자(200) 사이의 배선 경로에 발생하는 노이즈를 억제할 수 있다.
전기 회로들(20)마다의 특성 변동을 감소시키기 위해서, 전기 회로(20)마다의 반도체 소자(200)의 위치 관계의 변동을 감소시킬 수 있다. 전기 회로들(20)마다의 반도체 소자(200)의 위치 관계의 변동이 커짐에 따라, 전기 회로들(20) 내의 상이한 레이아웃들로 인한 특성의 변동이 커질 수 있다. 본 실시예는, 전기 회로들(20)에서의 반도체 소자들(200)의 위치 관계가, 전기 회로들(20)마다 동일한 것으로 가정한다. 접속 유닛(300)으로부터 반도체 소자(200)까지의 배선 경로는 가능한 한 짧다. 본 실시예에 따르면, 길이 L31이 길이 L12보다 길다(L12 < L31). 길이 L11이 길이 L32보다 길다(L32 < L11). 길이 L12는 길이 L32와 동등하다(L12 = L32). 이와 같이 하면, 접속 유닛들(300)로부터 반도체 소자(200)까지의 배선 경로 길이들에 의한, 전기 회로들(20) 간의 특성 변동을 감소시킬 수 있다. 화소 회로들(10)과 전기 회로들(20) 사이의 상이한 배선 경로들을 위해, 칩(1) 측의 배선 경로들이 접속 유닛들(300)마다 차별화될 수 있고, 칩(2) 측의 배선 경로들이 접속 유닛(300)마다 차별화될 수 있다. 이는 배선 경로들 간의 더 큰 변동을 야기할 수 있고, 그 설계 부하를 증가시킬 수 있다. 칩(1) 측과 칩(2) 측 중 하나의 배선 경로들은 가능한 한 단순해야 하고, 향상된 성능 및 설계 부하 증가 방지를 위해 접속 유닛들(300)마다 크게 상이하지 않아야 한다.
배선 경로를 연장하기 위한 배선은, 배선 구조(12)와 배선 구조(22) 사이, 더 낮은 수의 배선층을 갖는 배선 구조에 포함될 수 있다. 배선 경로를 연장하기 위해 배선층을 추가한 결과, 배선 구조(12)와 배선 구조(22)는 동일한 수의 배선층들을 가질 수 있다. 배선 구조(12)와 배선 구조(22) 중, 더 많은 배선층들을 갖는 배선 구조에 포함되는, 배선 경로를 연장하기 위한 배선층은, 아마도 수율이 감소될 수 있거나 아마도 비용이 증가할 수 있다. 배선 구조(12)와 배선 구조(22) 사이, 더 적은 배선층들을 갖는 배선 구조는, 배선 경로를 연장하기 위해 배선을 추가하는 경우에도, 그러한 수율의 감소나 그러한 비용의 증가를 억제할 수 있다.
이러한 점들을 요약하면, L12 < L11이고, L32 < L31인 경우에는, 배선 구조(12)의 배선층수(M)는 배선 구조(22)의 배선층수(N) 이하일 수 있다(M ≤ N). 배선 구조(12)의 배선층수(M)는 배선 구조(22)의 배선층수(N)보다 작을 수 있다(M < N).
도 4에 도시하는 구성에서는, 복수의 화소 회로 중 2개 이상의 화소 회로에 공통으로 접속된 공통선들(421, 422, 423, 424)은, 2번째(m번째)의 배선층(122)을 포함한다. 공통선들(421, 422, 423, 424) 각각은, 서로 상이한 행의 복수의 화소 회로(10)에 접속된다. 공통선(421)은 예를 들어 신호선(14a)에 포함될 수 있고, 공통선(422)은 예를 들어 신호선(14d)에 포함될 수 있다. 공통선(421, 422, 423, 424)은 화소 회로들(10)의 열들이 배열하는 동일 방향을 따라서 연장한다. 도 4는, 공통선들(421, 423)과, 도전부(131 및 133)에 접속하는 연장선들(441, 443)을 나타낸다. 연장선들(441, 443)은, 공통선들(421, 423)과 도전부들(131 및 133) 사이의 배선 경로를 연장하기 위해서 제공된 배선이다. 연장선(441, 443)의 배선 길이들은, 길이들 L11 및 L13의 대부분을 점유할 수 있고, 길이들 L1 및 L3의 대부분을 점유할 수 있다. 도 4에 도시하는 구성에서는, 연장선들(441 및 443)은, 4번째((m+μ)번째; m + μ > m)의 배선층(124)에 포함된다. 배선 경로들을 연장하기 위한 연장선들(441 및 443)의 더 낮은 저항을 위해, 연장선들(441 및 443)은 더 굵은 배선 폭을 갖는 더 상층의 배선층에 제공될 수 있다.
연장선들(441 및 443)과 공통선들(422 및 424) 사이에는, 실드선들(431, 432, 433)이 배치된다. 실드선들(431, 432, 433)은, 접지 전위나 전원 전위 등의 고정 전위를 수신하도록 구성된 배선들이다. 실드선들(431, 432, 433)은, 연장선들(441, 443)을 포함하는 4번째((m+μ)번째; m + μ>m)의 배선층(124)과, 공통선들(422, 424)을 포함하는 2번째(m번째)의 배선층(122) 사이에 위치한다. 실드선들(431, 432, 433)은, 3번째((m+ν)번째;m < m + ν < m + μ)의 배선층(123)에 포함된다. 공통선(421)과 공통선(422)은 서로 상이한 신호들을 전송한다. 그 후, 공통선(421)에 접속된 연장선(441)이 공통선(422)에 근접(예를 들어, 교차)하는 경우, 공통선(421)의 신호와 공통선(422)의 신호 사이에서 크로스토크가 야기될 수 있다. 따라서, 연장선(441)과 공통선(422) 사이에, 고정 전위를 수신한 실드선(431)을 배치함으로써, 크로스토크를 억제할 수 있다. 또한, 실드선(433)은, 공통선(423)에 접속된 연장선(443)과 공통선(424) 사이에 배치되어서, 공통선(423)의 신호와 공통선(424)의 신호 사이의 크로스토크를 억제할 수 있다.
제2 실시예
제1 및 제2 실시예에서의 유사 부분들의 임의의 반복적인 설명들을 생략하는 것에 의해, 도 5를 참조하여 제2 실시예가 설명될 것이다. 예를 들어, 접속 유닛(303)을 통한 반도체 소자(103)와 반도체 소자(203) 사이의 배선 경로 길이 L3은, 접속 유닛(301)을 통한 반도체 소자(101)와 반도체 소자(201) 사이의 배선 경로 길이 L1보다 길다는 점에서 제1 및 제2 실시예들이 동일하다.
제1 실시예에 따르면, 접속 유닛들(300)로부터 반도체 소자들(200)까지의 배선 경로들의 길이들(예를 들어, 길이들 L12, L32)은 전기 회로들(20)마다 동일하다(L12 = L32). 이에 비해, 제2 실시예에 따르면, 길이들 L12 및 L32는 전기 회로(20)마다 상이하다. 예를 들어, 길이 L32는 길이 L12보다 더 길다(L12 < L32). 따라서, 접속 유닛들(300)은, 반도체 소자들(200)의 위치들에 제한되지 않고, 적절한 위치들에 배치될 수 있다. 그 결과, 전기 회로(20)의 특성 변동이 감소될 수 있다. 접속 유닛들(300)의 최적화된 위치들은, 접속 유닛들(300) 간의 불균일 접합을 감소시킬 수 있고, 이는 접속 유닛들(300)에 의한 접속 신뢰성을 향상시킬 수 있다.
본 실시예에 따르면, 제1 실시예와 마찬가지로, 접속 유닛(301)을 통한 반도체 소자(101)와 반도체 소자(201) 사이의 배선 경로에 대해서는 길이 L11이 길이 L12보다 길다(L12 < L11). 따라서, 연장선(441)은 배선 구조(12)에 배치될 수 있다. 한편, 제1 실시예와 상이하게, 접속 유닛(303)을 통한 반도체 소자(103)와 반도체 소자(203) 사이의 배선 경로에 대해서는, 길이 L32가 길이 L31보다 길다(L31 < L32). 따라서, 연장선(443)뿐만 아니라, 배선 구조(22)에도 연장선이 또한 추가된다.
제1 실시예 및 제2 실시예에 적용할 수 있는, 화소 회로들(10)과 전기 회로들(20) 사이의 접속들의 다른 예로서, 전기 회로들(20)의 일부 열의, 화소 회로(10)의 열이 증가할수록, 접속되는 전기 회로(20)의 행 번호가 작아지는 것으로 구성될 수 있다. 예를 들어, 제e2열의 화소 회로들(10)은 전기 회로(s, w)에 접속될 수 있고, 제h2열의 화소 회로들(10)은 전기 회로(p, w)에 접속될 수 있다. 그 후, 제f2열의 화소 회로들(10)은 전기 회로(r, w)에 접속될 수 있고, 제g2열의 화소 회로들(10)은 전기 회로(q, w)에 접속될 수 있다. 따라서, 인접하는 열들(예컨대, 제h1열과 제e2열)의 화소 회로들(10)이 접속된, 동일 행의 전기 회로(20(s, v)) 및 전기 회로(20(s, w))가 서로 인접될 수 있다. 따라서, 화소 회로들(10)의 인접하는 열들의 신호 처리는, 작은 특성 차이를 갖는 각각의 전기 회로들(20)에서 처리될 수 있다. 따라서, 인접하는 열들의 화소 회로들(10)에 대응하는 신호들이 작은 출력 차이를 가질 수 있다. 전기 회로들(20) 간의 특성 차이는 반도체 소자들(100)과 반도체 소자들(200) 사이의 배선 경로 길이의 차이들에 좌우될 수 있다. 따라서, 근접하는 화소 회로들(10)의 2열들에 대해서는, 반도체 소자들(100)과 반도체 소자들(200) 사이의 배선 경로들 길이의 차이를 가능한 한 작게 할 수 있다.
제3 실시예
도 6a을 참조하여, 제3 실시예를 설명할 것이다. 화소 회로들(10)과 전기 회로(20) 사이의 접속 관계에 있어서 제3 실시예는 제1 및 제2 실시예와 상이하다.
도 6a을 참조하여, 본 실시예에 따르면, 복수의 화소 회로(10)와 복수의 전기 회로(20)는 이하의 접속 관계를 갖는다. 제e1열의 화소 회로들(10)은 전기 회로(20(p, v))에 접속되고, 제h1열의 화소 회로들(10)은 전기 회로(20(p, w))에 접속된다. 제e2열의 화소 회로들(10)은 전기 회로(20(q, v))에 접속되고, 제h2열의 화소 회로들(10)은 전기 회로(20(q, w))에 접속된다.
제1 실시예에 따르면, 제e1열로부터 제h1열까지의 화소 회로들(10)은, 동일한 열(제v열)이지만 다른 행들(제p행으로부터 제s행까지)의 전기 회로들(20)에 접속된다. 제e2열로부터 제h2열까지의 화소 회로들(10)은 동일한 열(제w열)이며 다른 행들(제p행으로부터 제s행까지)의 전기 회로들(20)에 접속된다. 한편, 제3 실시예에 따르면, 제e1열로부터 제h1열까지의 화소 회로들(10)은, 동일한 행(제p행)이지만 다른 열들(제v열, 제w열)의 전기 회로들(20)에 접속된다. 제e2열로부터 제h2열까지의 화소 회로들(10)은, 동일한 행(제q행)이고 다른 열들(제v열, 제w열)의 전기 회로들(20)에 접속된다. 본 실시예에 따르면, 화소 회로(10)의 열 번호가 증가함에 따라, 대응하는 전기 회로(20)의 열 번호가 증가한다. 그 결과, 제h1열의 화소 회로들(10)과 제w열의 전기 회로들(20) 사이의 거리가 길어질 수 있다. 그러나, 제1 실시예와 마찬가지로, 배선 경로 길이들 L1, L2, L3 및 L4는 서로 상이하다. 따라서, 이러한 화소 회로들(10)과 전기 회로들(20) 사이의 접속 관계는, 화소 회로들(10)의 반도체 소자들(100)과 전기 회로들(20)의 반도체 소자들(200)의 배치들을 크게 차별화하지 않고서, 실현될 수 있다.
제4 실시예
도 6b를 참조하여, 제4 실시예가 설명될 것이다. 제4 실시예는, 화소 회로들(10)과 전기 회로들(20)의 접속 방법의 다른 예에 대응한다. 도 6b는 화소 회로들(10)의 반도체 소자들(100), 전기 회로들(20)의 반도체 소자들(200), 및 접속 유닛들(300), 그 위치 관계 및 그들 사이의 배선 경로들의 길이들을 모식적으로 도시한다. 이 경우에는, 16개의 반도체 소자(100)가 16개의 접속 유닛(300)을 통해, 4개의 반도체 소자(200)에 접속된다.
또한 본 실시예에 따르면, 1개의 전기 회로(20)에서의, 화소 회로(10)의 반도체 소자들(100)로부터 전기 회로(20)의 반도체 소자들(200)까지의 배선 경로들의 길이들이 상이할 수 있다. 1개의 전기 회로(20)에서, 화소 회로(10)의 반도체 소자들(100)로부터 접속 유닛들(300)까지의 배선 경로들의 길이들이 상이할 수 있다. 1개의 전기 회로(20)에서, 접속 유닛들(300)로부터 전기 회로(20)의 반도체 소자들(200)까지의 배선 경로들의 길이들이 상이할 수 있다.
1개의 전기 회로(20)에서, 반도체 소자들(100)로부터 반도체 소자들(200)로 신호들을 전송하는 배선 경로와, 반도체 소자들(200)로부터 반도체 소자들(100)로 신호를 전송하는 배선 경로가 혼재할 수 있다. 반도체 소자들(100) 중 임의의 하나로부터 대응하는 반도체 소자(200)로 전송되는 신호는, 예를 들어 화소 회로(10)로부터 출력된 화소 신호일 수 있고, 전기 회로(20)에서 처리될 수 있다. 반도체 소자들(200) 중 임의의 하나로부터 대응하는 반도체 소자(100)로 전송되는 신호는, 예를 들어 화소 회로(10)를 구동하기 위해 전기 회로(20)로부터 출력된 구동 신호일 수 있다.
본 실시예에 따르면, 제1 실시예와 마찬가지로, 배선 경로를 연장하기 위한 연장선은 배선 구조(12)에 배치될 수 있거나, 배선 구조(22)에 부분적으로 배치될 수 있다.
제5 실시예
본 실시예는, 제1 내지 4 실시예들의 구성과 공통인 구성을 갖는다. 도 7은, 도 1a 및 도 1b, 및 도 2a 및 도 2b에 도시된 반도체 장치의 등가 회로를 나타낸다. 도 7은, 도 2a 및 도 2b에 도시된 화소 회로들(10) 중 3개 열의 화소 회로들(10), 및 도 2a 및 도 2b에 도시한 화소 회로들(10)에 대한 3개의 전기 회로(20)를 나타낸다.
칩(1)의 화소 회로(10)는, 1열의 화소 회로들(10)에 대하여 4개(λ) 신호선(14a, 14b, 14c, 14d)을 갖는다. 신호선들(14a, 14b, 14c 및 14d)은, 공통선들(421, 422, 423 및 424)에 각각 대응할 수 있다. 신호선들(14a, 14b, 14c 및 14d)은 신호선(14)으로 총괄하여 칭할 것이다. 제1행(제a1행)의 화소 회로들(10)은 신호선(14a)에 접속된다. 제2, 제3 및 제4행의 화소 회로들(10)은, 순서대로 신호선들(14b, 14c 및 14d)에 접속된다. 제(λ + 1)행 및 이후 행들의 화소 회로들(10)에 대해서는, 제(ρ × λ + 1) 화소 회로(10)(ρ은 자연수)가 신호선(14a)에 접속된다. 제(ρ × λ + 2)행, 제(ρ × λ + 3)행, 제(ρ × λ + 4)행의 화소 회로들(10)은 순서대로 신호선들(14b, 14c, 14d)에 접속된다. 1개 열이 J개 화소를 갖는 경우에는, 1개의 신호선(14a)에 J/λ개의 화소 회로(10)가 공통으로 접속된다. 화소 회로들(10)과 신호선(14) 사이의 접속 관계는, 화소 회로들(10)의 다른 열에 있어서도 마찬가지이다.
서로 다른 λ개의 신호선에 접속되는, 연속해서 배열된 λ개의 화소 회로(10)의 집합을 화소 세트(16)라고 칭할 것이다. 복수의 화소 세트(16) 및 J행의 (J개) 화소들을 포함하는 그룹을, 화소 그룹(15)이라고 칭할 것이다. 화소 그룹(15)은, J/λ개의 화소 세트(16) 및 (J개) 화소의 J행을 포함할 수 있다. 1개의 화소 그룹(15)에 대해, 1개의 화소 그룹(15)에 속하는 모두 (J개)의 화소 회로(10)가 동일한 전기 회로(20)에 접속된다. 동일한 전기 회로(20)에는, 화소 그룹(15) 이외의 화소 그룹(15)에 포함되는 화소 회로들(10)은 접속되지 않는다.
신호선(14)의 신호선들에는, 전류원(120)이 접속된다. 전류원(120)은, 접속 유닛(300)을 통해 신호선(14)의 신호선들에 전류를 공급하도록 구성된다. 전류원(120)은 칩(2)에 제공되어 있지만, 전류원(120)은 칩(1)에 제공될 수 있다.
신호선들(14) 각각은, 접속 유닛(300)을 통해 전기 회로들(20)에 접속된다. 도 7의 예에서는, 제1 열의 화소 회로들(10)에 접속된 신호선(14)은 제1 전기 회로들(20)에 접속된다. 제2 열의 화소 회로들(10)에 접속된 신호선(14)은 제2 전기 회로(20)에 접속된다. 제3 열의 화소 회로들(10)에 접속된 신호선(14)은 제3 전기 회로(20)에 접속된다.
전기 회로(20)는, 입력 유닛(210), 메인 유닛(220), 및 출력 유닛(230)을 갖는다. 입력 유닛(210)은 적어도 λ개의 입력 단자를 갖는다. 신호선(14)에 포함되는 λ개의 신호선(14a, 14b, 14c 및 14d)은 입력 유닛(210)의 λ개의 입력 단자에 접속된다. 메인 유닛(220)은, 예를 들어 화소 회로(10)로부터의 신호들을 처리하도록 구성된다. 따라서, 메인 유닛(220)을 신호 처리 유닛이라고 칭할 수 있다. 입력 유닛(210)은, 신호선(14)의 신호선(14a, 14b, 14c 및 14d)을 순차 선택하도록 구성되고, 메인 유닛(220)은 신호선들(14a, 14b, 14c 및 14d)의 신호들을 순차 처리하도록 구성된다. 출력 유닛(230)은 전기 회로(20)로부터의 신호를 출력하도록 구성된다.
도 7은 복수의 화소 회로(10)에 대하여 신호들이 처리되는 순번들 01 내지 08을 나타낸다. 먼저, 도시하지 않은 주사 회로에 의해, 1번째의 화소 세트(16)가 선택된다. 예를 들어, 제(ρ × λ + 1)행의 화소 회로들(10)의 신호들, 제(ρ × λ + 2)행의 화소 회로들(10)의 신호들, 제(ρ × λ + 3)행의 화소 회로들(10)의 신호들, 제(ρ × λ + 4)행의 화소 회로들(10)의 신호들이 순차 처리된다(순번들 01 내지 04). 이어서, 도시하지 않은 주사 회로에 의해, 다음 화소 세트(16)가 선택된다. 즉, 제((ρ + 1) × λ + 1)행의 화소 회로들(10)의 신호들, 제((ρ + 1) × λ + 2)행의 화소 회로들(10)의 신호들, 제((ρ + 1) × λ + 3)행의 화소 회로들(10)의 신호들, 제((ρ + 1) × λ + 4)행의 화소 회로들(10)의 신호들은, 신호선들(14)에 판독된다. 그 후, 입력 유닛(210)과 메인 유닛(220)은, 제((ρ + 1) × λ + 2)행의 화소 회로들(10)의 신호들, 제((ρ + 1) × λ + 3)행의 화소 회로들(10)의 신호들, 제((ρ + 1) × λ + 4)행의 화소 회로들(10)의 신호들을 순차 처리한다(순번들 05 내지 08).
동일한 행의 화소 회로들(10)로부터의 신호들은, 열들의 화소 회로들(10)에 대응하는 복수의 전기 회로(20)에 의해, 병렬하여 처리될 수 있다. 예를 들어, 제(ρ × λ + 1)행 내지 제(ρ × λ + 4)행의 화소 회로들(10)로부터의 신호들은, 동일 열의 복수의 전기 회로(20) 사이에 병행하여 처리될 수 있다. 또한, 제((ρ + 1) × λ + 1)행 내지 제((ρ + 1) × λ + 4)행의 화소 회로들(10)의 신호들은, 동일 열의 복수의 전기 회로(20) 사이에 병행하여 처리될 수 있다. 제(ρ × λ + 1)행 내지 제(ρ × λ + 4)행의 화소 회로들(10)로부터의 신호들에 대한 처리는, 제((ρ + 1) × λ + 1)행 내지 제((ρ + 1) × λ + 4)행의 화소 회로들(10)로부터의 신호들에 대한 처리와는 다른 타이밍에 수행된다.
도 8은, 화소 회로들(10)의 등가 회로들의 일례를 나타낸다. 화소 회로들(10) 각각은, 포토다이오드들인 광전 변환 소자들(601a, 601b)을 갖는다. 화소 회로(10)는 상술한 증폭 소자인 증폭 트랜지스터(607)를 갖는다. 1개의 화소 회로(10)는 1개의 증폭 소자(증폭 트랜지스터(607))에 대응한다. 본 실시예와 같이, 복수의 광전 변환 소자(601a 및 601b)가 증폭 트랜지스터(607)를 공유하는 경우에는, 1개의 화소 회로(10)가 1개의 증폭 트랜지스터(607)와 복수의 광전 변환 소자(601a, 601b)를 포함한다. 광전 변환 소자들(601a 및 601b)은, 도시하지 않은 1개의 마이크로렌즈와, 컬러 필터를 투과한 광을 수신한다. 즉, 광전 변환 소자(601a)에 입사하는 광은 광전 변환 소자(601b)에 입사하는 광의 파장과 실질적으로 동일한 파장을 갖는다. 화소 PXC는, 마이크로렌즈, 컬러 필터, 및 광전 변환 소자들(601a, 601b)로 정의되는 광학적인 단위이다. 광전 변환 소자(601a)는, 전송 트랜지스터(603a)를 통해, 전하 검출 유닛(605)에 접속된다. 전하 검출 유닛(605)은 플로팅 디퓨전 구조를 갖는다. 전송 트랜지스터(603a)는 제어선(650)을 통해, 도시하지 않은 주사 회로에 접속된 게이트를 갖는다. 광전 변환 소자(601b)는, 전송 트랜지스터(603b)를 통해, 전하 검출 유닛(605)에 접속된다. 전송 트랜지스터(603b)는 제어선(655)을 통해, 도시하지 않은 주사 회로에 접속된 게이트를 갖는다.
전하 검출 유닛(605)은, 리셋 트랜지스터(606)와, 증폭 트랜지스터(607)의 게이트에 접속된다. 리셋 트랜지스터(606) 및 증폭 트랜지스터(607)는, 전원 전압 Vdd를 수신한다. 리셋 트랜지스터(606)는, 제어선(660)을 통해, 도시하지 않은 주사 회로에 접속된 게이트를 갖는다.
증폭 트랜지스터(607)는, 선택 트랜지스터(608)에 접속된다. 선택 트랜지스터(608)는, 제어선(665)을 통해, 도시하지 않은 수직 주사 회로에 접속된 게이트를 갖는다. 선택 트랜지스터(608)는, 복수의 신호선(14a 내지 14d) 중 임의의 하나의 신호선에 접속된다. 이 실시예에 따르면, 접속 유닛(300)에 접속된 반도체 소자들(100)(101 내지 106)은 선택 트랜지스터(608)이거나, 선택 트랜지스터(608)를 생략할 경우에, 반도체 소자들은 증폭 트랜지스터(607)이다.
도 9는, 전기 회로(20)의 등가 회로 일례를 나타낸다. 입력 유닛(210)에 제공된 선택 회로(240)는, 예를 들어 멀티플렉서일 수 있다. 이 실시예에 따르면, 접속 유닛(300)에 접속된 반도체 소자(200)(201 내지 206)는 아마도 멀티플렉서의 입력 트랜지스터일 수 있다. 본 예의 전기 회로(20)는 메인 유닛(220)으로서, SAR(successive approximation register) 아날로그-디지털 변환기를 포함할 수 있다. 선택 회로(240)에 의해 선택된 화소 신호 PIX는, 입력 유닛(210)에 제공된 보조 회로(250)를 통해, 메인 유닛(220)에서의 비교 회로(260)의 반전 입력 단자(-)에 입력된다. 보조 회로(250)는, 샘플/홀드 회로 및/또는 증폭 회로일 수 있다. 비교 회로(260)의 비반전 입력 단자(+)에는, 참조 신호 REF가 입력된다. 참조 신호 REF는 신호 생성 회로(290)로부터 공급된다. 신호 생성 회로(290)는 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 신호 생성 회로(290)의 일부가 행렬 형태로 배치된 전기 회로들(20)에 포함될 수 있고, 나머지의 일부는, 주변 영역 PR(도 1a 및 도 1b 참조)에 배치될 수 있다. 비교 회로(260)는, 화소 신호 PIX와 참조 신호 REF 사이의 크기 관계인 비교 결과를 나타내는 비교 신호 CMP를 출력한다. 비교 신호 CMP는 저장 회로(270)에 의해 저장된다. 저장 회로(270)는 디지털 메모리일 수 있다. 비교 회로(260)와 저장 회로(270)는 신호 생성 회로(290)로부터의 동기 신호 CLK와 동기화된다. 신호 생성 회로(290)는 저장 회로(270)에 저장된 신호에 따라서 동작할 수 있다. 저장 회로(270)는 디지털 신호 DIG를 유지한다. 출력 유닛(230)은 주사 회로(도시하지 않음)에 의해 선택되는 선택 트랜지스터를 포함하고, 주사 회로에 의해 선택된 선택 트랜지스터가 턴온될 때, 원하는 전기 회로(20)로부터의 데이터가 판독 회로(도시하지 않음)로부터 판독될 수 있다. 출력 유닛(230)에 제공된 출력 회로(280)로부터 디지털 신호(데이터)가 출력된다. 출력 회로(280)는 예를 들어 감지 증폭기를 포함할 수 있다. 출력 회로(280)는 패럴렐-시리얼(parallel-serial) 변환기 및 LVDS(Low Voltage Differential Signaling)를 전달하도록 구성된 인터페이스 회로를 포함할 수 있다.
제1 신호 레벨을 갖는 참조 신호 REF1이 입력되고, 그 비교 결과를 나타내는 제1 비교 신호 CMP1이 상위 비트로서 메모리에 저장된다. 이어서, 제1 비교 신호 CMP1에 기초하여 제1 신호 레벨과는 다른 제2 신호 레벨을 갖는 참조 신호 REF2가 입력되고, 그 비교 결과를 나타내는 제2 비교 신호 CMP2가 중위 비트로서 메모리에 저장된다. 이어서, 제2 비교 신호 CMP2에 기초하여 제2 신호 레벨과는 다른 제3 신호 레벨을 갖는 참조 신호 REF3이 입력되고, 그 비교 결과를 나타내는 제3 비교 신호 CMP3이 하위 비트로서 메모리에 저장된다. 이러한 방식으로, 복수회의 비교를 반복하여, 복수 비트를 갖는 디지털 신호들 DIG를 얻을 수 있다.
전기 회로(20)가, 경사형의 아날로그-디지털 변환을 수행할 수 있다는 점을 유의해야 한다. 이 경우에는, 신호 생성 회로(290)는 참조 신호 REF로서의 램프 신호와, 카운트 신호(도시하지 않음)를 생성한다. 비교 회로(260)는, 참조 신호 REF와 화소 신호 PIX 사이의 비교 결과가 변할 때 비교 신호 CMP의 출력을 반전시키도록 구성된다. 비교 신호 CMP가 반전될 때, 저장 회로(270)가 카운트 신호를 획득하여, 카운트 신호의 카운트 값에 대응하는 디지털 신호 DIG를 얻을 수 있다.
반도체 장치를 포함하는 기기
이 실시예에서, 도 1a에 나타낸 기기 EQP에 대해서 상세하게 설명할 것이다. 반도체 장치 APR은 칩들(1 및 2)의 적층체인 반도체 장치 IC뿐만 아니라, 반도체 장치 IC를 수용하도록 구성된 패키지 PKG를 포함할 수 있다. 패키지 PKG는, 반도체 장치 IC가 고정된 베이스 부재와, 반도체 장치 IC에 대향하는 유리의 덮개와, 베이스 부재에 제공된 단자와 반도체 장치 IC에 제공된 단자를 접속하도록 구성된 본딩 와이어나 범프 등의 접속 부재를 포함할 수 있다.
기기 EQP는, 광학계 OPT, 제어 장치 CTRL, 처리 장치 PRCS, 표시 장치 DSPL, 및 메모리 장치 MMRY 중 적어도 하나를 추가로 포함할 수 있다. 광학계 OPT는 광전 변환 장치로서의 반도체 장치 APR에 포커싱되도록 구성되며, 예를 들어 렌즈, 셔터 및 미러이다. 제어 장치 CTRL은 반도체 장치 APR을 제어하도록 구성되며, 예를 들어 ASIC 등의 반도체 장치이다. 처리 장치 PRCS는 반도체 장치 APR로부터 출력된 신호를 처리하도록 구성되며, AFE(아날로그 프론트 엔드) 또는 DFE(디지털 프론트 엔드)를 구성하기 위한, CPU(중앙 처리 유닛) 또는 ASIC(특정 용도용 집적 회로) 등의 반도체 장치일 수 있다. 표시 장치 DSPL은 반도체 장치 APR에 의해 얻어진 정보(화상)를 표시하도록 구성되고, EL 표시 장치나 액정 표시 장치이다. 메모리 장치 MMRY는, 반도체 장치 APR에 의해 얻어진 정보(화상)를 저장하도록 구성된, 자기 장치 또는 반도체 장치이다. 메모리 장치 MMRY는, SRAM이나 DRAM 등의 휘발성 메모리, 또는, 플래시 메모리나 하드 디스크 드라이브 등의 비휘발성 메모리일 수 있다. 기계 장치 MCHN은 모터나 엔진 등의 가동부 또는 추진부를 갖는다. 기기 EQP에서는, 반도체 장치 APR로부터 출력된 신호를 표시 장치 DSPL에 표시할 수 있거나, 기기 EQP가 포함되는 통신 장치(도시하지 않음)를 통해 외부에 송신될 수 있다. 따라서, 기기 EQP는, 반도체 장치 APR에 포함된 저장 회로 유닛 및 산술 연산 제어 유닛에 더하여, 메모리 장치 MMRY 및 처리 장치 PRCS를 추가로 포함할 수 있다.
도 1a에 나타낸 기기 EQP는, 촬영 기능을 갖는 정보 단말기(예를 들어 스마트폰 및 웨어러블 단말기), 카메라(예를 들어 렌즈 교환식 카메라, 콤팩트 카메라, 비디오 카메라, 및 감시 카메라) 등의 전자 기기일 수 있다. 카메라에서의 기계 장치 MCHN은 주밍(zooming), 포커싱, 셔터 동작들을 위해서 광학계 OPT의 부품들을 구동할 수 있다. 기기 EQP는, 차량, 선박, 또는 비행체 등의 수송 장치(이동체)일 수 있다. 수송 장치에서의 기계 장치 MCHN은 이동 장치로서 사용될 수 있다. 수송 장치인 기기 EQP는, 반도체 장치 APR을 수송, 촬영 기능에 의해 운전(조종)을 보조 및/또는 자동화하도록 구성될 수 있다. 운전(조종)을 보조 및/또는 자동화하도록 구성된 처리 장치 PRCS는, 반도체 장치 APR에 의해 얻어진 정보에 기초하여 이동 장치인 기계 장치 MCHN을 조작하기 위한 처리를 수행할 수 있다.
본 실시예에 따른 반도체 장치 APR은, 설계자들, 제조자들, 판매자들, 구입자들 및/또는 사용자들에게, 높은 가치를 제공할 수 있다. 반도체 장치 APR을 기기 EQP에 설치하는 것은, 기기 EQP의 가치를 향상시킬 수 있다. 따라서, 기기 EQP를 제조하거나 판매할 시, 본 실시예에 따른 반도체 장치 APR의 기기 EQP에의 설치를 결정하는 것은, 기기 EQP의 가치를 유리하게 증가시킬 수 있다.
전술한 실시예들은, 본 개시의 사상 및 범위로부터 벗어나지 않고서 필요에 따라 변화, 변경 또는 수정될 수 있다. 실시예들의 개시는, 본 명세서에 명기한 상세들뿐만 아니라, 설명 및 첨부 도면으로부터 파악되는 모든 사항도 포함할 수 있다. 동일한 명칭으로 그러나 다른 부호들을 붙인 컴포넌트들은, 제1 컴포넌트, 제2 컴포넌트, 제3 컴포넌트 등으로서 구별될 수 있다.
본 개시의 실시예들은, 반도체 장치의 향상된 가치를 위해 유리한 기술을 제공할 수 있다.
본 발명을 예시적인 실시예를 참고하여 설명하였지만, 본 발명은 개시된 예시적인 실시예로 한정되지 않음을 이해해야 한다. 이하의 청구항의 범위는 이러한 모든 변형과 등가인 구조 및 기능을 포함하도록 최광의로 해석되어야 한다.

Claims (20)

  1. 제1 칩 및 제2 칩의 적층을 포함하는 반도체 장치로서,
    상기 제1 칩은 J행 및 K열의 행렬 형태로 배치된 복수의 화소 회로를 갖고, 상기 제2 칩은 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로를 갖고,
    상기 제1 칩은, 상기 복수의 화소 회로를 구성하는 복수의 반도체 소자를 갖는 제1 반도체 층, 및 상기 복수의 화소 회로를 구성하는 M층의 배선층을 포함하는 제1 배선 구조를 포함하고;
    상기 제2 칩은, 상기 복수의 전기 회로를 구성하는 복수의 반도체 소자를 갖는 제2 반도체 층, 및 상기 복수의 전기 회로를 구성하는 N층의 배선층을 포함하는 제2 배선 구조를 포함하고,
    상기 제1 배선 구조가 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 배치되고,
    상기 제2 배선 구조가 상기 제1 배선 구조와 상기 제2 반도체 층 사이에 배치되고,
    상기 제1 배선 구조의 상기 제1 반도체 층으로부터 M번째의 배선층에 포함되고, 상기 복수의 화소 회로 중 하나의 회로에 접속된 제1 도전부와, 상기 제2 배선 구조의 상기 제2 반도체 층으로부터 N번째의 배선층에 포함되고, 상기 복수의 전기 회로 중 하나의 회로에 접속된 제2 도전부가 전기적으로 접속되고,
    상기 M번째의 배선층에 포함되고 상기 복수의 화소 회로 중 하나의 회로에 접속된 제3 도전부와, 상기 N번째의 배선층에 포함되고, 상기 복수의 전기 회로 중 하나의 회로에 접속된 제4 도전부가 전기적으로 접속되고,
    상기 제2 도전부로부터 상기 복수의 화소 회로를 구성하는 상기 복수의 반도체 소자까지의 최단의 배선 경로가 제1 길이이고, 상기 제1 도전부로부터 상기 복수의 전기 회로를 구성하는 상기 복수의 반도체 소자까지의 최단의 배선 경로가 제2 길이이고,
    상기 제4 도전부로부터 상기 복수의 화소 회로를 구성하는 상기 복수의 반도체 소자까지의 최단의 배선 경로가 제3 길이이고, 상기 제3 도전부로부터 상기 복수의 전기 회로를 구성하는 상기 복수의 반도체 소자까지의 최단의 배선 경로가 제4 길이이고,
    상기 제3 길이와 상기 제4 길이의 합은, 상기 제1 길이와 상기 제2 길이의 합보다 긴, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 길이는 상기 제1 길이보다 긴, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 길이는 상기 제4 길이보다 긴, 반도체 장치.
  4. 제1 칩 및 제2 칩의 적층을 포함하는 반도체 장치로서,
    상기 제1 칩은 J행 및 K열의 행렬 형태로 배치된 복수의 화소 회로를 갖고, 상기 제2 칩은 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로를 갖고,
    상기 제1 칩은, 상기 복수의 화소 회로를 구성하는 복수의 반도체 소자를 갖는 제1 반도체 층, 및 상기 복수의 화소 회로를 구성하는 M층의 배선층을 포함하는 제1 배선 구조를 포함하고,
    상기 제2 칩은, 상기 복수의 전기 회로를 구성하는 복수의 반도체 소자를 갖는 제2 반도체 층, 및 상기 복수의 전기 회로를 구성하는 N층의 배선층을 포함하는 제2 배선 구조를 포함하고,
    상기 제1 배선 구조가 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 배치되고,
    상기 제2 배선 구조가 상기 제1 배선 구조와 상기 제2 반도체 층 사이에 배치되고,
    상기 제1 배선 구조의 상기 제1 반도체 층으로부터 M번째의 배선층에 포함되고, 상기 복수의 화소 회로 중 제1 회로에 접속된 제1 도전부와, 상기 제2 배선 구조의 상기 제2 반도체 층으로부터 N번째의 배선층에 포함되고, 상기 복수의 전기 회로 중 제2 회로에 접속된 제2 도전부가 전기적으로 접속되고,
    상기 제2 도전부로부터 상기 복수의 화소 회로를 구성하는 상기 복수의 반도체 소자까지의 최단의 배선 경로가 제1 길이이고, 상기 제1 도전부로부터 상기 복수의 전기 회로를 구성하는 상기 복수의 반도체 소자까지의 최단의 배선 경로가 제2 길이이고,
    상기 제1 길이가 상기 제2 길이보다 긴, 반도체 장치.
  5. 제4항에 있어서,
    M ≤ N인, 반도체 장치.
  6. 제4항에 있어서,
    상기 복수의 화소 회로 중 2개 이상의 화소 회로는 공통선에 공통으로 접속되는, 반도체 장치.
  7. 제6항에 있어서,
    상기 공통선은 상기 제1 배선 구조 중 상기 제1 반도체 층으로부터 m번째(m < M)의 배선층까지의 범위에 포함되는, 반도체 장치.
  8. 제6항에 있어서,
    상기 공통선과 상기 제1 도전부를 접속하는 배선은, 상기 제1 배선 구조 중 상기 제1 반도체 층으로부터 (m+μ)번째(m + μ > m)의 배선층까지의 범위에 포함되는, 반도체 장치.
  9. 제6항에 있어서,
    상기 공통선과 상기 제1 도전부를 접속하는 배선과 상기 공통선 사이에, 고정 전위를 수신하는 배선이 배치되는, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 도전부 및 상기 제2 도전부는, 상기 제1 반도체 층과, 상기 제2 도전부가 접속되는 상기 복수의 전기 회로 중 상기 회로 사이에 위치하는, 반도체 장치.
  11. 제1 칩 및 제2 칩의 적층을 포함하는 반도체 장치로서,
    상기 제1 칩은 J행 및 K열의 행렬 형태로 배치된 복수의 화소 회로를 갖고, 상기 제2 칩은 T행 및 U열의 행렬 형태로 배치된 복수의 전기 회로를 갖고,
    상기 제1 칩은, 상기 복수의 화소 회로를 구성하는 복수의 반도체 소자를 갖는 제1 반도체 층을 포함하고,
    상기 제2 칩은, 상기 복수의 전기 회로를 구성하는 복수의 반도체 소자를 갖는 제2 반도체 층을 포함하고,
    제1 배선 구조가 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 배치되고,
    제2 배선 구조가 상기 제1 배선 구조와 상기 제2 반도체 층 사이에 배치되고,
    상기 복수의 전기 회로 중 제1 전기 회로를 구성하는 제1 반도체 소자는, 상기 제1 배선 구조 및 상기 제2 배선 구조로 구성된 제1 접속 유닛을 통해 상기 복수의 화소 회로를 구성하는 상기 복수의 반도체 소자 중 적어도 하나에 전기적으로 접속되고,
    상기 복수의 전기 회로 중 제2 전기 회로를 구성하는 제2 반도체 소자는, 상기 제1 배선 구조 및 상기 제2 배선 구조로 구성된 상기 제1 접속 유닛을 통해 상기 복수의 반도체 소자 중 적어도 하나에 전기적으로 접속되고,
    상기 제2 반도체 소자로부터, 상기 복수의 화소 회로를 구성하는 상기 복수의 반도체 소자 중 제2 접속 유닛에 접속된 반도체 소자까지의 최단의 거리가, 상기 제1 반도체 소자로부터, 상기 복수의 화소 회로를 구성하는 상기 복수의 반도체 소자 중 상기 제1 접속 유닛에 접속된 반도체 소자까지의 최단의 거리보다 긴, 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 화소 회로 중 제a행 및 제e1열의 화소 회로 및 제b행 및 상기 제e1열의 화소 회로는, 상기 복수의 전기 회로 중 제p행 및 제v열의 전기 회로에 접속되고,
    상기 복수의 화소 회로 중 상기 제a행 및 제f1열의 화소 회로 및 상기 제b행 및 상기 제f1열의 화소 회로는, 상기 복수의 전기 회로 중 제q행 및 상기 제v열의 전기 회로에 접속되는, 반도체 장치.
  13. 제12항에 있어서,
    상기 복수의 화소 회로 중 제c행 및 제e2열의 화소 회로 및 제d행 및 상기 제e2열의 화소 회로는, 상기 복수의 전기 회로 중 상기 제p행 및 제w열의 전기 회로에 접속되고,
    상기 복수의 화소 회로 중 상기 제c행 및 제f2열의 화소 회로 및 상기 제d행 및 상기 제f2열의 화소 회로는, 상기 복수의 전기 회로의 상기 제q행 및 상기 제w열의 전기 회로에 접속되는, 반도체 장치.
  14. 제13항에 있어서,
    e1 < f1 < e2 < f2이며, T = e2 - e1인, 반도체 장치.
  15. 제12항에 있어서,
    상기 복수의 화소 회로의 상기 제a행 및 제g2열의 화소 회로는, 상기 복수의 전기 회로의 제r행 및 상기 제v열의 전기 회로에 접속되고,
    상기 복수의 화소 회로의 상기 제a행 및 제h2열의 화소 회로는, 상기 복수의 전기 회로의 제s행 및 상기 제v열의 전기 회로에 접속되는, 반도체 장치.
  16. 제11항에 있어서,
    J ≤ T x U < J x K / 2, 10 ≤ T < J, 10 ≤ U < K인, 반도체 장치.
  17. 제11항에 있어서,
    상기 복수의 전기 회로의 각각은, 상기 복수의 화소 회로 중 2개 이상의 화소 회로에 접속한 선택 회로를 포함하는, 반도체 장치.
  18. 제11항에 있어서,
    상기 복수의 전기 회로의 각각은, 아날로그-디지털 변환기를 포함하는, 반도체 장치.
  19. 제18항에 있어서,
    상기 아날로그-디지털 변환기는, 연속 근사화 타입 아날로그-디지털 변환기(successive approximation type analog-digital converter)인, 반도체 장치.
  20. 제1항에 따른 반도체 장치를 포함하는 기기로서,
    상기 반도체 장치에 포커싱하도록 구성된 광학계, 상기 반도체 장치를 제어하도록 구성된 제어 장치, 상기 반도체 장치로부터 출력된 신호를 처리하도록 구성된 처리 장치, 상기 반도체 장치에 의해 얻어진 정보에 기초하여 제어되도록 구성된 기계 장치, 상기 반도체 장치에 의해 얻어진 상기 정보를 표시하도록 구성된 표시 장치, 및 상기 반도체 장치에 의해 얻어진 상기 정보를 저장하도록 구성된 메모리 장치 중 적어도 일부를 추가로 포함하는, 기기.
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