TWI690072B - 半導體裝置及設備 - Google Patents

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古林篤
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日商佳能股份有限公司
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Abstract

本揭露涉及半導體裝置及設備。半導體裝置包括具有配置為矩陣形式的多個像素電路的第一晶片和具有配置為矩陣形式的多個電氣電路的第二晶片的疊層。構成像素電路的半導體元件與構成電氣電路的半導體元件之間的佈線路徑或構成像素電路的半導體元件與構成電氣電路的半導體元件的位置關係在電氣電路之間不同。

Description

半導體裝置及設備
本揭露涉及具有多個晶片的堆疊的半導體裝置。
具有包含像素電路的晶片和包含被配置為處理來自像素電路的信號的電氣電路的晶片的堆疊的半導體裝置可被用作成像裝置，並且可用於大幅提高成像裝置的價值。日本專利公開No. 2012-104684和日本專利公開No. 2013-51674揭露了在其上具有像素單元的基板和在其上具有多個行電路的基板被堆疊。 　　日本專利公開No. 2013-51674僅揭露了使用多層佈線用於基板之間的連接，這還沒有被充分檢查。因此，為了提高半導體裝置的價值，仍需要對於半導體裝置的性能和質量以及從設計階段到製造階段的交付時間和成本的降低進行改進。 　　本揭露提供了用於半導體裝置的價值提高的有利技術。
根據本揭露的第一方面，半導體裝置包括第一晶片和第二晶片的堆疊，其中，第一晶片具有佈置為J列和K行的矩陣形式的多個像素電路，第二晶片具有佈置為T列和U行的矩陣形式的多個電氣電路。第一晶片包含具有構成所述多個像素電路的多個半導體元件的第一半導體層和包含構成所述多個像素電路的M個佈線層的第一佈線結構。第二晶片包含具有構成所述多個電氣電路的多個半導體元件的第二半導體層和包含構成所述多個電氣電路的N個佈線層的第二佈線結構。第一佈線結構被放置在第一半導體層和第二半導體層之間。第二佈線結構被放置在第一佈線結構和第二半導體層之間。包含於第一佈線結構中的從第一半導體層起的第M佈線層中並且連接到所述多個像素電路之一的第一導電部分和包含於第二佈線結構中的從第二半導體層起的第N佈線層中並且連接到所述多個電氣電路之一的第二導電部分電連接。包含於第M佈線層中並且連接到所述多個像素電路之一的第三導電部分和包含於第N佈線層中並且連接到所述多個電氣電路之一的第四導電部分電連接。從第二導電部分到構成所述多個像素電路的所述多個半導體元件的最短佈線路徑是第一長度，並且從第一導電部分到構成所述多個電氣電路的所述多個半導體元件的最短佈線路徑是第二長度。從第四導電部分到構成所述多個像素電路的所述多個半導體元件的最短佈線路徑是第三長度，並且，從第三導電部分到構成所述多個電氣電路的所述多個半導體元件的最短佈線路徑是第四長度。第三長度和第四長度的總和比第一長度和第二長度的總和長。 　　根據本揭露的第二方面，半導體裝置包括第一晶片和第二晶片的堆疊，其中，第一晶片具有佈置為J列和K行的矩陣形式的多個像素電路，第二晶片具有佈置為T列和U行的矩陣形式的多個電氣電路。第一晶片包含具有構成所述多個像素電路的多個半導體元件的第一半導體層和包含構成所述多個像素電路的M個佈線層的第一佈線結構。第二晶片包含具有構成所述多個電氣電路的多個半導體元件的第二半導體層和包含構成所述多個電氣電路的N個佈線層的第二佈線結構。第一佈線結構被放置在第一半導體層和第二半導體層之間。第二佈線結構被放置在第一佈線結構和第二半導體層之間。包含於第一佈線結構中的從第一半導體層起的第M佈線層中並且連接到所述多個像素電路中的第一電路的第一導電部分和包含於第二佈線結構中的從第二半導體層起的第N佈線層中並且連接到所述多個電氣電路中的第二電路的第二導電部分電連接。從第二導電部分到構成所述多個像素電路的所述多個半導體元件的最短佈線路徑是第一長度，並且從第一導電部分到構成所述多個電氣電路的所述多個半導體元件的最短佈線路徑是第二長度。第一長度比第二長度長。 　　根據本揭露的第三方面，半導體裝置包括第一晶片和第二晶片的堆疊，其中，第一晶片具有佈置為J列和K行的矩陣形式的多個像素電路，第二晶片具有佈置為T列和U行的矩陣形式的多個電氣電路。第一晶片包含具有構成所述多個像素電路的多個半導體元件的第一半導體層。第二晶片包含具有構成所述多個電氣電路的多個半導體元件的第二半導體層。第一佈線結構被放置在第一半導體層和第二半導體層之間。第二佈線結構被放置在第一佈線結構和第二半導體層之間。構成所述多個電氣電路中的第一電氣電路的第一半導體元件通過構成第一佈線結構和第二佈線結構的第一連接單元電連接到構成所述多個像素電路的多個半導體元件中的至少一個。構成所述多個電氣電路中的第二電氣電路的第二半導體元件通過構成第一佈線結構和第二佈線結構的第一連接單元電連接到所述多個半導體元件中的至少一個。從第二半導體元件到構成所述多個像素電路的所述多個半導體元件中的連接到第二連接單元的半導體元件的最短距離比從第一半導體元件到構成所述多個像素電路的所述多個半導體元件中的連接到第一連接單元的半導體元件的最短距離長。 　　參照圖式閱讀示例性實施例的以下說明，本發明的其它特徵將變得清晰。
以下參照圖式描述本揭露的實施方式。在以下的描述和多個圖式中，類似的圖式標記始終指的是類似的部分。相互參照多個圖式描述公共的配置，並且省略對通過類似的圖式標記提到的類似部分的任何重複描述。 　　圖1A示出半導體裝置APR。半導體裝置APR的全部或一部分是作為晶片1和晶片2的層疊構件的半導體裝置IC。根據本實施例的半導體裝置APR是可以用作例如圖像傳感器、AF(自動聚焦)傳感器、測光傳感器或測距傳感器的光電轉換裝置。半導體裝置APR包括晶片1和晶片2的堆疊。晶片1具有矩陣形式的多個像素電路10。晶片2具有矩陣形式的多個電氣電路20。 　　晶片1包括半導體層11和佈線結構12。半導體層11具有包含於多個像素電路10中的多個半導體元件(未示出)。佈線結構12包括包含在多個像素電路10中的M個佈線層(未示出)，這裡，M是整數。晶片2包括半導體層21和佈線結構22。半導體層21包括包含在多個電氣電路20中的多個半導體元件(未示出)。佈線結構22包括包含多個電氣電路20的N個佈線層(未示出)，這裡，N是整數。 　　佈線結構12被設置在半導體層11和半導體層21之間。佈線結構22被設置在佈線結構12和半導體層21之間。 　　像素電路10包括光電轉換元件(將在後面描述其細節)，並且通常還包括放大元件。電氣電路20是被配置為驅動像素電路10並處理來自像素電路10的信號的電氣電路。 　　圖1B示出包括半導體裝置APR的設備EQP。半導體裝置IC具有像素區域PX，該像素區域PX具有矩陣形式的包括像素電路10的像素PXC。像素PXC可以包括要包含於像素電路10中的光電轉換元件、放大元件、微透鏡以及彩色濾光片。半導體裝置IC可以具有圍繞像素區域PX的外圍區域PR。外圍區域PR可以具有不包括像素電路10的電路。除了半導體裝置IC之外，半導體裝置APR還可以包括存放半導體裝置IC的封裝PKG。設備EQP可以包括光學系統OPT、控制器件CTRL、處理器件PRCS、顯示裝置DSPL、記憶體裝置MMRY和機械裝置MCHN中的至少一個。將詳細描述設備EQP。 第一實施例 　　參照圖2A和圖2B，將描述第一實施例。圖2A示出在晶片1中的J列和K行矩陣形式的多個像素電路10的佈置。實際上，J³100，K³100，並且，更較佳J³1000，K³ 1000。像素電路10具有J個列，依次包括第a1列到第a4列、第b1列到第b4列、第c1列到第c4列、第d1列到第d4列。第a1列到第a4列依次包括第a1列、第a2列、第a3列和第a4列，它們統稱為第a列。第b1列到第b4列統稱為第b列，第c1列到第c4列統稱為第c列，第d1列到第d4列統稱為第d列。a、b、c、d為正整數，這裡，a＜b＜c＜d。a1、a2、a3和a4是正整數，這裡，a1＜a2＜a3＜a4。例如，當圖2A所示的多個像素電路10都是像素電路10時，a1=1，a2=2，a3=3，a4=4，b1=5，b4=8，c1=9，c4=12，d1=13，d4=J=16。下面的描述假定第a1列到第d4列是相鄰列。當列彼此相鄰時，a2=1+a1，a3=1+a2，a4=1+a3，並且，b1=1+a4，c1=1+b4，d1=1+c4。但是，這並不否認在兩個列之間存在未示出的列的情況。 　　像素電路10具有K個行，依次包括第e1行、第f1行、第g1行、第h1行、第e2行、第f2行、第g2行和第h2行。換句話說，e1、f1、g1、h1、e2、f2、g2和h2是正整數。這裡，e1＜f1＜g1＜h1＜e2＜f2＜g2＜h2。同樣，h2＜e3＜f3＜g3＜h3 ＜e4＜f4＜g4＜h4。例如，在圖2A所示的多個像素電路10均為像素電路10的情況下，e1=1，f1=2，g1=3，h1=4，e2=5，f=6，g2=7，h2=8，h5=K=20。為了便於描述，第e1列到第h5列彼此相鄰。在行彼此相鄰的情況下，f1=1+e1，g1=1+f1，h1=1+g1，e2=1+h4，e3=1+h2，e4=1+h3，e5=1+h4。但是，這並不否認在兩個行之間存在未示出的行的情況。 　　在下面的描述中，第a列第b行的像素電路10由像素電路10(a，b)代表。通過像素電路10的列和行形成的角度不限於90度，而可以處於60度到120度的範圍內，並且，列和行可以被佈置成平行四邊形矩陣。 　　同一行的兩個或更多個像素電路10共同連接到信號線14。信號線14沿著同一行的像素電路10對齊的方向延伸。例如，第e1行的像素電路10(a1, e1)、10(b1, e1)、10(c1, e1)和10(d1, e1)連接到共同的信號線14。雖然同一行的所有像素電路10可以連接到一個信號線14，但是同一行的像素電路10中的兩個或更多個像素電路10可以共同連接到多個信號線14。例如，第e1行的像素電路10(a2, e1)、10(b2, e1)、10(c2, e1)和10(d2, e1)可以共同連接到與連接像素電路10(a1, e1)的信號線14不同的信號線14。連接到多個信號線14的多個像素電路10依次選自要被讀取到信號線14的像素電路10，並且被讀出。為了提高信號讀取的速度，來自同一行的像素電路10的信號被並行地讀出到多個信號線14。 　　圖2B示出在晶片2中以T列和U行矩陣形式佈置的多個電氣電路20。這裡，T＜J，U＜K。更特別地T³10並且U³10，並且更較佳地，T£1000且U£1000。電氣電路20的T列依次包括第p列、第q列、第r列和第s列。換句話說，p、q、r、s是正整數，這裡，p＜q＜r＜s。例如，圖2B所示的多個電氣電路20均是電氣電路20，p=1，q=2，r=3，s=T=4。下面的描述假定第p列到第s列彼此相鄰。當列相鄰時，q=1+p，r=1+q，s=1+r。但是，這並不否認在兩個列之間存在未示出的列的情況。 　　電氣電路20的U行依次包括第v行、第w行、第x行、第y行和第z行。換句話說，v、w、x、y和z為正整數，這裡，v＜w＜x＜y＜z。例如，當圖2B所示的多個電氣電路20均為電氣電路20時，v=1，w=2，x=3，y=4，z=U=5。下面的描述假定第v行到第z行彼此相鄰。當行彼此相鄰時，w=1+v，x=1+w，y=1+x，z=1+y，但是，這並不否認在兩個行之間存在未示出的行的情況。 　　在以下的描述中，第g列第d行的電氣電路20由電氣電路20(g，d)代表。電氣電路20的列和行形成的角度是不限於90度，而可以處於60度到120度的範圍內，並且，列和行可以佈置成平行四邊形矩陣。 　　當晶片1和2晶片被堆疊時，電氣電路20的列的對齊方向可以沿像素電路10的列的對齊方向。而且，電氣電路20的行的對齊方向可以沿像素電路10的行的對齊方向。這可以防止像素電路10與電氣電路20之間的佈線路徑的長度的不必要的增加。例如，電氣電路20的列的對齊方向和像素電路10的列的對齊方向形成的角度可以處於-30度到+30度的範圍內，並且可以一般等於0度。電氣電路20的列的對齊方向與像素電路10的列的對齊方向正交會增加像素電路10與電氣電路20之間的不必要的佈線路徑，這應被避免。 　　第v行的電氣電路20包括第p列電氣電路20(p, v)、第q列電氣電路20(q, v)、第r列電氣電路20(r, v)和第s列電氣電路20(s, v)。第w行的電氣電路20包括第p列電氣電路20(p, w)、第q列電氣電路20(q, w)、第r列電氣電路20(r, w)和第s列電氣電路20(s, w)。 　　多個像素電路10中的每一個連接到多個電氣電路20中的一個。佈線結構12具有多個導電部分(未示出)，並且佈線結構22具有多個導電部分。佈線結構12的導電部分和佈線結構22的導電部分接合，從而多個像素電路10中的每一個可以通過佈線結構12的導電部分和佈線結構22的導電部分電連接到多個電氣電路20。 　　連接到同一電氣電路20的一組像素電路10被稱為像素組15。根據本例子，像素組15包括J個像素電路10。在一個像素組15中，屬於一個像素組15的所有像素電路10連接到同一電氣電路20。像素組15以外的不包含於像素組15中的像素電路10不連接到同一電氣電路20。根據本實施例，同一行的像素電路10中的多個像素電路10包含於像素組15中。根據本實施例，同一行的所有像素電路10屬於一個像素組15。例如，第e1行的所有像素電路10屬於像素組15e1。參照圖2A，包含於第b行的像素電路10中的像素組15由像素組15b表示(這裡，b是e1、f1或e2等)。 　　圖2B示出電氣電路20中的每一個連接到對應於電氣電路20的多個像素組15中的哪個像素組15。例如，電氣電路20(p, v)連接到像素組15e1，並且電氣電路20(q, v)連接到像素組15f1。電氣電路20(r, v)連接到像素組15g1，電氣電路20(s, v)連接到像素組15h1。例如，電氣電路20(p, w)連接到像素組15e2，電氣電路20(q, w)連接到像素組15f2。電氣電路20(r, w)連接到像素組15g2，電氣電路20(s, w)連接到像素組15h2。例如，電氣電路20(p, x)連接到像素組15e3，電氣電路20(q, x)連接到像素組15f3。電氣電路20(r, x)連接到像素組15g3，並且電氣電路20(s, x)連接到像素組15h3。 　　在圖2A 和圖2B所示的例子中，同一行的所有像素電路10屬於同一像素組15。因此，第e1行的所有像素電路10連接到電氣電路20(p, v)，而第f1行的所有像素電路10連接到電氣電路20(q, v)。第g1行的所有像素電路10連接到電氣電路20(r, v)，第h1行的所有像素電路10連接到電氣電路20(s, v)。第e2行的所有像素電路10連接到電氣電路20(p, w)，而第f2行的所有像素電路10連接到電氣電路20(q, w)。第g2行的所有像素電路10連接到電氣電路20(r, w)，第h2行的所有像素電路10連接到電氣電路20(s, w)。第e3行的所有像素電路10連接到電氣電路20(p, x)，第f3行的所有像素電路10連接到電氣電路20(q, x)。第g3行的所有像素電路10連接到電氣電路20(r, x)，第h3行的所有像素電路10連接到電氣電路20(s, x)。 　　在本實施例中，由於e1＜f1＜g1＜h1，p＜q＜r＜s，因此，對於具有相同行號的電氣電路20，隨著像素電路10的行號的增加，要連接的電氣電路20的列號增加。 　　由於h1＜e2，因此，隨著像素電路10的行號增加(從第h1行到第e2行)，要連接的電氣電路20的行號改變(從第v行到第w行)。分配給同一列電氣電路20的像素電路10的行數是e2-e1，它等於包含於同一行中的電氣電路20的列數T(T=e2-e1)。換句話說，對於每一等於T的像素電路10的行數，要連接的電氣電路20的行改變。 　　根據本實施例，T-1行的像素電路10存在於連接到相同列(例如第p)相鄰行(諸如第v列和第w列)的電氣電路20的兩個像素電路10(諸如第e1行和第e2行)之間。K行的像素電路10分配給各行的電氣電路20中的一個。因此，T´U=K。為了提高信號處理的並行度，J≤K是有利的。因此，J£T´U。由於T＜J，U＜K，因此T´U＜J´K。因此，滿足T´U-K＜J´K-T´U。對其進行變形，則T´U＜(J+1)´K/2。因此，由於J+1 »J，因此T´U＜J´K/2。因此，當採用根據本實施例的連接方法時，滿足J£T´U＜J´K/2是有利的。 　　圖3示出像素電路10和電路20的平面位置關係。圖3示出構成多個像素電路10的多個半導體元件100和構成多個電氣電路20的多個半導體元件200。應當注意，參照圖3，示出半導體元件100中的特定半導體元件101~106和半導體元件200中的特定半導體元件201~206。多個半導體元件100中的每一個通過連接單元300電連接到多個半導體元件200中的任一個。參照圖3，示出連接半導體元件101~106和半導體元件201~206的多個連接單元300中的特定連接單元301~306。 　　參照圖3，半導體元件100與通過連接單元300連接到半導體元件100的半導體元件200之間的平面位置關係根據電氣電路20而變化。下面將描述更多的細節。半導體元件201構成多個電氣電路20中的電氣電路20(p, v)。半導體元件201通過構成佈線結構12和佈線結構22的連接單元301電連接到構成多個像素電路10的多個半導體元件100中的至少半導體元件101。半導體元件203構成多個電氣電路20中的電氣電路20(s, v)。半導體元件203通過構成佈線結構12和佈線結構22的連接單元303電連接到構成多個像素電路10的多個半導體元件100中的至少半導體元件101。最短距離D1(未示出)是從半導體元件201到連接到構成多個像素電路10的多個半導體元件100的連接單元301的半導體元件201。最短距離D3(未示出)是從半導體元件203到連接到構成多個像素電路10的多個半導體元件100的連接單元303的半導體元件103。距離D3長於距離D1(D1＜D3)。這裡的術語“距離”指的是直線距離。雖然像素電路10(c1, e1)的半導體元件100也連接到連接單元301，但是半導體元件100不是位於距半導體元件201最短距離處的半導體元件100。此外，例如，半導體元件102和半導體元件202之間的距離與半導體元件104和半導體元件204之間的距離不同。半導體元件105和半導體元件205之間的距離具有距離D1和距離D3之間的值。 　　圖3示出表示半導體元件100和半導體元件200之間的佈線路徑的粗線。連接半導體元件100和半導體元件200的佈線路徑可分為連接半導體元件100和連接單元300的佈線路徑以及連接連接單元300和半導體元件200的佈線路徑。 　　參照圖3，通過半導體元件100和半導體元件200之間的連接單元300的佈線路徑示意性地代表佈線路徑的長度的實際大小關係。以下描述著重於第v行的電氣電路20(p, v)、20(r, v)、20(s, v)與連接到第v行的電氣電路20(p, v)、20(r, v)、20(s, v)的像素電路10之間的佈線路徑。一個半導體元件100和一個半導體元件200之間的佈線路徑的最短長度在像素電路10中以及在電氣電路20中不同。圖3示出像素電路10(a1, e1)的半導體元件101與電氣電路20(p, v)的半導體元件201之間的佈線路徑的最短長度L1。 　　應當注意，像素電路10(c1, e1)的半導體元件100也通過信號線14a連接到半導體元件201。但是，像素電路10(a1、e1)的半導體元件100與半導體元件201之間的佈線路徑比像素電路10(a1, e1)的半導體元件101與電氣電路20(p, v)的半導體元件201之間的佈線路徑長。因此，像素電路10(c1, e1)的半導體元件100與半導體元件201之間的佈線路徑不是像素電路10的半導體元件100與半導體元件201之間的最短佈線路徑。下面的描述以相同的方式指定最短的佈線路徑。 　　圖3示出像素電路10(a4, e1)的半導體元件102與電氣電路20(p, v)的半導體元件202之間的佈線路徑的最短長度L2。長度L3是像素電路10(d1, h1)的半導體元件103與電氣電路20(s, v)的半導體元件203之間的最短佈線路徑。長度L4是像素電路10(d1, h1)的半導體元件104與電氣電路20(s, v)的半導體元件204之間的最短佈線路徑。 　　長度L3和長度L4比長度L1和長度L2長(L1，L2＜L3，L4)。像素電路10和電氣電路20之間的佈線路徑的長度在電氣電路20之間差異化可以增加像素電路10和電氣電路20的佈局自由度。特別地，採用較長的佈線路徑使得能夠將電氣電路20的半導體元件200放置在距像素電路10的半導體元件100較遠的位置。較長的佈線路徑可以極大地有助於增加像素電路10的佈局和電氣電路20的佈局的自由度。 　　可以考慮除佈線路徑的長度差異化以外的其它方法。例如，可以使得電氣電路20內的佈局在電氣電路20之間差異化，使得半導體元件200可以在電氣電路20之中被放置在不同位置。但是，它可能導致電氣電路20可能具有彼此不同的性能的問題。單獨設計數十到數千個電氣電路20可能會導致在設計成本和設計時間方面的缺點。電氣電路20可以按照像素電路10的行被逐行偏移(displace)。但是，它可能複雜化並增加用於共同連接多個電氣電路20的全域佈線的長度，而不期望獲得大的優點。像本實施例一樣，使用本地佈線進行補償對於像素電路10中的半導體元件100的位置和電氣電路20中的半導體元件200的位置的平面差異是有利的。 　　長度L2小於長度L1(L2＜L1)。長度L4大於長度L3(L3＜ L4)。像素電路10和電氣電路20之間的佈線路徑長度在像素電路10之間的差異化可以增加像素電路10和電氣電路20的佈局自由度。特別地，採用較長的佈線路徑使得能夠將電氣電路20的半導體元件200放置在距像素電路10的半導體元件100較遠的位置。較長的佈線路徑可以極大地有助於增加像素電路10的佈局和電氣電路20的佈局的自由度。 　　圖3示出像素電路10(c1, g1)的半導體元件105與電氣電路20(r, v)的半導體元件205之間的佈線路徑的最短長度L5。長度L6是像素電路10(c4, g1)中的半導體元件106與電氣電路20(r, v)中的半導體元件206之間的最短佈線路徑。長度L5和L6是長度L1、L2和長度L3、L4(L1、L2＜L5、L6＜L3、L4)之間的長度。佈線路徑的三個或更個多長度可以減少由於相鄰電氣電路20之間的佈線路徑長度的差異而導致的電氣性能的差異。通過針對電氣電路20之間的電氣性能的差異應用信號處理，隨著列前進而增加佈線路徑的長度可以簡化校正算法。 　　到目前為止關於第v行的電氣電路20進行了描述，從圖3中容易地理解，對於第w行、第x行中的電氣電路20的佈線路徑也是如此。 　　下面將更詳細地描述佈線路徑。圖4是半導體裝置APR的斷面圖。佈線結構12包括五(M)個佈線層。五(M)個佈線層是從半導體層11起的第一佈線層121、第二(第m)佈線層122、第三(第(m+n)；m＜m+n+＜m+m)佈線層123、第四(第(m+m)；m+m＞m)佈線層124、以及第五(第M)佈線層125。 　　佈線結構22包括六(N)個佈線層。六(N)個佈線層是從半導體層21起的第一佈線層221、第二佈線層222、第三(第n)佈線層223、第四(第(N-2))佈線層224、第五(第(N-1))佈線層225、第六(第N)佈線層226。 　　導電部分131和133被包含在佈線結構12的從半導體層11起的第M佈線層125中，並且經由佈線結構12連接到多個像素電路10的任意像素電路10(a, b)。導電部分231和233被包含於佈線結構22的從半導體層21起的第N佈線層226中，並且經由佈線結構22連接到多個電氣電路20的任意電氣電路20(g, d)。導電部分131和導電部分231電連接，而導電部分133和導電部分233電連接。連接單元301包括導電部分131和導電部分231的組合，並且連接單元303是導電部分133和導電部分233的組合。其他連接單元300也是如此，佈線結構12中的導電部分和佈線結構22中的導電部分在其中電連接。根據本實施例，晶片1和晶片2通過接合表面30接合。更具體地，導電部分131、133以及導電部分231和233主要含有銅，並且導電部分231的銅和導電部分131的銅經由接合表面30接合，並且導電部分133的銅和導電部分233的銅經由接合表面30接合。導電部分131和133中的每一個被嵌入佈線結構12的層間絕緣膜的凹陷中，並且具有鑲嵌結構(或本實施例中的雙鑲嵌結構)。導電部分231和233中的每一個被嵌入佈線結構22的層間絕緣膜的凹陷中，並且具有鑲嵌結構(或本實施例中的雙鑲嵌結構)。不僅導電部分131、133和導電部分231、233被接合，而且其中具有導電部分131和133的層間絕緣膜和其中具有導電部分231和233的層間絕緣膜也經由接合表面30而結合。在本實施例中，在接合表面30處，導電部分131和133面對在其中具有導電部分231和233的層間絕緣膜。在導電部分131和導電部分231相互接觸以進行接合的情況下，連接單元301的位置可以適配到導電部分131和導電部分231之間的接合表面30處的位置。在導電部分133和導電部分233相互接觸以進行接合的情況下，連接單元303的位置可以適配到導電部分133和導電部分233之間的接合表面30處的位置。在第M佈線層125和第N佈線層226彼此不接觸的情況下，可以在第M佈線層125和第N佈線層226之間放置既不構成像素電路10也不構成電氣電路20的佈線層。 　　作為替代，導電部分131和133以及導電部分231和233可以通過放置在導電部分131和導電部分231以及導電部分133和導電部分233之間的凸塊(bump)進行電連接。此外，作為替代，導電部分131和133以及導電部分231和233可以通過被配置為貫穿半導體層21的貫穿電極被連接。在所有配置中，導電部分131和導電部分231定位於半導體層11和電氣電路20(p, v)之間。導電部分133和導電部分233定位於半導體層11和電氣電路20(s, v)之間。 　　如圖3所示，在電氣電路20中的每一個中，連接單元300具有相似的相對位置關係。例如，包含於多個電氣電路20中的連接單元301~306的對齊方向沿著像素電路10的列和行的對齊方向以及電氣電路20的列和行的對齊方向。在包含於連接單元300中的導電部分具有鑲嵌結構的情況下，可以使用CMP方法形成連接單元。為了減少由於CMP(化學機械拋光)方法造成的拋光不均勻，多個連接單元300可被盡可能均勻地放置在晶片1和2的接合表面30中。其原因在於，根據本實施例，連接單元300的位置是沿列和行放置的。 　　半導體元件100、200是均具有源極/汲極和閘極的電晶體，但可以是二極體。半導體元件100和200的導電部分131和133可以連接在半導體元件100和200的源極/汲極或閘極上。作為替代，半導體元件100和200可以是MIS型電容器元件或包含多晶矽或單晶矽的電阻元件。 　　用於電氣電路20的電晶體可以例如具有含有鈷矽化物或鎳矽化物的矽化物層。閘電極可以是金屬閘極，閘極絕緣膜可以是高k絕緣膜。要用於電氣電路20的電晶體是平面MOSFET，但可以是Fin-FET。設置在半導體層21中的電晶體的閘極絕緣膜可以具有多種厚度。具有厚閘極絕緣膜的電晶體可用於諸如電源系統或類比系統的期望具有高耐受電壓的電路中。佈線層125和226中的層間絕緣膜可以是單層，例如矽氧化物層、矽氮化物層、矽碳化物或它們的多層。低k絕緣層可用於佈線層122、123、124和佈線層222、223、224、225中的層間絕緣膜。包括導電部分131和133、231、233的佈線層125、226的層間絕緣膜的矽氧化物層的碳濃度可以低於佈線層122、123、124或佈線層222、223、224、225的層間絕緣膜矽氧化物的碳濃度。這可以增加晶片1和2之間的接合強度。 　　半導體層11包括用於例如包含於像素電路10中的光電二極體的光電轉換單元(未示出)。參照圖4，光學結構19被設置在半導體層11上以及設置在佈線結構12的關於半導體層11的相對側，並且包括彩色濾光片陣列17及/或微透鏡陣列18。因此，半導體層11具有所謂的背照型結構。半導體層11可以具有例如1~10mm的範圍內的厚度，並且比例如具有50-800mm的範圍內的厚度的半導體層21薄。 　　長度L11是從導電部分231到包含於多個像素電路10中的多個半導體元件100的佈線路徑的最短長度。這裡，最短佈線路徑長度可以是從導電部分231到半導體元件101。長度L12是從導電部分131到包含於多個電氣電路20中的多個半導體元件200的佈線路徑的最短長度。這裡，最短佈線路徑長度是從導電部分231到半導體元件201。長度L1基本上對應於L11和L12的總和(L1=L11+L12)。長度L31是從導電部分233到包含於多個像素電路10中的多個半導體元件100的佈線路徑的最短長度。最短佈線路徑長度是從導電部分231到半導體元件103。長度L32是從導電部分133到包含於多個電氣電路20中的多個半導體元件200的佈線路徑的最短長度。最短佈線路徑長度是從導電部分231到半導體元件203。長度L3基本上對應於L31和L32的總和(L3=L31+L32)。 　　從導電部分231作為起點計算長度L11以及從導電部分131作為起點計算長度L12可能導致可能會包括導電部分131和導電部分133之間的重疊連接距離的佈線路徑長度。但是，導電部分131和導電部分133之間的連接距離可以在佈線路徑長度的比較中被消除。根據本例子，由於導電部分131和133之間的連接距離以及導電部分231和233之間的連接距離等於0，因此重疊對它們沒有任何影響。在諸如凸塊的另一導電構件被置於導電部分131和133與導電部分231和233之間的情況下，重疊可能具有影響。 　　關於相互連接的導電部分131和導電部分231，從導電部分231到半導體元件100的佈線路徑的長度L11比從導電部分131到半導體元件200的佈線路徑的長度L12長(L11＞L12)。此外，關於相互連接的導電部分133和導電部分233，從導電部分233到半導體元件100的佈線路徑的長度L31比從導電部分133到半導體元件200的佈線路徑的長度L32長(L31＞L32)。應當注意，從連接單元302到半導體元件102的佈線路徑的長度L2等於或短於從連接單元302到半導體元件202的佈線路徑的長度。此外，根據本實施例，長度L31比長度L12長(L12＜L31)。長度L11比長度L32長(L32＜L11)。 　　較佳地，連接單元300的佈線路徑的長度在關於連接單元300的佈線結構22側比在佈線結構12側長。更具體地，可以在佈線結構12中設置用於延長佈線路徑的導線。延長的佈線路徑可能增加在佈線中混合的噪聲。但是，用於延長設置在佈線結構12中的佈線路徑的導線可以增加佈線結構22側的佈線路徑，這可以將佈線與作為噪聲源的電氣電路20分開。這可以防止在半導體元件100和半導體元件200之間的佈線路徑中發生噪聲。 　　為了減少電氣電路20之間的性能變化，可以減少電氣電路20之間的半導體元件200的位置關係的變化。隨著在電氣電路20之間的半導體元件200的位置關係的變化增加，由於電氣電路20內的不同佈局而引起的性能變化可能增加。本實施例假定在電氣電路20中的半導體元件200的位置關係在電氣電路20之間是相同的。從連接單元300到半導體元件200的佈線路徑盡可能地短。根據本實施例，長度L31比長度L12長(L12＜L31)。長度L11比長度L32長(L32＜L11)。長度L12等於長度L32(L12=L32)。這可以減少由於從連接單元300到半導體元件200的佈線路徑長度引起的電氣電路20之間的性能變化。對於像素電路10和電氣電路20之間的不同佈線路徑，晶片1側的佈線路徑可以在連接單元300之間被差異化，並且晶片2側的佈線路徑可以在連接單元300之間被差異化。這可能導致佈線路徑之間的較大變化，並且可能增加其設計負擔。為了增強性能和防止設計負擔增加，晶片1側和晶片2側之一的佈線路徑應當盡可能地簡單並且在連接單元300之間不應該有很大變化。 　　用於延長佈線路徑的導線可以包含於在佈線結構12和佈線結構22之間的具有較少數量的佈線層的佈線結構中。作為添加用於延長的佈線路徑的佈線層的結果，佈線結構12和佈線結構22可以具有相等數量的佈線層。用於延長的佈線路徑的佈線層包含於佈線結構12和佈線結構22中的具有較多佈線層的佈線結構中的可能會降低產量或可能會增加成本。佈線結構12和佈線結構22之間的具有較少佈線層的佈線結構可以防止這種產量降低或這種成本增加，即使在對於延長的佈線路徑添加導線時也是如此。 　　總結這些點，如果L12＜L11且L32＜L31，則佈線結構12的佈線層的數量(M)可能等於或低於佈線結構22的佈線層的數量(N)(M£N)。佈線結構12的佈線層的數量(M)可能低於佈線結構22的佈線層的數量(M)(M＜N)。 　　在圖4所示的配置中，共同連接到多個像素電路中的兩個或更多個像素電路的共用線421、422、423、424包括第二(第m)佈線層122。共用線421、422、423、424中的每一個連接到彼此不同列的多個像素電路10。例如，共用線421可以包含於信號線14a中，並且，例如，共用線422可以包含於信號線14d中。共用線421、422、423、424沿著與像素電路10的行的對齊方向相同的方向延伸。圖4示出共用線421、423和連接導電部分131和133的延長線441、443。延長線441、443是被設置為用於延長共用線421、423與導電部131、133之間的佈線路徑的導線。延長線441、443的佈線長度可以佔據長度L11和L13的很大部分，並且可以佔據長度L1和L3的很大部分。在圖4所示的配置中，延長線441和443包含於第四(第(m+m)；m+m＞m)佈線層124中。為了用於延長的佈線路徑的延長線441和443的較低電阻，它們可以被設置在具有較粗布線寬度的上佈線層中。 　　屏蔽線431、432、433被設置在延長線441和443和共用線422和424之間。屏蔽線431、432、433是配置為接收諸如接地電勢或電源電勢的固定電勢的導線。屏蔽線431、432、433位於包括延長線441、443的第四(第(m+m)；m+m＞m)佈線層124和包括共用線422、424的第二(第m)佈線層122之間。屏蔽線431、432、433包含於第三(第(m+n)；m＜m+n＜m+m)佈線層123中。共用線421和共用線422可以傳遞彼此不同的信號。然後，當連接到共用線421的延長線441接近共用線422(諸如與共用線422相交)時，可能在共用線421中的信號和共用線422中的信號之間導致串擾。因此，接收固定電勢的屏蔽線431可以被放置在延長線441和共用線422之間，以防止這種串擾。此外，屏蔽線433被放置在連接到共用線423的延長線443和共用線424之間，使得可以防止共用線423中的信號和共用線424中的信號之間的串擾。 第二實施例 　　通過省略在第一和第二實施例中類似的部分的任何重複描述，參照圖5描述第二實施例。例如，第一和第二實施例的相同之處在於，通過連接單元303的半導體元件103和半導體元件203之間的佈線路徑的長度L3比通過連接單元301的半導體元件101和半導體元件201之間的佈線路徑的長度L1長。 　　根據第一實施例，從連接單元300到半導體元件200的佈線路徑的長度(諸如長度L12、L32)在電氣電路20之間相等(L12=L32)。相反，根據第二實施例，長度L12和L32在電氣電路20之間是不同的。例如，長度L32可以比長度L12長(L12＜L32)。因此，連接單元300可以在不受半導體元件200的位置限制的情況下被放置在適當的位置。作為結果，可以減少電氣電路20的特性的變化。連接單元300的優化位置可以減少連接單元300之間的不均勻接合，這可以提高連接單元300的連接可靠性。 　　根據本實施例，與第一實施例類似，長度L11比通過連接單元301的半導體元件101和半導體元件201之間的佈線路徑的長度L12長(L12＜L11)。因此，延長線441可以被放置在佈線結構12中。另一方面，與第一實施例不同，長度L32比通過連接單元303的半導體元件103和半導體元件203之間的佈線路徑的長度L31長(L31＜L32)。因此，不僅延長線443，而且還有延長線也被添加到佈線結構22。 　　作為適用於第一實施例和第二實施例的像素電路10和電氣電路20之間的連接的另一例子，可以配置為，隨著電氣電路20的行的一部分中的像素電路10的行增大，要連接的電氣電路20的列號減小。例如，第e2行的像素電路10可以連接到電氣電路(s, w)，第h2行的像素電路10可以連接到電氣電路(p, w)。然後，第f2行的像素電路10可以連接到電氣電路(r, w)，第g2行的像素電路10可以連接到電氣電路(q, w)。因此，連接相鄰行(諸如第h1行和第e2行)的像素電路10的、同一列的電氣電路20(s, v)和電氣電路20(s, w)可以彼此相鄰。因此，像素電路10的相鄰行中的信號處理可以在具有小的性能差異的各電氣電路20中執行。因此，對應於相鄰行的像素電路10的信號可以具有小的輸出差異。電氣電路20之間的性能差異可依賴於半導體元件100和半導體元件200之間的佈線路徑長度的差異。因此，在閉合像素電路10的兩個行中，半導體元件100和半導體元件200之間的佈線路徑的長度差異可以盡可能小。 第三實施例 　　參照圖6A，描述第三實施例。第三實施例與第一和第二實施例的不同在於像素電路10和電氣電路20之間的連接關係。 　　參照圖6A，根據本實施例，多個像素電路10和多個電氣電路20具有以下連接關係。第e1行的像素電路10連接到電氣電路20(p, v)，第h1行的像素電路10連接到電氣電路20(p, w)。第e2行的像素電路10連接到電氣電路20(q, v)，第h2行的像素電路10連接到電氣電路20(q, w)。 　　根據第一實施例，從第e1行到第h1行的像素電路10連接到相同行(第v行)、但不同列(從第p列到第s列)的電氣電路20。從第e2行到第h2行的像素電路10連接到相同行(第w行)、不同列(第p列到第s列)的電氣電路20。另一方面，根據第三實施例，從第e1行到第h1行的像素電路10連接到相同列(p列)、但不同行(第v行、第w行)的電氣電路20。從第e2行到第h2行的像素電路10連接到相同列(q列)、不同行(第v行、第w行)的電氣電路20。根據本實施例，隨著像素電路10的行號的增大，相應電氣電路20的行號增大。作為結果，第h1行的像素電路10與第w行的電氣電路20之間的距離可以長。但是，與第一實施例類似，佈線路徑長度L1、L2、L3和L4彼此不同。因此，可以在像素電路10的半導體元件100和電氣電路20的半導體元件200的佈置沒有很大差別的情況下實現像素電路10和電氣電路20之間的這種連接關係。 第四實施例 　　參照圖6B，描述第四實施例。第四實施例對應於用於連接像素電路10和電氣電路20的方法的另一例子。圖6B示意性地示出像素電路10的半導體元件100、電氣電路20的半導體元件200、連接單元300、它們的位置關係以及它們之間的佈線路徑的長度。在這種情況下，16個半導體元件100通過16個連接單元300連接到四個半導體元件200。 　　並且，根據本實施例，從像素電路10的半導體元件100到電氣電路20的半導體元件200的佈線路徑的長度在一個電氣電路20中可能不同。在一個電氣電路20中，從像素電路10中的半導體元件100到連接單元300的佈線路徑的長度可不同。在一個電氣電路20中，從連接單元300到電氣電路20中的半導體元件200的佈線路徑的長度可不同。 　　在一個電氣電路20中，可存在用於將信號從半導體元件100傳送到半導體元件200的佈線路徑和用於將信號從半導體元件200傳送到半導體元件100的佈線路徑的混合。從半導體元件100中的任一個傳送到相應的半導體元件200的信號可以例如是從像素電路10輸出的像素信號，並且可以在電氣電路20中被處理。從半導體元件200中的任一個傳送到相應的半導體元件100的信號可以例如是從電氣電路20輸出的驅動信號以用於驅動像素電路10。 　　根據本實施例，與第一實施例類似，用於延長佈線路徑的延長線可以放置在佈線結構12中，或者可以部分地放置在佈線結構22中。 第五實施例 　　本實施例具有與第一至第四實施例共同的配置。圖7示出圖1A和1B以及圖2A和圖2B所示的半導體裝置的等效電路。圖7示出圖2A和2B所示的像素電路10的三個行的像素電路10以及圖2A和2B所示的像素電路10的三個電氣電路20。 　　晶片1的像素電路10具有用於一個行的像素電路10的四個(l)信號線14a、14b、14c、14d。信號線14a、14b、14c和14d可以分別對應於共用線421、422、423和424。信號線14a、14b、14c和14d被統稱為信號線14。第一列(第a1列)的像素電路10連接到信號線14a。第二、第三和第四列的像素電路10依次連接到信號線14b、14c和14d。關於第(l+1)列以及後續列的像素電路10，第(r´l+1)像素電路10(這裡，r是自然數)連接到信號線14a。第(r´l+2)列、第(r´l+3)列和第(r´l+4)列的像素電路10依次連接到信號線14b、14c、14d。在一個行具有J個像素的情況下，J/l個像素電路10被共同地連接到一個信號線14a。像素電路10和信號線14之間的連接關係在像素電路10的另一行中也是同樣的。 　　連接到彼此不同的l個信號線的l個連續佈置的像素電路10的集合被稱為像素集16。包括多個像素集16和J列的(J個)像素的組被稱為像素組15。像素組15可以包括J列的(J個)像素和J/l個像素集16。對一個像素組15，屬於該一個像素組15的所有(J個)像素電路10連接到同一電氣電路20。包含於除該像素組15以外的像素組15中的像素電路10不連接到同一電氣電路20。 　　電流源120連接到信號線14的信號線。電流源120被配置為經由連接單元300向信號線14的信號線供給電流。雖然電流源120被設置在晶片2中，但是它可以被設置在晶片1中。 　　各信號線14經由連接單元300連接到電氣電路20。在圖7中的例子中，連接到第一行的像素電路10的信號線14連接到第一電氣電路20。連接到第二行的像素電路10的信號線14連接到第二電氣電路20。連接到第三行的像素電路10的信號線14連接到第三電氣電路20。 　　電氣電路20具有輸入單元210、主單元220和輸出單元230。輸入單元210具有至少λ個輸入端子。包含在信號線14中的l個信號線14a、14b、14c和14d連接到輸入單元210的l個輸入端子。例如，主單元220被配置為處理來自像素電路10的信號。因此，主單元220可以稱為信號處理單元。輸入單元210被配置為依次選擇信號線14中的信號線14a、14b、14c和14d，並且，主單元220被配置為依次處理信號線14a、14b、14c和14d的信號。輸出單元230被配置為輸出來自電氣電路20的信號。 　　圖7示出關於多個像素電路10的要被處理的信號的序列號01~08。首先，通過未示出的掃描電路選擇第一像素集16。例如，第(r´l+1)列的像素電路10的信號、第(r´l+2)列的像素電路10的信號、第(r´l+3)列的像素電路10的信號、第(r´l+4)列的像素電路10的信號被依次處理(序列號01~04)。然後，通過未示出的掃描電路選擇下一像素集16。換句話說，第((r+1)´l+1)列的像素電路10的信號、第((r+1)´l+2)列的像素電路10的信號、第((r+1) ´l+3)列的像素電路10的信號、第((r+1)´l+4)列的像素電路10的信號被讀出到信號線14。然後，輸入單元210和主單元220依次處理(序列號05~08)(第((r+1)´l+2)列的像素電路10的信號、第((r+1)´l+3)列的像素電路10的信號、第((r+1)´ l+4)列的像素電路10的信號。 　　來自同一列的像素電路10的信號可以通過對應於行的像素電路10的多個電氣電路20被並行處理。例如，可以在同一行的多個電氣電路20之間，並行地處理來自第(r´l+1)列到第(r´l+4)列的像素電路10的信號。並且，可以在同一行的多個電氣電路20之間，並行地處理來自第((r+1)´l+1)列到第((r+1)´l+4)列的像素電路10的信號。在與對來自第((r+1)´l+1)列到第((r+1)´l+4)列的像素電路10的信號的處理不同的時間，執行對來自第(r´l+1)列到第(r´l+4)列的像素電路10的信號的處理。 　　圖8示出像素電路10的等效電路的例子。像素電路10中的每一個具有作為光電二極體的光電轉換元件601a、601b。像素電路10具有作為上述的放大元件的放大電晶體607。一個像素電路10對應於一個放大元件(放大電晶體607)。在如本實施例那樣多個光電轉換元件601a、601b共享放大電晶體607的情況下，一個像素電路10包括一個放大電晶體607和多個光電轉換元件601a、601b。光電轉換元件601a和601b接收透過未示出的一個微透鏡和彩色濾光片的光。換句話說，入射在光電轉換元件601a上的光的波長與入射在光電轉換元件601b上的光的波長基本上相等。像素PXC是對於微透鏡、彩色濾光片和光電轉換元件601a、601b限定的光學單元。光電轉換元件601a通過傳送電晶體603a連接到電荷檢測單元605。電荷檢測單元605具有浮置擴散結構。傳送電晶體603a的閘極通過控制線650連接到未示出的掃描電路。光電轉換元件601b通過傳送電晶體603b連接到電荷檢測單元605。傳送電晶體603b的閘極通過控制線655連接到未示出的掃描電路。 　　電荷檢測單元605連接到復位電晶體606、和放大電晶體607的閘極。復位電晶體606和放大電晶體607接收電源電壓Vdd。復位電晶體606的閘極通過控制線660連接到未示出的掃描電路。 　　放大電晶體607連接到選擇電晶體608。選擇電晶體608的閘極通過控制線665連接到未示出的垂直掃描電路。選擇電晶體608連接到多個信號線14a~14d中的任一個信號線。根據本實施例的要連接到連接單元300的半導體元件100(101~106)是選擇電晶體608，或者，如果選擇電晶體608被省略，它是放大電晶體607。 　　圖9示出電氣電路20的等效電路的例子。例如，設置在輸入單元210中的選擇電路240可以是多路複用器。根據本實施例，連接到連接單元300的半導體元件200(201~ 206)可以是多路複用器的輸入電晶體。本例子中的電氣電路20可以包括作為主單元220的逐次逼近寄存器(SAR)類比數位轉換器。由選擇電路240選擇的像素信號PIX通過被設置在輸入單元210中的輔助電路250被輸入到主單元220中的比較器電路260的反相輸入端子(-)。輔助電路250可以是取樣/保持電路及/或放大電路。參考信號REF被輸入到比較器電路260的非反相輸入端子(+)。參考信號REF是從信號產生電路290供給的。信號產生電路290可以包括數位類比轉換器(DAC)。信號產生電路290的一部分可以包含於以矩陣形式佈置的電氣電路20中，並且剩餘的部分可以被佈置在外圍區域PR中(參見圖1A和圖1B)。比較器電路260輸出比較信號CMP，該比較信號CMP指示比較結果是像素信號PIX和參考信號REF之間的大小關係。比較信號CMP由儲存電路270儲存。儲存電路270可以是數位記憶體。比較器電路260和儲存電路270與來自信號產生電路290的同步信號CLK同步。信號產生電路290可以根據儲存在儲存電路270中的信號進行操作。儲存電路270保持數位信號DIG。輸出單元230包括要由掃描電路(未示出)選擇的選擇電晶體，並且當由掃描電路選擇的選擇電晶體接通時，可以從讀出電路(未示出)讀出來自希望的電氣電路20的資料。從設置在輸出單元230中的輸出電路280輸出數位信號(資料)。輸出電路280可以包括例如感測放大器。輸出電路280可以包括並行-串行轉換器、和配置成通信低電壓差分信號(LVDS)的介面電路。 　　具有第一信號電平的參考信號REF1被輸入，並且指示比較結果的第一比較信號CMP1作為高階位儲存在記憶體中。然後，基於第一比較信號CMP1的具有與第一信號電平不同的第二信號電平的參考信號REF2被輸入，並且，指示比較結果的第二比較信號CMP2作為中間階位儲存在記憶體中。然後，基於第二比較信號CMP2的具有與第二信號電平不同的第三信號電平的參考信號REF3被輸入，並且指示比較結果的第三比較信號CMP3作為低階位儲存在記憶體中。以這種方式，重複多個比較，使得可以獲取具有多個位的數位信號DIG。 　　應當注意，電氣電路20可以執行傾斜類比數位轉換。在這種情況下，信號產生電路290產生作為參考信號REF的斜坡信號、和計數信號(未示出)。比較器電路260被配置為當參考信號REF和像素信號PIX之間的比較結果改變時反轉比較信號CMP的輸出。當比較信號CMP被反轉時，儲存電路270獲得計數信號，使得可以獲得對應於計數信號的計數值的數位信號DIG。 包括半導體裝置的設備 　　在本實施例中，詳細描述圖1A中所示的設備EQP。半導體裝置APR可以包括被配置為容納半導體裝置IC的封裝PKG、以及作為晶片1和2的層疊構件的半導體裝置IC。封裝PKG可以包括半導體裝置IC被固定於其上的基座構件、面向半導體裝置IC的玻璃蓋體、以及被配置為連接設置在基座構件上的端子和設置在所述半導體裝置IC中的端子的諸如接合導線或凸塊的連接構件。 　　設備EQP還可以包括光學系統OPT、控制裝置CTRL、處理裝置PRCS、顯示裝置DSPL和記憶體裝置MMRY中的至少一個。光學系統OPT被配置為聚焦在作為光電轉換裝置的半導體裝置APR上，諸如透鏡、快門和反射鏡。控制裝置CTRL被配置為控制半導體裝置APR，諸如為半導體裝置，諸如ASIC。處理裝置PRCS被配置為處理從半導體裝置APR輸出的信號，並且可以是用於構成AFE(類比前端)或DFE(數位前端)的諸如CPU(中央處理單元)或ASIC(專用積體電路)的半導體裝置。顯示裝置DSPL被配置為顯示由半導體裝置APR獲取的資訊(圖像)，並且是EL顯示裝置或液晶顯示裝置。記憶體裝置MMRY是被配置為儲存由半導體裝置APR獲取的資訊(圖像)的磁性裝置或半導體裝置。記憶體裝置MMRY可以是諸如SRAM或DRAM的易失性記憶體或諸如閃速記憶體或硬碟驅動的非易失性記憶體。機器裝置MCHN具有可移動部件或驅動部件，諸如馬達或引擎。在設備EQP中，從半導體裝置APR輸出的信號可以顯示在顯示裝置DSPL上，或者可以通過包含於設備EQP中的通信裝置(未示出)向外傳送。因此，除了包含於半導體裝置APR中的儲存控制單元和算術運算控制單元之外，設備EQP還可以包括記憶體裝置MMRY和處理裝置PRCS。 　　圖1A所示的設備EQP可以是諸如具有成像功能的資訊終端(諸如智慧電話和可穿戴終端)、照相機(諸如鏡頭替換照相機、小型照相機、攝影機和監視照相機)的電子設備。具有照相機的機器裝置MCHN可以驅動用於變焦、聚焦和快門操作的光學系統OPT部分。設備EQP可以是輸送裝置(移動體)，例如車輛、船舶或飛機。輸送裝置中的機器裝置MCHN可以被用作移動裝置。作為輸送裝置的設備EQP可以被配置成通過成像功能輸送半導體裝置APR輔助及/或自動駕駛(轉向)。配置為輔助及/或自動駕駛(轉向)的處理裝置PRCS可以基於由半導體裝置APR獲取的資訊執行用於操作作為移動裝置的機器裝置MCHN的處理。 　　根據本實施例的半導體裝置APR可以為設計師、製造商、銷售員、購買人及/或使用者提供高價值。在設備EQP中安裝半導體裝置APR可以提高設備EQP的價值。因此，在製造或銷售設備EQP時根據本實施例的設備EQP中的半導體裝置APR的安裝的確定可以有利地增加設備EQP的價值。 　　在不背離本揭露的精神和範圍的情況下，可以根據需要改變、變動或修改上述實施例。實施例的揭露不僅可以包括這裡指定的細節，而且還可以包括從說明書和圖式中掌握的所有事項。具有相同名稱但具有不同圖式標記的組件可以區分為第一組件、第二組件和第三組件等。 　　本揭露的實施例可以提供用於提高半導體裝置的價值的有利技術。 　　雖然已參照示例性實施例說明了本發明，但應理解，本發明不限於揭露的示例性實施例。以下的請求項的範圍應被賦予最寬的解釋以包含所有的變型方式和等同的結構和功能。
1‧‧‧晶片 2‧‧‧晶片 10‧‧‧像素電路 11‧‧‧半導體層 12‧‧‧佈線結構 14‧‧‧信號線 14a‧‧‧信號線 14b‧‧‧信號線 14c‧‧‧信號線 14d‧‧‧信號線 15‧‧‧像素組 15e1‧‧‧像素組 15e2‧‧‧像素組 15e3‧‧‧像素組 15e4‧‧‧像素組 15e5‧‧‧像素組 15f1‧‧‧像素組 15f2‧‧‧像素組 15f3‧‧‧像素組 15f4‧‧‧像素組 15f5‧‧‧像素組 15g1‧‧‧像素組 15g2‧‧‧像素組 15g3‧‧‧像素組 15g4‧‧‧像素組 15g5‧‧‧像素組 15h1‧‧‧像素組 15h2‧‧‧像素組 15h3‧‧‧像素組 15h4‧‧‧像素組 15h5‧‧‧像素組 16‧‧‧像素集 17‧‧‧彩色濾光片陣列 18‧‧‧微透鏡陣列 19‧‧‧光學結構 20‧‧‧電氣電路 20(p, v)‧‧‧電氣電路 20(q, v)‧‧‧電氣電路 20(r, v)‧‧‧電氣電路 20(s, v)‧‧‧電氣電路 20(p, w)‧‧‧電氣電路 20(q, w)‧‧‧電氣電路 20(r, w)‧‧‧電氣電路 20(s, w)‧‧‧電氣電路 20(p, x)‧‧‧電氣電路 20(q, x)‧‧‧電氣電路 20(r, x)‧‧‧電氣電路 20(s, x)‧‧‧電氣電路 20(p, y)‧‧‧電氣電路 20(q, y)‧‧‧電氣電路 20(r, y)‧‧‧電氣電路 20(s, y)‧‧‧電氣電路 20(p, z)‧‧‧電氣電路 20(q, z)‧‧‧電氣電路 20(r, z)‧‧‧電氣電路 20(s, z)‧‧‧電氣電路 21‧‧‧半導體層 22‧‧‧佈線結構 30‧‧‧接合表面 100‧‧‧半導體元件 101‧‧‧半導體元件 102‧‧‧半導體元件 103‧‧‧半導體元件 104‧‧‧半導體元件 105‧‧‧半導體元件 106‧‧‧半導體元件 120‧‧‧電流源 121‧‧‧第一佈線層 122‧‧‧第二佈線層 123‧‧‧第三佈線層 124‧‧‧第四佈線層 125‧‧‧第五佈線層 131‧‧‧導電部分 133‧‧‧導電部分 200‧‧‧半導體元件 201‧‧‧半導體元件 202‧‧‧半導體元件 203‧‧‧半導體元件 204‧‧‧半導體元件 205‧‧‧半導體元件 206‧‧‧半導體元件 210‧‧‧輸入單元 220‧‧‧主單元 221‧‧‧第一佈線層 222‧‧‧第二佈線層 223‧‧‧第三佈線層 224‧‧‧第四佈線層 225‧‧‧第五佈線層 226‧‧‧第六佈線層 230‧‧‧輸出單元 231‧‧‧導電部分 233‧‧‧導電部分 240‧‧‧選擇電路 250‧‧‧輔助電路 260‧‧‧比較器電路 270‧‧‧儲存電路 280‧‧‧輸出電路 290‧‧‧信號產生電路 300‧‧‧連接單元 301‧‧‧連接單元 302‧‧‧連接單元 303‧‧‧連接單元 304‧‧‧連接單元 305‧‧‧連接單元 306‧‧‧連接單元 421‧‧‧共用線 422‧‧‧共用線 423‧‧‧共用線 424‧‧‧共用線 431‧‧‧屏蔽線 432‧‧‧屏蔽線 433‧‧‧屏蔽線 441‧‧‧延長線 443‧‧‧延長線 601a‧‧‧光電轉換元件 601b‧‧‧光電轉換元件 603a‧‧‧傳送電晶體 603b‧‧‧傳送電晶體 605‧‧‧電荷檢測單元 606‧‧‧復位電晶體 607‧‧‧放大電晶體 608‧‧‧選擇電晶體 650‧‧‧控制線 655‧‧‧控制線 660‧‧‧控制線 665‧‧‧控制線 APR‧‧‧半導體裝置 IC‧‧‧半導體裝置 EQP‧‧‧設備 PX‧‧‧像素區域 PXC‧‧‧像素 PR‧‧‧外圍區域 PKG‧‧‧封裝 OPT‧‧‧光學系統 CTRL‧‧‧控制器件 PRCS‧‧‧處理器件 DSPL‧‧‧顯示裝置 MMRY‧‧‧記憶體裝置 MCHN‧‧‧機械裝置 Vdd‧‧‧電源電壓 REF‧‧‧參考信號 PIX‧‧‧像素信號 CLK‧‧‧同步信號 DIG‧‧‧數字數位信號 CMP‧‧‧比較信號 L1‧‧‧長度 L11‧‧‧長度 L12‧‧‧長度 L2‧‧‧長度 L3‧‧‧長度 L31‧‧‧長度 L32‧‧‧長度 L4‧‧‧長度 L5‧‧‧長度 L6‧‧‧長度
圖1A和圖1B是示出半導體裝置的示意圖。 　　圖2A和圖2B是示出半導體裝置的示意圖。 　　圖3是示出半導體裝置的示意圖。 　　圖4是示出半導體裝置的示意圖。 　　圖5是示出半導體裝置的示意圖。 　　圖6A和圖6B是示出半導體裝置的示意圖。 　　圖7是示出半導體裝置的示意圖。 　　圖8是示出半導體裝置的示意圖。 　　圖9是示出半導體裝置的示意圖。
10‧‧‧像素電路
20‧‧‧電氣電路
20(p,v)‧‧‧電氣電路
20(r,v)‧‧‧電氣電路
20(s,v)‧‧‧電氣電路
20(p,w)‧‧‧電氣電路
20(r,w)‧‧‧電氣電路
20(s,w)‧‧‧電氣電路
20(p,x)‧‧‧電氣電路
20(r,x)‧‧‧電氣電路
20(s,x)‧‧‧電氣電路
100‧‧‧半導體元件
101‧‧‧半導體元件
102‧‧‧半導體元件
103‧‧‧半導體元件
104‧‧‧半導體元件
105‧‧‧半導體元件
106‧‧‧半導體元件
200‧‧‧半導體元件
201‧‧‧半導體元件
202‧‧‧半導體元件
203‧‧‧半導體元件
204‧‧‧半導體元件
205‧‧‧半導體元件
206‧‧‧半導體元件
300‧‧‧連接單元
301‧‧‧連接單元
303‧‧‧連接單元
304‧‧‧連接單元
305‧‧‧連接單元
306‧‧‧連接單元
14a‧‧‧信號線
14d‧‧‧信號線
L1‧‧‧長度
L2‧‧‧長度
L3‧‧‧長度
L4‧‧‧長度
L5‧‧‧長度
L6‧‧‧長度
L11‧‧‧長度
L12‧‧‧長度
L31‧‧‧長度
L32‧‧‧長度

Claims (20)

  1. 一種包括第一晶片和第二晶片的堆疊的半導體裝置，其特徵在於，第一晶片具有佈置為J列和K行的矩陣形式的多個像素電路，第二晶片具有佈置為T列和U行的矩陣形式的多個電氣電路， 　　其中，第一晶片包含具有構成所述多個像素電路的多個半導體元件的第一半導體層和包含構成所述多個像素電路的M個佈線層的第一佈線結構， 　　其中，第二晶片包含具有構成所述多個電氣電路的多個半導體元件的第二半導體層和包含構成所述多個電氣電路的N個佈線層的第二佈線結構， 　　其中，第一佈線結構被放置在第一半導體層和第二半導體層之間， 　　其中，第二佈線結構被放置在第一佈線結構和第二半導體層之間， 　　其中，包含於第一佈線結構中的從第一半導體層起的第M佈線層中並且連接到所述多個像素電路之一的第一導電部分和包含於第二佈線結構中的從第二半導體層起的第N佈線層中並且連接到所述多個電氣電路之一的第二導電部分電連接， 　　其中，包含於第M佈線層中並且連接到所述多個像素電路之一的第三導電部分和包含於第N佈線層中並且連接到所述多個電氣電路之一的第四導電部分電連接， 　　其中，從第二導電部分到構成所述多個像素電路的所述多個半導體元件的最短佈線路徑是第一長度，並且從第一導電部分到構成所述多個電氣電路的所述多個半導體元件的最短佈線路徑是第二長度， 　　其中，從第四導電部分到構成所述多個像素電路的所述多個半導體元件的最短佈線路徑是第三長度，並且，從第三導電部分到構成所述多個電氣電路的所述多個半導體元件的最短佈線路徑是第四長度， 　　其中，第三長度和第四長度的總和比第一長度和第二長度的總和長。
  2. 根據請求項1所述的半導體裝置，其中，第三長度比第一長度長。
  3. 根據請求項1所述的半導體裝置，其中，第一長度比第四長度長。
  4. 一種包括第一晶片和第二晶片的堆疊的半導體裝置，其特徵在於，第一晶片具有佈置為J列和K行的矩陣形式的多個像素電路，第二晶片具有佈置為T列和U行的矩陣形式的多個電氣電路， 　　其中，第一晶片包含具有構成所述多個像素電路的多個半導體元件的第一半導體層和包含構成所述多個像素電路的M個佈線層的第一佈線結構， 　　其中，第二晶片包含具有構成所述多個電氣電路的多個半導體元件的第二半導體層和包含構成所述多個電氣電路的N個佈線層的第二佈線結構， 　　其中，第一佈線結構被放置在第一半導體層和第二半導體層之間， 　　其中，第二佈線結構被放置在第一佈線結構和第二半導體層之間， 　　其中，包含於第一佈線結構中的從第一半導體層起的第M佈線層中並且連接到所述多個像素電路中的第一電路的第一導電部分和包含於第二佈線結構中的從第二半導體層起的第N佈線層中並且連接到所述多個電氣電路中的第二電路的第二導電部分電連接， 　　其中，從第二導電部分到構成所述多個像素電路的所述多個半導體元件的最短佈線路徑是第一長度，並且從第一導電部分到構成所述多個電氣電路的所述多個半導體元件的最短佈線路徑是第二長度，以及 　　其中，第一長度比第二長度長。
  5. 根據請求項4所述的半導體裝置，其中，M£N。
  6. 根據請求項4所述的半導體裝置，其中，所述多個像素電路中的兩個或更多個像素電路共同連接到共用線。
  7. 根據請求項6所述的半導體裝置，其中，所述共用線被包含於從第一半導體層到第一佈線結構中的第m佈線層的範圍中，其中m＜M。
  8. 根據請求項6所述的半導體裝置，其中，連接所述共用線和第一導電部分的導線被包含於從第一半導體層到第一佈線結構的第(m+m)佈線層的範圍中，其中m+m＞m。
  9. 根據請求項6所述的半導體裝置，其中，接收固定電勢的導線被放置在連接所述共用線和第一導電部分的導線與所述共用線之間。
  10. 根據請求項1所述的半導體裝置，其中，第一導電部分和第二導電部分位於第一半導體層與所述多個電氣電路中的與所述第二導電部分連接的電路之間。
  11. 一種包括第一晶片和第二晶片的堆疊的半導體裝置，其特徵在於，第一晶片具有佈置為J列和K行的矩陣形式的多個像素電路，第二晶片具有佈置為T列和U行的矩陣形式的多個電氣電路， 　　其中，第一晶片包含具有構成所述多個像素電路的多個半導體元件的第一半導體層， 　　其中，第二晶片包含具有構成所述多個電氣電路的多個半導體元件的第二半導體層， 　　其中，第一佈線結構被放置在第一半導體層和第二半導體層之間， 　　其中，第二佈線結構被放置在第一佈線結構和第二半導體層之間， 　　其中，構成所述多個電氣電路中的第一電氣電路的第一半導體元件通過構成第一佈線結構和第二佈線結構的第一連接單元電連接到構成所述多個像素電路的多個半導體元件中的至少一個， 　　其中，構成所述多個電氣電路中的第二電氣電路的第二半導體元件通過構成第一佈線結構和第二佈線結構的第一連接單元電連接到所述多個半導體元件中的至少一個，以及 　　其中，從第二半導體元件到構成所述多個像素電路的所述多個半導體元件中的連接到第二連接單元的半導體元件的最短距離比從第一半導體元件到構成所述多個像素電路的所述多個半導體元件中的連接到第一連接單元的半導體元件的最短距離長。
  12. 根據請求項11所述的半導體裝置， 　　其中，所述多個像素電路中的第a列第e1行的像素電路和第b列第e1行的像素電路連接到所述多個電氣電路中的第p列第v行的電氣電路，以及 　　其中，所述多個像素電路中的第a列第f1行的像素電路和第b列第f1行的像素電路連接到所述多個電氣電路中的第q列第v行的電氣電路。
  13. 根據請求項12所述的半導體裝置， 　　其中，所述多個像素電路中的第c列第e2行的像素電路和第d列第e2行的像素電路連接到所述多個電氣電路中的第p列第w行的電氣電路，以及 　　其中，所述多個像素電路中的第c列第f2行的像素電路和第d列第f2行的像素電路連接到所述多個電氣電路中的第q列第w行的電氣電路。
  14. 根據請求項13所述的半導體裝置，其中，e1＜f1＜e2 ＜f2，以及T＝e2-e1。
  15. 根據請求項12所述的半導體裝置， 　　其中，所述多個像素電路中的第a列第g2行的像素電路連接到所述多個電氣電路中的第r列第v行的電氣電路，以及 　　所述多個像素電路中的第a列第h2行的像素電路連接到所述多個電氣電路中的第s列第v行的電氣電路。
  16. 根據請求項11所述的半導體裝置，其中，J£T´U ＜J´K/2，10£T＜J，10£U＜K。
  17. 根據請求項11所述的半導體裝置，其中，所述多個電氣電路中的每一個包含連接到所述多個像素電路中的兩個或更多個像素電路的選擇電路。
  18. 根據請求項11所述的半導體裝置，其中，所述多個電氣電路中的每一個包含類比數位轉換器。
  19. 根據請求項18所述的半導體裝置，其中，類比數位轉換器是逐次逼近型類比數位轉換器。
  20. 一種包括根據請求項1至19中任一項所述的半導體裝置的設備，所述設備還包括以下項中的至少一些： 　　被配置為聚焦於所述半導體裝置上的光學系統， 　　被配置為控制所述半導體裝置的控制裝置， 　　被配置為處理從所述半導體裝置輸出的信號的處理裝置， 　　被配置為基於通過所述半導體裝置獲得的資訊被控制的機器裝置， 　　被配置為顯示通過所述半導體裝置獲得的資訊的顯示裝置，以及 　　被配置為儲存通過所述半導體裝置獲得的資訊的記憶體裝置。
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