JP3091483B2 - 集積回路及び集積回路のテスト方法 - Google Patents

集積回路及び集積回路のテスト方法

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JP3091483B2
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Description

【発明の詳細な説明】 本発明は画像を検出するための集積回路（IC）をテス
トする技術に関する。本発明は可視、赤外線並びに他の
形態の照射に反応するアレーセンサに適用される。
ICアレーセンサは生産中のテストが困難である。好ま
しい結果は、各検出位置（画素）が、予期される放射線
に反応し、適切な積分時間内にアナログ電荷パケットを
蓄積可能でなければならない。この電荷パケットはさら
にワードラインをONにして読まれ、増幅器を検出するた
め、また検出アレー端のメカニズムを読むために画素に
結線したビットラインを通じて、画素の列を検出可能に
する。通常の構造は、出力増幅器並びにバッファに結線
されてアナログスイッチやセンサの読出しを制御する水
平走査回路を有している。
集積回路がウェハーのとき、完全な光学テストを行う
のは不可能である。回路を一旦分離させてパッケージ
し、このテストを行うとより便利である。しかし、良好
な回路や最も最終テストにパスしそうな回路を唯一パッ
クすることが経済的に望ましい。アレーの予備電気的テ
ストによりウェハーの回路の評価が可能である。このテ
ストは画素位置に電荷パケットを書込むこと、各画素が
満足にパケットを蓄積しているか、ワードライン、及び
ビットラインの構造が満足に各位置をアクセスできるか
どうか、を検出手段に決定させることを含む。残念なが
ら、これは、長時間の手順となり、テストが各画素のア
ナログ特性を有する場合には更に困難となる。
最終的な光学テストとウェハー上での電気的テストの
両方は、特殊なテスト装備を必要とし、従来のデジタル
集積回路プロダクションを備えたものよりテスト時間を
長く占める。
本発明の目的は上記の問題点の少なくとも一つを除去
し緩和させるものである。
まばらに分散された画素位置内においてイメージセン
サーアレーの製作行程が故障に終わったことの認識によ
ってこれは達成される。これは、各画素の狭い領域、ま
たは昨今における製造プロセスによる歩留まりに起因す
る。個々の画素におけるこの性質の内部的故障は、製品
の許容性の判定基準内に納まる。
従って、ワードライン、ビットラインもしくはこれら
に結線する周辺回路で大規模なセンサの故障が起ったら
しいことが控除される。通常、ワードラインもしくはビ
ットラインの故障（回路の開放による故障）は検出され
た画素の行や列をエラーにし、この性質の故障は一般に
受け入れられない。
この様に、問題の解決は、従来のデジタル集積回路技
術という考えに完全にデジタルであるテストを使って、
ワードライン、ビットラインとこれらの結線回路の集積
を集中してテストすることで達成される。しかし、解決
はまた、個々の検出位置のテストにもなる。これらのテ
ストは、従って、大量の集積回路製品に一般に使われる
装備と手順で行われる。
本発明の目的は重複した照射検出位置と複数のワード
ライン、複数のビットラインとからなる検出アレーを有
する画素検出集積回路（IC）を提供することであり、各
検出位置は所定の時間アナログ電荷パケットを蓄積し得
て、前記検出アレーは検出アレーから出力信号を出す信
号読出し手段とオンボードに結線されて前記検出アレー
はアレー周囲に配置したデジタルテスト回路とオンボー
ド結線され、前記オンボードデジタルテスト回路手段は
制御信号に反応して前記検出位置での照射テスト無しの
ときに複数の検出アレービットラインと複数の検出アレ
ーワードラインの少なくとも一つの集積をテストするデ
ジタルテスト信号を発生し、さらにオンボードモニタ並
びに読出し手段が検出アレーに結線して前記検出アレー
からの出力信号をモニターし、前記信号は前記デジタル
テスト信号に呼応してワードライン、ビットラインもし
くは個々の検出位置の検索状態を出力し、照射テスト無
しのとき前記ICにおける製品故障のレベルを表示する。
好ましくは、ICは、前記オンボードモニター手段と結
線した比較手段を含み、出力信号と入力信号を比較して
テスト照射無しのとき集積回路の製品故障レベルを表示
する。
本発明の別の目的は、イメージアレーセンサを製造す
るウェハーステージにて発生する故障をテストする方法
を提供することであり、前記ウエハーをアレーの周辺に
位置するオンボードデジタルテスト回路手段で製作し、
オンボードデジタルテスト回路手段を外部信号源と結線
し、前記外部テスト信号源からの信号に反応して、オン
ボードデジタルテスト回路手段から所定の入力デジタル
テスト信号を発生し、前記所定のデジタルテスト信号を
前記検出アレーの複数の検出アレービットラインと複数
の検出アレーワードラインとの少なくとも一つに適用
し、前記所定のデジタルテスト信号に応じて前記検出ア
レーからの出力信号をモニターしさらに入力並びに出力
信号を比較して、照射テスト無しのとき前記集積回路の
製品故障レベルを確認する。
本発明のこれらの目的は、添付図面に添った以下の説
明で明確にされる。
図１は本発明の実施例によるイメージセンサアレーの
構造の略図である； 図２は図１に示すアレーに用いるビットラインテスト
ベクトル発生回路の一部の回路図である； 図１について説明する。符号10はイメージセンサ集積
回路（IC）である。
ICは検出位置のアレーもしくは通常長方形に配置され
た画素12からなる画像検出部11を有している。各画素12
の水平列は、ワードライン14として知られる共通導体に
よりシフトレジスタ16の形式でワードライン駆動回路に
結線される。各ワードライン14は、更に、テストパター
ン検出回路36a,36bに結線され、これらの回路は各々出
力38a,38bを有して、これらから、後述する出力信号が
テストされ得る。画素の縦方向となる行の各画素はビッ
トライン18として知られる共通導体に結線され、前記ビ
ットラインは平行に結線したパターン発生駆動回路20と
検出増幅器22とに接続されている。
各検出増幅器22は、２系統の入力端を有する。検出増
幅器22の一方の入力端24は、ピン28を有した読み出し回
路26に結線され、ピンは明確にする意味で図示を省略し
た走査駆動信号発生器に連結される。
他方の入力端25は、画素12の行ごとに備えられるビッ
トライン18に接続されている。各検出増幅器22の出力端
は、共通読み出し導体30に結線され、この導体30は出力
増幅器としてのバッファー32に接続され、バッファ32
は、読み出し信号が得られる出力端34を有している。
シフトレジスタ16は、テスト入力信号発生器40に結線
され、この発生器40は、パターン形式でテスト入力信号
を発生して、後述するシフトレジスタ16内のワードライ
ン駆動回路を動作させる。同様に、パターン発生駆動回
路20は、テスト信号入力端子42を有し、これを通じてハ
イまたはローの２進形式のテスト入力信号が回路20に与
えられる。
図１に示す配置による動作は、図２及び図３について
も適用される。検出アレー11に対しては基本的に３種類
のテストが施される。
第１のテストは、ビットライン18の完全さ、及び読み
出し回路22,26,30の結合検出を確認することである。こ
れはビットライン18を電圧、電流、もしくは電荷により
ハイまたはローの状態に駆動するパターン発生駆動回路
20を用いて行われる。次いで、通常の検出及び読み出し
機構が用いられて、ビットライン18の検出状態を出力す
る。典型的には、テストベクトルとして知られる２系統
のテストパターンが用いられる； 1.（第１ベクトル）図２に示すように、一連のビットラ
イン18a,18bにハイ及びローが交互に変化する２進状態
を与える。
2.（第２ベクトル）ロー及びハイの２進状態の補足パタ
ーンを与える。この場合、各ビットライン18a,18bは、
互いに隣どうしとなるものに対して、ローまたはハイの
２進状態でテストされる。
図２は、図１に示すパターン発生器20の回路図であ
る。この実施例では、パターン発生駆動回路20がMOS型
のＮ並びにＰタイプのパストランジスタ44a,44b並びに4
6a,46bを用いて実現され、これらは図示された配置で各
ビットライン18a,18bに結線している。Ｎタイプトラン
ジスタ44a,44bは、ビットライン18a,18bを低電圧に駆動
するために用いられ、一方、Ｐタイプトランジスタ46a,
46bはこれらを高電圧に駆動するために用いられる。
交互のビットラインを相対するレベルに駆動するため
に、ビットラインは18a,18bのペアにされ、各ペアに対
応するパストランジスタは、各々導体上の補足信号42a,
42b,42c,42dによって駆動される。ビットライン18aをハ
イに、ビットライン18bをローに駆動するため、導体上
の信号42aをローに、42bをハイに、42cをローに、更
に、42dをハイにしなければならない。続いて、ビット
ライン18aをローに、18bをハイに駆動するために、信号
42aをハイに、42bをローに、42cをハイに、そして、42d
をローにしなければならない。
テストベクトル発生回路を抑制して、ライン42aをロ
ーに、42bをローに、42cと42dをハイにセットしてアレ
ーの通常の操作を行う。
この操作は、ライン42が外部テスト装置により駆動さ
れているか、または、第１ベクトルまたは第２ベクトル
が発生しているかどうか、或いは、回路が動作していな
いかどうかを示す単なる外部信号が読み出されたことを
認識して行われる。
この配置の利点は、アレー周囲の駆動・テスト回路20
を、検出・読み出し回路22,26,32に対向して配置させて
いることである。この状態で各ビットライン18の全長が
テストされる。従って、第１のテストによりビットライ
ンの開放、短絡による故障をカバーし、検出・読み出し
回路のディジタル機能性をチェックすることができる。
第２のテストは、ワードライン14とこれに付随する駆
動回路16、40とテスト回路36a,36bの完全さを確認する
ことである。これは、アレー周囲のワードライン駆動回
路16とテスト回路36a,36bを用いて正確なテストパター
ンを見つけ出すことで達成される。シフトレジスタ16
は、テスト入力パターン発生器40により一定のテストパ
ターンがロードされるワードライン駆動回路を含み、パ
ターン検出出力38a,38bが検査され、予期したパターン
がワードライン14に駆動され続けているかどうかを判定
する。
第２のテストを実行するためのアレイの動作を、パタ
ーン検出回路の回路図を記載した図３を参照しながら、
更に詳しく説明する。
各検出回路36a,36bは、各々２系統に分配されたダイ
ナミックゲート48,50を有している。ゲート48は、分配
されたダイナミックNORゲートであり、これは常時ロー
電圧（２進数の「０」）とされる各ワードライン14に結
線されるＮタイプトランジスタ52を具備している。これ
らのワードラインが故障してハイ電圧（２進数の
「１」）を伝達すると、ゲート48の出力54が故障を示す
ためのロー電圧になる。
ゲート50は、分配されたダイナミックNANDゲートであ
り、これは常時ハイ電圧（２進数の「１」）とされる各
ワードラインに結線されたＰタイプトランジスタ56を具
備している。これらのワードラインのいずれかが故障と
なり、ロー電圧（２進数の「０」）を伝達すると、ゲー
ト50の出力58が故障を示すためのハイ電圧となる。
トランジスタ60,62は、各々ゲート48,50の出力を再充
電するものであり、テストの実行にさきがけて即時にこ
れを行うよう、オン状態とされる。
ゲート64がゲート48,50の結果を結びつけて、期待さ
れるパターンが各ワードライン14上に存在するときにの
み、出力38上に１つのハイレベル信号を与える。
２つの異なるベクトルに対するテストを行うために、
バージョンの異なる２つの回路38が必要となる。これら
のバージョンは、図１に36a,36bで示し、これらは各々
監視される２つの出力、38a,38bを備える。これらの出
力は希望すれば、更にオンチップにてゲート化され、１
つの監視ポイントまたは出力とすることができる。
上記の配置の特徴的な点は、アレー周囲のテストパタ
ーン検索回路36a,36bをワードライン駆動回路16に対向
して配置させることであり、この状態で、各ワードライ
ン14の全長についてのテストを行うことができる。
従って、第２のテスト回路がワードラインの故障をカ
バーし、ワードライン駆動回路16のディジタル的な機能
性をチェックすることができる。
図１から図３の回路を用いて、第３のテストはアレー
10の個別の画素12の機能性のテストに適用し得ることが
理解される。
第３のテストでは、ビットラインのテストベクトル発
生器20は、リセットされた通常時において、飽和したハ
イレベル、またはローレベルの電荷パケットを画素の行
に対してロードするために用いられる。
この方法によるロード終了後、続いて画素の列が通常
の状態でスキャンすることにより解読され、出力画素の
流れがテストされ、ハイまたはローの予測されたパター
ンを含んでいるかどうかを判定する。このクラスのテス
トにおいて、ビットラインのテストベクトル発生器が用
いられ、どのような光学的な入力も必要とせずにアレー
内に２進の疑似的なイメージを作り出す。
好ましくは、発明の範囲から逸脱することなく前述の
テスト回路には様々な変更した態様がなされる。例え
ば、第２図のビットラインテストベクトル発生器を用い
て、チェッカーボード、ストライプパターンといったよ
うな多くの異なるパターンをアレーのテストに発生可能
である。実際ダイナミックRAMテストから、異なるパタ
ーンのマルチテストの適用は故障検索を補助できること
が知られている。また、テストパターンは、累積的もし
くは個別に用いることができる。例えば、個々の検出位
置をテストするのに用いられるデータパターンは、ワー
ド及び／またはビットラインのテストのためのラインテ
ストと独立して用いられる。更に、テスト回路の一部ま
たは全てはオンボードに位置されアレー上で集積され、
すなわち集積回路の一部を形づくる。パターンテスター
のノーマル出力、例えば出力34がオフボードに位置さ
れ、ラインテスト回路がオンボードであってもこれはま
たオフボードになり得る。前述のテスト回路は、多数の
異なる製作工程技術、すなわちCMOS、MOS、NMOS、PMO
S、BiMOS、BiCMOS、バイポーラ、並びにアモルファス・
シリコンに適用されうる。
好ましい配置において、パターンテストは回路の外部
で実行され、ラインテストは、オンボードとするのが良
い。更に、パターン検出回路36a、36bは、ビットライン
だけがモニターされる回路にとって基本条件ではない。
ワード・ラインの出力は、オン／オフチップでモニタさ
れうる。
本発明の主な特色は、ウエハーテスト段階での製品故
障のハイレベルテストを達成するために従来のデジタル
集積回路製品技術が用いられうる様、アレーセンサを含
む集積回路がデザインされテストされうることである。
最終テストでパッケイジにパスした回路が受入れ可能な
製品となろう。さらに、回路配置は、テストされるワー
ド・ラインとビットラインのすべてや、テストされる個
々の画素位置とこれらの組合わせのすべてに、オンボー
ドに配置されたテスト回路を使用させるといった柔軟性
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レインショー デヴィット イギリス国 エジンバラ イーエイチ９ １エイエス サルレステ イン ロー ド 112 (56)参考文献 特開 昭62−229867（ＪＰ，Ａ) 特開 昭61−234162（ＪＰ，Ａ) 特開 昭56−119583（ＪＰ，Ａ) 特開 昭62−119953（ＪＰ，Ａ) 米国特許4739250（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】多数の画素と複数のワード線および複数の
    ビット線とから構成され、各画素が所定期間、アナログ
    電荷パケットを蓄積できるようにしたセンサアレイと、
    オンボード監視・読出し手段とを備えたイメージ検出集
    積回路であって、 前記センサアレイは、該アレイからの出力信号を供給す
    るために集積回路に設けられた信号読出し手段に回路基
    盤上で結合され、 前記センサアレイは、集積回路に設けられ、かつ、該ア
    レイの周縁部に配置されたオンボードデジタル試験回路
    手段に結合され、 前記オンボードデジタル試験回路手段は、センサアレイ
    への試験照射を必要とせずに、制御信号に応答して、複
    数のセンサアレイ・ビット線および複数のセンサアレイ
    ・ワード線のうち少なくとも１つの完全さを試験するた
    めのデジタル試験信号を発生させ、 前記オンボード監視・読出し手段は、集積回路に設けら
    れ、かつ、前記センサアレイに結合し、前記デジタル試
    験信号に相当するセンサアレイからの出力信号を監視し
    て、ワード線、ビット線あるいは個々の画素の検出状況
    を出力し、センサアレイの試験照射を必要とせずに、前
    記集積回路における製造時の故障の度合いを識別する集
    積回路。
  2. 【請求項２】前記オンボード監視・読み出し手段に結合
    され、センサアレイの試験照射を必要とせずに、前記集
    積回路における製造時の故障の度合いを識別するために
    前記出力信号と入力信号との比較を行う比較手段を含む
    請求項１に記載の集積回路。
  3. 【請求項３】前記デジタル試験回路手段は、センサアレ
    イのビット線の完全さを試験するためにアレイの周縁部
    に設けられた第１試験回路と、センサアレイのワード線
    の保全性を試験するためにアレイの周縁部に設けられた
    第２試験回路とを有する請求項１に記載の集積回路。
  4. 【請求項４】前記第１デジタル試験回路が個々の画素の
    完全さを試験する手段を含む請求項３に記載の集積回
    路。
  5. 【請求項５】前記第１および第２試験回路がシフトレジ
    スタによって実行される請求項１〜４の何れかに記載の
    集積回路。
  6. 【請求項６】前記集積回路がCMOS、MOS、NMOS、PMOS、B
    iMOS、BiCMOS、バイポーラ、アモルファスシリコン製造
    技術の１つで実行される請求項１〜４の何れかに記載の
    集積回路。
  7. 【請求項７】製造時の故障を検出するためにイメージア
    レイセンサを試験する方法であって、この時イメージセ
    ンサアレイはウェーハの形式であり、 ウェーハ形式の前記イメージアレイセンサをセンサアレ
    イの周縁部に設けられたオンボードデジタル試験回路手
    段に形成し、 該オンボードデジタル試験回路手段を外部信号源に結合
    させ、 所定の入力デジタル試験信号を前記オンボードデジタル
    試験回路手段から発生させる前記外部信号源からの信号
    に反応して、前記所定のデジタル試験信号を前記センサ
    アレイの複数のビット線および複数のワード線のうち少
    なくとも一方へ適用し、 前記所定のデジタル試験信号に相当する該センサアレイ
    からの出力信号を監視し、 センサアレイの試験照射を必要とせずに前記集積回路に
    おける製造時の故障の度合いを識別するために入力信号
    と出力信号を比較する段階とからなるイメージアレイセ
    ンサを試験する方法。
  8. 【請求項８】前記方法が、複数のセンサアレイのワード
    線をテストするためにアレイの周縁部に第１オンボード
    デジタル試験回路を形成し、複数のセンサアレイのビッ
    ト線をテストするためにアレイの周縁部に第２オンボー
    ドデジタル試験回路を形成し、前記第１および第２試験
    回路からの出力信号を各々監視して、前記ワード線およ
    びビット線における製造時の故障の度合いをそれぞれ評
    価する段階とを含む請求項７に記載の方法。
  9. 【請求項９】前記個々の画素における製造時の故障の度
    合いをテストするために、前記第１および第２試験回路
    のいずれか一方が試験信号を発生させる請求項８に記載
    の方法。
  10. 【請求項１０】前記方法が、前記試験回路手段を制御し
    て、多数の異なる信号パターンのうちの１つにおいてセ
    ンサアレイを駆動し、製造時の故障の度合いの識別を補
    助する段階をさらに含む請求項７〜９のいずれかに記載
    の方法。
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