JP2004280956A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを要せず、簡単な構成でメモリセルのリーク電流の低減化を図ることができるＳＲＡＭを提供する。
【解決手段】ＣＭＯＳインバータ１３の負荷素子は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１４、１５で構成し、ＣＭＯＳインバータ１７の負荷素子は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１８、１９で構成する。
【選択図】 図１
【解決手段】ＣＭＯＳインバータ１３の負荷素子は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１４、１５で構成し、ＣＭＯＳインバータ１７の負荷素子は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１８、１９で構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、２個のインバータをクロス接続したフリップフロップを記憶媒体とする半導体記憶装置、いわゆる、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関する。
【０００２】
近年、トランジスタの微細化に伴い、電源電位が低下し、トランジスタの閾値電圧がますます低下する傾向にある。このため、ＬＳＩ内の回路のうち、論理回路部分については、スタンバイモード時には電源から切り離すことによって、スタンバイモード時にトランジスタを通じて流れるリーク電流を極力小さくする工夫が行われている。論理回路部分は、状態保持用のフリップフロップ部分を除いて、スタンバイモード時には電源に接続されている必要がないため、このような手法をとることができる。
【０００３】
また、フリップフロップの状態をスタンバイモード時にはリセットされるものとしてシステムを設計することもしばしば行われている。この場合は、フリップフロップの電源も、スタンバイモード時には切断することができる。スタンバイモードからアクティブモードに移行するためには、プログラムを最初から起動し直す手順や状態を復帰させるための手順が必要であるが、これらの手順に必要な時間を無視できる場合が多いからである。
【０００４】
しかしながら、大容量のＳＲＡＭについては、スタンバイモード時にリセットすると、元の状態へ復帰させるための時間が非常に大きくなったり、元の状態へ復帰させることをあきらめなければならない場合もある。このため、通常、大容量のＳＲＡＭについては、スタンバイモード時に電源を切断してメモリセルの情報をリセットするということは行われず、他の方法によってリーク電流を低減することが行われているが、ＳＲＡＭのスタンバイモード時のリーク電流はメモリセルのリーク電流が大部分を占めるため、メモリセルのリーク電流を低減する手法が有効である。
【０００５】
【従来の技術】
図５は従来のＳＲＡＭの一例の要部を示す回路図であり、従来のＳＲＡＭが備えるメモリセルの一例を示している。図５中、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源電位、ＶＳＳは接地電位である。
【０００６】
１は記憶媒体をなすフリップフロップであり、２はＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４からなるＣＭＯＳインバータ、５はＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ７からなるＣＭＯＳインバータ、８、９は記憶データに対応したレベルに維持される記憶ノードである。１０、１１はデータ転送用のＮＭＯＳトランジスタである。
【０００７】
図６は図５に示す従来のＳＲＡＭが有する問題点を説明するための回路図である。例えば、記憶ノード８がＬレベル（ＶＳＳ）、記憶ノード９がＨレベル（ＶＤＤ）に維持されている場合には、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７がＯＦＦ状態、ＮＭＯＳトランジスタ４及びＰＭＯＳトランジスタ６がＯＮ状態にある。
【０００８】
この場合、ＯＦＦ状態のＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７のゲート・ソース間電位Ｖｇｓ＝Ｖｇ−Ｖｓは、いずれも０Ｖであり、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７の閾値電圧の絶対値が小さい場合には、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７のソース・ドレイン間にリーク電流が流れることになる。
【０００９】
図６に示す場合とは逆に、記憶ノード８がＨレベル（ＶＤＤ）、記憶ノード９がＬレベル（ＶＳＳ）に維持されている場合には、ＮＭＯＳトランジスタ４及びＰＭＯＳトランジスタ６のソース・ドレイン間にリーク電流が流れる。これらフリップフロップ１に流れるリーク電流がメモリセルのリーク電流に寄与する最も大きな電流である。
【００１０】
従来、図５に示すメモリセルのリーク電流低減方法として、メモリセルに接続する電源を分離し、この電源の電位をスタンバイモード時には低くする技術や、ＰＭＯＳトランジスタ３、６及びＮＭＯＳトランジスタ４、７、１０、１１のウエル電位を変化させて、非選択状態時には、ＰＭＯＳトランジスタ３、６のＮウエルを電源電位ＶＤＤよりも高電位にし、ＮＭＯＳトランジスタ４、７、１０、１１のＰウエルを接地電位ＶＳＳよりも低電位にする技術（例えば、特許文献１参照）が提案されている。
【００１１】
また、ＰＭＯＳトランジスタ３のドレインと記憶ノード８との間に、ＰＭＯＳトランジスタ３がＯＮ状態の場合には低抵抗、ＯＦＦ状態の場合に高抵抗となる可変抵抗を介在させると共に、ＰＭＯＳトランジスタ６のドレインと記憶ノード９との間に、ＰＭＯＳトランジスタ６がＯＮ状態の場合には低抵抗、ＯＦＦ状態の場合には高抵抗となる可変抵抗を介在させる技術（例えば、特許文献２参照）も提案されている。
【００１２】
【特許文献１】特開２０００−１８２３７７号公報
【特許文献２】特開平２−２５０３７３号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、メモリセルに接続する電源の電位をスタンバイモード時には低くする技術は、電源電位ＶＤＤより低い電位を持つ電源を用意する必要があるという問題点を有していた。
【００１４】
また、メモリセルを構成するトランジスタのウエル電位を変化させる技術は、このための回路が必要となり、この回路の消費電力がリーク電流による消費電力と比較して無視できないと共に、ウエル電位を変動させる場合には、安定した電位に至るまでの時間が必要であり、頻繁にスタンバイモードに移行することができないという問題点があった。
【００１５】
また、メモリセルを構成するＰＭＯＳトランジスタのドレインと記憶ノードとの間に可変抵抗を介在させる技術は、製造上、可変抵抗を形成するためのプロセスが必要になってしまうという問題点を有していた。
【００１６】
本発明は、かかる点に鑑み、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを必要とせず、簡単な構成でメモリセルのリーク電流の低減化を図ることができるようにしたＳＲＡＭを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明のＳＲＡＭは、第１、第２のＣＭＯＳインバータをクロス接続し、第１、第２のＣＭＯインバータの出力ノードをそれぞれ第１、第２の記憶ノードとする記憶媒体を有するＳＲＡＭであって、少なくとも、第１、第２のＣＭＯＳインバータの一方は、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としている、というものである。
【００１８】
本発明によれば、記録媒体を構成する第１、第２のＣＭＯＳインバータのうち、少なくとも一方は、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としているので、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを設けなくとも、メモリセルのリーク電流を低減化することができる。
【００１９】
【発明の実施の形態】
以下、図１〜図４を参照して、本発明の第１実施形態〜第３実施形態について説明する。
【００２０】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態の要部を示す回路図であり、本発明の第１実施形態が備えるメモリセルを示している。すなわち、本発明の第１実施形態は、図１に示すメモリセルを備え、その他については、従来周知のように構成するというものである。
【００２１】
図１中、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源電位、ＶＳＳは接地電位である。１２は記憶媒体をなすフリップフロップであり、１３はＰＭＯＳトランジスタ１４、１５及びＮＭＯＳトランジスタ１６からなるＣＭＯＳインバータ、１７はＰＭＯＳトランジスタ１８、１９及びＮＭＯＳトランジスタ２０からなるＣＭＯＳインバータ、２１、２２は記憶ノードである。２３、２４はデータ転送用のＮＭＯＳトランジスタである。なお、ＰＭＯＳトランジスタ１４、１５、１８、１９が形成されているＮウエルのボディ電位（ウエル電位）は電源電圧ＶＤＤとされる。
【００２２】
図２は本発明の第１実施形態におけるメモリセルのリーク電流低減原理を説明するための回路図である。例えば、記憶ノード２１がＬレベル（ＶＳＳ）、記憶ノード２２がＨレベル（ＶＤＤ）に維持されている場合には、ＰＭＯＳトランジスタ１４、１５及びＮＭＯＳトランジスタ２０がＯＦＦ状態、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１８、１９がＯＮ状態にある。
【００２３】
この場合、ＰＭＯＳトランジスタ１４のドレインとＰＭＯＳトランジスタ１５のソースの接続点２５の電位は、電源電位ＶＤＤよりも低い電位ＶＤＤ−αとなる。これは、ＰＭＯＳトランジスタ１４のリークによるコンダクタンスによってもたらされる。
【００２４】
また、この場合、ＰＭＯＳトランジスタ１５のゲート電位は、電源電位ＶＤＤとなっているので、ＰＭＯＳトランジスタ１５のゲート・ソース間電位Ｖｇｓ（＝Ｖｇ−Ｖｓ）はαとなり、ＰＭＯＳトランジスタ１５は、通常のゲート・ソース間電位（０Ｖ）よりも正方向にバイアスされる。したがって、ＰＭＯＳトランジスタ１５のソース・ドレイン間のリーク電流は減少する。
【００２５】
また、この場合、ＰＭＯＳトランジスタ１５のボディ・ソース間電位Ｖｂｓ（＝Ｖｂ−Ｖｓ）はαとなり、ＰＭＯＳトランジスタ１５のボディ電位は正方向にバイアスされる。この結果、ＰＭＯＳトランジスタ１５の閾値電圧の絶対値は大きくなり、リーク電流は減少する方向に働く。この点からも、ＰＭＯＳトランジスタ１５のリーク電流は減少する。
【００２６】
図２に示す場合とは逆に、記憶ノード２１がＨレベル（ＶＤＤ）、記憶ノード２２がＬレベル（ＶＳＳ）の状態にある場合には、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１８、１９のソース・ドレイン間にリーク電流が流れることになるが、本発明の第１実施形態によれば、ＰＭＯＳトランジスタ１９に流れるリーク電流を低減することができる。
【００２７】
ここで、特許文献２に記載の技術は、ＰＭＯＳトランジスタ１５、１９の代わりに可変抵抗を設け、可変抵抗での電圧効果分だけＰＭＯＳトランジスタ１５、１９のドレイン電位を上昇させ、ＰＭＯＳトランジスタ１４、１８のリーク電流を減少させるというものであるが、その作用からすれば、リーク電流低減の割合は、１／２〜１／３のオーダであると考えられる。これに対して、本発明の第１実施形態の場合には、ＰＭＯＳトランジスタ１５、１９のゲートを逆バイアスすることにより実効的に閾値電圧の絶対値を大きくしているので、リーク電流低減の割合は、１／１０〜１／１００のオーダになる。
【００２８】
以上のように、本発明の第１実施形態によれば、ＣＭＯＳインバータ１３は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１４、１５を負荷素子とし、ＣＭＯＳインバータ１７は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１８、１９を負荷素子としているので、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを必要とせず、簡単な構成でメモリセルのリーク電流の低減化を図ることができる。
【００２９】
また、本発明の第１実施形態によれば、スタンバイ及びアクティブのいずれの動作モードにおいても、メモリセルのリーク電流を低減することができるので、スタンバイモードとアクティブモードとの切替を行う回路を設けることなしに、メモリセルのリーク電流の低減化を図ることができる。
【００３０】
（第２実施形態・・図３）
図３は本発明の第２実施形態の要部を示す回路図であり、本発明の第２実施形態が備えるメモリセルを示している。すなわち、本発明の第２実施形態は、図３に示すメモリセルを備え、その他については、従来周知のように構成するというものである。
【００３１】
図３中、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源電位、ＶＳＳは接地電位である。２６は記憶媒体をなすフリップフロップであり、２７はＰＭＯＳトランジスタ２８、２９及びＮＭＯＳトランジスタ３０からなるＣＭＯＳインバータ、３１はＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３からなるＣＭＯＳインバータ、３４、３５は記憶ノードである。３６、３７はデータ転送用のＮＭＯＳトランジスタである。なお、ＰＭＯＳトランジスタ２８、２９が形成されているＮウエルのボディ電位（ウエル電位）は電源電圧ＶＤＤとされる。
【００３２】
ここで、例えば、記憶ノード３４がＬレベル（ＶＳＳ）、記憶ノード３５がＨレベル（ＶＤＤ）に維持されている場合には、ＰＭＯＳトランジスタ２８、２９及びＮＭＯＳトランジスタ３３がＯＦＦ状態、ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ３２がＯＮ状態にある。この状態を論理１を記憶する状態と定義すると、論理１を記憶する場合には、ＰＭＯＳトランジスタ２９のリーク電流を低減することができる。
【００３３】
これに対して、記憶ノード３４がＨレベル（ＶＤＤ）、記憶ノード３５がＬレベル（ＶＳＳ）に維持されている場合には、ＰＭＯＳトランジスタ２８、２９及びＮＭＯＳトランジスタ３３がＯＮ状態、ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ３２がＯＦＦ状態にある。この状態を論理０を記憶する状態と定義すると、論理０を記憶する場合には、ＰＭＯＳトランジスタ３２のリーク電流を低減することができない。
【００３４】
したがって、本発明の第２実施形態によれば、メモリセルが論理１を記憶する場合には、本発明の第１実施形態の場合と同様にメモリセルのリーク電流の低減化を図ることができる。但し、本発明の第２実施形態は、本発明の第１実施形態と比較すると、メモリセルのトランジスタ数は５個であるから、面積的には有利であるが、メモリセルが論理０を記憶する場合には、メモリセルのリーク電流は、図５に示すメモリセルを備える従来のＳＲＡＭと同様となってしまう。これを改善したのが、次に説明する本発明の第３実施形態である。
【００３５】
（第３実施形態・・図４）
図４は本発明の第３実施形態の要部を示す回路図である。本発明の第３実施形態は、図３に示すメモリセルを有し、入出力データのビット数をｎ（但し、ｎは３ビット以上の整数）とするものであり、書き込みデータの中の論理０の数が論理１の数よりも多くない場合には、書き込みデータの論理値を反転することなしにメモリセルアレイに書き込み、書き込みデータの中の論理０の数が論理１の数よりも多い場合には、書き込みデータを反転したデータをメモリセルアレイに書き込むことができるようにしたものである。
【００３６】
図４中、ＷＬｉ（但し、ｉ＝１、２、・・・、ｍであり、ＷＬ３〜ＷＬ（ｍ−１）は図示を省略している）はワード線、３８は外部から与えられるアドレス信号Ａ０〜Ａｋをデコードしてワード線の選択を行うアドレスデコーダ、３９は図３に示すメモリセルを各ワード線にｎ個ずつ接続してなる、すなわち、ｎ行ｍ列に配列してなるメモリセルアレイである。
【００３７】
４０は各行のメモリセルに書き込みデータを反転することなしに書き込んだか、あるいは、書き込みデータを反転したデータを書き込んだかを記憶する記憶回路であるデータ極性フィールドであり、各ワード線ＷＬｉに１個のメモリセルを接続して構成されている。このメモリセルとして、図１に示すメモリセル又は図３に示すメモリセルを使用することができる。
【００３８】
ＷＤ０〜ＷＤｎは外部から与えられる書き込みデータ、４１は書き込みデータＷＤ０〜ＷＤｎを反転する反転回路、４２は書き込みデータＷＤ０〜ＷＤｎの中の論理０の数と論理１の数を比較し、論理０の数が論理１の数よりも多いか否かを示す１ビットからなる極性データＰＤを出力する極性判定回路であり、論理０の数が論理１の数よりも多くない場合には、極性データＰＤを論理１とし、論理０の数が論理１の数よりも多い場合には、極性データＰＤを論理０とするものである。
【００３９】
４３は書き込みデータＷＤ０〜ＷＤｎ又は反転回路４１から出力される反転書き込みデータ／ＷＤ０〜／ＷＤｎを選択して出力する選択回路であり、極性データＰＤが論理１の場合には、書き込みデータＷＤ０〜ＷＤｎを選択して出力し、極性データＰＤが論理０の場合には、反転書き込みデータ／ＷＤ０〜／ＷＤｎを選択して出力するものである。
【００４０】
４４は選択回路４３から出力される書き込みデータＷＤ０〜ＷＤｎ又は反転書き込みデータ／ＷＤ０〜／ＷＤｎをメモリセルアレイ３９の選択されたワード線に接続されているメモリセルに書き込むと共に、対応する極性データＰＤをデータ極性フィールド４０の選択されたワード線に接続されているメモリセルに書き込むライトアンプである。
【００４１】
４５はメモリセルアレイ３９から読み出された読み出しデータＲＤ０〜ＲＤｎを増幅すると共に、データ極性フィールド４０から読み出された極性データＰＤを増幅するリードアンプ、４６はリードアンプ４５から出力される読み出しデータＲＤ０〜ＲＤｎを反転する反転回路である。
【００４２】
４７はリードアンプ４５から出力された読み出しデータＲＤ０〜ＲＤｎ又は反転回路４６から出力される反転読み出しデータ／ＲＤ０〜／ＲＤｎを選択して出力する選択回路であり、極性データＰＤが論理１の場合には、読み出しデータＲＤ０〜ＲＤｎを選択して出力し、極性データＰＤが論理０の場合には、反転読み出しデータ／ＲＤ０〜／ＲＤｎを選択して出力するものである。
【００４３】
本発明の第３実施形態によれば、反転回路４１、極性判定回路４２、選択回路４３及びライトアンプ４４からなる書き込み回路を設けているので、メモリセルアレイ３９には、論理０の数が論理１の数よりも多くならないように、書き込みデータＷＤ０〜ＷＤｎ又は反転書き込みデータ／ＷＤ０〜／ＷＤｎを書き込むことができるので、図３に示すメモリセルを設けるとしているが、本発明の第２実施形態の場合よりもメモリセルのリーク電流の低減化を図ることができる。
【００４４】
なお、本発明の第３実施形態は、データ極性フィールド４０、リードアンプ４５、反転回路４６及び選択回路４７を設けているので、選択回路４７から出力される読み出しデータＲＤ０〜ＲＤｎ又は反転読み出しデータ／ＲＤ０〜／ＲＤｎは、対応する書き込みデータＷＤ０〜ＷＤｎと同一の論理値を有するものとなるので、メモリセルアレイ３９に反転書き込みデータ／ＷＤ０〜／ＷＤｎを書き込むことに何ら問題は生じない。
【００４５】
なお、本発明の第３実施形態では、入出力データのビット数ｎを３ビット以上とする場合について説明したが、本発明は、ｎ＝２の場合についても適用することができ、この場合、極性判定回路４２は、書き込みデータのビットが論理０のみからなるものか否かを判定することになる。
【００４６】
【発明の効果】
以上のように、本発明によれば、メモリセルを構成する第１、第２のＣＭＯＳインバータのうち、少なくとも一方は、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としているので、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを必要とせず、簡単な構成でメモリセルのリーク電流の低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態におけるメモリセルのリーク電流低減原理を説明するための回路図である。
【図３】本発明の第２実施形態の要部を示す回路図である。
【図４】本発明の第３実施形態の要部を示す回路図である。
【図５】従来のＳＲＡＭの一例の要部を示す回路図である。
【図６】図５に示す従来のＳＲＡＭが有する問題点を説明するための回路図である。
【符号の説明】
ＷＬ・・・ワード線
ＢＬ、／ＢＬ・・・ビット線
ＶＤＤ・・・電源電位
ＶＳＳ・・・接地電位
８、９・・・記憶ノード
２１、２２・・・記憶ノード
３４、３５・・・記憶ノード
【発明の属する技術分野】
本発明は、２個のインバータをクロス接続したフリップフロップを記憶媒体とする半導体記憶装置、いわゆる、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関する。
【０００２】
近年、トランジスタの微細化に伴い、電源電位が低下し、トランジスタの閾値電圧がますます低下する傾向にある。このため、ＬＳＩ内の回路のうち、論理回路部分については、スタンバイモード時には電源から切り離すことによって、スタンバイモード時にトランジスタを通じて流れるリーク電流を極力小さくする工夫が行われている。論理回路部分は、状態保持用のフリップフロップ部分を除いて、スタンバイモード時には電源に接続されている必要がないため、このような手法をとることができる。
【０００３】
また、フリップフロップの状態をスタンバイモード時にはリセットされるものとしてシステムを設計することもしばしば行われている。この場合は、フリップフロップの電源も、スタンバイモード時には切断することができる。スタンバイモードからアクティブモードに移行するためには、プログラムを最初から起動し直す手順や状態を復帰させるための手順が必要であるが、これらの手順に必要な時間を無視できる場合が多いからである。
【０００４】
しかしながら、大容量のＳＲＡＭについては、スタンバイモード時にリセットすると、元の状態へ復帰させるための時間が非常に大きくなったり、元の状態へ復帰させることをあきらめなければならない場合もある。このため、通常、大容量のＳＲＡＭについては、スタンバイモード時に電源を切断してメモリセルの情報をリセットするということは行われず、他の方法によってリーク電流を低減することが行われているが、ＳＲＡＭのスタンバイモード時のリーク電流はメモリセルのリーク電流が大部分を占めるため、メモリセルのリーク電流を低減する手法が有効である。
【０００５】
【従来の技術】
図５は従来のＳＲＡＭの一例の要部を示す回路図であり、従来のＳＲＡＭが備えるメモリセルの一例を示している。図５中、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源電位、ＶＳＳは接地電位である。
【０００６】
１は記憶媒体をなすフリップフロップであり、２はＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４からなるＣＭＯＳインバータ、５はＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ７からなるＣＭＯＳインバータ、８、９は記憶データに対応したレベルに維持される記憶ノードである。１０、１１はデータ転送用のＮＭＯＳトランジスタである。
【０００７】
図６は図５に示す従来のＳＲＡＭが有する問題点を説明するための回路図である。例えば、記憶ノード８がＬレベル（ＶＳＳ）、記憶ノード９がＨレベル（ＶＤＤ）に維持されている場合には、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７がＯＦＦ状態、ＮＭＯＳトランジスタ４及びＰＭＯＳトランジスタ６がＯＮ状態にある。
【０００８】
この場合、ＯＦＦ状態のＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７のゲート・ソース間電位Ｖｇｓ＝Ｖｇ−Ｖｓは、いずれも０Ｖであり、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７の閾値電圧の絶対値が小さい場合には、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ７のソース・ドレイン間にリーク電流が流れることになる。
【０００９】
図６に示す場合とは逆に、記憶ノード８がＨレベル（ＶＤＤ）、記憶ノード９がＬレベル（ＶＳＳ）に維持されている場合には、ＮＭＯＳトランジスタ４及びＰＭＯＳトランジスタ６のソース・ドレイン間にリーク電流が流れる。これらフリップフロップ１に流れるリーク電流がメモリセルのリーク電流に寄与する最も大きな電流である。
【００１０】
従来、図５に示すメモリセルのリーク電流低減方法として、メモリセルに接続する電源を分離し、この電源の電位をスタンバイモード時には低くする技術や、ＰＭＯＳトランジスタ３、６及びＮＭＯＳトランジスタ４、７、１０、１１のウエル電位を変化させて、非選択状態時には、ＰＭＯＳトランジスタ３、６のＮウエルを電源電位ＶＤＤよりも高電位にし、ＮＭＯＳトランジスタ４、７、１０、１１のＰウエルを接地電位ＶＳＳよりも低電位にする技術（例えば、特許文献１参照）が提案されている。
【００１１】
また、ＰＭＯＳトランジスタ３のドレインと記憶ノード８との間に、ＰＭＯＳトランジスタ３がＯＮ状態の場合には低抵抗、ＯＦＦ状態の場合に高抵抗となる可変抵抗を介在させると共に、ＰＭＯＳトランジスタ６のドレインと記憶ノード９との間に、ＰＭＯＳトランジスタ６がＯＮ状態の場合には低抵抗、ＯＦＦ状態の場合には高抵抗となる可変抵抗を介在させる技術（例えば、特許文献２参照）も提案されている。
【００１２】
【特許文献１】特開２０００−１８２３７７号公報
【特許文献２】特開平２−２５０３７３号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、メモリセルに接続する電源の電位をスタンバイモード時には低くする技術は、電源電位ＶＤＤより低い電位を持つ電源を用意する必要があるという問題点を有していた。
【００１４】
また、メモリセルを構成するトランジスタのウエル電位を変化させる技術は、このための回路が必要となり、この回路の消費電力がリーク電流による消費電力と比較して無視できないと共に、ウエル電位を変動させる場合には、安定した電位に至るまでの時間が必要であり、頻繁にスタンバイモードに移行することができないという問題点があった。
【００１５】
また、メモリセルを構成するＰＭＯＳトランジスタのドレインと記憶ノードとの間に可変抵抗を介在させる技術は、製造上、可変抵抗を形成するためのプロセスが必要になってしまうという問題点を有していた。
【００１６】
本発明は、かかる点に鑑み、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを必要とせず、簡単な構成でメモリセルのリーク電流の低減化を図ることができるようにしたＳＲＡＭを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明のＳＲＡＭは、第１、第２のＣＭＯＳインバータをクロス接続し、第１、第２のＣＭＯインバータの出力ノードをそれぞれ第１、第２の記憶ノードとする記憶媒体を有するＳＲＡＭであって、少なくとも、第１、第２のＣＭＯＳインバータの一方は、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としている、というものである。
【００１８】
本発明によれば、記録媒体を構成する第１、第２のＣＭＯＳインバータのうち、少なくとも一方は、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としているので、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを設けなくとも、メモリセルのリーク電流を低減化することができる。
【００１９】
【発明の実施の形態】
以下、図１〜図４を参照して、本発明の第１実施形態〜第３実施形態について説明する。
【００２０】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態の要部を示す回路図であり、本発明の第１実施形態が備えるメモリセルを示している。すなわち、本発明の第１実施形態は、図１に示すメモリセルを備え、その他については、従来周知のように構成するというものである。
【００２１】
図１中、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源電位、ＶＳＳは接地電位である。１２は記憶媒体をなすフリップフロップであり、１３はＰＭＯＳトランジスタ１４、１５及びＮＭＯＳトランジスタ１６からなるＣＭＯＳインバータ、１７はＰＭＯＳトランジスタ１８、１９及びＮＭＯＳトランジスタ２０からなるＣＭＯＳインバータ、２１、２２は記憶ノードである。２３、２４はデータ転送用のＮＭＯＳトランジスタである。なお、ＰＭＯＳトランジスタ１４、１５、１８、１９が形成されているＮウエルのボディ電位（ウエル電位）は電源電圧ＶＤＤとされる。
【００２２】
図２は本発明の第１実施形態におけるメモリセルのリーク電流低減原理を説明するための回路図である。例えば、記憶ノード２１がＬレベル（ＶＳＳ）、記憶ノード２２がＨレベル（ＶＤＤ）に維持されている場合には、ＰＭＯＳトランジスタ１４、１５及びＮＭＯＳトランジスタ２０がＯＦＦ状態、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１８、１９がＯＮ状態にある。
【００２３】
この場合、ＰＭＯＳトランジスタ１４のドレインとＰＭＯＳトランジスタ１５のソースの接続点２５の電位は、電源電位ＶＤＤよりも低い電位ＶＤＤ−αとなる。これは、ＰＭＯＳトランジスタ１４のリークによるコンダクタンスによってもたらされる。
【００２４】
また、この場合、ＰＭＯＳトランジスタ１５のゲート電位は、電源電位ＶＤＤとなっているので、ＰＭＯＳトランジスタ１５のゲート・ソース間電位Ｖｇｓ（＝Ｖｇ−Ｖｓ）はαとなり、ＰＭＯＳトランジスタ１５は、通常のゲート・ソース間電位（０Ｖ）よりも正方向にバイアスされる。したがって、ＰＭＯＳトランジスタ１５のソース・ドレイン間のリーク電流は減少する。
【００２５】
また、この場合、ＰＭＯＳトランジスタ１５のボディ・ソース間電位Ｖｂｓ（＝Ｖｂ−Ｖｓ）はαとなり、ＰＭＯＳトランジスタ１５のボディ電位は正方向にバイアスされる。この結果、ＰＭＯＳトランジスタ１５の閾値電圧の絶対値は大きくなり、リーク電流は減少する方向に働く。この点からも、ＰＭＯＳトランジスタ１５のリーク電流は減少する。
【００２６】
図２に示す場合とは逆に、記憶ノード２１がＨレベル（ＶＤＤ）、記憶ノード２２がＬレベル（ＶＳＳ）の状態にある場合には、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１８、１９のソース・ドレイン間にリーク電流が流れることになるが、本発明の第１実施形態によれば、ＰＭＯＳトランジスタ１９に流れるリーク電流を低減することができる。
【００２７】
ここで、特許文献２に記載の技術は、ＰＭＯＳトランジスタ１５、１９の代わりに可変抵抗を設け、可変抵抗での電圧効果分だけＰＭＯＳトランジスタ１５、１９のドレイン電位を上昇させ、ＰＭＯＳトランジスタ１４、１８のリーク電流を減少させるというものであるが、その作用からすれば、リーク電流低減の割合は、１／２〜１／３のオーダであると考えられる。これに対して、本発明の第１実施形態の場合には、ＰＭＯＳトランジスタ１５、１９のゲートを逆バイアスすることにより実効的に閾値電圧の絶対値を大きくしているので、リーク電流低減の割合は、１／１０〜１／１００のオーダになる。
【００２８】
以上のように、本発明の第１実施形態によれば、ＣＭＯＳインバータ１３は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１４、１５を負荷素子とし、ＣＭＯＳインバータ１７は、直列接続してゲート同士を接続してなるＰＭＯＳトランジスタ１８、１９を負荷素子としているので、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを必要とせず、簡単な構成でメモリセルのリーク電流の低減化を図ることができる。
【００２９】
また、本発明の第１実施形態によれば、スタンバイ及びアクティブのいずれの動作モードにおいても、メモリセルのリーク電流を低減することができるので、スタンバイモードとアクティブモードとの切替を行う回路を設けることなしに、メモリセルのリーク電流の低減化を図ることができる。
【００３０】
（第２実施形態・・図３）
図３は本発明の第２実施形態の要部を示す回路図であり、本発明の第２実施形態が備えるメモリセルを示している。すなわち、本発明の第２実施形態は、図３に示すメモリセルを備え、その他については、従来周知のように構成するというものである。
【００３１】
図３中、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＶＤＤは電源電位、ＶＳＳは接地電位である。２６は記憶媒体をなすフリップフロップであり、２７はＰＭＯＳトランジスタ２８、２９及びＮＭＯＳトランジスタ３０からなるＣＭＯＳインバータ、３１はＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３からなるＣＭＯＳインバータ、３４、３５は記憶ノードである。３６、３７はデータ転送用のＮＭＯＳトランジスタである。なお、ＰＭＯＳトランジスタ２８、２９が形成されているＮウエルのボディ電位（ウエル電位）は電源電圧ＶＤＤとされる。
【００３２】
ここで、例えば、記憶ノード３４がＬレベル（ＶＳＳ）、記憶ノード３５がＨレベル（ＶＤＤ）に維持されている場合には、ＰＭＯＳトランジスタ２８、２９及びＮＭＯＳトランジスタ３３がＯＦＦ状態、ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ３２がＯＮ状態にある。この状態を論理１を記憶する状態と定義すると、論理１を記憶する場合には、ＰＭＯＳトランジスタ２９のリーク電流を低減することができる。
【００３３】
これに対して、記憶ノード３４がＨレベル（ＶＤＤ）、記憶ノード３５がＬレベル（ＶＳＳ）に維持されている場合には、ＰＭＯＳトランジスタ２８、２９及びＮＭＯＳトランジスタ３３がＯＮ状態、ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ３２がＯＦＦ状態にある。この状態を論理０を記憶する状態と定義すると、論理０を記憶する場合には、ＰＭＯＳトランジスタ３２のリーク電流を低減することができない。
【００３４】
したがって、本発明の第２実施形態によれば、メモリセルが論理１を記憶する場合には、本発明の第１実施形態の場合と同様にメモリセルのリーク電流の低減化を図ることができる。但し、本発明の第２実施形態は、本発明の第１実施形態と比較すると、メモリセルのトランジスタ数は５個であるから、面積的には有利であるが、メモリセルが論理０を記憶する場合には、メモリセルのリーク電流は、図５に示すメモリセルを備える従来のＳＲＡＭと同様となってしまう。これを改善したのが、次に説明する本発明の第３実施形態である。
【００３５】
（第３実施形態・・図４）
図４は本発明の第３実施形態の要部を示す回路図である。本発明の第３実施形態は、図３に示すメモリセルを有し、入出力データのビット数をｎ（但し、ｎは３ビット以上の整数）とするものであり、書き込みデータの中の論理０の数が論理１の数よりも多くない場合には、書き込みデータの論理値を反転することなしにメモリセルアレイに書き込み、書き込みデータの中の論理０の数が論理１の数よりも多い場合には、書き込みデータを反転したデータをメモリセルアレイに書き込むことができるようにしたものである。
【００３６】
図４中、ＷＬｉ（但し、ｉ＝１、２、・・・、ｍであり、ＷＬ３〜ＷＬ（ｍ−１）は図示を省略している）はワード線、３８は外部から与えられるアドレス信号Ａ０〜Ａｋをデコードしてワード線の選択を行うアドレスデコーダ、３９は図３に示すメモリセルを各ワード線にｎ個ずつ接続してなる、すなわち、ｎ行ｍ列に配列してなるメモリセルアレイである。
【００３７】
４０は各行のメモリセルに書き込みデータを反転することなしに書き込んだか、あるいは、書き込みデータを反転したデータを書き込んだかを記憶する記憶回路であるデータ極性フィールドであり、各ワード線ＷＬｉに１個のメモリセルを接続して構成されている。このメモリセルとして、図１に示すメモリセル又は図３に示すメモリセルを使用することができる。
【００３８】
ＷＤ０〜ＷＤｎは外部から与えられる書き込みデータ、４１は書き込みデータＷＤ０〜ＷＤｎを反転する反転回路、４２は書き込みデータＷＤ０〜ＷＤｎの中の論理０の数と論理１の数を比較し、論理０の数が論理１の数よりも多いか否かを示す１ビットからなる極性データＰＤを出力する極性判定回路であり、論理０の数が論理１の数よりも多くない場合には、極性データＰＤを論理１とし、論理０の数が論理１の数よりも多い場合には、極性データＰＤを論理０とするものである。
【００３９】
４３は書き込みデータＷＤ０〜ＷＤｎ又は反転回路４１から出力される反転書き込みデータ／ＷＤ０〜／ＷＤｎを選択して出力する選択回路であり、極性データＰＤが論理１の場合には、書き込みデータＷＤ０〜ＷＤｎを選択して出力し、極性データＰＤが論理０の場合には、反転書き込みデータ／ＷＤ０〜／ＷＤｎを選択して出力するものである。
【００４０】
４４は選択回路４３から出力される書き込みデータＷＤ０〜ＷＤｎ又は反転書き込みデータ／ＷＤ０〜／ＷＤｎをメモリセルアレイ３９の選択されたワード線に接続されているメモリセルに書き込むと共に、対応する極性データＰＤをデータ極性フィールド４０の選択されたワード線に接続されているメモリセルに書き込むライトアンプである。
【００４１】
４５はメモリセルアレイ３９から読み出された読み出しデータＲＤ０〜ＲＤｎを増幅すると共に、データ極性フィールド４０から読み出された極性データＰＤを増幅するリードアンプ、４６はリードアンプ４５から出力される読み出しデータＲＤ０〜ＲＤｎを反転する反転回路である。
【００４２】
４７はリードアンプ４５から出力された読み出しデータＲＤ０〜ＲＤｎ又は反転回路４６から出力される反転読み出しデータ／ＲＤ０〜／ＲＤｎを選択して出力する選択回路であり、極性データＰＤが論理１の場合には、読み出しデータＲＤ０〜ＲＤｎを選択して出力し、極性データＰＤが論理０の場合には、反転読み出しデータ／ＲＤ０〜／ＲＤｎを選択して出力するものである。
【００４３】
本発明の第３実施形態によれば、反転回路４１、極性判定回路４２、選択回路４３及びライトアンプ４４からなる書き込み回路を設けているので、メモリセルアレイ３９には、論理０の数が論理１の数よりも多くならないように、書き込みデータＷＤ０〜ＷＤｎ又は反転書き込みデータ／ＷＤ０〜／ＷＤｎを書き込むことができるので、図３に示すメモリセルを設けるとしているが、本発明の第２実施形態の場合よりもメモリセルのリーク電流の低減化を図ることができる。
【００４４】
なお、本発明の第３実施形態は、データ極性フィールド４０、リードアンプ４５、反転回路４６及び選択回路４７を設けているので、選択回路４７から出力される読み出しデータＲＤ０〜ＲＤｎ又は反転読み出しデータ／ＲＤ０〜／ＲＤｎは、対応する書き込みデータＷＤ０〜ＷＤｎと同一の論理値を有するものとなるので、メモリセルアレイ３９に反転書き込みデータ／ＷＤ０〜／ＷＤｎを書き込むことに何ら問題は生じない。
【００４５】
なお、本発明の第３実施形態では、入出力データのビット数ｎを３ビット以上とする場合について説明したが、本発明は、ｎ＝２の場合についても適用することができ、この場合、極性判定回路４２は、書き込みデータのビットが論理０のみからなるものか否かを判定することになる。
【００４６】
【発明の効果】
以上のように、本発明によれば、メモリセルを構成する第１、第２のＣＭＯＳインバータのうち、少なくとも一方は、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としているので、メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを必要とせず、簡単な構成でメモリセルのリーク電流の低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態におけるメモリセルのリーク電流低減原理を説明するための回路図である。
【図３】本発明の第２実施形態の要部を示す回路図である。
【図４】本発明の第３実施形態の要部を示す回路図である。
【図５】従来のＳＲＡＭの一例の要部を示す回路図である。
【図６】図５に示す従来のＳＲＡＭが有する問題点を説明するための回路図である。
【符号の説明】
ＷＬ・・・ワード線
ＢＬ、／ＢＬ・・・ビット線
ＶＤＤ・・・電源電位
ＶＳＳ・・・接地電位
８、９・・・記憶ノード
２１、２２・・・記憶ノード
３４、３５・・・記憶ノード
Claims (5)
- 第１、第２のＣＭＯＳインバータをクロス接続し、該第１、第２のＣＭＯＳインバータの出力ノードをそれぞれ第１、第２の記憶ノードとする記憶媒体を有する半導体記憶装置であって、
前記第１、第２のＣＭＯＳインバータは、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としていることを特徴とする半導体記憶装置。 - 第１、第２のＣＭＯＳインバータをクロス接続し、該第１、第２のＣＭＯＳインバータの出力ノードをそれぞれ第１、第２の記憶ノードとする記憶媒体を有する半導体記憶装置であって、
前記第１のＣＭＯＳインバータは、直列接続してゲート同士を接続してなる２個のＰＭＯＳトランジスタを負荷素子としていることを特徴とする半導体記憶装置。 - 複数ビット単位でデータの入出力を行うことができるように前記記憶媒体を配列してなるメモリセルアレイと、
書き込みデータ中の論理０と論理１の個数の多少に応じ、前記第１のＣＭＯＳインバータの２個のＰＭＯＳトランジスタがオフ状態となる記憶媒体が半数以上となるように前記書き込みデータ又は前記書き込みデータを反転してなるデータのいずれかの書き込みを行う書き込み回路を備えていることを特徴とする請求項２記載の半導体記憶装置。 - 前記書き込みデータ又は前記書き込みデータを反転してなるデータのいずれを前記メモリセルアレイに書き込んだかを読み出し可能に記憶する記憶回路を備えていることを特徴とする請求項３記載の半導体記憶装置。
- 前記記憶回路の記憶データを参照して、前記メモリセルアレイから読み出したデータ又は前記メモリセルアレイから読み出したデータを反転してなるデータのいずれかを出力する読み出し回路を備えていることを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003071392A JP2004280956A (ja) | 2003-03-17 | 2003-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003071392A JP2004280956A (ja) | 2003-03-17 | 2003-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004280956A true JP2004280956A (ja) | 2004-10-07 |
Family
ID=33287839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003071392A Withdrawn JP2004280956A (ja) | 2003-03-17 | 2003-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004280956A (ja) |
-
2003
- 2003-03-17 JP JP2003071392A patent/JP2004280956A/ja not_active Withdrawn
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |