KR20230091034A - 반도체 장치 - Google Patents

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KR20230091034A
KR20230091034A KR1020220172423A KR20220172423A KR20230091034A KR 20230091034 A KR20230091034 A KR 20230091034A KR 1020220172423 A KR1020220172423 A KR 1020220172423A KR 20220172423 A KR20220172423 A KR 20220172423A KR 20230091034 A KR20230091034 A KR 20230091034A
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슌야 나가따
šœ야 나가따
고우지 사또우
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

면적의 증가를 억제하면서, 비교적 고속으로 메모리 셀의 데이터를 초기화하는 것이 가능한 기술을 제공하는 것에 있다.
반도체 장치의 제어 회로는, 리셋 신호가 하이 레벨로 된 것에 기초하여, 제1 트랜지스터를 오프 상태, 복수의 워드선을 선택 상태, 프리차지 회로를 오프 상태, 기입용 칼럼 스위치를 온 상태, 및, 상기 읽어내기용 칼럼 스위치를 오프 상태로 하여, 기입 회로에 의해 제1 비트선을 로우 레벨로 하고, 제2 비트선을 하이 레벨로 함으로써, 복수의 메모리 셀을 초기화한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는, 반도체 장치에 관한 것이며, 특히 스태틱형 랜덤 액세스 메모리(SRAM)를 포함하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
데이터 처리 장치 등의 반도체 장치는, 데이터 유지용의 메모리 장치로서 스태틱형 랜덤 액세스 메모리(SRAM)를 내장하는 것이 많다. 이 SRAM에 중요한 데이터를 저장하는 경우, 내탬퍼 관점에서의 대책이 필요로 된다. SRAM에 저장한 중요한 데이터의 내용이 악의가 있는 유저에 의해 판독되지 않도록, SRAM에 저장한 중요한 데이터를 순식간에 일괄 소거 또는 초기화하는 기술이 필요로 되고 있다.
메모리 셀에 저장한 데이터의 초기화 기술로서, 특허문헌 1 내지 특허문헌 3, 및, 비특허문헌 1이 있다.
미국 특허 출원 공개 제2010/0046173호 명세서 미국 특허 출원 공개 제2006/0023521호 명세서 미국 특허 출원 공개 제2014/0293679호 명세서
Kevin Self, APPLICATION NOTE 2033, SRAM-Based Microcontroller Optimizes Security, [online], Jun 27, 2003, [2020년 11월 25일 검색], 인터넷 <URL:https://pdfserv.maximintegrated.com/en/an/AN2033.pdf>
특허문헌 1은, 워드선 상승 타이밍을 지연 회로의 부가에 의해 도미노식으로 하여, 하측으로부터 상측의 워드선을 향하여 1워드선마다 메모리 셀의 초기화를 행하는 회로의 구성을 개시하고 있다. 이 구성에서는, 1개의 비트선에 접속되는 메모리 셀이 많은 경우, 메모리 셀 데이터의 전체 초기화에 상당히 시간이 걸린다. 또한, 워드선 상승 타이밍을 어긋나게 하기 위한 지연 회로가 필요로 되어, 워드선 디코더부(로우 디코더부라고도 함)의 면적 증가로 된다.
특허문헌 2는, 비트선에 전용의 초기화용의 비트선 제어 회로를 마련하는 구성을 개시하고 있다. 이 구성에서는, SRAM의 통상의 판독 및 기입 제어용 회로에 비트선 제어 회로를 부가하기 때문에, SRAM 매크로의 면적이 커진다.
특허문헌 3은, 메모리 셀의 NFET(3N8, 3N9)에 접속되는 선(319, 321)을 좌우의 메모리 셀 노드마다 분리하여 전압 제어하여, 메모리 셀 데이터의 초기화를 용이하게 하는 구성을 개시하고 있다. 이 구성에서는, 메모리 셀에 접속되는 선(319, 321)의 배선 레이아웃을, True 노드와 Bar 노드로 분리할 필요가 있어, 메모리 셀 면적이 커진다.
비특허문헌 1은, 「자기 파괴 입력을 온으로 하면 SRAM에 대한 전원 공급이 차단되므로, 프로그램 메모리와 데이터 메모리도 모두 소거된다.」라고 개시하고 있다. 그러나, 저온에서는, SRAM의 데이터를 좀처럼 삭제할 수 없다. 즉, 메모리 셀을 구성하는 트랜지스터가 모두 오프해 버리므로, 메모리 셀의 데이터 유지 노드의 전하가 방출되지 않기 때문이다.
본 개시의 과제는, 면적의 증가를 억제하면서, 비교적 고속으로 메모리 셀의 데이터를 초기화하는 것이 가능한 기술을 제공하는 것에 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본 개시 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
일 실시 형태에 관한 반도체 장치는, 복수의 워드선과, 복수쌍의 제1 비트선 및 제2 비트선과, 1개의 워드선과 1쌍의 제1 비트선 및 제2 비트선에 접속되도록, 복수의 워드선과 복수쌍의 제1 비트선 및 제2 비트선에 접속된 복수의 메모리 셀과, 복수의 메모리 셀과 전원 전위 사이에 마련된 제1 트랜지스터와, 복수의 워드선에 접속된 복수의 워드선 드라이버와, 복수쌍의 제1 비트선 및 제2 비트선의 각각에 접속된 기입용 칼럼 스위치와, 복수쌍의 제1 비트선 및 제2 비트선의 각각에 접속된 읽어내기용 칼럼 스위치와, 복수쌍의 제1 비트선 및 제2 비트선의 각각에 접속된 프리차지 회로와, 각 기입용 칼럼 스위치에 접속된 기입 회로와, 리셋 신호를 받는 제어 회로를 포함한다. 제어 회로는, 리셋 신호가 하이 레벨로 된 것에 기초하여, 제1 트랜지스터를 오프 상태, 복수의 워드선을 선택 상태, 프리차지 회로를 오프 상태, 기입용 칼럼 스위치를 온 상태, 및, 읽어내기용 칼럼 스위치를 오프 상태로 하여, 기입 회로에 의해 제1 비트선을 로우 레벨로 하고, 제2 비트선을 하이 레벨로 함으로써, 복수의 메모리 셀을 초기화한다.
상기 일 실시 형태에 관한 반도체 장치에 의하면, 면적의 증가를 억제하면서, 비교적 고속으로 메모리 셀의 데이터를 초기화할 수 있다.
도 1은 실시 형태 1에 관한 메모리 장치의 전체 구성을 설명하는 도면이다.
도 2는 도 1의 메모리 장치의 메모리 셀부를 설명하는 도면이다.
도 3은 도 1의 메모리 장치의 입출력부를 설명하는 도면이다.
도 4는 도 1의 메모리 장치의 워드 드라이버부를 설명하는 도면이다.
도 5는 도 1의 메모리 장치의 제어부를 설명하는 도면이다.
도 6은 통상 동작 상태 시에 있어서, 리셋 신호가 온 상태로 된 경우의 타이밍 차트이다.
도 7은 스탠바이 상태 시에 있어서, 리셋 신호가 온 상태로 된 경우의 타이밍 차트이다.
도 8은 실시 형태 1의 타이밍을 설명하는 도면이다.
도 9는 실시 형태 2의 타이밍을 설명하는 도면이다.
도 10은 실시 형태 1의 리드·라이트 동작 중에 리셋 요구가 발생한 경우의 타이밍을 설명하는 도면이다.
도 11은 실시 형태 2의 리드·라이트 동작 중에 리셋 요구가 발생한 경우의 타이밍을 설명하는 도면이다.
도 12는 실시 형태 2에 관한 메모리 장치의 전체 구성을 설명하는 도면이다.
도 13은 도 12의 메모리 장치의 메모리 셀부를 설명하는 도면이다.
도 14는 도 12의 메모리 장치의 제어부를 설명하는 도면이다.
도 15는 도 14의 리셋 제어 회로를 설명하는 도면이다.
이하, 실시 형태에 대하여, 도면을 사용하여 설명한다. 단, 이하의 설명에 있어서, 동일 구성 요소에는 동일 부호를 붙여 반복의 설명을 생략하는 경우가 있다. 또한, 도면은 설명을 보다 명확하게 하기 위해, 실제의 양태에 비해, 모식적으로 표현되는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다.
(실시 형태 1)
이하, 도면을 사용하여, 본 개시를 설명한다. 도 1은 실시 형태 1에 관한 메모리 장치의 전체 구성을 설명하는 도면이다. 도 2는 도 1의 메모리 장치의 메모리 셀부를 설명하는 도면이다. 도 3은 도 1의 메모리 장치의 입출력부를 설명하는 도면이다. 도 4는 도 1의 메모리 장치의 워드 드라이버부를 설명하는 도면이다. 도 5는 도 1의 메모리 장치의 제어부를 설명하는 도면이다. 도 6은 통상 동작 상태 시에 있어서, 리셋 신호가 온 상태로 된 경우의 타이밍 차트이다. 도 7은 스탠바이 상태 시에 있어서, 리셋 신호가 온 상태로 된 경우의 타이밍 차트이다.
도 1에는, 메모리 장치인 스태틱형 랜덤 액세스 메모리(이하, SRAM이라 함)(1)의 전체 구성이 도시되어 있다. SRAM(1)은, 데이터 처리 장치 등의 반도체 장치에 내장되는 데이터 유지용의 메모리 장치이다. 데이터 처리 장치가 형성된 반도체 칩에는, 중앙 처리 장치 CPU, SRAM(1), 다른 주변 장치 등이 내장된다.
SRAM(1)은, 메모리 셀 어레이부 AR, 워드선 디코더부(로우 디코더부라고도 함) RDE, 입출력부 IO, 제어부(제어 회로라고도 함) CONT, 비트선 디코더부(칼럼 디코더라고도 함) CDE 등을 포함한다.
(메모리 어레이부 AR)
메모리 어레이부 AR은, 행렬상으로 배치된 복수의 메모리 셀 MC와, 복수의 워드선과, 복수쌍의 제1 비트선 BT 및 제2 비트선 BB를 포함한다. 각 메모리 셀은, 한 쌍의 제1 비트선 BT 및 제2 비트선 BB와, 1개의 워드선 WL(도 1에서는, WL0이라 기재)에 접속된다. 각 메모리 셀은, N 채널형 MOS 전계 효과 트랜지스터로 구성되는 2개의 전송 트랜지스터 N3, N4와, P 채널형 MOS 전계 효과 트랜지스터로 구성되는 2개의 부하 트랜지스터 P1, P2와, N 채널형 MOS 전계 효과 트랜지스터로 구성되는 2개의 구동 트랜지스터 N1, N2를 포함한다. 부하 트랜지스터 P1의 소스 드레인 경로와 구동 트랜지스터 N1의 소스 드레인 경로는, 메모리 어레이 전원 전위 ARVDD와 접지 전위 VSS 사이에 직렬로 접속되어 있다. 부하 트랜지스터 P2의 소스 드레인 경로와 구동 트랜지스터 N2의 소스 드레인 경로는, 메모리 셀 전원 전위 ARVDD와 접지 전위 VSS 사이에 직렬로 접속되어 있다.
부하 트랜지스터 P1의 게이트와 구동 트랜지스터 N1의 게이트는 접속되어 공통 게이트를 구성하고, 부하 트랜지스터 P2의 드레인과 구동 트랜지스터 N2의 드레인은 접속되어 공통 드레인을 구성하고, 부하 트랜지스터 P1과 구동 트랜지스터 N1의 공통 게이트가 부하 트랜지스터 P2와 구동 트랜지스터 N2의 공통 드레인에 접속된다. 마찬가지로, 부하 트랜지스터 P2의 게이트와 구동 트랜지스터 N2의 게이트는 접속되어 공통 게이트를 구성하고, 부하 트랜지스터 P1의 드레인과 구동 트랜지스터 N1의 드레인은 접속되어 공통 드레인을 구성하고, 부하 트랜지스터 P2와 구동 트랜지스터 N2의 공통 게이트가 부하 트랜지스터 P1과 구동 트랜지스터 N1의 공통 드레인에 접속된다.
전송 트랜지스터 N3의 소스 드레인 경로는, 제1 비트선 BT와 부하 트랜지스터 P1과 구동 트랜지스터 N1의 공통 드레인 사이에 접속된다. 전송 트랜지스터 N3의 게이트는 워드선 WL0에 접속되어 있다. 전송 트랜지스터 N4의 소스 드레인 경로는, 제2 비트선 BB와 부하 트랜지스터 P2와 구동 트랜지스터 N2의 공통 드레인 사이에 접속된다. 전송 트랜지스터 N4의 게이트는 워드선 WL에 접속되어 있다.
제1 비트선 BT가 하이 레벨 "1"의 기입 데이터로 되고, 제2 비트선 BB가 로우 레벨 "0"의 기입 데이터로 된 상태에서, 워드선 WL이 하이 레벨인 선택 레벨로 되면, 전송 트랜지스터 N3, N4가 ON 상태로 되어, 하이 레벨 "1"의 데이터가 메모리 셀 MC에 저장된다. 한편, 제1 비트선 BT가 로우 레벨 "0"의 기입 데이터로 되고, 제2 비트선 BB가 하이 레벨 "1"의 기입 데이터로 된 상태에서, 워드선 WL이 하이 레벨인 선택 레벨로 되면, 전송 트랜지스터 N3, N4가 ON 상태로 되어, 로우 레벨 "0"의 데이터가 메모리 셀 MC에 저장된다. 이 명세서에 있어서, 메모리 셀 MC가 로우 레벨 "0"의 데이터를 저장하는 상태를, 로우 레벨의 데이터 기입 상태, 또는, 메모리 셀 MC의 초기화 상태로 칭하기로 한다. 또한, 메모리 셀 MC가 하이 레벨 "1"의 데이터를 저장하는 상태를, 메모리 셀 MC의 초기화 상태로 정의해도, 물론 좋다.
도 1, 도 2에 도시한 바와 같이, 전원 전위 VDD와 메모리 어레이 전원 전위 ARVDD 사이에는, P 채널형 MOS 전계 효과 트랜지스터로 구성되는 트랜지스터(제1 트랜지스터) T1의 소스 드레인 경로가 접속되어 있고, 트랜지스터 T1의 게이트에는, 제어부 CONT로부터, 리셋 시에 하이 레벨 "H"로 되는 제어 신호 RSTE가 공급되도록 구성되어 있다. 도 2에 도시한 바와 같이, 제1 비트선 BT와 제2 비트선 BB 사이에 접속된 1칼럼을 구성하는 복수의 메모리 셀 MC에 있어서, 각 메모리 셀 MC의 부하 트랜지스터 P1, P2의 각 소스가 트랜지스터 T1의 소스 드레인 경로를 통해 전원 전위 VDD에 접속되어 있다. 도시하지 않은 다른 칼럼도 마찬가지로 구성되어 있다. 이에 의해, 트랜지스터 T1은 리셋 시에 오프 상태로 되므로, 메모리 어레이 AR 내의 모든 메모리 셀 MC의 메모리 유지 능력이 무력화되므로, 각 메모리 셀 MC의 저장 데이터를 용이하게 초기화 상태로 할 수 있도록 구성되어 있다. 또한, 메모리 어레이 AR 내의 모든 메모리 셀 MC를 일괄하여 한 번에 초기화 상태로 하는 것을 가능하게 한다.
(워드선 디코더 RDE)
워드선 디코더 RDE는, 어드레스 신호를 디코드하여 1개의 워드선을 선택하는 도시하지 않은 로우 디코더 회로와, 로우 디코더 회로의 출력을 받도록 접속된 복수의 워드선 드라이버 WDR을 포함한다. 복수의 워드선 드라이버 WDR은 복수의 워드선 WL0-WLn에 각각 접속되어, 선택된 워드선을 구동한다. 도 1 및 도 4에 도시한 바와 같이, 복수의 워드선 드라이버 WDR의 최종 드라이버의 VDD측 단자와 전원 전위 VDD 사이에는, P 채널형 MOS 전계 효과 트랜지스터로 구성되는 트랜지스터(제2 트랜지스터) T2의 소스 드레인 경로가 접속되어 있고, 트랜지스터 T2의 게이트에는, 제어부 CONT로부터, 리셋 시에 로우 레벨 "L"로 되는 제어 신호 LCM2가 공급되도록 구성되어 있다. 복수의 워드선 드라이버 WDR은, 리셋 시에 있어서, 모든 워드선 WL0-WLn을 선택 상태로 하도록 구성되어 있다. 트랜지스터 T2는, 모든 워드선 WL0-WLn을 동시에 상승시켜 선택 상태로 할 때 발생하는 러쉬 커런트를 저감하기 위해 마련되어 있고, 러쉬 커런트의 전류량을 제한하는 역할을 갖는 전류 제한용 PMOS 트랜지스터다.
도 4에 도시한 바와 같이, 워드선 드라이버 WDR은, P 채널형 MOS 전계 효과 트랜지스터 T3 및 N 채널형 MOS 전계 효과 트랜지스터 T4로 구성된 최종 드라이버 FDR과, N 채널형 MOS 전계 효과 트랜지스터 T4의 소스와 접지 전위 VSS 사이에 소스 드레인 경로가 접속된 N 채널형 MOS 전계 효과 트랜지스터 T5를 갖는다. 최종 드라이버 FDR에 입력은, 로우 디코더 회로로부터의 출력을 받도록 접속되어 있다. 워드선 드라이버 WDR은, 또한, 최종 드라이버 FDR의 출력에 접속된 워드선 WLn과 트랜지스터 T2의 소스 사이에 소스 드레인 경로가 접속된 P 채널형 MOS 전계 효과 트랜지스터 T6과, 워드선 WLn과 접지 전위 VSS 사이에 소스 드레인 경로가 접속된 N 채널형 MOS 전계 효과 트랜지스터 T7을 갖는다. 트랜지스터 T5, T6의 게이트는 제어 신호 RSTWD를 받도록 배선에 접속되고, 트랜지스터 T7의 게이트는 제어 신호 LCMWD를 받도록 배선에 접속되어 있다. 제어 신호 RSTWD는, 인버터 IV1에 의해 제어 신호 RSTWDBACK로 되어, 제어부 CONT로 되돌려진다. 워드선이 하강하고 나서, 비트선 BT, BB의 프리차지를 개시하기 때문에, 제어 신호 RSTWD를 인버터 IV1에 의해 반전하여 제어 신호 RSTWDBACK를 생성하여, 제어부 CONT로 되돌린다. 제어부 CONT에서는, 제어 신호 RSTWDBACK와 제어 신호 RESTE의 논리를 취한다. 즉, 리셋 해제 시(리셋 신호는 하이 레벨로부터 로우 레벨로 천이하였을 때), 워드선 하강 신호의 원단 부분의 신호를 제어부 CONT로 피드백하여, 워드선 하강이 모두 종료된 후에, 비트선 BT, BB의 프리차지를 개시하도록 구성한다. 이에 의해, 워드선 WL의 하이 레벨의 활성 기간과 비트선 BT, BB의 프리차지 기간의 오버랩에 의한 여분의 관통 전력을 방지할 수 있기 때문에, 리셋 동작 시의 동작 전류를 저감할 수 있다.
(입출력부 IO)
도 1에 도시한 바와 같이, 입출력부 IO는, 비트선 BT, BB간에 소스 드레인 경로가 접속된 P 채널형 MOS 전계 효과 트랜지스터로 구성되는 이퀄라이즈 트랜지스터 EQ와, 전원 전위 VDD와 비트선 BT에 소스 드레인 경로가 접속된 P 채널형 MOS 전계 효과 트랜지스터로 구성되는 프리차지 트랜지스터 PC1과, 전원 전위 VDD와 비트선 BB에 소스 드레인 경로가 접속된 P 채널형 MOS 전계 효과 트랜지스터로 구성되는 프리차지 트랜지스터 PC2를 포함하는 프리차지 회로를 갖는다. 트랜지스터 EQ, PC1, PC2의 각 게이트는 공통으로 접속되어, 제어 신호 CWSE를 받도록 구성되어 있다. 트랜지스터 EQ, PC1, PC2는, 하이 레벨 "H"의 제어 신호 CWSE에 의해 오프 상태로 되고, 로우 레벨 "L"의 제어 신호 CWSE에 의해, 온 상태로 된다. 리셋 시에 있어서, 트랜지스터 EQ, PC1, PC2는, 하이 레벨 "H"의 제어 신호 CWSE에 의해 오프 상태로 된다. 제어 신호 CWSE는, 컬럼 라이트 셀렉트 신호로 할 수도 있다.
입출력부 IO는, 또한, 비트선 BT에 기입 데이터를 공급하기 위한 제1 기입 회로(라이트 버퍼라고도 함) WBT와, 비트선 BB에 기입 데이터를 공급하기 위한 제2 기입 회로(라이트 버퍼라고도 함) WBB를 포함한다. 리셋 시에 있어서, 기입 회로 WBT는 비트선 BT에 로우 레벨 "L"의 기입 데이터를 공급하고, 기입 회로 WBB는 비트선 BB에 하이 레벨 "H"의 기입 데이터를 공급한다. 따라서, 리셋 시에 있어서, 모든 칼럼의 모든 비트선 BT는 로우 레벨 "L"의 전위 레벨로 되고, 모든 칼럼의 모든 비트선 BB는 하이 레벨 "H"의 전위 레벨로 된다.
입출력부 IO는, 또한, 기입용의 제1 및 제2 칼럼 스위치 CTW, CBW를 갖는다. 칼럼 스위치 CTW는, 기입 회로 WBT의 출력과 비트선 BT 사이에 접속된 소스 드레인 경로를 갖는다. 칼럼 스위치 CBW는, 기입 회로 WBB의 출력과 비트선 BT 사이에 접속된 소스 드레인 경로를 갖는다. 칼럼 스위치 CTW, CBW의 게이트에는, 제어 신호 CWSE가 공급된다. 입출력부 IO는, 또한, 읽어내기용의 제1 및 제2 칼럼 스위치 CTR, CBR(도 3 참조)을 갖는다. 칼럼 스위치 CTR은, 비트선 BT와 센스 앰프 SA의 입력 사이에 접속된 소스 드레인 경로를 갖는다. 칼럼 스위치 CBR은, 비트선 BT와 센스 앰프 SA의 입력 사이에 접속된 소스 드레인 경로를 갖는다. 리셋 시에는, 모든 칼럼의 기입용의 칼럼 스위치 CTW, CBW는 온 상태로 되도록 구성되고, 모든 칼럼의 읽어내기용의 칼럼 스위치 CTR, CBR은 오프 상태로 되도록 구성되어 있다.
즉, 리셋 시에는, 트랜지스터 T1은 오프 상태로 되고, 모든 워드선 WL은 선택 상태로 되며, 모든 메모리 셀 MC의 전송 트랜지스터 N3, N4는 온 상태로 된다. 그리고, 모든 칼럼의 기입용의 칼럼 스위치 CTW, CBW는 온 상태로 되고, 기입 회로 WBT는 비트선 BT에 로우 레벨 "L"의 기입 데이터를 공급하고, 기입 회로 WBB는 비트선 BB에 하이 레벨 "H"의 기입 데이터를 공급한다. 이에 의해, 모든 메모리 셀의 저장 데이터가 고속으로 초기화 상태로 된다.
도 3에는, 입출력부 IO의 상세한 회로 구성이 도시되어 있다. 입출력부 IO는, 칼럼 셀렉터 및 프리차지부 CPP와, 라이트 버퍼 및 센스 앰프부 WSP를 포함한다. 칼럼 셀렉터 및 프리차지부 CPP는, 도 1에서 설명한 바와 같이, 프리차지 회로로서의 트랜지스터 EQ, PC1, PC2와, 기입용의 칼럼 스위치 CTW, CBW와, 읽어내기용의 칼럼 스위치 CTR, CBR을 포함한다. 제어 신호 CRSE가 읽어내기용의 칼럼 스위치 CTR, CBR의 게이트에 공급되고 있다. 제어 신호 CRSE는, 칼럼 리드 셀렉트 신호라고 할 수도 있다. 리셋 시에는, 모든 칼럼의 제어 신호 CRSE는 하이 레벨 "H"로 되도록 구성되어 있다.
칼럼 셀렉터 및 프리차지부 CPP는, 통상의 기입 시 및 통상의 읽어내기 시에 있어서, 비트선 디코더부 CDE로부터 선택 신호 Y를 받도록 구성되어 있다. 통상의 기입 모드 또한 선택 레벨 "H"의 선택 신호 Y에 기초하여 제어 신호 CWSE는 하이 레벨 "H"로 되고, 제어 신호 CRSE는 하이 레벨 "H"로 된다. 또한, 통상의 읽어내기 모드 또한 선택 레벨 "H"의 선택 신호 Y에 기초하여 제어 신호 CRSE는 로우 레벨 "L"로 되고, 제어 신호 CWSE는 로우 레벨 "L"로 된다.
라이트 버퍼 및 센스 앰프부 WSP는, 통상의 기입 시에 있어서 선택된 메모리 셀에 기입하는 입력 데이터 Din이 공급되는 데이터 입력 회로 DIN과, 통상의 읽어내기 시에 있어서 선택된 메모리 셀에 저장된 데이터를 검출하여 읽어내기 데이터 Dout로서 출력하는 센스 앰프 SA를 갖는다. 데이터 입력 회로 DIN은, 통상의 기입 시에 있어서, 입력 데이터 Din에 기초하여, 비트선 BT에 대한 기입 데이터 DT와 비트선 BB에 대한 기입 데이터 DB를 생성한다. 데이터 DT, BT는, 온 상태로 된 기입용의 칼럼 스위치 CTW, CBW를 통해 비트선 BT, BB에 공급되게 된다. DTB, DBB는 데이터 DT, BT의 반전 신호를 나타낸다.
도 3에 도시한 바와 같이, 라이트 버퍼 및 센스 앰프부 WSP는, 제어부 CONT로부터 제어 신호 RSTE, LCMN, WTE를 받도록 되어 있다. 제어 신호 RSTE는, 리셋 시에 하이 레벨 "H"로 되는 신호이다. 제어 신호 WTE는, 통상의 기입 시에 하이 레벨 "H"로 되는 신호이다. 제어 신호 RSTEB는 제어 신호 RSTE의 반전 신호를 나타낸다. 제어 신호 WTEB는 제어 신호 WTE의 반전 신호를 나타낸다. 제어 신호 TIEH는, 데이터 입력 회로 DIN의 출력측에 마련된 NAND 회로와 OR 회로의 조합 회로에 있어서, 제어 신호 RSTEB와의 대조성을 유지하기 위한 더미 신호이다. 리셋 시에 있어서, 제어 신호 RSTE가 하이 레벨 "H"로 되면(제어 신호 RSTEB는 로우 레벨 "L"), 반전 데이터 신호 DTB는 하이 레벨 "H"로 되고, 반전 데이터 신호 DBB는 로우 레벨 "L"로 된다. 이에 의해, 리셋 시에 있어서, 비트선 BT는 로우 레벨 "L"로 되고, 비트선 BB는 하이 레벨 "H"로 되므로, 메모리 셀 MC를 초기화 상태로 할 수 있다.
(제어부 CONT)
도 1에 도시한 제어부 CONT는, 리셋 시, 내부 원 샷 클럭을 하강시켜, 기입 동작 및 읽어내기 동작을 오프시키고, 칼럼 선택을 오프시키도록 제어한다. 또한, 제어부 CONT는, 리셋 상태로부터 빠져나올 때(리셋 해제 시 또는 리셋 모드 해제 시)는, 워드선 WL 상승을 대기하고 나서, 비트선 BT, BB의 프리차지를 개시하도록 제어한다.
도 5에는, 제어부 CONT의 상세한 회로 구성이 도시되어 있다. 제어부 CONT는, 스탠바이 신호 RS와, 리셋 신호 RESET, 클럭 신호 CLK를 받도록 구성되어 있다. 스탠바이 신호 RS가 하이 레벨 "H"로 되면, SRAM(1)은 스탠바이 상태로 된다. 스탠바이 신호 RS가 로우 레벨 "L"로 되면, SRAM(1)은 통상의 동작 모드로 된다. 통상의 동작 모드는, 읽어내기 모드와 기입 모드를 포함한다.
리셋 신호 RESET가 하이 레벨 "H"로 되면, SRAM(1)은 리셋 상태로 된다. SRAM(1)이 리셋 상태로 되면, SRAM(1) 내의 모든 메모리 셀 MC가 초기화 상태로 되게 된다.
제어부 CONT는, 도 5에 도시한 복수의 논리 회로에 의해 구성되어 있다. 제어부 CONT는, 스탠바이 신호 RS와 리셋 신호 RESET로부터, 제어 신호 LCM2, LCMWD, RSTWD를 생성하여 워드선 드라이버 WDR에 공급한다. 또한, 제어부 CONT는, 제어 신호 RSTWDBACK를 워드선 드라이버 WDR로부터 공급받는다. 제어부 CONT는, 리셋 신호 RESET와 제어 신호 RSTWDBACK에 기초하여, 제어 신호 RSTE를 생성한다. 제어 신호 RSTE는, 비트선 BT, BB에, 메모리 셀 데이터 초기화의 전위 설정을 인가시키는 위한 제어 신호, 및 메모리 셀의 VDD측 전원을 컷오프시키기 위한(트랜지스터 T1을 오프시키기 위한) 제어 신호로서 이용된다. 제어 신호 RSTWDBACK는, 리셋 해제 시에, 워드선이 하강하고 나서, 비트선의 재프리차지를 개시시키기 위한, 워드선 원단에서의 하강 신호의 복귀 신호이다. 제어부 CONT는, 또한, 기입 및 읽어내기용의 내부 클럭 생성 회로 CLKGEN을 내장하고 있고, 내부 클럭 생성 회로 CLKGEN은 클럭 신호 CLK를 받아, 내부 원 샷 클럭과 같은 제어 신호 TDEC를 생성한다. 내부 클럭 생성 회로 CLKGEN은, 제어 신호 RSTE를 받도록 되고, 리셋 시에 있어서, 기입 및 읽어내기 동작용의 내부 클럭(내부 원 샷 클럭)의 발생을 정지시키도록 구성되어 있다. 내부 클럭 생성 회로 CLKGEN은 내부 클럭 발생 회로로 바꿔 말해도 된다.
(타이밍 차트)
도 6에는, 스탠바이 신호 RS는 로우 레벨 "L"로 되는 통상 동작 상태 시에 있어서, 리셋 신호 RESET가 로우 레벨 "L"로부터 하이 레벨 "H"로 되어, SRAM(1)이 리셋 상태로 된 경우의 타이밍 차트이다. 도 7에는, 스탠바이 신호 RS는 하이 레벨 "H"로 되는 스탠바이 상태에 있어서, 리셋 신호 RESET가 로우 레벨 "L"로부터 하이 레벨 "H"로 되어, SRAM(1)이 리셋 상태로 된 경우의 타이밍 차트이다. 도 6과 도 7은, 클럭 신호 CLK, 제어 신호 LCM2, LCMWD의 파형이 다르다.
도 6, 도 7에 있어서, 리셋 신호 RESET의 하이 레벨 "H"에 기초하여, 제어 신호 RSTE가 하이 레벨 "H"로 천이한다. 제어 신호 RSTE의 하이 레벨 "H"로의 천이에 기초하여, 트랜지스터 T1이 오프 상태로 되고, 모든 워드선이 선택 레벨 "H"로 되며, 모든 비트선 BT가 로우 레벨로 되고, 모든 비트선 BB가 하이 레벨로 된다. 이에 의해, 메모리 셀 MC의 기억 노드 MEMT가 로우 레벨로 되고, 메모리 셀 MC의 기억 노드 MEMB가 하이 레벨로 되어, 모든 메모리 셀 MC가 초기화 상태로 된다. 기억 노드 MEMT는, 메모리 셀 MC의 트랜지스터 P1과 트랜지스터 N1의 공통 드레인의 노드이다. 기억 노드 MEMB는, 메모리 셀 MC의 트랜지스터 P2와 트랜지스터 N2의 공통 드레인의 노드이다.
도 6, 도 7에 있어서, 리셋 신호 RESET가 하이 레벨 "H"로부터 로우 레벨 "L"로 되면, 트랜지스터 T1이 온 상태, 모든 워드선이 비선택 레벨 "L", 모든 비트선 BT 및 모든 비트선 BB가 하이 레벨인 프리차지 레벨로 된다. 또한, 메모리 셀 MC는 초기화 상태를 유지한다.
실시 형태 1에 의하면, 이하의 하나 또는 복수의 효과를 얻을 수 있다.
1) 메모리 셀 어레이 AR의 VDD측을, 스위치 T1을 통해 VDD에 접속한다. 리셋 시에, 이 스위치 T1을 오프 상태로 하는 회로 구성으로 하였다. 스위치 T1의 오프 상태에 의해, 모든 메모리 셀의 메모리 유지 능력을 무력화하여, 한 번에 초기화할 수 있다. 이에 의해 면적 증가없이, 모든 메모리 셀의 초기화 시간을 짧게 할 수 있다.
2) 리셋 시에, 모든 워드선을 동시에 선택하는(상승시키는) 회로 구성으로 하였다. 워드선을 동시에 상승시켜, 메모리 셀의 초기화를 한 번에 동시에 실시할 수 있기 때문에, 모든 메모리 셀의 초기화 시간을 짧게 할 수 있다.
3) 리셋 시에, SRAM 내의 통상의 데이터 기입 회로(WBT, WBB)를 사용하여, 모든 비트선 BT, BB에, 초기화를 위한 로우 레벨 및 하이 레벨을 인가하는 회로 구성으로 하였다. 통상의 메모리 셀에 대한 데이터 기입 회로(WBT, WBB)를 유용하기 때문에, 면적 증가가 없다.
4) 리셋 신호에 의해, Write/Read용의 내부 클럭 발생 회로 CLKGEN의 1샷 클럭을 오프 상태로 하는 회로 구성으로 하였다. 내부 클럭 발생 회로 CLKGEN을 오프 상태로 하므로, 어떤 타이밍에 리셋 신호 RESET가 하이 레벨로 천이해도, 바로 모든 메모리 셀의 초기화 동작으로 이행할 수 있기 때문에, SRAM의 동작 모드에 구애되지 않고, 모든 메모리 셀을 단시간에 초기화 상태로 할 수 있다.
5) 워드선 상승용 Inverter(최종 드라이버 FDR)의 PMOS(T3)의 소스를, 전류 제한용 MOS(T2)를 통해, 전원 전위 VDD에 접속하는 회로 구성으로 하였다. 전류 제한용 PMOS(T2)에 의해, 모든 워드선이 동시에 상승하는 것에 의한 러쉬 커런트를 제한 및 억제하기 때문에, 리셋 시의 워드선 드라이버 WDR의 피크 전류를 저감할 수 있다.
6) 리셋 모드 해제 시에, 워드선을 먼저 하강시키고 나서, 비트선 BT, BB의 프리차지를 트랜지스터 EQ, PC1, PC2에서 개시하는 타이밍을 생성하는 회로 구성으로 하였다. 워드선 WL의 하이 레벨의 활성 기간과 비트선 BT, BB의 프리차지 기간의 오버랩에 의한 여분의 관통 전력을 방지할 수 있기 때문에, 리셋 동작 시의 동작 전류를 저감할 수 있다.
(실시 형태 2)
다음에, 실시 형태 2에 대하여 도면을 설명한다. 이해를 용이하게 하기 위해, 먼저, 도 8 내지 도 11을 사용하여, 본 개시자의 검토 사항에 대하여 설명한다.
도 8은 실시 형태 1의 타이밍을 설명하는 도면이다. 도 9는 실시 형태 2의 타이밍을 설명하는 도면이다. 도 10은 실시 형태 1의 리드·라이트 동작 중에 리셋 요구가 발생한 경우의 타이밍을 설명하는 도면이다. 도 11은 실시 형태 2의 리드·라이트 동작 중에 리셋 요구가 발생한 경우의 타이밍을 설명하는 도면이다. 리셋은 리셋 모드로 바꿔 말해도 된다.
도 8에는 실시 형태 1에서는, 리셋 해제 시(리셋 신호 RESET가 하이 레벨 "H"로부터 로우 레벨 "L"로 천이)에, 메모리 셀 MC로의 전원 VDD의 공급이 오프 상태(트랜지스터 T1의 오프 상태에 의해, 전원 전위 VDD가 미공급의 상태)에서, 워드선 WL이 하이 레벨 "H"로부터 로우 레벨 "L"로 천이한다. 이 때문에, 메모리 셀 MC의 전송 트랜지스터 N3, N4가 폐쇄되어 버리므로, 메모리 셀 MC의 하이 레벨 "H"측(기억 노드 MEMB측)의 데이터 유지 능력 DH가 불충분한 상태(약한 상태: W)로 될 가능성이 생각된다. 이 때문에, 리셋 동작 중에 메모리 셀 MC 내에 기입한 데이터가 메모리 셀 MC 내에 유지되지 않을 가능성이 생각된다. 혹은, 리셋 동작 중에 메모리 셀 MC 내에 기입한 데이터가 파괴되어 버릴 가능성도 생각된다. 또한, 도 8에 있어서, 데이터 유지 능력 DH에 있어서, S는 기억 노드 MEMB측의 데이터 유지 능력이 충분한 상태를 나타내고 있다.
도 9에서는, 도 8에서 설명한 리셋 동작 중에 기입한 데이터가 메모리 셀 MC 내에 유지되지 않을 가능성을 저감하기 위해, 리셋 해제 시(리셋 신호 RESET가 하이 레벨 "H"로부터 로우 레벨 "L"로 천이)에, 메모리 셀 MC로의 전원 VDD의 공급이 온 상태(트랜지스터 T1의 온 상태에 의해, 전원 전위 VDD가 공급되고 있는 상태)에서, 워드선 WL이 하이 레벨 "H"로부터 로우 레벨 "L"로 천이하도록, 타이밍을 변경한다. 이에 의해, 메모리 셀 MC의 하이 레벨 "H"측(기억 노드 MEMB측)의 데이터 유지 능력 DH가 충분한 상태(S)로 되어, 리셋 동작 중에 메모리 셀 MC 내에 기입한 데이터가 메모리 셀 MC 내에 확실하게 유지되도록 구성할 수 있다.
따라서, 제어부 CONT가, 리셋 모드 해제 시(리셋 신호 RESET가 하이 레벨 "H"로부터 로우 레벨 "L"로 천이 후)에, 메모리 어레이 AR의 VDD측의 트랜지스터 T1을 온 상태로 한 후, 워드선 WL을 로우 레벨 "L"로 하강시키고 나서, 트랜지스터 EQ, PC1, PC2를 온 상태로 하여 비트선 BT, BB의 프리차지를 개시하는 타이밍을 생성하도록 구성된다. 이와 같은 타이밍을 생성 가능한 제어부 CONT에 대해서는, 이하에 있어서 도면을 사용하여 설명한다.
도 10에는, 실시 형태 1의 통상의 읽어내기 모드 또는 통상의 기입 모드에서, 리드 동작 중 또는 라이트 동작 중에 리셋 요구가 발생한 경우의 타이밍이 도시되어 있다. 도 10에 있어서, 메모리 동작 MC_OP는, 대기(wait)와 리드 동작 또는 라이트 동작(Re_Wri_OP)을 포함하는 것으로서 나타낸다. 리셋 동작 RST_OP는, 대기(wait)와 리셋 기입(Reset write)을 포함하는 것으로서 나타낸다.
도 10에 도시한 바와 같이, 리드 동작 또는 라이트 동작 Re_Wri_OP 중에, 리셋 신호 RESET가 로우 레벨 "L"로부터 하이 레벨 "H"로 천이하여 리셋 요구가 발생한 경우, 리셋 신호 RESET의 하이 레벨 "H"로의 천이에 기초하여, 메모리 동작 MC_OP가 리드·라이트 동작 Re_Wri_OP로부터 대기 wait 상태로 천이하여, 리드·라이트 동작 Re_Wri_OP가 종료되고, 또한, 리셋 동작 RST_OP는 대기 wait 상태로부터 리셋 기입 Reset write로 천이하여, 리셋 기입 Reset write가 개시되도록 구성되어 있다.
그러나, 리셋 신호 RESET의 하이 레벨 "H"로의 천이로부터, 통상의 리드·라이트 동작 Re_Wri_OP를 정지하지만, 통상의 리드·라이트 동작 Re_Wri_OP의 정지까지 일정 시간 TC가 필요하다. 이 일정 시간 TC 동안, 리드·라이트 동작 Re_Wri_OP가 남은 상태(계속되고 있는 상태)이므로, 리드·라이트 동작 Re_Wri_OP와 리셋 기입 Reset write가 경합할 가능성이 생각된다. 리드·라이트 동작 Re_Wri_OP와 리셋 기입 Reset write의 경합이 발생하면, 관통 전류 패스의 발생으로 이어져, 대전류가 흐를 위험성이 생각된다.
도 11에는, 실시 형태 2의 리드·라이트 동작 중에 리셋 요구가 발생한 경우의 타이밍이 도시되어 있다. 도 10과 마찬가지로, 메모리 동작 MC_OP는, 대기(wait)와 리드 동작 또는 라이트 동작(Re_Wri_OP)을 포함하는 것으로서 나타낸다. 리셋 동작 RST_OP는, 대기(wait)와 리셋 기입(Reset write)을 포함하는 것으로서 나타낸다.
도 11에 도시한 바와 같이, 리드·라이트 동작 Re_Wri_OP 중에, 리셋 신호 RESET가 로우 레벨 "L"로부터 하이 레벨 "H"로 천이하여 리셋 요구가 발생한 경우, 리셋 신호 RESET의 하이 레벨 "H"로의 천이에 기초하여, 먼저, 메모리 동작 MC_OP가 리드·라이트 동작 Re_Wri_OP로부터 대기 wait 상태로 천이하여, 리드·라이트 동작 Re_Wri_OP가 종료된다. 다음에, 리드·라이트 동작 Re_Wri_OP가 종료된 후, 리셋 동작 RST_OP는 대기 wait 상태로부터 리셋 기입 Reset write로 천이하여, 리셋 기입 Reset write가 개시된다.
이와 같이, 리드·라이트 동작 Re_Wri_OP와 리셋 기입 Reset write가, 시간적으로 겹치는 기간이 없으므로, 관통 전류 패스의 발생을 방지할 수 있다. 이에 의해, 대전류가 흐를 위험성을 배제할 수 있다. 이와 같은 타이밍을 생성 가능한 제어부 CONT에 대해서는, 이하에 있어서 도면을 사용하여 설명한다.
도 12 내지 도 15를 사용하여, 실시 형태 2의 메모리 장치에 대하여 설명한다. 도 12는 실시 형태 2에 관한 메모리 장치의 전체 구성을 설명하는 도면이다. 도 13은 도 12의 메모리 장치의 메모리 셀부를 설명하는 도면이다. 도 14는 도 12의 메모리 장치의 제어부를 설명하는 도면이다. 도 15는 도 14의 리셋 제어 회로를 설명하는 도면이다.
도 12, 도 13이 도 1, 도 2와 다른 점은, 도 12, 도 13에 있어서, 트랜지스터 T1의 게이트에, 제어 신호 RSTASW가 공급되도록 구성되어 있는 점이다. 도 12, 도 13의 다른 구성은, 도 1, 도 2의 다른 구성과 동일하므로, 중복되는 설명은 생략한다. 제어 신호 RSTASW는, 제어부 CONT에 의해 생성되고, 메모리 셀 MC로의 전원 전위 VDD의 공급을 컷오프시키는 위한 신호이다. 제어 신호 RSTASW는, 리셋 시에 하이 레벨 "H"로 된다. 리셋 해제 시는, 처음에, 트랜지스터 T1을 온 상태로 하도록, 제어 신호 RSTASW가 하이 레벨로부터 로우 레벨로 천이하도록 구성한다. 이에 의해, 메모리 셀 MC에 전원 전위 VDD가 메모리 어레이 전원 전위 ARVDD로서 공급되므로, 메모리 셀 MC에 리셋 기입 Reset write에서 기입된 초기화 데이터의 로우 레벨 "L" 및 하이 레벨 "H"가 메모리 셀 MC 내에 확실하게 유지된다. 그 후, 모든 워드선 WL이 하이 레벨 "H"로부터 로우 레벨 "L"로 천이하도록 제어된다. 제어부 CONT는, 도 14에서 상세하게 설명한다.
도 14에는, 실시 형태 2에 따른 제어부 CONT의 상세한 회로 구성이 도시되어 있다. 도 14의 제어부 CONT가 도 5의 제어부 CONT와 다른 점은, 이하의 점이다.
1) 내부 클럭 생성 회로 CLKGEN이, 제어 신호 RSTE가 아니라, 리셋 신호 RESET를 받는 점이다. 내부 클럭 생성 회로 CLKGEN은, 리드 동작 및 라이트 동작용 내부 클럭 생성 회로이며, 리셋 개시 또는 리셋 기간 중에 있어서, 리드 동작 및 라이트 동작용의 내부 클럭을 멈추도록 구성되어 있다.
2) 리셋 제어 회로 RSCNT가 마련되어 있는 점이다. 리셋 제어 회로 RSCNT는, 리셋 신호 RESET를 받도록 되어 있고, 리드 동작 및 라이트 동작이 완료되고 나서, 리셋 개시 신호 IRESET를 생성하도록 구성된다. 리셋 개시 신호 IRESET는, 제어 신호 RSTASW로서 트랜지스터 T1의 게이트에 공급된다.
3) 제어 신호 RSTE가, 리셋 개시 신호 IRESET와 제어 신호 RSTWDBACK의 부정 논리합 회로(NOR)에 의해 생성되도록 구성되어 있는 점이다.
리셋 개시 신호 IRESET는, 도 15에 도시한 바와 같이, 메모리 어레이부 AR의 외주 또는 메모리 매크로 외주를 주회시키도록 형성된 배선 경로 LL에 공급하여 생성한다. 이에 의해, 리드 동작 및 라이트 동작 시에 리셋 신호 RESET가 발생한 경우에 있어서, 리드 동작 및 라이트 동작이 완료되고 나서 메모리 셀 MC의 리셋 기입을 개시할 수 있도록, 리셋 개시 신호 IRESET의 타이밍을 구성할 수 있다. 메모리 매크로란, 도 12나 도 15에 도시한 메모리 셀 어레이부 AR, 워드선 디코더부(로우 디코더부) RDE, 입출력부 IO, 제어부 CONT, 비트선 디코더부(칼럼 디코더부) CDE 등을 포함하는 SRAM(1)의 전체적인 영역 부분을 나타내고 있다.
다음에, 통상 모드1(대기 상태)->리셋 상태로의 엔트리->리셋 상태로부터의 해제->통상 모드2(대기 상태)로 천이하는 SRAM(1)의 동작에 대하여, 설명한다.
(1) 통상 모드1(대기 상태):
이 상태에서는, 워드선 WL은 로우 레벨 "L"로 되고, 로우 레벨 "L"의 제어 신호 RSTASW에 의해 트랜지스터 T1이 온 상태로 되고, 접지 전위 VSS가 0V와 같은 로우 레벨로 되어 있다. 또한, 제어 신호 CWSE가 로우 레벨 "L"로 되어 있고, 제1 비트선 BT 및 제2 비트선 BB가 프리차지되어 하이 레벨과 같은 프리차지 레벨로 되어 있다. 메모리 셀 MC에는, 소정의 데이터가 유지되고 있는 상태이다.
(2) 리셋 상태로의 엔트리:
(2-1)
리셋 상태로의 엔트리에서는, 리셋 신호 RESET가 로우 레벨 "L"로부터 하이 레벨 "H"로 천이한다. 그리고, 제어 신호 RSTASW가 하이 레벨 "H"로 되고, 제어 신호 CWSE가 하이 레벨 "H"로 되며, 모든 칼럼의 기입용의 칼럼 스위치 CTW, CBW는 온 상태로 된다. 그리고, 기입 회로 WBT는 비트선 BT에 로우 레벨 "L"의 기입 데이터를 공급하여, 비트선 BT가 로우 레벨 "L"로 된다. 기입 회로 WBB는 비트선 BB에 하이 레벨 "H"의 기입 데이터를 공급한다. 여기서, 비트선 BB의 하이 레벨은, H-Vtn(Vtn: 칼럼 스위치 CBW의 역치)으로 된다.
(2-2)
다음에, 모든 워드선 WL이 하이 레벨 "H"로 되고, 비트선 BT의 로우 레벨 "L"과 비트선 BB의 하이 레벨 "H-Vtn"이 초기화 데이터로서 모든 메모리 셀 MC에 기입된다. 이에 의해, 모든 메모리 셀의 저장 데이터가 고속으로 초기화 상태로 된다.
(3) 리셋 상태로부터의 해제:
(3-1)
리셋 상태로부터의 해제에서는, 리셋 신호 RESET가 하이 레벨 "H"로부터 로우 레벨 "L"로 천이한다. 그 후, 처음에 제어 신호 RSTASW가 하이 레벨 "H"로부터 로우 레벨 "L"로 된다. 모든 워드선 WL은 하이 레벨 "H"를 유지하고, 제어 신호 CWSE는 하이 레벨 "H"를 유지하고 있다. 제어 신호 RSTASW의 로우 레벨 "L"에 의해, 모든 메모리 셀 MC의 하이 레벨의 기억 노드 MEMB의 레벨이 하이 레벨 "H-Vtn"으로부터 하이 레벨 "H"로 변화된다.
(3-2)
다음에, 모든 워드선 WL을 하이 레벨 "H"로부터 로우 레벨 "L"로 천이시킨다. 제어 신호 RSTASW는 로우 레벨 "L"이며, 제어 신호 CWSE는 하이 레벨 "H"를 유지하고 있다.
(4) 통상 모드2(대기 상태):
통상 모드2에서는, 제어 신호 CWSE가 하이 레벨 "H"로부터 로우 레벨 "L"로 천이한다. 제어 신호 RSTASW는 로우 레벨 "L"을 유지하고, 모든 워드선 WL은 로우 레벨 "L"을 유지한다. 이에 의해, 비트선 BT 및 비트선 BB가 프리차지되어 하이 레벨과 같은 프리차지 레벨로 되고, 모든 칼럼의 기입용의 칼럼 스위치 CTW, CBW는 오프 상태로 된다. 모든 메모리 셀 MC에는, 리셋 상태에서 기입된 초기화 데이터가 저장되어 있다.
이상과 같이, 실시 형태 2에 관한 SRAM(1)의 동작의 천이가 행해진다.
실시 형태 2에 의하면, 이하의 하나 또는 복수 효과를 얻을 수 있다.
(1) 리셋 모드 해제 시에, 메모리 셀 MC에 전원 전위 VDD를 공급하는 스위치(제1 트랜지스터) T1을 온 상태로 하고 나서, 워드선 WL을 먼저 하강시키고, 마지막으로 비트선 BT, BB의 프리차지를 개시하는 타이밍을 생성하는 회로(CONT)를 마련한다.
(2) 상기 (1)에 의해, 리셋 해제 시에, 메모리 셀 MC에 전원 전위 VDD를 공급하고, 메모리 셀 MC의 내부 데이터를 확실한 로우 레벨 "L"과 하이 레벨 "H"로 하고 나서, 모든 워드선 WL을 선택 레벨(하이 레벨 "H")로부터 비선택 레벨(로우 레벨 "L")로 천이함으로써, 메모리 셀 MC의 내부 데이터의 반전을 방지할 수 있다.
(3) 상기 (1)에 의해, 모든 워드선 WL의 활성과 비트선 BT, BB의 프리차지의 오버랩에 의한 여분의 관통 전력의 발생을 방지한다. 이에 의해, 리셋 동작 시의 동작 전류를 저감할 수 있다.
(4) 리드·라이트 동작 중에 리셋 신호가 발생한 경우, 리드·라이트 동작이 완료되고 나서, 메모리 셀 MC의 리셋(리셋 기입)을 행하는 회로를 마련한다.
(5) 상기 (4)에 의해, 리드·라이트 동작을 정지하는 신호(TDEC)와 메모리 셀의 리셋을 개시하는 신호(IRESET)를 가짐으로써, 리드·라이트 동작에 저해되지 않고, 리셋 동작을 행할 수 있다.
(6) 메모리 셀 MC의 리셋 개시 신호(IRESET)를 생성하는 회로(제어 회로 CONT)는, 리셋 개시 신호(IRESET)의 배선 경로를, SRAM(1)의 메모리 어레이 AR의 외주 혹은 SRAM(1)의 매크로셀 외주를 주회시킴으로써, 리셋 개시 신호(IRESET)의 타이밍을 생성한다. 즉, 제어 회로 CONT는, 메모리 어레이 AR의 외주 또는 메모리 매크로의 외주를 주회시킨 배선 경로에 의해, 리셋 개시 신호(IRESET)를 생성한다. 리드·라이트 동작 중에 리셋 신호가 발생한 경우, 메모리 어레이 AR의 워드선 WL의 레이아웃 방향 및 워드선 개수나 비트선 BT, BB의 레이아웃 방향이나 비트선 개수에 맞추어, 리셋 개시 신호(IRESET)의 타이밍을 생성할 수 있으므로, 메모리 어레이 AR의 리셋 기입의 개시 시간을 최적화할 수 있다. 이에 의해, 메모리 셀 MC의 초기화 시간을 짧게 할 수 있다.
이상, 본 개시자에 의해 이루어진 개시를 실시 형태에 기초하여 구체적으로 설명하였지만, 본 개시는, 상기 실시 형태에 한정되는 것은 아니고, 다양하게 변경 가능한 것은 물론이다.
1: SRAM
AR: 메모리 셀 어레이부
RDE: 워드선 디코더부(로우 디코더부)
IO: 입출력부
CONT: 제어부

Claims (7)

  1. 복수의 워드선과,
    복수쌍의 제1 비트선 및 제2 비트선과,
    1개의 워드선과 1쌍의 제1 비트선 및 제2 비트선에 접속되도록, 상기 복수의 워드선과 상기 복수쌍의 제1 비트선 및 제2 비트선에 접속된 복수의 메모리 셀과,
    상기 복수의 메모리 셀과 전원 전위 사이에 마련된 제1 트랜지스터와,
    상기 복수의 워드선에 접속된 복수의 워드선 드라이버와,
    상기 복수쌍의 제1 비트선 및 제2 비트선의 각각에 접속된 기입용 칼럼 스위치와,
    상기 복수쌍의 제1 비트선 및 제2 비트선의 각각에 접속된 읽어내기용 칼럼 스위치와,
    상기 복수쌍의 제1 비트선 및 제2 비트선의 각각에 접속된 프리차지 회로와,
    각 기입용 칼럼 스위치에 접속된 기입 회로와,
    리셋 신호를 받는 제어 회로를 포함하고,
    상기 제어 회로는, 상기 리셋 신호가 하이 레벨로 된 것에 기초하여, 상기 제1 트랜지스터를 오프 상태, 상기 복수의 워드선을 선택 상태, 상기 프리차지 회로를 오프 상태, 상기 기입용 칼럼 스위치를 온 상태, 및, 상기 읽어내기용 칼럼 스위치를 오프 상태로 하여, 상기 기입 회로에 의해 상기 제1 비트선을 로우 레벨로 하고, 상기 제2 비트선을 하이 레벨로 함으로써, 상기 복수의 메모리 셀을 초기화하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 워드선 드라이버와 전원 전위 사이에 마련된 전류 제한용의 제2 트랜지스터를 포함하고,
    상기 제어 회로는, 상기 리셋 신호가 하이 레벨로 된 것에 기초하여, 상기 제2 트랜지스터를 온 상태로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제어 회로는, 상기 리셋 신호가 상기 하이 레벨로부터 로우 레벨로 천이하였을 때, 상기 복수의 워드선이 모두 비선택 레벨로 된 후, 상기 복수쌍의 제1 비트선 및 제2 비트선의 프리차지를 개시하도록, 상기 프리차지 회로를 제어하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제어 회로는, 기입 및 읽어내기용의 내부 클럭 발생 회로를 포함하고,
    상기 제어 회로는, 상기 리셋 신호가 하이 레벨로 되었을 때, 상기 내부 클럭 발생 회로를 정지시키는 반도체 장치.
  5. 제1항에 있어서,
    상기 제어 회로는,
    상기 리셋 신호가 상기 하이 레벨로부터 로우 레벨로 천이하였을 때, 상기 제1 트랜지스터를 온 상태로 하여 상기 복수의 메모리 셀에 상기 전원 전위를 공급하도록 제어하고,
    그 후, 상기 복수의 워드선을 모두 비선택 레벨로 하도록 제어하고,
    그 후, 상기 복수쌍의 제1 비트선 및 제2 비트선의 프리차지를 개시하도록, 상기 프리차지 회로를 제어하는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 메모리 셀에 대한 기입 동작 또는 읽어내기 동작을 갖고,
    상기 제어 회로는, 상기 기입 동작 또는 상기 읽어내기 동작 중에, 상기 리셋 신호가 로우 레벨로부터 상기 하이 레벨로 천이한 경우, 상기 기입 동작 또는 상기 읽어내기 동작이 완료되고 나서, 상기 복수의 메모리 셀의 초기화를 개시시키는 반도체 장치.
  7. 제6항에 있어서,
    상기 복수의 메모리 셀, 상기 복수의 워드선 및 상기 복수쌍의 제1 비트선 및 제2 비트선을 포함하는 메모리 어레이와,
    상기 메모리 어레이, 상기 복수의 워드선 드라이버, 상기 기입용 칼럼 스위치, 상기 읽어내기용 칼럼 스위치, 상기 프리차지 회로, 상기 기입 회로 및 상기 제어 회로를 포함하는 메모리 매크로를 포함하고,
    상기 제어 회로는, 상기 메모리 어레이의 외주 또는 상기 메모리 매크로의 외주를 주회시킨 배선 경로에 의해, 상기 복수의 메모리 셀의 리셋 개시 신호를 생성하는 반도체 장치.
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