JP3421430B2 - 電圧安定化回路 - Google Patents
電圧安定化回路Info
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Description
【０００１】
【産業上の利用分野】この発明は差動増幅器を用いた電
圧安定化回路に関する。
圧安定化回路に関する。
【０００２】
【従来の技術】この種の電圧安定化回路の従来の構成を
図３に示す。この電圧安定化回路は、ＮＰＮ型のトラン
ジスタＱ１、Ｑ２、ＰＮＰ型のトランジスタＱ３、Ｑ４
及び電流源Ｉ１からなる差動増幅器11と、定電圧ダイオ
ード（ツェナーダイオード）ＺＤ及びこれに直列接続さ
れた抵抗Ｒ１からなり入力電圧ＶINから基準電圧ＶREF
を発生する基準電圧発生回路12と、上記差動増幅器11の
出力に応じて動作が制御され入力電圧ＶINから安定化さ
れた電圧ＶOUT を出力するＮＰＮ型のトランジスタＱ
５、ＰＮＰ型のトランジスタＱ６、Ｑ７、抵抗Ｒ２及び
電流源Ｉ２からなる安定化電圧出力回路13と、上記安定
化された電圧ＶOUT を分割する抵抗Ｒ４、Ｒ５からなる
電圧分割回路14で構成されており、基準電圧ＶREF は差
動増幅器11のトランジスタＱ１のベースに入力され、電
圧分割回路14における分割電圧は同じくトランジスタＱ
２のベースに入力される。なお、図中のＣ１はバイパス
コンデンサ、Ｃ２は出力安定用のバイパスコンデンサで
あり、Ｃ３は位相補償用、すなわち発振防止用のコンデ
ンサである。
図３に示す。この電圧安定化回路は、ＮＰＮ型のトラン
ジスタＱ１、Ｑ２、ＰＮＰ型のトランジスタＱ３、Ｑ４
及び電流源Ｉ１からなる差動増幅器11と、定電圧ダイオ
ード（ツェナーダイオード）ＺＤ及びこれに直列接続さ
れた抵抗Ｒ１からなり入力電圧ＶINから基準電圧ＶREF
を発生する基準電圧発生回路12と、上記差動増幅器11の
出力に応じて動作が制御され入力電圧ＶINから安定化さ
れた電圧ＶOUT を出力するＮＰＮ型のトランジスタＱ
５、ＰＮＰ型のトランジスタＱ６、Ｑ７、抵抗Ｒ２及び
電流源Ｉ２からなる安定化電圧出力回路13と、上記安定
化された電圧ＶOUT を分割する抵抗Ｒ４、Ｒ５からなる
電圧分割回路14で構成されており、基準電圧ＶREF は差
動増幅器11のトランジスタＱ１のベースに入力され、電
圧分割回路14における分割電圧は同じくトランジスタＱ
２のベースに入力される。なお、図中のＣ１はバイパス
コンデンサ、Ｃ２は出力安定用のバイパスコンデンサで
あり、Ｃ３は位相補償用、すなわち発振防止用のコンデ
ンサである。
【０００３】図３の回路は正転増幅回路を構成してお
り、トランジスタＱ７のコレクタに発生する出力電圧Ｖ
OUT は次式で与えられる。 ＶOUT ＝｛（Ｒ３＋Ｒ４）／Ｒ４｝×ＶREF … １
り、トランジスタＱ７のコレクタに発生する出力電圧Ｖ
OUT は次式で与えられる。 ＶOUT ＝｛（Ｒ３＋Ｒ４）／Ｒ４｝×ＶREF … １
【０００４】
【発明が解決しようとする課題】ところで、図３の従来
回路の問題点として、電源（ＶIN）投入時におけるＶOU
T のオーバーシュート電圧が大きいことが上げられる。
このオーバーシュート電圧が出力電圧ＶOUT のノードに
接続されるデバイスの絶対最大定格を越えるような場合
には、そのデバイスの劣化につながる可能性があり、オ
ーバーシュート電圧はできるだけ小さい方がよい。
回路の問題点として、電源（ＶIN）投入時におけるＶOU
T のオーバーシュート電圧が大きいことが上げられる。
このオーバーシュート電圧が出力電圧ＶOUT のノードに
接続されるデバイスの絶対最大定格を越えるような場合
には、そのデバイスの劣化につながる可能性があり、オ
ーバーシュート電圧はできるだけ小さい方がよい。
【０００５】図４は図３の回路の出力電圧ＶOUT におけ
るオーバーシュート電圧の様子を示している。以下、図
３及び図４を用いて、オーバーシュート電圧発生のメカ
ニズムを説明する。図３の回路において、電源（ＶIN）
が投入される前はＶOUT は０Ｖである。ＶINの投入と同
時にトランジスタＱ７がフルチャージ状態となり、ピー
ク電流Ｉ７でコンデンサＣ２の充電が開始される。この
とき、トランジスタＱ６、Ｑ７の電流増幅率をｈFE6 、
ｈFE7 とすると、ピーク電流Ｉ７は次式で与えられる。
るオーバーシュート電圧の様子を示している。以下、図
３及び図４を用いて、オーバーシュート電圧発生のメカ
ニズムを説明する。図３の回路において、電源（ＶIN）
が投入される前はＶOUT は０Ｖである。ＶINの投入と同
時にトランジスタＱ７がフルチャージ状態となり、ピー
ク電流Ｉ７でコンデンサＣ２の充電が開始される。この
とき、トランジスタＱ６、Ｑ７の電流増幅率をｈFE6 、
ｈFE7 とすると、ピーク電流Ｉ７は次式で与えられる。
【０００６】Ｉ７＝Ｉ２×ｈFE6 ×ｈFE7 … ２
また、このときの様子は図４において、Ｔ＝Ｔ０〜Ｔ１
の期間に当り、コンデンサＣ２の充電時の傾きθは、θ
＝Ｉ７／Ｃ２となる。図４において、Ｔ＝Ｔ１のとき
に、ＶOUT が所定の電圧値ＶREG に達すると、フルチャ
ージ状態から電圧レギュレート（電圧安定化動作）状態
へと移行するが、実際に電圧レギュレートが開始される
Ｔ＝Ｔ２までには遅延時間ＴＤを要する。
の期間に当り、コンデンサＣ２の充電時の傾きθは、θ
＝Ｉ７／Ｃ２となる。図４において、Ｔ＝Ｔ１のとき
に、ＶOUT が所定の電圧値ＶREG に達すると、フルチャ
ージ状態から電圧レギュレート（電圧安定化動作）状態
へと移行するが、実際に電圧レギュレートが開始される
Ｔ＝Ｔ２までには遅延時間ＴＤを要する。
【０００７】いま、Ｔ＝Ｔ０〜Ｔ１、Ｔ＝Ｔ２それぞれ
の期間における図３中のトランジスタＱ５のベース電位
はそれぞれ、ＶREF −ＶBE1 、ＶIN−ＶBE7 −ＶBE6 ＋
ＶBE5 となる。ただし、トランジスタＱ１、Ｑ５、Ｑ
６、Ｑ７の各ベース・エミッタ間電圧をＶBE1 、ＶBE5
、ＶBE6 、ＶBE7 とし、トランジスタＱ１の飽和動作
時におけるコレクタ・エミッタ間電圧はほぼ０とした。
すなわち、先の遅延時間ＴＤの間にトランジスタＱ５の
ベースは次式で与えられる電位差分ΔＶだけの電位変動
を受けることになる。
の期間における図３中のトランジスタＱ５のベース電位
はそれぞれ、ＶREF −ＶBE1 、ＶIN−ＶBE7 −ＶBE6 ＋
ＶBE5 となる。ただし、トランジスタＱ１、Ｑ５、Ｑ
６、Ｑ７の各ベース・エミッタ間電圧をＶBE1 、ＶBE5
、ＶBE6 、ＶBE7 とし、トランジスタＱ１の飽和動作
時におけるコレクタ・エミッタ間電圧はほぼ０とした。
すなわち、先の遅延時間ＴＤの間にトランジスタＱ５の
ベースは次式で与えられる電位差分ΔＶだけの電位変動
を受けることになる。
【０００８】
ΔＶ＝（ＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 ）−（ＶREF −ＶBE1 ） … ３
ここで、各トランジスタのベース・エミッタ間電圧が等
しく、これをＶBEで表せば、上記３式はΔＶ＝ＶIN−Ｖ
REF となる。また、上記遅延時間ＴＤの値は、図３にお
ける位相補償用のコンデンサＣ３と電流源Ｉ１の値とで
決まり、次式のようになる。
しく、これをＶBEで表せば、上記３式はΔＶ＝ＶIN−Ｖ
REF となる。また、上記遅延時間ＴＤの値は、図３にお
ける位相補償用のコンデンサＣ３と電流源Ｉ１の値とで
決まり、次式のようになる。
【０００９】ＴＤ＝（Ｃ３×ΔＶ）／Ｉ１ … ４
すなわち、図３において、ピーク電圧ＶＰからＶREG を
差し引いたオーバーシュート電圧ＶOVは次式で表され
る。
差し引いたオーバーシュート電圧ＶOVは次式で表され
る。
【００１０】
ＶOV＝θ×ＴＤ＝（Ｉ７×Ｃ３×ΔＶ）／（Ｃ２×Ｉ１） … ５
上記５式から明らかように、オーバーシュート電圧ＶOV
を小さくするためには、Ｉ７で示される電圧安定化回路
としての電流容量を小さくするか、Ｃ３を小さくするこ
とが考えられる。しかしながら前者の場合には、電流容
量を小さくすることにより安定化電源としての性能が低
下すという問題が発生する。また、後者の場合には発振
余裕度が小さくなり、発振し易くなるという問題が発生
する。従って、電流容量及び発振余裕度を犠牲にするこ
となしにオーバーシュート電圧ＶOVを小さくすることが
要望されている。
を小さくするためには、Ｉ７で示される電圧安定化回路
としての電流容量を小さくするか、Ｃ３を小さくするこ
とが考えられる。しかしながら前者の場合には、電流容
量を小さくすることにより安定化電源としての性能が低
下すという問題が発生する。また、後者の場合には発振
余裕度が小さくなり、発振し易くなるという問題が発生
する。従って、電流容量及び発振余裕度を犠牲にするこ
となしにオーバーシュート電圧ＶOVを小さくすることが
要望されている。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電圧安定化回路として
の電流容量及び発振余裕度を犠牲にすることなしにオー
バーシュート電圧を小さくできる電圧安定化回路を提供
することである。
されたものであり、その目的は、電圧安定化回路として
の電流容量及び発振余裕度を犠牲にすることなしにオー
バーシュート電圧を小さくできる電圧安定化回路を提供
することである。
【００１２】
【課題を解決するための手段】この発明の電圧安定化回
路は、安定化すべき電圧から基準電圧を発生する基準電
圧発生手段と、一対のＮＰＮ型のトランジスタからなる
差動対及び一対のＰＮＰ型のトランジスタからなるカレ
ントミラー負荷とを有し上記基準電圧が差動対に一方の
入力として供給される差動増幅手段と、安定化すべき電
圧が供給され上記差動増幅手段の出力に応じて安定化さ
れた電圧を出力する安定化電圧出力手段と、上記安定化
された電圧を分割して上記差動対に他方の入力として供
給する電圧分割手段と、上記差動増幅手段及び安定化電
圧出力手段による電圧安定化動作が開始されるまでの期
間に上記差動増幅手段の出力を所定電位に固定する電位
固定手段とを具備し、上記安定化電圧出力手段は、上記
安定化すべき電圧のノードにコレクタが接続され上記差
動増幅手段の出力がベースに供給されるＮＰＮ型の第１
のトランジスタを含み、上記電位固定手段が、上記第１
のトランジスタのベース・エミッタ間にこのベース・エ
ミッタ間のＰＮ接合とは逆向きに接続されたダイオード
で構成されていることを特徴とする。
路は、安定化すべき電圧から基準電圧を発生する基準電
圧発生手段と、一対のＮＰＮ型のトランジスタからなる
差動対及び一対のＰＮＰ型のトランジスタからなるカレ
ントミラー負荷とを有し上記基準電圧が差動対に一方の
入力として供給される差動増幅手段と、安定化すべき電
圧が供給され上記差動増幅手段の出力に応じて安定化さ
れた電圧を出力する安定化電圧出力手段と、上記安定化
された電圧を分割して上記差動対に他方の入力として供
給する電圧分割手段と、上記差動増幅手段及び安定化電
圧出力手段による電圧安定化動作が開始されるまでの期
間に上記差動増幅手段の出力を所定電位に固定する電位
固定手段とを具備し、上記安定化電圧出力手段は、上記
安定化すべき電圧のノードにコレクタが接続され上記差
動増幅手段の出力がベースに供給されるＮＰＮ型の第１
のトランジスタを含み、上記電位固定手段が、上記第１
のトランジスタのベース・エミッタ間にこのベース・エ
ミッタ間のＰＮ接合とは逆向きに接続されたダイオード
で構成されていることを特徴とする。
【００１３】
【作用】電位固定手段により差動増幅手段の出力を所定
電位に固定することにより、電圧安定化動作が開始され
る前後における差動増幅手段の出力電位の差が小さくさ
れる。
電位に固定することにより、電圧安定化動作が開始され
る前後における差動増幅手段の出力電位の差が小さくさ
れる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の第１の実施例回路を示し
ている。この実例例回路には図３の従来回路と同様に差
動増幅器11、基準電圧発生回路12、安定化電圧出力回路
13及び電圧分割回路14が設けられ、さらに新たに電位固
定手段としてのダイオードＤ１が追加されている。
り説明する。図１はこの発明の第１の実施例回路を示し
ている。この実例例回路には図３の従来回路と同様に差
動増幅器11、基準電圧発生回路12、安定化電圧出力回路
13及び電圧分割回路14が設けられ、さらに新たに電位固
定手段としてのダイオードＤ１が追加されている。
【００１５】上記差動増幅器11はＮＰＮ型のトランジス
タＱ１、Ｑ２、ＰＮＰ型のトランジスタＱ３、Ｑ４及び
電流源Ｉ１で構成されている。上記両トランジスタＱ
１、Ｑ２のエミッタは共通に接続され、この共通エミッ
タと入力電圧ＶINの低電位側との間には電流源Ｉ１が接
続されている。また、トランジスタＱ１、Ｑ２のコレク
タにはトランジスタＱ３、Ｑ４のコレクタがそれぞれ接
続されている。上記両トランジスタＱ３、Ｑ４のエミッ
タは入力電圧ＶINの高電位側に共通に接続され、トラン
ジスタＱ３のベース・コレクタは短絡されている。すな
わち、上記差動増幅器11では、一対のＮＰＮ型のトラン
ジスタＱ１、Ｑ２が差動対を構成し、一対のＰＮＰ型の
トランジスタＱ３、Ｑ４がカレントミラー負荷を構成
し、トランジスタＱ４とＱ１のコレクタ共通接続点が出
力ノードにされている。
タＱ１、Ｑ２、ＰＮＰ型のトランジスタＱ３、Ｑ４及び
電流源Ｉ１で構成されている。上記両トランジスタＱ
１、Ｑ２のエミッタは共通に接続され、この共通エミッ
タと入力電圧ＶINの低電位側との間には電流源Ｉ１が接
続されている。また、トランジスタＱ１、Ｑ２のコレク
タにはトランジスタＱ３、Ｑ４のコレクタがそれぞれ接
続されている。上記両トランジスタＱ３、Ｑ４のエミッ
タは入力電圧ＶINの高電位側に共通に接続され、トラン
ジスタＱ３のベース・コレクタは短絡されている。すな
わち、上記差動増幅器11では、一対のＮＰＮ型のトラン
ジスタＱ１、Ｑ２が差動対を構成し、一対のＰＮＰ型の
トランジスタＱ３、Ｑ４がカレントミラー負荷を構成
し、トランジスタＱ４とＱ１のコレクタ共通接続点が出
力ノードにされている。
【００１６】上記基準電圧発生回路12は入力電圧ＶINの
高電位側と低電位側との間に直列接続された抵抗Ｒ１及
び定電圧ダイオード（ツェナーダイオード）ＺＤで構成
されており、その直列接続点に基準電圧ＶREF を発生す
る。そして、この基準電圧ＶREF は上記差動増幅器11内
のトランジスタＱ１のベースに入力される。
高電位側と低電位側との間に直列接続された抵抗Ｒ１及
び定電圧ダイオード（ツェナーダイオード）ＺＤで構成
されており、その直列接続点に基準電圧ＶREF を発生す
る。そして、この基準電圧ＶREF は上記差動増幅器11内
のトランジスタＱ１のベースに入力される。
【００１７】上記安定化電圧出力回路13はＮＰＮ型のト
ランジスタＱ５、ＰＮＰ型のトランジスタＱ６、Ｑ７、
抵抗Ｒ２及び電流源Ｉ２で構成されている。すなわち、
上記差動増幅器11の出力ノードであるトランジスタＱ４
とＱ１のコレクタ共通接続点にはトランジスタＱ５のベ
ースが接続されている。このトランジスタＱ５のコレク
タは入力電圧ＶINの高電位側に接続され、エミッタと入
力電圧ＶINの低電位側との間には電流源Ｉ２が接続され
ている。また、上記トランジスタＱ５のエミッタにはト
ランジスタＱ６のベースが接続されている。このトラン
ジスタＱ６のエミッタと入力電圧ＶINの高電位側との間
には抵抗Ｒ２が接続され、コレクタは入力電圧ＶINの低
電位側に接続されている。上記トランジスタＱ６のエミ
ッタにはトランジスタＱ７のベースが接続されている。
このトランジスタＱ７のエミッタは入力電圧ＶINの高電
位側に接続され、コレクタは出力電圧ＶOUT のノードに
接続されている。
ランジスタＱ５、ＰＮＰ型のトランジスタＱ６、Ｑ７、
抵抗Ｒ２及び電流源Ｉ２で構成されている。すなわち、
上記差動増幅器11の出力ノードであるトランジスタＱ４
とＱ１のコレクタ共通接続点にはトランジスタＱ５のベ
ースが接続されている。このトランジスタＱ５のコレク
タは入力電圧ＶINの高電位側に接続され、エミッタと入
力電圧ＶINの低電位側との間には電流源Ｉ２が接続され
ている。また、上記トランジスタＱ５のエミッタにはト
ランジスタＱ６のベースが接続されている。このトラン
ジスタＱ６のエミッタと入力電圧ＶINの高電位側との間
には抵抗Ｒ２が接続され、コレクタは入力電圧ＶINの低
電位側に接続されている。上記トランジスタＱ６のエミ
ッタにはトランジスタＱ７のベースが接続されている。
このトランジスタＱ７のエミッタは入力電圧ＶINの高電
位側に接続され、コレクタは出力電圧ＶOUT のノードに
接続されている。
【００１８】上記電圧分割回路14は、出力電圧ＶOUT の
ノードと入力電圧ＶINの低電位側との間に直列接続され
た２個の抵抗Ｒ４、Ｒ５で構成されており、両抵抗Ｒ
４、Ｒ５の値に応じて出力電圧ＶOUT の基準電圧ＶREF
に対するゲインが設定される。また、両抵抗Ｒ４、Ｒ５
の直列接続点にはその抵抗比に応じた分割電圧が得られ
る。この分割電圧は上記差動増幅器11内のトランジスタ
Ｑ２のベースに入力される。
ノードと入力電圧ＶINの低電位側との間に直列接続され
た２個の抵抗Ｒ４、Ｒ５で構成されており、両抵抗Ｒ
４、Ｒ５の値に応じて出力電圧ＶOUT の基準電圧ＶREF
に対するゲインが設定される。また、両抵抗Ｒ４、Ｒ５
の直列接続点にはその抵抗比に応じた分割電圧が得られ
る。この分割電圧は上記差動増幅器11内のトランジスタ
Ｑ２のベースに入力される。
【００１９】上記電位固定手段としてのダイオードＤ１
は、上記安定化電圧出力回路13内のＮＰＮ型のトランジ
スタＱ５のベース・エミッタ間にこのベース・エミッタ
間のＰＮ接合とは逆向きとなるように接続されている。
は、上記安定化電圧出力回路13内のＮＰＮ型のトランジ
スタＱ５のベース・エミッタ間にこのベース・エミッタ
間のＰＮ接合とは逆向きとなるように接続されている。
【００２０】なお、図１の実施例回路において、Ｃ１は
バイパスコンデンサ、Ｃ２は出力安定用のバイパスコン
デンサであり、Ｃ３は位相補償用のコンデンサである。
このような構成の回路において、電源（ＶIN）が投入さ
れる前はＶOUT は０Ｖになっている。次に、ＶINの投入
と同時にトランジスタＱ７がフルチャージ状態となり、
トランジスタＱ７を介してコンデンサＣ２の充電が開始
される。そして、出力電圧Ｖout が前記図４中のＶREG
に達するまでは、差動増幅器11内のトランジスタＱ１の
ベース電圧（基準電圧ＶREF ）に比べてトランジスタＱ
２のベース電圧の方が低いために、トランジスタＱ１が
オン状態になる。このとき、この差動増幅器11の出力ノ
ードの電位、すなわちトランジスタＱ５のベース電位は
従来回路の場合のように定電圧ダイオードＺＤの電圧と
トランジスタＱ１のベース・エミッタ間電圧との差に設
定されようとするが、トランジスタＱ５のベース・エミ
ッタ間にはダイオードＤ１が接続されているために、ト
ランジスタＱ７、Ｑ６及びダイオードＤ１の経路によっ
てその電位が設定される。すなわち、トランジスタＱ５
のベース電位はＶIN−ＶBE7 −ＶBE6 −ＶF に固定され
る。ただし、ＶF はダイオードＤ１の順方向電圧であ
る。
バイパスコンデンサ、Ｃ２は出力安定用のバイパスコン
デンサであり、Ｃ３は位相補償用のコンデンサである。
このような構成の回路において、電源（ＶIN）が投入さ
れる前はＶOUT は０Ｖになっている。次に、ＶINの投入
と同時にトランジスタＱ７がフルチャージ状態となり、
トランジスタＱ７を介してコンデンサＣ２の充電が開始
される。そして、出力電圧Ｖout が前記図４中のＶREG
に達するまでは、差動増幅器11内のトランジスタＱ１の
ベース電圧（基準電圧ＶREF ）に比べてトランジスタＱ
２のベース電圧の方が低いために、トランジスタＱ１が
オン状態になる。このとき、この差動増幅器11の出力ノ
ードの電位、すなわちトランジスタＱ５のベース電位は
従来回路の場合のように定電圧ダイオードＺＤの電圧と
トランジスタＱ１のベース・エミッタ間電圧との差に設
定されようとするが、トランジスタＱ５のベース・エミ
ッタ間にはダイオードＤ１が接続されているために、ト
ランジスタＱ７、Ｑ６及びダイオードＤ１の経路によっ
てその電位が設定される。すなわち、トランジスタＱ５
のベース電位はＶIN−ＶBE7 −ＶBE6 −ＶF に固定され
る。ただし、ＶF はダイオードＤ１の順方向電圧であ
る。
【００２１】一方、ＶOUT が所定の電圧値ＶREG に達
し、その後にフルチャージ状態から電圧レギュレート
（電圧安定化動作）状態に移行する。この電圧レギュレ
ート状態におけるトランジスタＱ５のベース電位は、従
来回路の場合と同様にＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 と
なる。
し、その後にフルチャージ状態から電圧レギュレート
（電圧安定化動作）状態に移行する。この電圧レギュレ
ート状態におけるトランジスタＱ５のベース電位は、従
来回路の場合と同様にＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 と
なる。
【００２２】いま、この実施例回路において、フルチャ
ージ状態と電圧レギュレート状態とにおけるトランジス
タＱ５のベースは、 ΔＶ＝（ＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 ）−（ＶIN−ＶBE7 −ＶBE6 −ＶF ） … ６ で与えられる電位差分ΔＶ、すなわちＶBE5 ＋ＶF の電
位変動を受けることになる。
ージ状態と電圧レギュレート状態とにおけるトランジス
タＱ５のベースは、 ΔＶ＝（ＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 ）−（ＶIN−ＶBE7 −ＶBE6 −ＶF ） … ６ で与えられる電位差分ΔＶ、すなわちＶBE5 ＋ＶF の電
位変動を受けることになる。
【００２３】ここで、ダイオードの順方向電圧が各トラ
ンジスタのベース・エミッタ間電圧ＶBEと等しいとする
ならば、上記６式はΔＶ＝２ＶBEとなる。すなわち、従
来、ΔＶがＶIN−ＶREF であったものが、この実施例回
路では２ＶBEになる。一般に基準電圧発生回路12におけ
る基準電圧ＶREF は入力電圧ＶINに比べて十分に小さい
値に設定されており、例えばＶINが１０ＶのときにＶRE
F が１Ｖに設定されているならば、従来回路におけるΔ
Ｖ＝ＶIN−ＶREF の値は９Ｖになる。これに対し、ＶBE
の値は例えば０．７Ｖ程度であり、この実施例回路にお
けるΔＶ＝２ＶBEの値は１．４Ｖ程度になり、従来の９
Ｖに比べて十分に小さくなる。前記５式で示すようにオ
ーバーシュート電圧ＶOVはΔＶに比例するため、この実
施例回路では電流容量及び発振余裕度を犠牲にすること
なしに、オーバーシュート電圧ＶOVを小さくすることが
できる。
ンジスタのベース・エミッタ間電圧ＶBEと等しいとする
ならば、上記６式はΔＶ＝２ＶBEとなる。すなわち、従
来、ΔＶがＶIN−ＶREF であったものが、この実施例回
路では２ＶBEになる。一般に基準電圧発生回路12におけ
る基準電圧ＶREF は入力電圧ＶINに比べて十分に小さい
値に設定されており、例えばＶINが１０ＶのときにＶRE
F が１Ｖに設定されているならば、従来回路におけるΔ
Ｖ＝ＶIN−ＶREF の値は９Ｖになる。これに対し、ＶBE
の値は例えば０．７Ｖ程度であり、この実施例回路にお
けるΔＶ＝２ＶBEの値は１．４Ｖ程度になり、従来の９
Ｖに比べて十分に小さくなる。前記５式で示すようにオ
ーバーシュート電圧ＶOVはΔＶに比例するため、この実
施例回路では電流容量及び発振余裕度を犠牲にすること
なしに、オーバーシュート電圧ＶOVを小さくすることが
できる。
【００２４】図２はこの発明の第２の実施例回路を示し
ている。この実施例回路では、電位固定手段として、入
力電圧ＶINの高電位側と前記差動増幅器11の出力ノード
との間に直列接続された２個のダイオードＤ11、Ｄ12を
用いるようにしたものである。この実施例回路の場合、
出力電圧Ｖout が前記図４中のＶREG に達するまでのフ
ルチャージ状態のとき、トランジスタＱ５のベース電位
はＶIN−２ＶF に固定される。ただし、ＶF はダイオー
ドＤ11、Ｄ12それぞれの順方向電圧である。従って、こ
の実施例回路において、フルチャージ状態と電圧レギュ
レート状態とにおけるトランジスタＱ５のベースは、 ΔＶ＝（ＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 ）−（ＶIN−２ＶF ） … ７ で与えられる電位差分ΔＶの電位変動を受けることにな
る。ここで、前記と同様に各トランジスタのベース・エ
ミッタ間電圧が等しくこれをＶBEで表わし、さらにダイ
オードの順方向電圧がＶBEと等しいとするならば、上記
７式はΔＶ＝ＶBEとなる。すなわち、従来、ΔＶがＶIN
−ＶREF であったものが、この図２の実施例回路ではＶ
BEになり、図１の実施例に比べてオーバーシュート電圧
ＶOVをさらに小さくすることができる。
ている。この実施例回路では、電位固定手段として、入
力電圧ＶINの高電位側と前記差動増幅器11の出力ノード
との間に直列接続された２個のダイオードＤ11、Ｄ12を
用いるようにしたものである。この実施例回路の場合、
出力電圧Ｖout が前記図４中のＶREG に達するまでのフ
ルチャージ状態のとき、トランジスタＱ５のベース電位
はＶIN−２ＶF に固定される。ただし、ＶF はダイオー
ドＤ11、Ｄ12それぞれの順方向電圧である。従って、こ
の実施例回路において、フルチャージ状態と電圧レギュ
レート状態とにおけるトランジスタＱ５のベースは、 ΔＶ＝（ＶIN−ＶBE7 −ＶBE6 ＋ＶBE5 ）−（ＶIN−２ＶF ） … ７ で与えられる電位差分ΔＶの電位変動を受けることにな
る。ここで、前記と同様に各トランジスタのベース・エ
ミッタ間電圧が等しくこれをＶBEで表わし、さらにダイ
オードの順方向電圧がＶBEと等しいとするならば、上記
７式はΔＶ＝ＶBEとなる。すなわち、従来、ΔＶがＶIN
−ＶREF であったものが、この図２の実施例回路ではＶ
BEになり、図１の実施例に比べてオーバーシュート電圧
ＶOVをさらに小さくすることができる。
【００２５】なお、この図２の実施例回路では電位固定
手段が直列接続された２個のダイオードで構成される場
合について説明したが、これは２個以上のダイオードを
直列接続した電位固定手段を用いるようにしてよいこと
はもちろんである。
手段が直列接続された２個のダイオードで構成される場
合について説明したが、これは２個以上のダイオードを
直列接続した電位固定手段を用いるようにしてよいこと
はもちろんである。
【００２６】
【発明の効果】以上説明したようにこの発明によれば、
電圧安定化回路としての電流容量及び発振余裕度を犠牲
にすることなしにオーバーシュート電圧を小さくするこ
とができる。
電圧安定化回路としての電流容量及び発振余裕度を犠牲
にすることなしにオーバーシュート電圧を小さくするこ
とができる。
【図１】この発明の第１の実施例の回路図。
【図２】この発明の第２の実施例の回路図。
【図３】従来の回路図。
【図４】図３の従来回路の動作を説明するための波形
図。
図。
11…差動増幅器、12…基準電圧発生回路、13…安定化電
圧出力回路、14…電圧分割回路、Ｄ１，Ｄ11，Ｄ12…電
位固定手段としてのダイオード。
圧出力回路、14…電圧分割回路、Ｄ１，Ｄ11，Ｄ12…電
位固定手段としてのダイオード。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 長谷川 良久
神奈川県川崎市幸区堀川町580番１号
株式会社東芝半導体システム技術センタ
ー内
(56)参考文献 実開 平２−130009（ＪＰ，Ｕ)
実開 昭54−6539（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/445,1/56,1/613,1/618
H03F 3/45
Claims (2)
- 【請求項１】 安定化すべき電圧から基準電圧を発生す
る基準電圧発生手段と、 一対のＮＰＮ型のトランジスタからなる差動対及び一対
のＰＮＰ型のトランジスタからなるカレントミラー負荷
とを有し上記基準電圧が差動対に一方の入力として供給
される差動増幅手段と、 安定化すべき電圧が供給され上記差動増幅手段の出力に
応じて安定化された電圧を出力する安定化電圧出力手段
と、 上記安定化された電圧を分割して上記差動対に他方の入
力として供給する電圧分割手段と、 上記差動増幅手段及び安定化電圧出力手段による電圧安
定化動作が開始されるまでの期間に上記差動増幅手段の
出力を所定電位に固定する電位固定手段とを具備し、 上記安定化電圧出力手段は、上記安定化すべき電圧のノ
ードにコレクタが接続され上記差動増幅手段の出力がベ
ースに供給されるＮＰＮ型の第１のトランジスタを含
み、 上記電位固定手段が、上記第１のトランジスタのベース
・エミッタ間にこのベース・エミッタ間のＰＮ接合とは
逆向きに接続されたダイオードで構成されていること を
特徴とする電圧安定化回路。 - 【請求項２】 前記安定化電圧出力手段はさらに、 前記 第１のトランジスタのエミッタと接地電位のノード
との間に接続された電流源と、 前記安定化すべき電圧のノードに抵抗を介してエミッタ
が接続され接地電位のノードにコレクタが接続され前記
第１のトランジスタのエミッタにベースが接続されたＰ
ＮＰ型の第２のトランジスタと、 前記安定化すべき電圧のノードにエミッタが接続され安
定化電圧のノードにコレクタが接続され上記第２のトラ
ンジスタのエミッタにベースが接続されたＰＮＰ型の第
３のトランジスタとを含んで 構成されていることを特徴とする請求項１に記
載の電圧安定化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13031594A JP3421430B2 (ja) | 1994-06-13 | 1994-06-13 | 電圧安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13031594A JP3421430B2 (ja) | 1994-06-13 | 1994-06-13 | 電圧安定化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334254A JPH07334254A (ja) | 1995-12-22 |
| JP3421430B2 true JP3421430B2 (ja) | 2003-06-30 |
Family
ID=15031390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13031594A Expired - Fee Related JP3421430B2 (ja) | 1994-06-13 | 1994-06-13 | 電圧安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3421430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910737A (en) * | 1997-06-30 | 1999-06-08 | Delco Electronics Corporation | Input buffer circuit with differential input thresholds operable with high common mode input voltages |
| JP3484349B2 (ja) * | 1998-07-23 | 2004-01-06 | Ｎｅｃエレクトロニクス株式会社 | 電圧レギュレータ |
-
1994
- 1994-06-13 JP JP13031594A patent/JP3421430B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07334254A (ja) | 1995-12-22 |
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Legal Events
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