JP2793393B2 - バンドギャップリファレンス回路 - Google Patents
バンドギャップリファレンス回路Info
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- JP2793393B2 JP2793393B2 JP27307791A JP27307791A JP2793393B2 JP 2793393 B2 JP2793393 B2 JP 2793393B2 JP 27307791 A JP27307791 A JP 27307791A JP 27307791 A JP27307791 A JP 27307791A JP 2793393 B2 JP2793393 B2 JP 2793393B2
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Description
【０００１】
【技術分野】本発明はバンドギャップリファレンス回路
に関し、特にシリコン半導体のバンドギャップ電圧を利
用して基準電圧を発生しリニア集積回路の基準電圧発生
に使用されるバンドギャップリファレンス回路に関する
ものである。
に関し、特にシリコン半導体のバンドギャップ電圧を利
用して基準電圧を発生しリニア集積回路の基準電圧発生
に使用されるバンドギャップリファレンス回路に関する
ものである。
【０００２】
【従来技術】従来のバンドギャップリファレンス回路の
一例を図２に示す。図において、ダイオード接続構成と
されたトランジスタＱ1 のエミッタは負電源ＶEEに接続
され、そのコレクタが抵抗Ｒ1 を介して回路出力Ｖout
となっている。
一例を図２に示す。図において、ダイオード接続構成と
されたトランジスタＱ1 のエミッタは負電源ＶEEに接続
され、そのコレクタが抵抗Ｒ1 を介して回路出力Ｖout
となっている。
【０００３】トランジスタＱ1 とＱ2 とのベースは共通
接続され、トランジスタＱ2 のエミッタは抵抗Ｒ3 を介
してＶEEに接続されている。このトランジスタＱ2 のコ
レクタはトランジスタＱ3 のベースに接続されると共に
抵抗Ｒ2 を介して回路出力ＶOUT に接続されている。
接続され、トランジスタＱ2 のエミッタは抵抗Ｒ3 を介
してＶEEに接続されている。このトランジスタＱ2 のコ
レクタはトランジスタＱ3 のベースに接続されると共に
抵抗Ｒ2 を介して回路出力ＶOUT に接続されている。
【０００４】トランジスタＱ3 のエミッタはＶEEに接続
され、そのコレクタは電流源Ｉにより電流が供給されて
いると共にトランジスタＱ4 のベースに接続されてい
る。トランジスタＱ4 のコレクタは正電源ＶCCに接続さ
れており、そのエミッタは回路出力ＶOUT に接続されて
いる。
され、そのコレクタは電流源Ｉにより電流が供給されて
いると共にトランジスタＱ4 のベースに接続されてい
る。トランジスタＱ4 のコレクタは正電源ＶCCに接続さ
れており、そのエミッタは回路出力ＶOUT に接続されて
いる。
【０００５】次に、動作について以下に詳述する。この
回路が安定動作点にあるものとすると、各トランジスタ
1 〜Ｑ3 のベース・エミッタ間電圧を夫々ＶBE1 〜ＶBE
3 とすれば、出力ＶOUT と負電源ＶEEとの間に生ずる基
準電圧ＶREF は、 ＶREF ＝ＶBE3 ＋（Ｒ2 ／Ｒ3 ）（ＶBE1 −ＶBE2)……（１） となる。
回路が安定動作点にあるものとすると、各トランジスタ
1 〜Ｑ3 のベース・エミッタ間電圧を夫々ＶBE1 〜ＶBE
3 とすれば、出力ＶOUT と負電源ＶEEとの間に生ずる基
準電圧ＶREF は、 ＶREF ＝ＶBE3 ＋（Ｒ2 ／Ｒ3 ）（ＶBE1 −ＶBE2)……（１） となる。
【０００６】一般にトランジスタのＶBEは、ボルツマン
定数をｋ，電子の電荷をｑ，エミッタ面積係数をＡ，エ
ミッタ電流をＩE ，飽和電流をＩs とすると、 ＶBE＝（ｋＴ／ｑ）ｌn （ＩE ／ＡＩS ）……（２） と表わされる。
定数をｋ，電子の電荷をｑ，エミッタ面積係数をＡ，エ
ミッタ電流をＩE ，飽和電流をＩs とすると、 ＶBE＝（ｋＴ／ｑ）ｌn （ＩE ／ＡＩS ）……（２） と表わされる。
【０００７】従ってトランジスタＱ1 ，Ｑ2 の各エミッ
タ電流をＩ1 ，Ｉ2 、エミッタ面積係数をＡ1 ，Ａ2 、
飽和電流をＩS1，ＩS2とすれば、 ＶBE1 −ＶBE2 ＝（ｋＴ／ｑ）ｌn(Ｉ1 Ａ2 ／Ｉ2 Ａ1 ）……（３） なる式が得られる。但し、ＩS1＝ＩS2，Ｉ1 Ａ2 ＞Ｉ2
Ａ1 とする。
タ電流をＩ1 ，Ｉ2 、エミッタ面積係数をＡ1 ，Ａ2 、
飽和電流をＩS1，ＩS2とすれば、 ＶBE1 −ＶBE2 ＝（ｋＴ／ｑ）ｌn(Ｉ1 Ａ2 ／Ｉ2 Ａ1 ）……（３） なる式が得られる。但し、ＩS1＝ＩS2，Ｉ1 Ａ2 ＞Ｉ2
Ａ1 とする。
【０００８】一方、トランジスタのＶBEの温度係数は、 ｄＶDE／ｄＴ＝（ＶBE−ＶGO）／Ｔ……（４） と近似される。尚、（４）式で“ｄ”は偏微分を示して
おり、ＶGOはシリコンのバンドギャップ電圧（約1.2
ｖ）である。
おり、ＶGOはシリコンのバンドギャップ電圧（約1.2
ｖ）である。
【０００９】（３）式を（１）に代入してＴで偏微分す
ると、 ｄＶREF ／ｄＴ＝（ＶBE3 −ＶGO）／Ｔ＋（Ｒ2 ／Ｒ3)( ｋ／ｑ） ｌn （Ｉ1 Ａ2 ／Ｉ2 Ａ1)……（５） となる。
ると、 ｄＶREF ／ｄＴ＝（ＶBE3 −ＶGO）／Ｔ＋（Ｒ2 ／Ｒ3)( ｋ／ｑ） ｌn （Ｉ1 Ａ2 ／Ｉ2 Ａ1)……（５） となる。
【００１０】（５）式から温度係数Ｏの条件を求める
と、 ＶBE3 −ＶGO＋（Ｒ2 ／Ｒ3 ）（ｋＴ／ｑ）ｌｎ（Ｉ1 Ａ2 ／Ｉ2 Ａ1 ）＝Ｏ ……（６） となるから、（６）式と（１）式とにより、ＶREF ＝Ｖ
GOが得られ、結果的にＶREF を約1.2v（ＶGO）となる様
に、Ｒ2 ，Ｒ3 ，Ａ1 ，Ａ2 ，Ｉ1 ，Ｉ2 を設定するこ
とによって、温度により変動しない基準電圧が得られる
ことになるのである。
と、 ＶBE3 −ＶGO＋（Ｒ2 ／Ｒ3 ）（ｋＴ／ｑ）ｌｎ（Ｉ1 Ａ2 ／Ｉ2 Ａ1 ）＝Ｏ ……（６） となるから、（６）式と（１）式とにより、ＶREF ＝Ｖ
GOが得られ、結果的にＶREF を約1.2v（ＶGO）となる様
に、Ｒ2 ，Ｒ3 ，Ａ1 ，Ａ2 ，Ｉ1 ，Ｉ2 を設定するこ
とによって、温度により変動しない基準電圧が得られる
ことになるのである。
【００１１】しかしながら、電流源Ｉは一般に抵抗によ
り構成されるので、電源電圧変動によってトランジスタ
Ｑ3 のコレクタ電流Ｉ3 が変動する。よって、トランジ
スタＱ3 のＶBE3 及びベース電流が変動し、この変動が
電流Ｉ1 ，Ｉ2 に伝達され、その結果基準電圧ＶBEF の
値が変動するという欠点がある。
り構成されるので、電源電圧変動によってトランジスタ
Ｑ3 のコレクタ電流Ｉ3 が変動する。よって、トランジ
スタＱ3 のＶBE3 及びベース電流が変動し、この変動が
電流Ｉ1 ，Ｉ2 に伝達され、その結果基準電圧ＶBEF の
値が変動するという欠点がある。
【００１２】ここで、電源電圧の変動による基準電圧Ｖ
REF の変動を△ＶREF とすると、 △ＶREF ＝｛（ｋＴ／ｑ）（△Ｉ3 ／Ｉ3 ）＋Ｒ2(△Ｉ3 ／ｈfe3 ）｝ ／［Ｉ−（ｋＴ／ｑＩ1 ）（Ｒ2 ／Ｒ1 ） ／｛Ｒ3 ＋（ｋＴ／ｑＩ2 ）｝］……（７） と表わされる。
REF の変動を△ＶREF とすると、 △ＶREF ＝｛（ｋＴ／ｑ）（△Ｉ3 ／Ｉ3 ）＋Ｒ2(△Ｉ3 ／ｈfe3 ）｝ ／［Ｉ−（ｋＴ／ｑＩ1 ）（Ｒ2 ／Ｒ1 ） ／｛Ｒ3 ＋（ｋＴ／ｑＩ2 ）｝］……（７） と表わされる。
【００１３】尚、Ｉ3 はトランジスタＱ3 のコレクタ電
流，△Ｉ3 は電源電圧変動によるＩ3 の変化量，ｈfe3
はトランジスタＱ3 の電流増幅率である。
流，△Ｉ3 は電源電圧変動によるＩ3 の変化量，ｈfe3
はトランジスタＱ3 の電流増幅率である。
【００１４】例えば、電流源Ｉの抵抗値をＲ＝１０Ｋ
Ω，ＶREF ＝1.32ｖ，電源電圧５ｖの状態から−５％変
動したとすると、そのときのトランジスタＱ3 のコレク
タ電流の変動量△Ｉ3 ＝−２５μＡとし、Ｉ1 ＝169 μ
Ａ，Ｉ2 ＝165 μＡ，Ｉ3 ＝280 μＡ，ｈfe3 ＝６０，
Ｒ1 ＝Ｒ2 ＝３ＫΩ，Ｒ3 ＝275 Ωを（７）式に代入す
ると、△ＶREF ＝−5.5mv となり、電源電圧変動−５％
に対する基準電圧ＶREFの変動の減衰量は約２１dBとな
る。
Ω，ＶREF ＝1.32ｖ，電源電圧５ｖの状態から−５％変
動したとすると、そのときのトランジスタＱ3 のコレク
タ電流の変動量△Ｉ3 ＝−２５μＡとし、Ｉ1 ＝169 μ
Ａ，Ｉ2 ＝165 μＡ，Ｉ3 ＝280 μＡ，ｈfe3 ＝６０，
Ｒ1 ＝Ｒ2 ＝３ＫΩ，Ｒ3 ＝275 Ωを（７）式に代入す
ると、△ＶREF ＝−5.5mv となり、電源電圧変動−５％
に対する基準電圧ＶREFの変動の減衰量は約２１dBとな
る。
【００１５】従来この様なバンドギャップリファレンス
回路では、電流源Ｉが抵抗によって構成されているの
で、電源電圧変動によってトランジスタＱ3 のコレクタ
電流が変動し、結果的にＶREF が変化してしまい、この
変動量を小さくすることが困難となっている。
回路では、電流源Ｉが抵抗によって構成されているの
で、電源電圧変動によってトランジスタＱ3 のコレクタ
電流が変動し、結果的にＶREF が変化してしまい、この
変動量を小さくすることが困難となっている。
【００１６】
【発明の目的】本発明の目的は、電源電圧変動に対して
出力基準電圧の変化量を極力少くすることができるバン
ドギャップリファレンス回路を提供することである。
出力基準電圧の変化量を極力少くすることができるバン
ドギャップリファレンス回路を提供することである。
【００１７】
【発明の構成】本発明によるバンドギャップリファレン
ス回路はエミッタが第１の抵抗を介して第１の電源に接
続されコレクタとベースとが共通接続された第１のトラ
ンジスタと、エミッタが前記第１の電源に接続されベー
スが前記第１のトランジスタのベースに接続された第２
のトランジスタと、前記第１のトランジスタのコレクタ
に接続された第２の抵抗と、前記第１及び第２のトラン
ジスタに対して電流を供給する第３及び第４のトランジ
スタからなる第１のカレントミラー回路と、前記第３及
び第４のトランジスタに対して第２の電源から電流を供
給すべく前記各トランジスタとは逆導電型の第５及び第
６のトランジスタからなる第２のカレントミラー回路
と、前記第２の抵抗から基準電圧を導出する出力端子と
を含み、前記第２のカレントミラー回路の入力側トラン
ジスタの出力電流を前記第１のカレントミラー回路の出
力側トランジスタに供給し、前記第２のカレントミラー
回路の出力側トランジスタの出力電流を前記第１のカレ
ントミラー回路の入力側トランジスタに供給するよう前
記第１及び第２のカレントミラー回路を相互接続したこ
とを特徴とする。
ス回路はエミッタが第１の抵抗を介して第１の電源に接
続されコレクタとベースとが共通接続された第１のトラ
ンジスタと、エミッタが前記第１の電源に接続されベー
スが前記第１のトランジスタのベースに接続された第２
のトランジスタと、前記第１のトランジスタのコレクタ
に接続された第２の抵抗と、前記第１及び第２のトラン
ジスタに対して電流を供給する第３及び第４のトランジ
スタからなる第１のカレントミラー回路と、前記第３及
び第４のトランジスタに対して第２の電源から電流を供
給すべく前記各トランジスタとは逆導電型の第５及び第
６のトランジスタからなる第２のカレントミラー回路
と、前記第２の抵抗から基準電圧を導出する出力端子と
を含み、前記第２のカレントミラー回路の入力側トラン
ジスタの出力電流を前記第１のカレントミラー回路の出
力側トランジスタに供給し、前記第２のカレントミラー
回路の出力側トランジスタの出力電流を前記第１のカレ
ントミラー回路の入力側トランジスタに供給するよう前
記第１及び第２のカレントミラー回路を相互接続したこ
とを特徴とする。
【００１８】
【実施例】次に、本発明の実施例を図面を参照しつつ詳
細に説明する。
細に説明する。
【００１９】図１は本発明の実施例の回路図であり、基
本的には、バンドギャップリファレンス電圧を発生する
回路１と、この回路１に対してバイアスを与えるための
バイアス回路として動作するカレントミラー構成の第１
のカレントミラー回路２と、この第１のカレントミラー
回路２に対して電流を供給するための第２のカレントミ
ラー回路３と、全体回路の初期動作時（電源投入時）に
スタートアップをなすためのスタートアップ回路４とを
含む。
本的には、バンドギャップリファレンス電圧を発生する
回路１と、この回路１に対してバイアスを与えるための
バイアス回路として動作するカレントミラー構成の第１
のカレントミラー回路２と、この第１のカレントミラー
回路２に対して電流を供給するための第２のカレントミ
ラー回路３と、全体回路の初期動作時（電源投入時）に
スタートアップをなすためのスタートアップ回路４とを
含む。
【００２０】バンドギャップリファレンス発生回路１
は、ダイオード接続構成の第１のトランジスタＱ01と、
このトランジスタとベース共通接続された第２のトラン
ジスタＱ02と、トランジスタＱ01のエミッタとコレクタ
に夫々挿入された抵抗Ｒ01，Ｒ02とを有している。トラ
ンジスタＱ01のエミッタは抵抗Ｒ01を介して，またトラ
ンジスタＱ02のエミッタは直接に負電源ＶEEへ接続され
ている。そして、トランジスタＱ01のコレクタ抵抗Ｒ02
が回路出力ＶOUT となっている。
は、ダイオード接続構成の第１のトランジスタＱ01と、
このトランジスタとベース共通接続された第２のトラン
ジスタＱ02と、トランジスタＱ01のエミッタとコレクタ
に夫々挿入された抵抗Ｒ01，Ｒ02とを有している。トラ
ンジスタＱ01のエミッタは抵抗Ｒ01を介して，またトラ
ンジスタＱ02のエミッタは直接に負電源ＶEEへ接続され
ている。そして、トランジスタＱ01のコレクタ抵抗Ｒ02
が回路出力ＶOUT となっている。
【００２１】バイアス回路としての第１のカレントミラ
ー回路２は、第３のトランジスタＱ03と、このトランジ
スタとベース共通接続されてダイオード構成とされた第
４のトランジスタＱ04と、これ等両トランジスタのエミ
ッタ出力に挿入された抵抗Ｒ03，Ｒ04と、トランジスタ
Ｑ04のコレクタに挿入された抵抗Ｒ05とを有する。
ー回路２は、第３のトランジスタＱ03と、このトランジ
スタとベース共通接続されてダイオード構成とされた第
４のトランジスタＱ04と、これ等両トランジスタのエミ
ッタ出力に挿入された抵抗Ｒ03，Ｒ04と、トランジスタ
Ｑ04のコレクタに挿入された抵抗Ｒ05とを有する。
【００２２】トランジスタＱ03，Ｑ04の各エミッタ出力
電流Ｉ1，Ｉ2 がトランジスタＱ01，Ｑ02の各供給バイ
アス電流となっている。
電流Ｉ1，Ｉ2 がトランジスタＱ01，Ｑ02の各供給バイ
アス電流となっている。
【００２３】第２のカレントミラー回路３ではＰチャン
ネル型の第５及び第６のMOS トランジスタからなり、第
５のトランジスタＱ05のゲートドレイン間が接続され、
このトランジスタは第６のトランジスタＱ06のゲートと
共通接続されている。
ネル型の第５及び第６のMOS トランジスタからなり、第
５のトランジスタＱ05のゲートドレイン間が接続され、
このトランジスタは第６のトランジスタＱ06のゲートと
共通接続されている。
【００２４】トランジスタＱ05のドレイン出力がトラン
ジスタＱ03への供給電流となり、トランジスタＱ06のド
レイン出力がトランジスタＱ04への供給電流となる。両
トランジスタＱ05，Ｑ06のソースは正電源に接続されて
いる。 尚、これ等MOS トランジスタはPNP 型（トラン
ジスタＱ01〜Ｑ04とは逆導電型）のバイポーラトランジ
スタであっても良い。
ジスタＱ03への供給電流となり、トランジスタＱ06のド
レイン出力がトランジスタＱ04への供給電流となる。両
トランジスタＱ05，Ｑ06のソースは正電源に接続されて
いる。 尚、これ等MOS トランジスタはPNP 型（トラン
ジスタＱ01〜Ｑ04とは逆導電型）のバイポーラトランジ
スタであっても良い。
【００２５】スタートアップ回路４はダイオード構成の
ｎ段のバイポーラトランジスタ素子の直列接続回路であ
り、この段数ｎは後に述べるが適宜選定される。
ｎ段のバイポーラトランジスタ素子の直列接続回路であ
り、この段数ｎは後に述べるが適宜選定される。
【００２６】このスタートアップ回路４は、カレントミ
ラー回路３の入力側トランジスタＱ05のドレイン出力と
カレントミラー回路２の入力側トランジスタＱ04のコレ
クタ入力との間に挿入され、電源投入時にオンとなって
カレントミラー回路３からカレントミラー回路４へ起動
電流を供給し、定常時にはオフとなるものである。
ラー回路３の入力側トランジスタＱ05のドレイン出力と
カレントミラー回路２の入力側トランジスタＱ04のコレ
クタ入力との間に挿入され、電源投入時にオンとなって
カレントミラー回路３からカレントミラー回路４へ起動
電流を供給し、定常時にはオフとなるものである。
【００２７】かかる構成において、定常安定動作時に
は、トランジスタＱ01，Ｑ02のベース・エミッタ間電圧
をＶBE1 ，ＶBE2 とすれば、出力ＶOUT と負電源ＶEEと
の間の電圧ＶREF は、 ＶREF ＝ＶBE2 ＋（Ｒ02／Ｒ01)(ＶBE2 −ＶBE1 ）……（８） となる。
は、トランジスタＱ01，Ｑ02のベース・エミッタ間電圧
をＶBE1 ，ＶBE2 とすれば、出力ＶOUT と負電源ＶEEと
の間の電圧ＶREF は、 ＶREF ＝ＶBE2 ＋（Ｒ02／Ｒ01)(ＶBE2 −ＶBE1 ）……（８） となる。
【００２８】（２）式を用いると（８）式は、 ＶREF ＝ＶBE2 ＋（Ｒ02／Ｒ01)(ｋＴ／ｑ）ln（Ｉ2 Ａ1 ／Ｉ1 Ａ2 ）…（９ ）と表わされる。
【００２９】従って、図２の回路で述べた如く、ＶREF
をＶGOに略等しくなる様に、Ｒ01，Ｒ02，Ｉ1 ，Ｉ2 ，
Ａ1，Ａ2 を設定すれば、温度によって変動しない基準
電圧が得られる。
をＶGOに略等しくなる様に、Ｒ01，Ｒ02，Ｉ1 ，Ｉ2 ，
Ａ1，Ａ2 を設定すれば、温度によって変動しない基準
電圧が得られる。
【００３０】電源電圧変動については、第１及び第２の
カレントミラー回路２及び３が互いに電流結合をしてお
り、よってバンドギャップリファレンス発生回路１から
正電源側を見たインピーダンスは極めて高くなり、電流
Ｉ1 ，Ｉ2 は電源変動に対する影響をほとんど受けず、
電源電圧変動に強い基準電圧ＶREF が得られるのであ
る。
カレントミラー回路２及び３が互いに電流結合をしてお
り、よってバンドギャップリファレンス発生回路１から
正電源側を見たインピーダンスは極めて高くなり、電流
Ｉ1 ，Ｉ2 は電源変動に対する影響をほとんど受けず、
電源電圧変動に強い基準電圧ＶREF が得られるのであ
る。
【００３１】第２のカレントミラー回路３から第１のカ
レントミラー回路２を見たときのインピーダンスは高
く、よって電源投入時に第１のカレントミラー回路２へ
起動電流が充分供給されにくい。
レントミラー回路２を見たときのインピーダンスは高
く、よって電源投入時に第１のカレントミラー回路２へ
起動電流が充分供給されにくい。
【００３２】そこで、スタートアップ回路４を図の如く
挿入して、カレントミラー回路３の入力側トランジスタ
Ｑ05の出力電流を、このスタートアップ回路４のオン動
作により流して、カレントミラー回路２の入力側トラン
ジスタＱ04の入力へ導入し、両トランジスタＱ03，Ｑ04
のベース駆動電流を充分としているのである。
挿入して、カレントミラー回路３の入力側トランジスタ
Ｑ05の出力電流を、このスタートアップ回路４のオン動
作により流して、カレントミラー回路２の入力側トラン
ジスタＱ04の入力へ導入し、両トランジスタＱ03，Ｑ04
のベース駆動電流を充分としているのである。
【００３３】安定状態では、このスタートアップ回路４
の各ダイオードがオフするように、ダイオード接続段数
ｎを決定しておけば良い。
の各ダイオードがオフするように、ダイオード接続段数
ｎを決定しておけば良い。
【００３４】本実施例において、Ｒ01＝275 Ω，Ｒ02＝
2.75ＫΩ，Ｒ03＝Ｒ04＝1.2 ＫΩ，ＶREF ＝1.269 ｖ，
電源電圧５ｖとし、この電源電圧５ｖが−５％変動した
とすると、基準電圧ＶREF の変動量は−1.4mv となり、
電源電圧変動−５％に対する基準電圧の変動の減衰量は
約３３dBとなる。
2.75ＫΩ，Ｒ03＝Ｒ04＝1.2 ＫΩ，ＶREF ＝1.269 ｖ，
電源電圧５ｖとし、この電源電圧５ｖが−５％変動した
とすると、基準電圧ＶREF の変動量は−1.4mv となり、
電源電圧変動−５％に対する基準電圧の変動の減衰量は
約３３dBとなる。
【００３５】図２の回路の場合は、先述した如く、２１
dB程度であり、よって本発明の回路では約１２dBの特性
改善となっていることが判る。
dB程度であり、よって本発明の回路では約１２dBの特性
改善となっていることが判る。
【００３６】尚、上記実施例では、第１のカレントミラ
ー回路２の出力側トランジスタＱ03の出力電流Ｉ1 を第
１のトランジスタＱ01に供給し、入力側Ｑ04の出力電流
Ｉ2を第２のトランジスタＱ02に供給しているが、互い
に逆にしても良い。
ー回路２の出力側トランジスタＱ03の出力電流Ｉ1 を第
１のトランジスタＱ01に供給し、入力側Ｑ04の出力電流
Ｉ2を第２のトランジスタＱ02に供給しているが、互い
に逆にしても良い。
【００３７】この場合は、第２のカレントミラー回路３
の入力側トランジスタＱ05と出力側トランジスタＱ06の
位置関係も同様に逆となり、またスタートアップ回路４
の接続極性も逆となることは明らかである。
の入力側トランジスタＱ05と出力側トランジスタＱ06の
位置関係も同様に逆となり、またスタートアップ回路４
の接続極性も逆となることは明らかである。
【００３８】
【発明の効果】叙上の如く、本発明によれば、バンドギ
ャップリファレンス発生回路の供給電流源を互いに電流
結合した２段のカレントミラー回路により構成したの
で、バンドギャップリファレンス発生回路側から電源供
給源を見たインピーダンスが極めて高くなり、電源変動
に強い基準電圧を生成することができるという効果があ
る。
ャップリファレンス発生回路の供給電流源を互いに電流
結合した２段のカレントミラー回路により構成したの
で、バンドギャップリファレンス発生回路側から電源供
給源を見たインピーダンスが極めて高くなり、電源変動
に強い基準電圧を生成することができるという効果があ
る。
【図１】本発明の実施例の回路図である。
【図２】従来のバンドギャップリファレンス回路の例を
示す図である。
示す図である。
１ バンドギャップリファレンス発生回路 ２ 第１のカレントミラー回路 ３ 第２のカレントミラー回路 ４ スタートアップ回路 Ｑ01 第１のトランジスタ Ｑ02 第２のトランジスタ Ｑ03 第３のトランジスタ Ｑ04 第４のトランジスタ Ｑ05 第５のトランジスタ Ｑ06 第６のトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−109912（ＪＰ，Ａ) 特開 昭62−182819（ＪＰ，Ａ) 特開 平２−165212（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/00
Claims (3)
- 【請求項１】 エミッタが第１の抵抗を介して第１の電
源に接続されコレクタとベースとが共通接続された第１
のトランジスタと、エミッタが前記第１の電源に接続さ
れベースが前記第１のトランジスタのベースに接続され
た第２のトランジスタと、前記第１のトランジスタのコ
レクタに接続された第２の抵抗と、前記第１及び第２の
トランジスタに対して電流を供給する第３及び第４のト
ランジスタからなる第１のカレントミラー回路と、前記
第３及び第４のトランジスタに対して第２の電源から電
流を供給すべく前記各トランジスタとは逆導電型の第５
及び第６のトランジスタからなる第２のカレントミラー
回路と、前記第２の抵抗から基準電圧を導出する出力端
子とを含み、前記第２のカレントミラー回路の入力側ト
ランジスタの出力電流を前記第１のカレントミラー回路
の出力側トランジスタに供給し、前記第２のカレントミ
ラー回路の出力側トランジスタの出力電流を前記第１の
カレントミラー回路の入力側トランジスタに供給するよ
う前記第１及び第２のカレントミラー回路を相互接続し
たことを特徴とするバンドギャップリファレンス回路。 - 【請求項２】 回路電源投入時にオンとなって前記第２
のカレントミラー回路の入力側トランジスタの出力電流
を前記第１のカレントミラー回路の入力側トランジスタ
へ供給し、かつ定常時にはオフとなるスタートアップ手
段を、前記第２のカレントミラー回路の入力側トランジ
スタの出力と前記第１のカレントミラー回路の入力側ト
ランジスタの入力との間に接続したことを特徴とする請
求項１記載のバンドギャップリファレンス回路。 - 【請求項３】 前記スタートアップ手段は、タイオード
を複数段直列接続した構成であることを特徴とする請求
項２記載のバンドギャップリファレンス回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27307791A JP2793393B2 (ja) | 1991-09-25 | 1991-09-25 | バンドギャップリファレンス回路 |
Applications Claiming Priority (1)
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| JP27307791A JP2793393B2 (ja) | 1991-09-25 | 1991-09-25 | バンドギャップリファレンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0588767A JPH0588767A (ja) | 1993-04-09 |
| JP2793393B2 true JP2793393B2 (ja) | 1998-09-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP27307791A Expired - Fee Related JP2793393B2 (ja) | 1991-09-25 | 1991-09-25 | バンドギャップリファレンス回路 |
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| Country | Link |
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| JP (1) | JP2793393B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480589B1 (ko) * | 1998-07-20 | 2005-06-08 | 삼성전자주식회사 | 밴드 갭 전압발생장치 |
| JP2004362335A (ja) | 2003-06-05 | 2004-12-24 | Denso Corp | 基準電圧発生回路 |
| JP5554081B2 (ja) * | 2010-02-16 | 2014-07-23 | ローム株式会社 | 基準電圧回路 |
| JP5554134B2 (ja) * | 2010-04-27 | 2014-07-23 | ローム株式会社 | 電流生成回路およびそれを用いた基準電圧回路 |
-
1991
- 1991-09-25 JP JP27307791A patent/JP2793393B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0588767A (ja) | 1993-04-09 |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080619 Year of fee payment: 10 |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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