CN1378283A - 具有优良静电放电防护效果的输出缓冲器 - Google Patents

Abstract

本发明涉及输出缓冲器。本发明的输出缓冲器包含拉高电路和拉低电路。拉高电路连接于第一电源线和接合垫之间。拉低电路连接于一第二电源线和接合垫之间。拉低电路包含电阻、二极管以及静电防护组件。电阻设于一第一导电型的基底上,以一第二导电型的井区所构成,其包含有一第一端以及一第二端,该第一端是耦合于该接合垫。二级管设于该井区内,以至少一第一导电型的第一掺杂区所形成的接面构成。静电防护组件连接于该第二端与该第二电源线之间。其中,该第一掺杂区是为电浮动状态,或可以一电容耦合至第一端。因该第一掺杂区与该第一端并不直接连接。所以在正常操作状态时,没有栓锁问题。而在静电放电事件中,第一端瞬间耦接于第一掺杂区,协助静电放电防护组件的导通,增进了静电放电防护能力。

Description

具有优良静电放电防护效果的输出缓冲器

本发明涉及一种具有优良静电放电防护效果的防护输出缓冲器，尤指一种包含有一个能防止输出电压振荡和过冲量(voltage ringingand overshooting)并且有良好静电放电防护效果的输出缓冲器。

当一个集成电路IC(integrated circuit)装设在基板(mother board)上时，因为基板上的寄生电容以及寄生电感的作用，IC中的CMOS输出入缓冲器经常会面临到电压振荡的问题。一种公知的电压振荡的解决方法是在基板上装设一个大约10欧姆的电阻来与CMOS输出入脚位相邻并串联，如图1A所示。CMOS输出入缓冲器2包含有一个输出缓冲器3、一次级静电放电(ESD)防护电路4以及一个输入缓冲器5。输出缓冲器3包含有一个以PMOS P1构成的拉高电路以及一个以NMOS N1构成的拉低电路。因为输出缓冲器具有大电流的驱动能力，所以PMOS P1与NMOS N1都会具宽的栅极宽度，并且可以顺便当成一个主要ESD防护电路。次级ESD防护电路4，如图1A所示，包含了一个200欧姆的电阻连接在输入缓冲器5与接合垫的间，用来降低在ESD事件中，ESD效应对输入缓冲器5的影响。因此，用来释放ESD电流的PMOS P2与NMOS N2就可以设计的比输出缓冲器3中的小。外接的电阻7加重了输出缓冲器3的负载，所以可以抑制因寄生的电感电容所造成的电压振荡。但是，就生产的观点而言，多一个电阻零件的装设，一方面会增加基板上的面积，一方面也会增加零件管理上的困难。也就是说，图1A中的设计是非常值得三思的。

另一种抑制电压振荡的方法是去掉外接的电阻7，然后加上两个芯片内建(on-chip)的电阻，两个电阻分别和PMOS P1以及NMOS N1串联，如图1B所示。也就是说，拉高电路包含了PMOS P1与电阻Rp，而拉低电路包含了NMOS N1与电阻Rn。整个输出缓冲器8因为电阻Rn与Rp的出现所以驱动能力变小了，因此，电压振荡也会随着被抑制。当然的，电阻Rn与Rp的电阻值越大，电压振荡的抑制效果也会越好。然而，电阻Rn与Rp的电阻值不可以大到使输出缓冲器的驱动能力无法达到CMOS输出入缓冲器的需求。对CMOS输出入缓冲器而言，过载电压(voltage overload，VOL)的规格大约是0.4伏特，若NMOS N1的驱动能力为8到10mA的直流电流以及不超过40mA的瞬时电流，则为了符合VOL的规格，电阻Rn将不可以大于10欧姆。也就是说，在直流电流的驱动下，电阻Rn顶多产生0.1伏特的压降，在瞬时电流的驱动下，电阻Rn将产生至多0.4伏特的压降，这都模合了VOL的规格。

本发明的目的，在于提供一种具有电压振荡抑制能力的输出缓冲器，同时，本发明的输出缓冲器在ESD事件时，能够提供一个良好的放电路径，达到ESD防护的效果。

根据上述的目的，本发明提出一输出缓冲器。本发明的输出缓冲器包含有一拉高电路以及一拉低电路。拉高电路耦接于一第一电源线以及一接合垫之间。拉低电路耦接于一第二电源线以及该接合垫之间。拉低电路包含有一电阻、一二极管以及一静电防护组件。电阻设于一第一导电型的基底上，以一第二导电型的阱阱区所构成，其包含有一第一端以及一第二端，该第一端是为一第二导电型的第四掺杂区且耦合于该接合垫。二极管设于该阱区内，以至少一第一导电型的第一掺杂区所形成的接面构成。静电防护组件连接于该第二端与该第二电源线之间。其中，该第一掺杂区是为电浮动状态，或可以一电容耦合至第一端。因该第一掺杂区与该第一端并不直接连接，故于正常操作状态时，并没有栓锁问题(latchup issue)。而在静电放电事件中，该第一端瞬间耦接于该第一掺杂区，可协助静电放电防护组件的导通，以增进静电防护能力。。

本发明另提供一种静电放电防护电路，连接于一第一接合垫与一第二接合垫之间。本发明的静电放电防护电路其包含有一电阻、一二极管以及一静电防护组件。电阻以一第二导电型的阱区所构成的，设于一第一导电型的基底上，且耦合于该第一接合垫。二极管是以一设于该阱区中的第二导电型的第一掺杂区与该阱区所形成的接面所构成。静电防护组件连接于该电阻与该第二接合垫之间。其中，该第一掺杂区是为电浮动状态，或可以一电容耦合至第一端。因该第一掺杂区与该第一端并不直接连接，故于正常操作状态时，并没有栓锁问题(latchup issue)。而在静电放电事件中，该第一端瞬间耦接于该第一掺杂区，可协助静电放电防护组件的导通，以增进静电防护能力。

静电防护组件可以是一第二导电型的金属氧化物半导体晶体管(MOS transistor)。

本发明的优点在于正常操作状态时，因为MOS晶体管串联了一个阱区电阻，所以本发明的输出缓冲器可以抑制电压振荡。而且，在ESD事件时，浮动的二极管的第一掺杂区将会与该第四掺杂区瞬间耦合(transient coupling)，可造成载流子由该第一掺杂区放射至该阱区以及该基底，以协助ESD防护组件的导通。

为使本发明上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下：

附图简要说明：

图1A一种公知的CMOS输出入缓冲器；

图1B另一种公知的CMOS输出入缓冲器；

图2应用本发明的CMOS输出入缓冲器的示意图；

图3A为图2中的拉低电路的第一实施例示意图；

图3B为图3A的俯视图；

图4A为本发明所依据的一基本实验的芯片剖面示意图；

图4B至图4D分别是图4A中的x为1、2以及4时的实验数据图；

图4E图4A中没有浮动的第六掺杂区时的实验数据图；

图5A图2中的拉低电路的第二实施例示意图；

图5B图5A的俯俯视图；

图6图2中的拉低电路的第三实施例的示意图；

图7本发明作为一种静电防护电路时的示意图；

图8图7的ESD防护电路的第二实施例示意图；

图9A图7的ESD防护电路的第三实施例；

图9B图9A的一种芯片剖面图；

图9C图9A的另一种芯片剖面图；

图10A图7的ESD防护电路的第四实施例；

图10B图7的ESD防护电路的第五实施例；

图11本发明以第一导电型是p型且第二导电型是n型时的一实施例；以及

图12图11的电路的芯片剖面图。

图13A与图13B为两个本发明应用于双阱区结构的示意图图号说明：

10输出缓冲器           12次级ESD防护电路

14输入缓冲器           16拉低电路

17基底                 18阱区

20第四掺杂区           22第五掺杂区

24第二掺杂区           26第三掺杂区

28第六掺杂区           30第一掺杂区

40第一接合垫           42第二接合垫

44场氧化层金属氧化物半导体晶体管

46场氧化层             66拉高电路

实施例：

本发明提供一个同时具有电压振荡抑制能力以及ESD防护能力的输出缓冲器。为了说明上的方便，以下将以p型表示第一导电型、n型表示第二导电型。

请参阅图2、图3A以及图3B，图2为应用本发明的CMOS输出入缓冲器的示意图，图3A为图2中的拉低电路的第一实施例示意图，图3B为图3A的俯视图。一CMOS输出入缓冲器中包含有一输入缓冲器14、一次级ESD防护电路12以及一本发明的输出缓冲器10。次级ESD防护电路12包含有一个200欧姆的电阻、一PMOS P2以及一NMOS N2。本发明的输出缓冲器10包含有一拉高电路以及一拉低电路16。拉高电路包含了一串联的PMOS P1与一电阻Rp，连接于一第一电源线VDD以及一接合垫pad之间。拉低电路16连接于一第二电源线VSS以及接合垫pad之间。拉低电路16包含有一电阻Rn、一二极管Dn以及一静电防护组件。电阻Rn设于一p型的基底17上，以一n型的阱区18所构成。电阻Rn包含有一第一端以及一第二端，第一端是耦合于接合垫pad。第一端与第二端是分别以一n型的第四掺杂区20与一n型的第五掺杂区22所构成。二极管Dn设于阱区18内，以至少一p型的第一掺杂区30所形成的PN接面构成。静电防护组件连接于第二端与第二电源线VSS之间，在此以一n型的金属氧化物半导体晶体管MOS N1为代表。MOS N1包含有一栅极、一漏极以及一源极。漏极与源极是分别以一n型的第二掺杂区24与一n型的第三掺杂区26所构成。漏极是耦合至电阻Rn的第二端(第五掺杂区22)，源极是耦合于第二电源线VSS。基底17通常以一第六掺杂区28做为电连接，且耦合至第二电源线VSS，如图3A所示。(optional)电容Cn可连接于接合垫pad或第四掺杂区20与第一掺杂区30之间，电容Cn可省略，第四掺杂区20的接点也可省略(floating)，此可以作为电路设计上的选择，如图3A所示。电容Cn越大，浮动的第一掺杂区30对第四掺杂区20的瞬时耦合将会更敏锐。MOS N1可以运用具有大电流驱动能力的MOS晶体管。瞬间耦合使得第一掺杂区30与第四掺杂区20于ESD事件时的电位更近，而阱区18于ESD电流瞬间充电时的压降(IR drop)，使得p型第四掺杂区20下的n形阱区18的电位低于p型第四掺杂区20的瞬间电位。如此，p型第四掺杂区20对n型阱区18瞬间呈现顺向偏压，使p型第四掺杂区20中的载子(电洞)射入n型阱区18以及p型基底17中，以促使p型基底17上的ESD防护组件导通。为了节省面积，大电流驱动能力的MOS晶体管大都以手指状的金属氧化物半导体晶体管所构成。MOS N1的栅极可以耦合至一信号源或是第二电源线VSS。

由图2至图3B可知，在一正常操作状态中(非ESD事件时)，因第一掺杂区30是呈现浮动状态的，因此，拉低电路的等效电路中就仅包含了电阻Rn与MOS N1，所以，本发明的输出缓冲器16和公知的输出缓冲器一样具备有抑制电压振荡的能力。但是，在实验中发现，当一正脉冲的ESD事件发生在接合垫pad上时，第一掺杂区30将耦合至第四掺杂区20。寄生的pnp双接面晶体管(以第一掺杂区30、阱区18以及基底17所构成)与寄生的npn双接面晶体管(以阱区18、基底17以及第三掺杂区26所构成)都会被触发产生栓锁现象(latch-up)，可以释放ESD的庞大能量。

请参阅第4A至4E图，图4A为本发明所依据的一基本实验的芯片剖面示意图。图4B至图4D分别是图4A中的x为1、2以及4时的实验数据图。图4E为图4A中没有浮动的第六掺杂区时的实验数据图。图4A中包含了一p型基底17、一n型阱区18、一n型第四掺杂区20、一p型第一掺杂区30、一n型第三掺杂区26以及一p型第六掺杂区28。第四掺杂区20与第一掺杂区30相耦合作为电压电流的输入，第三掺杂区26为电浮动状态，第六掺杂区28接地。由图4B至图4E可以发现，不论x的值为多少，如此的结构的起始电压都是30伏特，大约是n型阱区18与p型基底17的崩溃电压。而图4B至图4E更是提供了两个趋势，一个是突然跳回(snapback)所需的电流将会随着x增大而增大，另一个则是栓锁(latch-up)所需的电流在不小于snapback电流的条件下，将随着x增大而减小。所以只要适当调整x的值，图4A的结构便可以作为一个良好的静电放电防护组件。相同的，如果第一掺杂区30为电浮动的，第三掺杂区26为接地，其它的条件维持不变的状况下，电压电流的趋势也类似如图4B至图4E所示，在此不再多述。也因此，本发明的输出缓冲器也必然可以作为一良好的ESD防护装置。

请参阅图5A以及图5B，图5A为图2中的拉低电路的第二实施例示意图，图5B为图5A的俯视图。第五掺杂区22也可以跨过阱区18的边缘，而同时作为MOS N1的漏极。如此，可以减少掉第五掺杂区22到漏极之的间的连结线的制作。

请参阅图6，图6分别为图2中的拉低电路的第三实施例的示意图。二极管Dn也可以至少二个第一导电型的相连的第一掺杂区，如第6A图中的30a至30c，所构成。在图6中，第一掺杂区30a～30c与第四掺杂区20交错(interlace)设置。而且，耦合至第四掺杂区20的金属层32与第一掺杂区30a～30c相重叠。如此，可以增加第一掺杂区30a～30c与第四掺杂区20的间的瞬间耦合(transient coupling)，使ESD电流更容易释放掉。

第一掺杂区30和第四掺杂区20彼此可以间隔一段距离，或者是相接触。第一掺杂区30和第四掺杂区20相对接(butting)时可以增加第一掺杂区30和第四掺杂区20的间的瞬间耦合。

请参阅图7以及图3A，图7为本发明作为一种静电防护电路时的示意图。相同的概念，本发明也可以当成一种静电防护电路，连接于第一接合垫40与第二接合垫42之间，用以释放第一接合垫40或第二接合垫42上的ESD电流，第一接合垫40与第二接合垫42均可以是输出入埠的一部分，或者是一电源埠的一部份。譬如说，第一接合垫40耦合至一输出入埠，第二接合42垫是耦合至一电源线。譬如说，第一接合垫40与第二接合垫42分别耦合至一第一电源线以及一第二电源线。静电防护电路包含有一电阻Rn、一二极管Dn以及一静电防护组件。电阻Rn以一n型的阱区18所构成，设于一p型的基底17上，且耦合于第一接合垫40。二极管Dn是以一设于阱区18中的p型的第一掺杂区30与阱区18所形成的PN接面所构成。静电防护组件，连接于电阻Rn与第二接合垫42之间。在图7以及图3A中，静电防护组件是为一个n型的MOS N1，MOS N1包含有一栅极、一漏极、一源极以及一基极。漏极是耦合至电阻Rn，源极是耦合于第二接合垫42。(optional)电容Cn可连接于接合垫pad或第四掺杂区20与第一掺杂区30之间，该电容Cn可省略，第四掺杂区20的接点也可省略(floating)，可以作为电路设计上的选择。其中，第一掺杂区是30为电浮动状态，或可以一电容Cn耦合至第一端。因第一掺杂区30与第一端并不直接连接，故于正常操作状态时，并没有栓锁问题(latchup issue)。而在静电放电事件中，第一端瞬间耦接于第一掺杂区30，可协助静电放电防护组件的导通，以增进静电放电防护能力。

MOS的栅极可以耦合至第二接合垫42，如图7所示。静电防护电路也可以包含有一延迟电路，以一延迟电阻R2与一延迟电容C2串联所构成，耦接于第一接合垫40与第二接合垫42的间。且MOS的栅极耦合于延迟电阻R2与延迟电容C2的串接点，如图8所示。图8为图7的ESD防护电路的第二实施例示意图。

请参阅图9A至图9C，图9A为图7的ESD防护电路的第三实施例，图9B为图9A的一种芯片剖面图，图9C为图9A的另一种芯片剖面图。静电防护组件也可以为一场氧化层金属氧化物半导体晶体管(field oxide MOS transistor，FOX MOS)44，如图9A所示。FOX MOS44包含有一n型的第二掺杂区24与一n型的第三掺杂区26。第二掺杂区24与第三掺杂区26均设于基底17上，如图9B所示。FOX MOS44可另包含有一场氧化层46，设于该第二掺杂区24与第三掺杂区26之间，如图9C所示。

请参阅图10A与图10B，图10A为图7的ESD防护电路的第四实施例，图10B为图7的ESD防护电路的第五实施例。如果要实现图7的ESD防护电路，MOS N1的漏极(第二掺杂区24)也可以直接耦合至第一接合垫40，如图10A所示。P型的第六掺杂区28可以环绕整个的ESD防护电路的外围以作为保护环(guard ring)。并且，于阱区18和第六掺杂区28之间，没有MOS N1的地方也可以额外加上一个N型的第七掺杂区29，耦合至第二接合垫42，如图10A的左半部所示。如此，不但图10A的右半部有ESD防护能力，同时，图10A的左半部也会有ESD防护能力，提供双重的保护。当然的，如先前所述，MOS N1也可以用一个FOX MOS取代，如图10B所示。

第一导电型如果为n型，那第二导电型就为p型，如第3图至图10B所示。相对的，如果第一导电型是为p型，那第二导电型就为n型。请参阅图11以及图12，图11为第一导电型是p型且第二导电型是n型时的一实施例，图12为图11的电路的芯片剖面图。在图11中，呈现的是应用本发明的拉高电路66，连接于一第一电源线VDD与一接合垫pad之间。这种n型和p型对调的技术在半导体业界已经是非常普遍的，所以在此仅举出图11以及图12作为实施例，并不多加说明。

相较于公知的输出缓冲器而言，本发明在当作电阻的阱区中多加了一个浮动的二极管。因此，在正常操作状态(normal operation)中，本发明的输出缓冲器的二极管并不发生作用，所以电阻可以抑制电压振荡。然而，在ESD事件中，二极管将瞬间耦合于接合垫(或第四掺杂区)，可以协助ESD防护线路的导通。也就是说，本发明提供一个同时具有电压振荡抑制能力以及ESD防护能力的输出缓冲器。

本发明所述的基底，可以为一阱区；而所述的阱区可以为一基底的形状。如N-well/P-sub的结构，可以由N-sub/P-well所取代，或为N-well/P-well的双阱(twin well)结构所取代，如图13A与图13B所示。

本发明虽以以上较佳实施例等披露如上，然其并非用以限定本发明，任何熟知本领域技术者者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求并结合说明书与附图所界定者为准。

Claims (32)

1.一输出缓冲器，包含有：

一第一电路，耦合于一第一电源线以及一接合垫之间；

一第二电路，耦合于一第二电源线以及该接合垫之间，其包含有：

一电阻，设于一第一导电型的基底上，以一第二导电型的阱区所构成，其包含有一第一端以及一第二端，该第一端是为一第二导电型的掺杂区，该第二端是设于该阱区内且耦合于该接合垫；

至少一第一导电型的浮动的第一掺杂区，设于该阱区；以及

一静电防护组件，耦接于该第二端与该第二电源线之间。

2.如权利要求1所述的的输出缓冲器，其中，该第二电路另包含有一电容，耦接于该接合垫与该第一掺杂区之间。

3.如权利要求1所述的的输出缓冲器，其中，该静电防护组件是为一第二导电型的金属氧化物半导体晶体管，该金属氧化物半导体晶体管包含有一栅极、一漏极以及一源极，该漏极是耦合至该电阻的第二端，该源极是耦合于该第二电源线。

4.如权利要求3所述的的输出缓冲器，其中，该漏极与该源极是分别以一第二导电型的第二掺杂区与一第二导电型的第三掺杂区所构成。

5.如权利要求3所述的的输出缓冲器，其中，该栅极是耦合至一信号源。

6.如权利要求3所述的的输出缓冲器，其中，该栅极是耦合至该该第二电源线。

7.如权利要求3所述的的输出缓冲器，其中，该金属氧化物半导体晶体管是为一手指状的金属氧化物半导体晶体管。

8.如权利要求1所述的的输出缓冲器，其中，该第一端与该第二端是分别以一第二导电型的第四掺杂区与一第二导电型的第五掺杂区所构成。

9.如权利要求8所述的的输出缓冲器，其中，该第一掺杂区是设于该第四掺杂区与该第五掺杂区之间。

10.如权利要求8所述的的输出缓冲器，其中，该静电防护组件是为一第二导电型的金属氧化物半导体晶体管，该金属氧化物半导体晶体管包含有一栅极、一漏极、一源极以及一基极，且该漏极是以该第五掺杂区所构成，且该源极是耦合于该第二电源线。

11.如权利要求8所述的的输出缓冲器，其中，该第一掺杂区是与该第四掺杂区交错(interlace)设置。

12.如权利要求8所述的的输出缓冲器，其中，该第一掺杂区是与该第四掺杂区相接触。

13.如权利要求1所述的的输出缓冲器，其中，于一放电事件中，该第一掺杂区是耦合于该第一端。

14.如权利要求1所述的的输出缓冲器，其中，该基底是以一第六掺杂区耦合至该第二电源线。

15.一种静电防护电路，连接于第一接点与第二接点的间，其包含有：

一以一第二导电型的阱区所构成的电阻，设于一第一导电型的基底上，且耦合于该第一接点；

一第二导电型的第一掺杂区，浮动的设于与该阱区内；

一静电防护组件，耦接于该阱区与该第二接点之间；以及

一第一电容，耦接于该第一接点与该第一掺杂区之间。

16.如权利要求15所述的的触电防护电路，其中，于一静电放电事件(electrostatic discharge event)中，该第一掺杂区是耦合于该第一接点。

17.如权利要求15所述的的静电防护电路，其中，该第一接点是耦合至一输出入埠，该第二接点是耦合至一电源线。

18.如权利要求15所述的的静电防护电路，其中，该第一接点与该第二接点分别耦合至一第一电源线以及一第二电源线。

19.如权利要求15所述的的静电防护电路，其中，该静电防护组件是为一第二导电型的金属氧化物半导体晶体管，该金属氧化物半导体晶体管包含有一栅极、一漏极、一源极以及一基极，该漏极是耦合至该电阻，该源极是耦合于该第二接点。

20.如权利要求19所述的的静电防护电路，其中，该栅极是耦合至该第二接点。

21.如权利要求19所述的的静电防护电路，其中，该静电防护电路另包含有一延迟电路，以一延迟电阻与一延迟电容串联所构成，耦接于该第一接点与该第二接点之间，且该栅极是耦合于该延迟电阻与该延迟电容的串接点。

22.如权利要求19所述的的静电防护电路，其中，该漏极是耦合至该第一接点。

23.如权利要求15所述的的静电防护电路，其中，该静电防护组件是为一场氧化层金属氧化物半导体晶体管。

24.如权利要求23所述的的静电防护电路，其中，该场氧化层金属氧化物半导体晶体管包含有一第二导电型的第二掺杂区与一第二导电型的第三掺杂区，该第二掺杂区与该第三掺杂区均设于该基底上。

25.如权利要求24所述的的静电防护电路，其中，该场氧化层金属氧化物半导体晶体管另包含有一场氧化层，设于该第二掺杂区与该第三掺杂区之间。

26.如权利要求15所述的的静电防护电路，其中，该基底是以一第六掺杂区耦合至该第二接点。

27.如权利要求26所述的的静电防护电路，其中，该第六掺杂区是至少部分环绕该静电防护电路的外围。

28.如权利要求26所述的的静电防护电路，其中，该阱区与该第六掺杂区的间，另设有一第二导电型的第七掺杂区。

29.如权利要求15所述的的触电防护电路，其中，该第一导电型是为n型，且该第二导电型是为p型。

30.如权利要求15所述的的触电防护电路，其中，该第一导电型是为p型，且该第二导电型是为n型。

31.一输出缓冲器，包含有：

一第一电路，耦合于一第一电源线以及一接合垫之间；

一第二电路，耦合于一第二电源线以及该接合垫之间，其包含有：

一电阻，以一第二导电型的第二阱区所构成，其包含有一第一端以及一第二端，该第一端是为一第二导电型的掺杂区，该第二端是设于该阱区内且耦合于该接合垫；

至少一第一导电型的浮动的第一掺杂区，设于该阱区；以及

一静电防护组件，设于一第一导电型的第一阱区上，耦接于该第二端与该第二电源线之间。

32.一种静电防护电路，连接于第一接点与第二接点之间，其包含有：

一以一第二导电型的第二阱区所构成的电阻，且耦合于该第一接点；

一第二导电型的第一掺杂区，浮动的设于与该阱区内；

一静电防护组件，设于一第一导电型的第一阱区上，耦接于该阱区与该第二接点之间；以及

一第一电容，耦接于该第一接点与该第一掺杂区之间。

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