CN203933571U - 一种占空比自动可调节的时钟倍频电路 - Google Patents
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Abstract
本实用新型公开了一种占空比自动可调节的时钟倍频电路，属于电路设计技术领域。该电路包括可编程延迟线、异或门电路以及由占空比判断电路和加/减法电路构成的占空比反馈回路；可编程延迟线与异或门电路相连，用于实现参考时钟的延迟时间，延迟时间的精度由电路的最小延迟单元决定；占空比判断电路接收异或门电路的输出信号，将时钟信号的占空比与预设值进行比较，并输出判断结果信号；加/减法电路根据占空比判断电路输出的判断结果信号来做加/减法运算，判断出N个占空比判断周期的占空比偏离预设值的方向及个数，从而将反馈信号传送至可编程延迟线，实现占空比的自动调节。
Description
技术领域
本实用新型涉及一种时钟倍频电路，尤其涉及一种用于电路设计和可编程逻辑器件设计中的占空比自动可调节的时钟倍频电路。
背景技术
时钟倍频电路广泛应用于各种芯片设计当中，倍频时钟可以作为数字电路的工作时钟，也可以作为一些专用芯片的时间间隔计量脉冲等。随着电路工作频率的不断增高，为保证数据通信时序的正确性以及时间计量的准确性，对倍频时钟电路的占空比提出了更加严格的要求。
在一般的数字电路中通常要求时钟的占空比为50％，在高速时钟倍频电路中，周围环境或者器件本身对倍频时钟波形的影响将会更大，带来的后果也更加严重。这就要求倍频电路本身具有一定纠错能力，而且纠错过程要快速准确。
目前，倍频时钟电路中的占空比调节大多采用手动调节电位器的方法，实时性较差，不能满足目前高速时钟倍频电路发展的要求。
实用新型内容
有鉴于此，本实用新型的目的在于提供一种占空比自动可调节的时钟倍频电路，占空比调节的精度由延迟线最小延迟时间决定。占空比测试电路将占空比进行量化，与延迟线控制端口构成反馈回路实现占空比的自动可调节功能。同时，延迟线使电路更加灵活，可以根据实际情况设计不同的算法结构来提高占空比调节速度。
为达到上述目的，本实用新型提供如下技术方案：
一种占空比自动可调节的时钟倍频电路，包括延迟线、异或门电路以及由占空比判断电路和加/减法电路构成的占空比反馈回路；延迟线与异或门电路相连，用于实现参考时钟的延迟时间，延迟时间的精度由电路的最小延迟单元决定；占空比判断电路接收异或门电路的输出信号，将时钟信号的占空比与预设值进行比较，并输出判断结果信号；加/减法电路根据占空比判断电路输出的判断结果信号来做加/减法运算，判断出N个占空比判断周期的占空比偏离预设值的方向及个数，从而将反馈信号传送至延迟线，实现占空比的自动调节。
进一步，延迟线采用数字延迟结构或模拟延迟结构，数字延迟结构基本延迟单元为门电路，模拟延迟结构基本延迟单元为RC延迟电路。
进一步，根据实际电路延迟范围延迟线可使用线形结构或环形结构。
进一步，所述占空比判断电路包括积分电路和比较器，占空比判断电路中的积分电路输出电平直接与预设电平相比较，高于预设值时输出1，低于预设值时输出0。
本实用新型的有益效果在于：本实用新型提出了一种占空比自动可调节的时钟倍频电路，可以实现倍频时钟占空比的自动可调，灵活多变，其调节最小精度依赖于最小延迟单元，调节的速度依赖于程序算法结构。
附图说明
为了使本实用新型的目的、技术方案和有益效果更加清楚，本实用新型提供如下附图进行说明：
图1为占空比自动可调节的时钟倍频电路结构框图；
图2为倍频时钟电路输入输出信号示意图；
图3为基于门电路结构的可编程延迟线；
图4为基于RC电路结构的可编程延迟线。
具体实施方式
下面将结合附图，对本实用新型的优选实施例进行详细的描述。
图1为占空比自动可调节的时钟倍频电路结构框图，如图所示：
本电路包括延迟线、异或门电路以及由占空比判断电路和加/减法电路构成的占空比反馈回路；延迟线与异或门电路相连，用于实现参考时钟的延迟时间，延迟时间的精度由电路的最小延迟单元决定；占空比判断电路接收异或门电路的输出信号，将时钟信号的占空比与预设值进行比较，并输出判断结果信号；加/减法电路根据占空比判断电路输出的判断结果信号来做加/减法运算，判断出N个占空比判断周期的占空比偏离预设值的方向及个数，从而将反馈信号传送至延迟线，实现占空比的自动调节。
具体来说：
延迟线用来实现参考时钟的延迟时间，延迟时间的精度由电路的最小延迟单元决定，具体延迟时间由程序控制，这种设计使参考时钟的延迟时间调节更加灵活和准确。
异或门电路实现电路的二倍频功能，异或门电路输入端为参考时钟和经过延迟线的参考时钟。
占空比判断电路的作用是将时钟信号的占空比与预设值(如50％)进行比较，当大于预设值时输入逻辑信号1，当小于预设值时输出逻辑信号0。
加/减法器的功能是根据占空比判断电路的输出的逻辑信号来做加/减法运算，当输出为1时做加法运算当输出为0时做减法运算，可判断N个占空比判断周期的占空比偏离预设值的方向及个数。
参考时钟、延迟时钟和最后输出的倍频时钟节点信号图如图2所示，通过调节延迟时钟延迟时间就可得到不同占空比的倍频时钟信号。
延迟线的结构有数字延迟结构和模拟延迟结构两种方案，数字延迟结构如图3所示，采用门电路作为基本延迟单元，通过程序控制选择哪一路抽头开关闭合来得到不同数量门电路的回路，从而得到不同的延迟时间。模拟延迟结构如图4所示，采用RC延迟电路作为基本延迟单元。
占空比判断电路可由积分电路和比较器实现。积分电路将M个倍频时钟周期内的占空比时间信号转换为电压信号，电压信号通过与预设电压值进行比较，当大于预设电压时电路输出高电平信号，当小于预设值电压时电路输出低电平信号。预设值由电路所需占空比、时钟电平值和M值计算所得，一般数字电路所需占空比通常为50％。应当指出的是占空比判断电路能够识别的M值越小，调节的频率就越高，倍频时钟信号的占空比就越稳定。
加/减法电路将倍频时钟信号的占空比实时情况输入到可编程延迟线控制端，根据占空比偏离情况作相应调整。可编程延迟线调节可采用收敛调节的方式，当占空比偏离实际情况时先宏调再微调，调节X个时钟周期后停止调节。
最后说明的是，以上优选实施例仅用以说明本实用新型的技术方案而非限制，尽管通过上述优选实施例已经对本实用新型进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本实用新型权利要求书所限定的范围。
Claims (4)
1.一种占空比自动可调节的时钟倍频电路，其特征在于：包括延迟线、异或门电路以及由占空比判断电路和加/减法电路构成的占空比反馈回路；延迟线与异或门电路相连，用于实现参考时钟的延迟时间，延迟时间的精度由电路的最小延迟单元决定；占空比判断电路接收异或门电路的输出信号，并输出判断结果信号；加/减法电路根据占空比判断电路输出的判断结果信号来做加/减法运算，并将反馈信号传送至延迟线，实现占空比的自动调节。
2.根据权利要求1所述的一种占空比自动可调节的时钟倍频电路，其特征在于：延迟线采用数字延迟结构或模拟延迟结构，数字延迟结构基本延迟单元为门电路，模拟延迟结构基本延迟单元为RC延迟电路。
3.根据权利要求2所述的一种占空比自动可调节的时钟倍频电路，其特征在于：根据实际电路延迟范围延迟线可使用线形结构或环形结构。
4.根据权利要求3所述的一种占空比自动可调节的时钟倍频电路，其特征在于：所述占空比判断电路包括积分电路和比较器，占空比判断电路中的积分电路输出电平直接与预设电平相比较，高于预设值时输出1，低于预设值时输出0。
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