CN109062111B - 一种电源ic及其延时控制器件 - Google Patents

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Abstract

本申请公开了一种延时控制器件，包括延迟时长设置接口、运算电路和延迟输出电路；当预设数量个延迟时长设置接口被置为有效电位态时，运算电路用于根据有效电位态，对预设数量个延迟时长设置接口对应的延迟时长参数进行相应的运算，以获取总时长；延迟输出电路用于输出延迟时长为总时长的延时信号。本申请所提供的延时控制芯片具体由硬件电路实现，仅仅通过改变外接电路更换接入的延迟时长设置接口及其有效电位态，即可完成对最终输出的延时信号的延迟时间的设置，因此使用方便，可随意灵活调整，对用户的软件编程能力没有要求，适用性较高。本申请还公开了一种电源IC，同样具有上述有益效果。

Description

一种电源IC及其延时控制器件
技术领域
本申请涉及电子技术领域，特别涉及一种电源IC及其延时控制器件。
背景技术
时序控制是现代电子技术中一种重要的基础设计。特别是在开关电源中，通过时序控制技术可实现对电源IC即电源脉宽集成输出的调控，包括开启控制、关闭控制和延时控制等。其中，现有技术中的延时控制芯片大多是基于一些可编程控制芯片实现的，例如复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)等，设计人员通过编写芯片内部的程序来实现延时控制。当需要更改延迟输出的时间设置时，便需要设计人员在内部程序中进行相关修改。可见，现有技术中延时控制的实现较为麻烦，要求设计人员需具备一定的编程语言能力，具有较差的灵活多变性。
由此，采用何种简单灵活、便于使用的延时控制器件，是本领域技术人员所需要解决的技术问题。
发明内容
本申请的目的在于提供一种无须软件编程即可灵活实现调节延时设置的电源IC及其延时控制器件，以便更加方便用户使用，增强产品适用性。
为解决上述技术问题，本申请提供一种延时控制器件，包括延迟时长设置接口、运算电路和延迟输出电路；
当预设数量个所述延迟时长设置接口被置为有效电位态时，
所述运算电路用于根据所述有效电位态，对预设数量个所述延迟时长设置接口对应的延迟时长参数进行相应的运算，以获取总时长；所述延迟输出电路用于输出延迟时长为所述总时长的延时信号。
可选地，所述运算电路包括加法运算电路和减法运算电路；
所述加法运算电路具体用于：
当所述有效电位态为第一有效电位态时，对预设数量个所述延迟时长设置接口对应的所述延迟时长参数进行加法运算，以获取所述总时长；
所述减法运算电路具体用于：
当所述有效电位态为第二有效电位态时，对预设数量个所述延迟时长设置接口对应的所述延迟时长参数进行连减运算，以获取所述总时长。
可选地，
所述第一有效电位态具体为高电平态；
所述第二有效电位态具体为低电平态。
可选地，所述延时控制器件包括至少两种所述延迟时长设置接口，不同种延迟时长设置接口对应于不同的延迟时长参数。
可选地，各个所述延迟时长设置接口按照延迟时长参数从小至大的顺序依次编号；
所述减法运算电路具体用于：
当所述有效电位态为所述第二有效电位态时，按照编号从大至小的顺序，对预设数量个所述延迟时长设置接口对应的所述延迟时长参数依次进行连减运算，以获取所述总时长。
可选地，所述延时控制器件具体包括四种所述延迟时长设置接口，四种所述延迟时长设置接口所对应的所述延迟时长参数分别为：
1ms、5ms、10ms、20ms。
可选地，所述延时控制器件具体为复杂可编程逻辑器件。
本申请还提供了一种电源IC，包括如上所述的任一种延时控制器件。
本申请所提供的延时控制器件包括延迟时长设置接口、运算电路和延迟输出电路；当预设数量个所述延迟时长设置接口被置为有效电位态时，所述运算电路用于根据所述有效电位态，对预设数量个所述延迟时长设置接口对应的延迟时长参数进行相应的运算，以获取总时长；所述延迟输出电路用于输出延迟时长为所述总时长的延时信号。
可见，相比于现有技术，本申请所提供的延时控制器件，利用运算电路根据延迟时长设置接口的有效电位态计算得到总时长，从而由延迟输出电路输出延迟时长为总时长的延时信号，使得用户仅仅通过改变外接电路更换接入的延迟时长设置接口及其有效电位态，即可完成对最终输出的延时信号的延迟时间的设置。本申请所提供的延时控制芯片具体由硬件电路实现，使用方便，延迟时长可随意灵活调整，对用户的软件编程能力没有要求，适用性较高。本申请所提供的电源IC包括上述延时控制器件，同样具有上述有益效果。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
图1为本申请所提供的一种延时控制器件的电路结构框图；
图2为本申请所提供的一种延时控制器件的管脚图。
具体实施方式
本申请的核心在于提供一种无须软件编程即可灵活实现调节延时设置的电源IC及其延时控制器件，以便更加方便用户使用，增强产品适用性。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图1，图1为本申请所提供的一种延时控制器件的电路结构框图，主要包括延迟时长设置接口1、运算电路2和延迟输出电路3；
当预设数量个延迟时长设置接口1被置为有效电位态时，
运算电路2用于根据有效电位态，对预设数量个延迟时长设置接口1对应的延迟时长参数进行相应的运算，以获取总时长；延迟输出电路3用于输出延迟时长为总时长的延时信号。
具体地，本申请所提供的延时控制器件，并非像现有技术中那样采用软件编程的方式进行延时控制，而是通过硬件电路实现的。具体地，本申请所提供的延时控制器件中包括有多个延迟时长设置接口1，每个延迟时长设置接口1都对应有一个延迟时长参数。容易理解的是，所说的延迟时长设置接口1实际上便是实物中延时控制器件的管脚。当用户通过外接电路将某个延迟时长设置接口1置为有效电位态时，即说明该延迟时长设置接口1被用户选中，其对应的延迟时长参数将会影响延时控制器件输出的延时信号。容易理解的是，所说的有效电位态是区别于高阻态而言的，具体可包括高电平态和低电平态。
为了能够进行灵活多变的延时输出控制，本申请所提供的延时控制器件包括有运算电路2，可以根据被用户选中的延迟时长设置接口1的有效电位态进行相应的运算，利用这些被选中的延迟时长设置接口1对应的延迟时长参数计算出总时长，该总时长即为延时控制器件最终输出的延时信号的延迟时长。由此，用户不必进行软件编程，而是仅仅通过调整外接电路来更改延迟时长设置接口1的有效电位态，便可以实现对最终延迟时长的调节，十分方便简单，易于操作。
可见，本申请所提供的延时控制器件，利用运算电路2根据延迟时长设置接口1的有效电位态计算得到总时长，从而由延迟输出电路3输出延迟时长为总时长的延时信号，使得用户仅仅通过改变外接电路更换接入的延迟时长设置接口1及其有效电位态，即可完成对最终输出的延时信号的延迟时间的设置。本申请所提供的延时控制芯片具体由硬件电路实现，使用方便，延迟时长可随意灵活调整，对用户的软件编程能力没有要求，适用性较高。
本申请所提供的延时控制器件，在上述实施例的基础上：
作为一种优选实施例，运算电路2包括加法运算电路和减法运算电路；
加法运算电路具体用于：
当有效电位态为第一有效电位态时，对预设数量个延迟时长设置接口1对应的延迟时长参数进行加法运算，以获取总时长；
减法运算电路具体用于：
当有效电位态为第二有效电位态时，对预设数量个延迟时长设置接口1对应的延迟时长参数进行连减运算，以获取总时长。
具体地，所说的运算电路2可具体包括加法运算电路和减法运算电路，分别用于进行加法运算和连减运算。当用户通过外接电路将预设数量个延迟时长设置接口1置为第一有效电位态时，便可以由加法运算电路进行加法运算来得到总时长；当用户通过外接电路将预设数量个延迟时长设置接口1置为第二有效电位态时，便可以由减法运算电路进行连减运算来得到总时长。
作为一种优选实施例，
第一有效电位态具体为高电平态；
第二有效电位态具体为低电平态。
当然，本领域技术人员也可以将第一有效电位态选择为低电平态，而将第二有效电位态选择为高电平态，本申请对此并不进行限定。
作为一种优选实施例，延时控制器件包括至少两种延迟时长设置接口1，不同种延迟时长设置接口1对应于不同的延迟时长参数。
具体地，为了尽可能地丰富延迟时间的取值，本申请所提供的延时控制器件可以设置多种延迟时长设置接口1，同种延迟时长设置接口1的延迟时长参数相同，而不同种延迟时长设置接口1的延迟时长参数自然不同。
作为一种优选实施例，各个延迟时长设置接口1按照延迟时长参数从小至大的顺序依次编号；
减法运算电路具体用于：
当有效电位态为第二有效电位态时，按照编号从大至小的顺序，对预设数量个延迟时长设置接口1对应的延迟时长参数依次进行连减运算，以获取总时长。
具体地，器件的各个管脚一般都会进行编号。由此，本申请所提供的延时控制器件，可进一步按照一定的顺序设置各个延迟时长设置接口1的延迟时长参数，具体地，可为管脚编号相对较小的延迟时长设置接口1也设置相对较小的延迟时长参数，令不同延迟时长设置接口1的延迟时长参数随管脚编号的增大而广义增大。所说的广义增大是指包括保持不变在内的广义上的增大。
值得一提的是，所说的减法运算电路在对被置为第二有效电位态的延迟时长设置接口1的延迟时长参数进行连减运算时，为防止运算出错，理论上应当用最大的延迟时长参数减去剩余的延迟时长参数。由此，对于按顺序设置延迟时长参数的延时控制器件，减法运算电路可按照延迟时长设置接口1的编号从大至小的顺序依次进行连减运算，以便保证将最大的延迟时长参数作为连减运算中的被减数。
请参考图2，图2为本申请所提供的一种延时控制器件的管脚图。
作为一种优选实施例，如图2所示，延时控制器件具体包括四种延迟时长设置接口1，四种延迟时长设置接口1所对应的延迟时长参数分别为：
1ms、5ms、10ms、20ms。
一般地，器件的管脚都是按照物理逆时针方向进行排布和编号的，具体如图2所示。图2中的延时控制器件各延迟时长设置接口1的延迟时长参数也是按物理逆时针方向广义增大。其中，编号为(1)～(10)的延迟时长设置接口1对应的延迟时长参数均为1ms；编号为(11)～(20)的延迟时长设置接口1对应的延迟时长参数均为5ms；编号为(21)～(30)的延迟时长设置接口1对应的延迟时长参数均为10ms；编号为(31)～(40)的延迟时长设置接口1对应的延迟时长参数均为20ms。当然，本领域技术人员也可以采用其他设置方式，本申请对此并不进行限定。
如此，当用户将编号为(1)和(2)的两个延迟时长设置接口1均外接为第一有效电位态时，同时就相当于管脚(1)和(2)相互连接，则最终输出的延时信号的延迟时长则为1ms+1ms＝2ms；又例如，当用户将编号为(1)和(21)的两个延迟时长设置接口1均外接为第二有效电位态时，同时就相当于管脚(1)和(21)相互连接，则最终输出的延时信号的延迟时长则为10ms-1ms＝9ms；再例如，当用户将编号为(1)、(11)和(21)的三个延迟时长设置接口1均外接为第二有效电位态时，同时就相当于管脚(1)、(11)和(21)相互连接，则最终输出的延时信号的延迟时长则为10ms-5ms-1ms＝4ms。
作为一种优选实施例，延时控制器件具体为复杂可编程逻辑器件。
具体地，本申请所提供的延时控制器件具体可选择为复杂可编程逻辑器件这一并行处理的高速器件，当然，本领域技术人员也可以使用其他进行时序控制的芯片，本申请对此并不进行限定。
本申请还提供了一种电源IC，包括如上所述的任一种延时控制器件。
本申请所提供的电源IC的具体实施方式与上文所描述的延时控制器件可相互对应参照，这里就不再赘述。
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

Claims (8)

1.一种延时控制器件，其特征在于，包括延迟时长设置接口、运算电路和延迟输出电路；所述延迟时长设置接口为所述延时控制器件的管脚；
当预设数量个所述延迟时长设置接口被置为有效电位态时，
所述运算电路用于根据所述有效电位态，对预设数量个所述延迟时长设置接口对应的延迟时长参数进行相应的运算，以获取总时长；所述延迟输出电路用于输出延迟时长为所述总时长的延时信号。
2.根据权利要求1所述的延时控制器件，其特征在于，所述运算电路包括加法运算电路和减法运算电路；
所述加法运算电路具体用于：
当所述有效电位态为第一有效电位态时，对预设数量个所述延迟时长设置接口对应的所述延迟时长参数进行加法运算，以获取所述总时长；
所述减法运算电路具体用于：
当所述有效电位态为第二有效电位态时，对预设数量个所述延迟时长设置接口对应的所述延迟时长参数进行连减运算，以获取所述总时长。
3.根据权利要求2所述的延时控制器件，其特征在于，
所述第一有效电位态具体为高电平态；
所述第二有效电位态具体为低电平态。
4.根据权利要求2所述的延时控制器件，其特征在于，所述延时控制器件包括至少两种所述延迟时长设置接口，不同种延迟时长设置接口对应于不同的延迟时长参数。
5.根据权利要求4所述的延时控制器件，其特征在于，各个所述延迟时长设置接口按照延迟时长参数从小至大的顺序依次编号；
所述减法运算电路具体用于：
当所述有效电位态为所述第二有效电位态时，按照编号从大至小的顺序，对预设数量个所述延迟时长设置接口对应的所述延迟时长参数依次进行连减运算，以获取所述总时长。
6.根据权利要求4所述的延时控制器件，其特征在于，所述延时控制器件具体包括四种所述延迟时长设置接口，四种所述延迟时长设置接口所对应的所述延迟时长参数分别为：
1ms、5ms、10ms、20ms。
7.根据权利要求1至6任一项所述的延时控制器件，其特征在于，所述延时控制器件具体为复杂可编程逻辑器件。
8.一种电源IC，其特征在于，包括如权利要求1至7任一项所述的延时控制器件。
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