JP2005348129A - 半導体装置 - Google Patents

Abstract

【課題】 デューティ・サイクルが劣化したクロックを入力しても動作周波数を低下させることなく、少ない素子数で、入力クロックの分周クロックを高精度に生成する。
【解決手段】 ２本の入力端子と２本の出力端子を有して、第１の入力端子にアクティブな入力を加えるとセット状態になり、第２の入力端子にアクティブな入力を加えるとリセット状態になる同一構成のフリップフロップ１０−１〜１０−４を４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する。第１の入力端子へクロックを入力した場合、デューティ・サイクルの影響を受けない動作周波数を持つ２分周の信号を第１の出力端子から出力する。
【選択図】 図１

Description

本発明は半導体装置に関し、特にクロックの分周を行う半導体装置に関する。

近年、ネットワークのブロードバンド化が進み、各種情報機器の高速化、低消費電力化が要求されており、それらを支えるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）半導体技術への要求もますます高まってきている。ＣＭＯＳ半導体技術では、微細な加工を行って、トランジスタ面積を縮小化し、性能の向上、コストの低減等を図っている。

また、高集積度、高速化が求められるシステム開発の状況においては、高周波回路のクロック信号に求められる仕様は、より厳しくなってきており、クロック信号のタイミング設計は非常に重要なものになっている。

通常、高周波回路では、分周回路を用いて高周波クロック信号を分周し、分周されたクロックは所定のデバイスに分配される。例えば、ＰＬＬ（Phase-locked loop）回路では、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）が出力する高周波クロックを分周し、位相比較器にフィードバックする構造をもつ。

従来のクロック関連の技術としては、ＲＳフリップフロップを用いて構成され、基準信号と入力信号それぞれのデューティにかかわらず動作する位相比較器が提案されている（例えば、特許文献１）。
特開昭５５−１０４１２６号公報（第６頁〜第７頁，第１５図）

一般に、ＶＣＯの出す高周波クロックは、ＣＭＯＳ回路の場合、トランジスタ特性のプロセス上のばらつきから、デューティ（Duty：１周期のHighの区間とLowの区間の比）特性が悪くなることがある。デューティ特性が悪くなると（デューティ・サイクルが劣化すると）、分周器の動作周波数帯域は低くなる傾向を持つ。このため、デューティ・サイクルが劣化したクロックから分周された分周クロックがデバイスに入力すると、デバイスの性能を大幅に低下させるといった問題があった。

デューティ・サイクルの劣化は、半導体製造において完全には抑制しきれず、デバイス毎でも異なる。このため、デューティ・サイクルが劣化したクロックが入力しても動作周波数の低下が生じないデューティ・サイクル劣化耐性のある分周器の実現化が強く求められている。

なお、上記の従来技術（特開昭５５−１０４１２６号公報）は、デューティ劣化にかかわらず動作する機器ではあるが、基準信号と入力信号の位相差を比較検出する機能の回路であるため、クロックを分周して所定回路に分配する分周回路には適応することはできない。

本発明はこのような点に鑑みてなされたものであり、デューティ・サイクルが劣化したクロックを入力しても動作周波数を低下させることなく、入力クロックの分周クロックを高精度に生成する半導体装置を提供することを目的とする。

本発明では上記課題を解決するために、図１に示すような、クロックの分周を行う半導体装置１０において、２本の入力端子と２本の出力端子を有して、第１の入力端子にアクティブな入力を加えるとセット状態になり、第２の入力端子にアクティブな入力を加えるとリセット状態になるフリップフロップ１０−１〜１０−４に対して、同一構成のフリップフロップ１０−１〜１０−４を４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する端子接続構成をとり、第１の入力端子へクロックを入力した場合、デューティ・サイクルの影響を受けない動作周波数を持つ２分周の信号を第１の出力端子から出力することを特徴とする半導体装置１０が提供される。

ここで、フリップフロップ１０−１〜１０−４は、同一構成であって４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する端子接続構成をとる。そして、第１の入力端子へクロックを入力した場合、デューティ・サイクルの影響を受けない動作周波数を持つ２分周の信号を第１の出力端子から出力する。

本発明の半導体装置は、第１の入力端子にアクティブな入力を加えるとセット状態になり、第２の入力端子にアクティブな入力を加えるとリセット状態になる同一構成のフリップフロップを４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する端子接続構成をとる。そして、第１の入力端子へクロックを入力し、デューティ・サイクルの影響を受けない動作周波数を持つ２分周の信号を第１の出力端子から出力する構成とした。これにより、デューティ・サイクルが劣化したクロックを入力しても動作周波数を低下させることなく、少ない素子数で、入力クロックの分周クロックを高精度に生成することが可能になる。

以下、本発明の実施の形態を図面を参照して説明する。図１は本発明の半導体装置の原理図である。半導体装置１０は、クロック分周を行う装置であり、例えば、標準的なＣＭＯＳプロセスで作成されて、高周波回路で利用される装置である。

また、半導体装置１０は、２本の入力端子と２本の出力端子を有する４つのフリップフロップ１０−１〜１０−４を含む。これらのフリップフロップは、第１の入力端子にアクティブな入力（正論理ならHigh、負論理ならLow）を加えるとセット状態になり、第２の入力端子にアクティブな入力を加えるとリセット状態になるフリップフロップである。

フリップフロップ１０−１〜１０−４は、４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する端子接続構成をとる。また、第１の入力端子へクロックを入力した場合、デューティ・サイクルの影響を受けない動作周波数を持つ２分周の信号を第１の出力端子から出力することになる。

なお、ここでいうフリップフロップは、具体的にはＲＳ型のフリップフロップである。また、２つのＮＡＮＤのたすきがけ接続構成のＲＳ型フリップフロップならば負論理の動作をし、２つのＮＯＲのたすきがけ接続構成のＲＳ型フリップフロップならば正論理の動作をする。本発明の詳細動作については後述する。

次に本発明が解決すべき問題点について、デューティ・サイクルの劣化が分周器の動作周波数帯域を低下させる理由について説明する。図２は理想的なデューティ特性のクロックを示す図である。クロックＣＫ１、ＣＫ２は、デューティ・サイクルが劣化していない状態を示している。なお、デューティが５０％、すなわち、Highの区間とLowの区間の比率が５０：５０のときを、劣化が生じていない理想的なデューティとする。

クロックＣＫ１、ＣＫ２は共に１周期がＴｐで、互いに反転関係を有するクロックである。そして、２つのクロックＣＫ１、ＣＫ２の立ち下がりエッジ（図中、白丸）の間隔は半周期（＝Ｔｐ／２）毎の等間隔となっており、正常な反転関係が保たれている（正常な反転関係とは、クロックＣＫ１のLow区間ではクロックＣＫ２はHigh区間になっており、クロックＣＫ１のHigh区間ではクロックＣＫ２はLow区間になっているということ）。

図３はデューティ特性が劣化したクロック例を示す図である。図２に示したクロックＣＫ１、ＣＫ２のデューティ・サイクルが劣化した様子を示している。クロックＣＫ１、ＣＫ２の立ち下がりエッジの間隔は、半周期ごとの等間隔であることに変わりはないが、１周期においてHighの区間とLowの区間の比率が５０：５０の関係になっておらず、クロックＣＫ１、ＣＫ２のデューティは劣化している（図ではHigh区間＞Low区間となっている）。また、クロックＣＫ１、ＣＫ２の反転関係が崩れている（例えば、クロックＣＫ１のHighの区間に、クロックＣＫ２はLow区間とHigh区間の両方が存在しているということ）。

本発明では、図３に示すような、デューティ・サイクルが劣化し反転関係が崩れたクロック（以下、単に劣化クロックとも呼ぶ）を入力しても正常に分周できる分周器（半導体装置）を提供するものである。

図４は分周器の構成を示す図である。２分周を行う従来の分周器３０を示している。分周器３０は、Ｄ型フリップフロップのラッチ（Latch）３１、３２から構成される。ラッチ３１では、入力クロックＣＫ１のエッジに同期して、Ｄ端子に入力したHighまたはLowのデータがＱ端子から出力し、ラッチ３２のＤ端子に入力する。そして、ラッチ３２に入力したデータは、ＱＸ端子から反転出力し、ラッチ３１のＤ端子に入力する。

素子の接続関係を記すと、クロックＣＫ１は、ラッチ３１のＣＫ端子とラッチ３２のＣＫＸ端子に入力する。クロックＣＫ２は、ラッチ３１のＣＫＸ端子とラッチ３２のＣＫ端子に入力する。ラッチ３１のＤ端子は、ラッチ３２のＱＸ端子と接続し、ラッチ３１のＱ端子は、ラッチ３２のＤ端子と接続する（図中の符号Ｎ１、Ｎ２は後述の説明に使用する）。

図５はラッチ回路の内部構成を示す図である。ラッチ（ラッチ３１、３２共に）は、Transfer gateＴｇ１１、Ｔｇ１２及びインバータＩｖ１１〜Ｉｖ１３から構成される。なお、Transfer gateＴｇ１１、Ｔｇ１２は、PchとNchそれぞれのドレインとソースをつなげて構成したＦＥＴ（Field Effect Transistor）であり、PchゲートＧが低電位でNchゲートＧが高電位の反転関係になったときに、スイッチＯＮとなる（Transfer gateが開き、電流がドレイン→ソースへ流れる）。

また、クロックの接続関係から、Transfer gateＴｇ１１がＯＮのときはTransfer gateＴｇ１２はＯＦＦ、Transfer gateＴｇ１１がＯＦＦのときはTransfer gateＴｇ１２はＯＮとなる。

各素子の接続関係を記すと、ＣＫ端子は、Transfer gateＴｇ１１のNchゲートＧと、Transfer gateＴｇ１２のPchゲートＧと接続する。ＣＫＸ端子は、Transfer gateＴｇ１１のPchゲートＧと、Transfer gateＴｇ１２のNchゲートＧと接続する。

Ｄ端子は、Transfer gateＴｇ１１のドレインＤと接続し、Transfer gateＴｇ１１のソースＳは、Transfer gateＴｇ１２のドレインＤとインバータＩｖ１１の入力部と接続する。インバータＩｖ１２の出力部は、Transfer gateＴｇ１２のソースＳと接続し、インバータＩｖ１２の入力部は、インバータＩｖ１１の出力部と、インバータＩｖ１３の入力部と、ＱＸ端子と接続する。インバータＩｖ１３の出力部はＱ端子と接続する。

次に図３に示した劣化クロックが図４の分周器３０に入力した場合の動作周波数について解析する。図６は分周器３０の内部構成を示す図である。ラッチ３１はTransfer gateＴｇ１、Ｔｇ２、インバータＩｖ１〜Ｉｖ３を含み、ラッチ３２はTransfer gateＴｇ３、Ｔｇ４、インバータＩｖ４〜Ｉｖ６を含む。

素子の接続関係を記すと、クロックＣＫ１は、ラッチ３１のＣＫ端子及びラッチ３２のＣＫＸ端子に入力するので、Transfer gateＴｇ１のNchゲートＧ、Transfer gateＴｇ２のPchゲートＧ、Transfer gateＴｇ３のPchゲートＧ、Transfer gateＴｇ４のNchゲートＧが接続する。また、クロックＣＫ２は、ラッチ３１のＣＫＸ端子及びラッチ３２のＣＫ端子に入力するので、Transfer gateＴｇ１のPchゲートＧ、Transfer gateＴｇ２のNchゲートＧ、Transfer gateＴｇ３のNchゲートＧ、Transfer gateＴｇ４のPchゲートＧが接続する。

また、ラッチ３１のＤ端子とラッチ３２のＱＸ端子が接続するので、Transfer gateＴｇ１のドレインＤ、インバータＩｖ４の出力部、インバータＩｖ５、Ｉｖ６の入力部が接続する。さらに、ラッチ３１のＱ端子とラッチ３２のＤ端子が接続するので、インバータＩｖ３の出力部とTransfer gateＴｇ３のドレインＤが接続する。その他のラッチ内部の接続関係は図５で上述したので説明は省略する（図中の符号Ｎ１〜Ｎ４は後述の説明に使用する）。

ここで、Ｔ_pをクロックの１周期の区間、Ｔ_halfをクロックのLow区間として、クロックのデューティを式（１）で定義する。

図７は分周器３０の動作を示すタイムチャートである。図３に示したような劣化クロックとして、Duty＜０．５の場合のクロックが、分周器３０へ入力した際の動作として、クロックＣＫ１、ＣＫ２、Ｎ１ポイントにおけるデータ、Ｎ２ポイントにおけるデータを示している。なお、Duty＜０．５とは、上記の定義式（１）から、１周期のＴ_p内においてLow区間がHigh区間よりも短いクロックである。

次に分周器３０に対して、劣化クロックが入力した場合の動作条件について考える。図７のタイムチャートからわかるように、クロックＣＫ２の立ち下がりのtck2 fallのときに、クロックＣＫ１はHighレベルであるから、ラッチ３１のTransfer gateＴｇ１は開くことになる。

また、クロックＣＫ２のtck2 fallの立ち下がりエッジから次に変化するクロックエッジは、クロックＣＫ２のtck2 riseの立ち上がりエッジである。クロックＣＫ２の立ち上がりtck2 riseで、ラッチ３１のTransfer gateＴｇ２及びラッチ３２のTransfer gateＴｇ３のNchゲートＧがHighとなるので、Transfer gateＴｇ２、Ｔｇ３に対して開通条件の１つが与えられることになる。

ここで、図６のＮ１ポイントにあるデータは、ラッチ３１のTransfer gateＴｇ１が完全に開通するtck2 fallから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck2 riseまでに、ラッチ３１のTransfer gateＴｇ２の手前のＮ３ポイント及びＮ２ポイントに伝達されていなければならない（動作条件１とする）。

図８は動作条件１が表す伝達経路を示す図である。経路Ａは、Ｎ１ポイントにあったデータが、Ｎ３ポイントに到達するまでの経路を示しており、Transfer gateＴｇ１→インバータＩｖ１→インバータＩｖ２の素子を通過する。経路Ｂは、Ｎ１ポイントにあったデータが、Ｎ２ポイントに到達するまでの経路を示しており、Transfer gateＴｇ１→インバータＩｖ１→インバータＩｖ３の素子を通過する。

ここで、インバータＩｖ１〜Ｉｖ６それぞれの遅延時間をＤ_inv、TransfergateＴｇ１〜Ｔｇ４の遅延時間をＤ_gateとすると、動作条件１の内容は、以下の式（２）で表せる。

式（２）の左辺は、ラッチ３１のTransfer gateＴｇ１が開通するtck2 fallから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck2 riseまでの差分の時間を表し、右辺はＮ１ポイントのデータが、Ｎ３ポイントまたはＮ２ポイントまで到達するのにかかる所要時間を表している。動作条件１の内容から、右辺の到達所要時間は、左辺に示す時間よりも小さくなる必要がある。

なお、式（２）の右辺の２Ｄ_inv＋Ｄ_gateは、経路Ａに関する（インバータＩｖ１のＤ_inv）＋（インバータＩｖ２のＤ_inv）＋（Transfer gateＴｇ１のＤ_gate）、または経路Ｂに関する（インバータＩｖ１のＤ_inv）＋（インバータＩｖ３のＤ_inv）＋（Transfer gateＴｇ１のＤ_gate）を表している（どちらも同じ値なのでいずれでもよい）。

一方、図７のタイムチャートからわかるように、クロックＣＫ１の立ち下がりのtck1 fallのときに、クロックＣＫ２はHighレベルであるから、ラッチ３２のTransfer gateＴｇ３は開くことになる。

また、クロックＣＫ１のtck1 fallの立ち下がりエッジから次に変化するクロックエッジは、クロックＣＫ１のtck1 riseの立ち上がりエッジである。クロックＣＫ１の立ち上がりtck1 riseで、ラッチ３２のTransfer gateＴｇ４及びラッチ３１のTransfer gateＴｇ１のNchゲートＧがHighとなるので、Transfer gateＴｇ４、Ｔｇ１に対して開通条件の１つが与えられることになる。

ここで、図６のＮ２ポイントにあるデータは、ラッチ３２のTransfer gateＴｇ３が開通するtck1 fallから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck1 riseまでに、ラッチ３２のTransfer gateＴｇ４の手前のＮ４ポイント及びＮ１ポイントに伝達されていなければならない（動作条件２とする）。

図９は動作条件２が表す伝達経路を示す図である。経路Ｃは、Ｎ２ポイントにあったデータが、Ｎ４ポイントに到達するまでの経路を示しており、Transfer gateＴｇ３→インバータＩｖ４→インバータＩｖ５の素子を通過する。経路Ｄは、Ｎ２ポイントにあったデータが、Ｎ１ポイントに到達するまでの経路を示しており、Transfer gateＴｇ３→インバータＩｖ４の素子を通過する。

動作条件２の内容は以下の式（３）で表せる。

式（３）の左辺は、ラッチ３２のTransfer gateＴｇ３が開通するtck1 fallから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck1 riseまでの差分の時間を表し、右辺はＮ２ポイントのデータが、Ｎ４ポイントまで到達するのにかかる所要時間を表している（経路Ｄよりも所要時間がかかる、条件の厳しい方の経路Ｃを選択している）。動作条件２の内容から右辺の到達所要時間は、左辺に示す時間よりも小さくなる必要がある。

なお、式（３）の右辺の２Ｄ_inv＋Ｄ_gateは、経路Ｃに関する（インバータＩｖ４のＤ_inv）＋（インバータＩｖ５のＤ_inv）＋（Transfer gateＴｇ３のＤ_gate）を表している。
ここで、式（２）の左辺のtck2 rise−tck2 fallは、クロックＣＫ２のLow区間に該当するので、tck2 rise−tck2 fall＝Ｔ_halfであり、式（１）より、式（４）で表せる。

同様に、式（３）の左辺のtck1 rise−tck1 fallは、クロックＣＫ１のLow区間に該当するので、tck1 rise−tck1 fall＝Ｔ_halfであり、式（１）より、式（５）で表せる。

したがって、最高動作周波数をＦ_maxとすれば、式（２）と式（４）、または式（３）と式（５）から、Ｆ_maxは式（６）のように表せる。式（６）から、Duty＜０．５の場合、分子の値が小さくなるので、最高動作周波数Ｆ_maxの値は低下することがわかる。

次にDuty＞０．５の劣化クロックを分周器３０へ入力した場合の動作条件について考える。図１０は分周器３０の動作を示すタイムチャートである。図３に示したような劣化クロックとして、Duty＞０．５の場合のクロックを、分周器３０へ入力した際の動作として、クロックＣＫ１、ＣＫ２、Ｎ１ポイントにおけるデータ、Ｎ２ポイントにおけるデータを示している。なお、Duty＞０．５とは、上記のDutyの定義式（１）から、１周期のＴ_p内においてLow区間がHigh区間よりも長いクロックである。

図１０のタイムチャートからわかるように、クロックＣＫ１の立ち上がりのtck1 riseのときに、クロックＣＫ２はLowレベルであるから、図６に示すラッチ３１のTransfer gateＴｇ１は開くことになる。

また、クロックＣＫ１のtck1 riseの立ち上がりエッジから次に変化するクロックエッジは、クロックＣＫ１のtck1 fallの立ち下がりエッジである。クロックＣＫ１の立ち下がりtck1 fallで、ラッチ３１のTransfer gateＴｇ２及びラッチ３２のTransfer gateＴｇ３のPchゲートＧがLowとなるので、Transfer gateＴｇ２、Ｔｇ３に対して開通条件の１つが与えられることになる。

ここで、図６のＮ１ポイントにあるデータは、ラッチ３１のTransfer gateＴｇ１が開通するtck1 riseから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck1 fallまでに、ラッチ３１のTransfer gateＴｇ２の手前のＮ３ポイント及びＮ２ポイントに伝達されていなければならない（動作条件３とする）。なお、動作条件３が表す伝達経路は図８で示した経路と同様である。

動作条件３の内容は以下の式（７）で表せる。

式（７）の左辺は、ラッチ３１のTransfer gateＴｇ１が開通するtck1 riseから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck1 fallまでの差分の時間を表し、右辺はＮ１ポイントのデータが、Ｎ３ポイントまたはＮ２ポイントまで到達するのにかかる所要時間を表している。動作条件３の内容から右辺の到達所要時間は、左辺に示す時間よりも小さくなる必要がある。なお、式（７）の右辺の２Ｄ_inv＋Ｄ_gateが表す遅延時間に該当する素子は、式（２）の右辺が表す素子と同じである。

一方、次に図１０のタイムチャートからわかるように、クロックＣＫ２の立ち上がりのtck2 riseのときに、クロックＣＫ１はLowレベルであるから、ラッチ３２のTransfer gateＴｇ３は開くことになる。

また、クロックＣＫ２のtck2 riseの立ち上がりエッジから次に変化するクロックエッジは、クロックＣＫ２のtck2 fallの立ち下がりエッジである。クロックＣＫ２の立ち下がりtck2 fallで、ラッチ３２のTransfer gateＴｇ４及びラッチ３１のTransfer gateＴｇ１のPchゲートＧがLowとなるので、Transfer gateＴｇ４、Ｔｇ１に対して開通条件の１つが与えられることになる。

ここで、図６のＮ２ポイントにあるデータは、ラッチ３２のTransfer gateＴｇ３が開通するtck2 riseから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck2 fallまでに、ラッチ３２のTransfer gateＴｇ４の手前のＮ４ポイント及びＮ１ポイントに伝達されていなければならない（動作条件４とする）。なお、動作条件４が表す伝達経路は図９で示した経路と同様である。

動作条件４の内容は以下の式（８）で表せる。

式（８）の左辺は、ラッチ３２のTransfer gateＴｇ３が開通するtck2 riseから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck2 fallまでの差分の時間を表し、右辺はＮ２ポイントのデータが、Ｎ４ポイントまで到達するのにかかる所要時間を表している（式（３）と同様に、経路Ｄよりも所要時間がかかる、条件の厳しい経路Ｃの方を選択している）。動作条件４の内容から右辺の到達所要時間は、左辺に示す時間よりも小さくなる必要がある。なお、式（８）の右辺の２Ｄ_inv＋Ｄ_gateが表す遅延時間に該当する素子は、式（３）の右辺が表す素子と同じである。

ここで、式（７）の左辺のtck1 fall−tck1 riseは、クロックＣＫ１のHigh区間に該当するので、tck1 fall−tck1 rise＝Ｔ_p−Ｔ_halfであり、式（１）より、式（９）で表せる。

同様に、式（８）の左辺のtck2 fall−tck2 riseは、クロックＣＫ２のHigh区間に該当するので、tck2 fall−tck2 rise＝Ｔ_p−Ｔ_halfであり、式（１）より、式（１０）で表せる。

したがって、最高動作周波数をＦ_maxは、式（７）と式（９）、または式（８）と式（１０）から、Ｆ_maxは式（１１）のように表せる。式（１１）から、Duty＞０．５の場合、分子の値が小さくなるので、最高動作周波数Ｆ_maxの値は低下することがわかる。

次に従来の分周器の他の例について説明する。図１１は分周器の構成を示す図である。２分周を行う従来の分周器３０ａは、図４で示した分周器３０のクロックＣＫ１、ＣＫ２のかわりに、クロックＣＫ３を反転して２つのクロックを生成し動作させる回路である（インバータＩｖ７の入力をクロックＣＫ３、その反転出力をクロックＣＫ４とする）。

クロックＣＫ３は、インバータＩｖ７の入力部と、ラッチ３１のＣＫ端子及びラッチ３２のＣＫＸ端子と接続する。インバータＩｖ７の出力部は、ラッチ３１のＣＫＸ端子及びラッチ３２のＣＫ端子と接続する。その他の接続関係は図４と同様である。

次に劣化クロックを図１１の分周器３０ａに入力した場合の動作周波数について上記と同様にして解析する。図１２は分周器３０ａの内部構成を示す図である。素子の接続関係は、インバータＩｖ７が追加されていること以外は、図６と同様なので説明は省略する。

図１３は分周器３０ａの動作を示すタイムチャートである。劣化クロックとして、Duty＜０．５の場合のクロックが、分周器３０ａへ入力した際の動作として、クロックＣＫ３、ＣＫ４、Ｎ１ポイントにおけるデータ、Ｎ２ポイントにおけるデータを示している。なお、２つのクロックＣＫ３、ＣＫ４は、インバータＩｖ７の遅延時間分（図中、Ｄ_inv）ずれるため、完全な反転関係にはならない。

図１３のタイムチャートからわかるように、クロックＣＫ４の立ち下がりのtck4 fallのときに、クロックＣＫ３はHighレベルであるから、ラッチ３１のTransfer gateＴｇ１は開くことになる。

また、クロックＣＫ４のtck4 fallの立ち下がりエッジから次に変化するクロックエッジは、クロックＣＫ３のtck3 fallの立ち下がりエッジである。クロックＣＫ３の立ち下がりtck3 fallで、ラッチ３１のTransfer gateＴｇ２及びラッチ３２のTransfer gateＴｇ３のPchゲートＧがLowとなるので、Transfer gateＴｇ２、Ｔｇ３に対して開通条件の１つが与えられることになる。

ここで、図１２のＮ１ポイントにあるデータは、ラッチ３１のTransfer gateＴｇ１が開通するtck4 fallから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck3 fallまでに、ラッチ３１のTransfer gateＴｇ２の手前のＮ３ポイント及びＮ２ポイントに伝達されていなければならない（動作条件５とする）。なお、動作条件５が表す伝達経路は図８で示した経路と同様である。

動作条件５の内容は以下の式（１２）で表せる。

式（１２）の左辺は、ラッチ３１のTransfer gateＴｇ１が開通するtck3 fallから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck4 fallまでの差分の時間を表し、右辺はＮ１ポイントのデータが、Ｎ３ポイントまたはＮ２ポイントまで到達するのにかかる所要時間を表している。動作条件５の内容から、右辺の到達所要時間は、左辺に示す時間よりも小さくなる必要がある。なお、式（１２）の右辺の２Ｄ_inv＋Ｄ_gateが表す遅延時間に該当する素子は、式（２）の右辺が表す素子と同じである。

一方、次に図１３のタイムチャートからわかるように、クロックＣＫ４の立ち上がりのtck4 riseのときに、クロックＣＫ３はLowレベルであるから、ラッチ３２のTransfer gateＴｇ３は開くことになる。

また、クロックＣＫ４のtck4 riseの立ち上がりエッジから次に変化するクロックエッジは、クロックＣＫ３のtck3 riseの立ち上がりエッジである。クロックＣＫ３の立ち上がりtck3 riseで、ラッチ３２のTransfer gateＴｇ４及びラッチ３１のTransfer gateＴｇ１のNchゲートＧがHighとなるので、Transfer gateＴｇ４、Ｔｇ１に対して開通条件の１つが与えられることになる。

ここで、図１２のＮ２ポイントにあるデータは、ラッチ３２のTransfer gateＴｇ３が開通するtck4 riseから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck3 riseまでに、ラッチ３２のTransfer gateＴｇ４の手前のＮ４ポイント及びＮ１ポイントに伝達されていなければならない（動作条件６とする）。なお、動作条件６が表す伝達経路は図９で示した経路と同様である。

動作条件６の内容は以下の式（１３）で表せる。

式（１３）の左辺は、ラッチ３２のTransfer gateＴｇ３が完全に開通するtck4 riseから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck3 riseまでの差分の時間を表し、右辺はＮ２ポイントのデータが、Ｎ４ポイントまで到達するのにかかる所要時間を表している（経路Ｄよりも所要時間がかかる、条件の厳しい経路Ｃの方を選択している）。動作条件６の内容から右辺の到達所要時間は、左辺に示す時間よりも小さくなる必要がある。なお、式（１３）の右辺の２Ｄ_inv＋Ｄ_gateが表す遅延時間に該当する素子は、式（３）の右辺が表す素子と同じである。

ここで、式（１２）の左辺のtck3 fall−tck4 fallは、クロックＣＫ４のLow区間からインバータＩｖ７の遅延時間分を差し引いた値となるので、tck3 fall−tck4 fall＝Ｔ_half−Ｄ_invであり、式（１）より、式（１４）で表せる。

また、式（１３）の左辺のtck3 rise−tck4 riseは、クロックＣＫ４のHigh区間からインバータＩｖ７の遅延時間分を差し引いた値となるので、tck3 rise−tck4 rise＝Ｔ_P−Ｔ_half−Ｄ_invであり、式（１）より、式（１５）で表せる。

そして、式（１４）を式（１２）に代入して式（１６）を得て、式（１５）を式（１３）に代入して式（１７）を得る。

Duty＜０．５の場合は、式（１６）、式（１７）に対し、式（１６）の方がより厳しい条件であるので、式（１６）の方を選択すると、最高動作周波数をＦ_maxは、式（１８）のように表せる。式（１８）から、Duty＜０．５の場合、最高動作周波数Ｆ_maxの値は低下することがわかる。

次にDuty＞０．５の劣化クロックを分周器３０ａへ入力した場合の動作条件について考える。図１４は分周器３０ａの動作を示すタイムチャートである。Duty＞０．５の場合のクロックを、分周器３０ａへ入力した際の動作として、クロックＣＫ３、ＣＫ４、Ｎ１ポイントにおけるデータ、Ｎ２ポイントにおけるデータを示している。図１３と同様に、インバータＩｖ７による遅延時間により、クロックＣＫ３、ＣＫ４は完全な反転関係にはならない。

図１４のタイムチャートからわかるように、クロックＣＫ４の立ち下がりのtck4 fallのときに、クロックＣＫ３はHighレベルであるから、ラッチ３１のTransfer gateＴｇ１は開くことになる。

また、クロックＣＫ４のtck4 fallの立ち下がりエッジから次に変化するクロックエッジは、クロックＣＫ３のtck3 fallの立ち下がりエッジである。クロックＣＫ３の立ち下がりtck3 fallで、ラッチ３１のTransfer gateＴｇ２及びラッチ３２のTransfer gateＴｇ３のPchゲートＧがLowとなるので、Transfer gateＴｇ２、Ｔｇ３に対して開通条件の１つが与えられることになる。

ここで、図１２のＮ１ポイントにあるデータは、ラッチ３１のTransfer gateＴｇ１が開通するtck4 fallから、ラッチ３１のTransfer gateＴｇ２とラッチ３２のTransfer gateＴｇ３が開き始めるtck3 fallまでに、ラッチ３１のTransfer gateＴｇ２の手前のＮ３ポイント及びＮ２ポイントに伝達されていなければならない（動作条件７とする）。なお、動作条件７が表す伝達経路は図８で示した経路と同様である。また、動作条件７の内容を表す式は、上述した式（１２）と同じ形になる。

一方、次に図１４のタイムチャートからわかるように、クロックＣＫ４の立ち上がりのtck4 riseのときに、クロックＣＫ３はLowレベルであるから、ラッチ３２のTransfer gateＴｇ３は開くことになる。

また、クロックＣＫ４のtck4 riseの立ち上がりエッジから次に変化するクロックエッジは、クロックＣＫ３のtck3 riseの立ち上がりエッジである。クロックＣＫ３の立ち上がりtck3 riseで、ラッチ３２のTransfer gateＴｇ４及びラッチ３１のTransfer gateＴｇ１のNchゲートＧがHighとなるので、Transfer gateＴｇ４、Ｔｇ１に対して開通条件の１つが与えられることになる。

ここで、図１２のＮ２ポイントにあるデータは、ラッチ３２のTransfer gateＴｇ３が開通するtck4 riseから、ラッチ３２のTransfer gateＴｇ４とラッチ３１のTransfer gateＴｇ１が開き始めるtck3 riseまでに、ラッチ３２のTransfer gateＴｇ４の手前のＮ４ポイント及びＮ１ポイントに伝達されていなければならない（動作条件８とする）。なお、動作条件８が表す伝達経路は図９で示した経路と同様である。また、動作条件８の内容を表す式は、上述した式（１３）と同じ形になる。

動作条件７、８はそれぞれ式（１２）、式（１３）となるので、上記と同様にして、式（１６）、式（１７）が得られる。
Duty＞０．５の場合は、式（１６）、式（１７）に対し、式（１７）の方がより厳しい条件であるので、式（１７）の方を選択すると、最高動作周波数をＦ_maxは、式（１９）のように表せる。式（１９）から、Duty＞０．５の場合、最高動作周波数Ｆ_maxの値は低下することがわかる。

以上説明したように、デューティ特性が劣化すると動作周波数帯域の低下を招くことになり、このような分周クロックをデバイスの入力クロックとして使用すると、デバイスの性能を大幅に低下させてしまう。したがって、本発明は、ＣＭＯＳ回路で高速動作可能であり、デューティ・サイクルが劣化したクロックを入力しても動作周波数を低下させることなく、入力クロックの分周クロックを高精度に生成する半導体装置を提供するものである。

次に本発明の半導体装置１０の具体的な回路構成及び動作について詳しく説明する。図１５は半導体装置１０の構成を示す図である。半導体装置１０は、入力端子にＳ（set）端子とＲ（reset）端子、出力端子にＱ端子とＱＸ端子を持つＲＳ型フリップフロップ（以下、ＲＳ−ＦＦと表記）１０−１〜１０−４を４個含む構成をとる。第１の入力端子がＳ端子、第２の入力端子がＲ端子、第２の出力端子がＱ端子、第１の出力端子がＱＸ端子である（なお、図１５に示すＲＳ−ＦＦは、後述するようにＮＡＮＤ素子で構成され、負論理を基準に動作するものであるので、Ｓ、Ｒの上にバーをつけて表記するのが一般的であるが、明細書中ではこの記載ができないために、バーを省略して単にＳ、Ｒというように記載する（図ではバーを付けて示す））。

接続関係を記すと、クロックＣＫ１は、１段目のＲＳ−ＦＦ１０−１のＳ端子と３段目のＲＳ−ＦＦ１０−３のＳ端子に入力する。クロックＣＫ２は、２段目のＲＳ−ＦＦ１０−２のＳ端子と４段目のＲＳ−ＦＦ１０−４のＳ端子に入力する。

また、ＲＳ−ＦＦ１０−１のＲ端子とＲＳ−ＦＦ１０−４のＱ端子が接続する。ＲＳ−ＦＦ１０−１のＱ端子とＲＳ−ＦＦ１０−２のＲ端子が接続し、ＲＳ−ＦＦ１０−２のＱ端子とＲＳ−ＦＦ１０−３のＲ端子が接続し、ＲＳ−ＦＦ１０−３のＱ端子とＲＳ−ＦＦ１０−４のＲ端子が接続する。なお、Ｑ１〜Ｑ４から２分周された分周信号が出力することになる。

図１６はＲＳ−ＦＦの内部構造を示す図である。ＲＳ−ＦＦ（ＲＳ−ＦＦ１０−１〜１０−４すべて）は、２つのＮＡＮＤ素子ＩＣ１、ＩＣ２から構成される。接続関係は、ＮＡＮＤ素子ＩＣ１の一方の入力端子はＳ端子となり、出力端子はＱ端子となる。ＮＡＮＤ素子ＩＣ２の一方の入力端子はＲ端子となり、出力端子はＱＸ端子となる。ＮＡＮＤ素子ＩＣ１の他方の入力端子はＮＡＮＤ素子ＩＣ２の出力端子ＱＸと接続し、ＮＡＮＤ素子ＩＣ２の他方の入力端子はＮＡＮＤ素子ＩＣ１の出力端子Ｑと接続する。

図１７は半導体装置の動作を示すタイムチャートである。デューティ・サイクルが劣化し、互いに反転関係を満たしていないクロックＣＫ１、ＣＫ２が入力した場合に対して、ＲＳ−ＦＦ１０−１のＲ端子、Ｑ端子、ＱＸ端子のデータ波形を示している。

クロックＣＫ１（または、クロックＣＫ２）の１周期のクロック・サイクルをｔａ、Ｑデータの１周期のサイクルをｔｂとすると、２周期分のクロック・サイクル２ｔａに対して、Ｑデータは１周期分のサイクルｔｂ（＝２ｔａ）のデータを繰り返して出力する。したがって、劣化クロックが入力した場合でも、正常にクロックが２分周されて出力していることがわかる。

２分周されたデータは、ＲＳ−ＦＦ１０−１〜１０−４の任意のＱ端子からとってもよい（任意のＱ端子から他デバイスへ分配入力してもよい）。なお、４個のＲＳ−ＦＦ１０−１〜１０−４は、４分の１周期ずつずれた動作をしているので、それぞれのＱ端子から引き出された４相のクロックＱ１〜Ｑ４は、４分の１周期ずつずれたクロックとなる。また、ＲＳ−ＦＦ１０−１〜１０−４はすべて同一構成であるから、４相のクロックの４分の１周期間隔からのずれは小さくなる。

図１８は半導体装置１０の動作を示すタイムチャートである。図１７で示した波形に対して、遅延関係を含めた詳細なタイムチャートを示している。クロックＣＫ１、ＣＫ２のエッジ変化によるＲデータとＱデータの変化を示す。

〔Ｓ１〕クロックＣＫ１の立ち下がりでＱデータの立ち上がりを引き起こす。
〔Ｓ２〕Ｑデータの立ち上がりでＱＸデータの立ち下がりを引き起こす。
〔Ｓ３〕クロックＣＫ２の立ち上がりでＲデータの立ち下がりを引き起こす。

〔Ｓ４〕Ｒデータの立ち下がりでＱＸデータの立ち上がりを引き起こす。
〔Ｓ５〕クロックＣＫ１の立ち上がりでＱデータは立ち下がりを引き起こす。
〔Ｓ６〕クロックＣＫ２の立ち下がりでＲデータの立ち上がりを引き起こす。

ステップＳ１〜Ｓ６についてまとめると、CK1（1st fall）→Q（rise）→QX（fall）、CK2（1st rise）→R（fall）→QX（rise）、CK1（2nd rise）→Q（fall）、CK2（2nd fall）→R（rise）となる。

次にステップＳ１〜Ｓ６の動作が正しく行われる条件を考える。まず、Ｑ、ＱＸの変化点として、最初にあるＱのtQ riseについて見ると、Ｑデータの立ち上がりtQ riseよりもtR fallが時間的に後にこないと（tR fallがtQ riseよりも右の位置）、ＱＸデータのLow区間の幅Ｂｗがなくなるので、式（２０）の条件が成り立つ。

また、次のデータ変化点として、ＱＸのtQX riseについて見ると、ＱＸデータがHighのときに、クロックＣＫ１の２番目の立ち上がりtck1 riseで、ＱデータがLowとなるので、ＱＸデータの立ち上がりtQX riseは、クロックＣＫ１の２番目の立ち上がりtck1 riseよりも時間的に先にこなければならない（tQX riseがtck1 riseよりも左の位置）。したがって、式（２１）の条件が成り立つ。

さらに、次のデータ変化点として、ＱのtQ fallについて見ると、もし、Ｑデータの立ち下がりtQ fallがＲデータの立ち上がりtR riseよりも時間的に後にきてしまうと、ＱＸデータは再びLowとなってしまうので、ＱＸのtQX rise以降のHighが存在するためには、Ｑデータの立ち下がりtQ fallはＲデータの立ち上がりtR riseよりも時間的に先にこなければならない（tQ fallがtR riseよりも左の位置）。したがって、式（２２）の条件が成り立つ。

ここで、ＮＡＮＤ素子の遅延時間をDnandとし、Dutyは式（１）と同じに定義すると（ただし、Ｔ_halfは、クロックＣＫ１、ＣＫ２のHigh区間とする）、以下の式（２３ａ）〜式（２３ｆ）が導き出せる。

それぞれの式の内容について説明すると、式（２３ａ）では、tQ riseはクロックＣＫ１の立ち下がりで引き起こされるので、クロックＣＫ１の立ち下がりからtQ riseまでの間隔は、ＮＡＮＤ素子１個分の遅延時間Dnandと等しい。

式（２３ｂ）では、tck2 riseの立ち上がりで、tR fallの立ち下がりが引き起こされるが、これはＲＳ−ＦＦ１０−４のＳデータの立ち上がりでＱＸデータが立ち下がることであるから、tck2 riseとtR fallの間隔は、ＮＡＮＤ素子１個分の遅延時間Dnandと等しい。したがって、３Ｔ_P／２からＴ_half（＝Duty×Ｔ_P）を差し引いた時間にDnandを加えた時間がtR fallとなる。

式（２３ｃ）では、tQX riseはＲの立ち下がりtR fallで引き起こされるので、tQX riseからtR fallまでの間隔は、ＮＡＮＤ素子１個分の遅延時間Dnandと等しい。また、tR fallが式（２３ｂ）であるから、tQX riseは、３Ｔ_P／２からＴ_halfを差し引いた時間にDnand×２を加えた時間となる。

式（２３ｄ）では、tck1 riseは、クロックＣＫ１の立ち上がりから立ち下がり区間のHigh幅分なので、Ｔ_PからＴ_halfを差し引いた時間となる。式（２３ｅ）では、tQ fallはクロックＣＫ１の２番目の立ち上がりtck1 riseで引き起こされるので、クロックＣＫ１の２番目の立ち上がりからtQ fallまでの間隔は、ＮＡＮＤ素子１個分の遅延時間Dnandと等しい。したがって、Ｔ_Pと、クロックＣＫ１のLow幅（tck1 rise）と、Dnandを加算した値がtQ fallとなる。

式（２３ｆ）では、クロックＣＫ２の立ち下がりでtR riseが引き起こされるので、ＮＡＮＤ素子１個分の遅延時間Dnandと等しい。したがって、３Ｔ_P／２とDnandを加えた時間がtR riseとなる。

ここで、式（２３ａ）と式（２３ｂ）を式（２０）に代入すると、式（２４）となる。

また、式（２３ｃ）と式（２３ｄ）を式（２１）に代入すると、式（２５）となる。

さらに、式（２３ｅ）と式（２３ｆ）を式（２２）に代入すると、式（２６）となる。

Dutyは０〜１の範囲なので、式（２４）は自ずと成り立つ。したがって、式（２５）、式（２６）について見ると、式（２６）のDuty＞０．５という条件で使用した場合、最高動作周波数Ｆ_maxは式（２７）で表せる。

式（２７）にはDutyのパラメータが存在しないので、デューティに影響を受けないことがわかる。すなわち、本発明の半導体装置１０はデューティ・サイクルが劣化したクロックを入力しても、動作周波数が低下しない分周クロックを生成することがわかる。

なお、上述の半導体装置１０のＲＳ−ＦＦは、ＮＡＮＤ型構成としたがＮＯＲ型構成のＲＳ−ＦＦを使用してもよい。図１９にＮＯＲ型構成のＲＳ−ＦＦを示す。ただし、ＮＡＮＤとＮＯＲは、双対関係にあるので真理値表の値は互いに逆である。したがって、図１７、図１８に示したタイムチャートのＣＫ１、ＣＫ２、Ｒ、Ｑ、ＱＸの波形に対して、HighとLowを交換することにより、ＮＯＲ型のＲＳ−ＦＦで構成した半導体装置のタイムチャートになる。

また、上記の説明では、２分周を行う半導体装置について説明したが、２×ｎ分周する場合には、半導体装置１０をｎ個直列に接続すればよい。例えば、４分周するには、半導体装置１０を２つ直列に接続すればＱ１〜Ｑ４データはクロックＣＫ１、ＣＫ２に対しての４分周クロックデータ（互いに１／８周期ずつずれた４分周クロックデータ）を出力し、同様に６分周するには、半導体装置１０を３個直列に接続すればＱ１〜Ｑ４データはクロックＣＫ１、ＣＫ２に対しての６分周クロックデータ（互いに１／１２周期ずつずれた６分周クロックデータ）を出力することになる。

図２０は半導体装置の構成を示す図である。４分周を行う場合の装置接続例を示す。４個のＲＳ−ＦＦを含む半導体装置１０ａ−１、１０ａ−２を直列に接続し、１、３、５、７段目にクロックＣＫ１を入力し、２、４、６、８段目のＲＳ−ＦＦにクロックＣＫ２を入力して４分周を行っている。

次に本発明の半導体装置１０を適用したＰＬＬ装置について説明する。図２１はＰＬＬ装置の構成を示す図である。ＰＬＬ装置１００は、位相比較器（Phase detector）１０１、ループフィルタ１０２、ＶＣＯ１０３、Ｎ分周器（分周回路）１０４で構成される。なお、本発明の半導体装置１０はＮ分周器１０４に適用することができる。

位相比較器１０１は、リファレンス・クロックとＮ分周器１０４からの出力クロックとの周波数の位相を比較し、位相差を直流の制御電圧で出力する。ループフィルタ１０２は、位相比較器１０１の出力を平均化する。ＶＣＯ１０３は、この制御電圧に比例した出力周波数を発振する。Ｎ分周器１０４は、ＶＣＯ１０３からの出力クロックをＮ分周した分周信号を位相比較器１０１へ入力する。このように、ＰＬＬ装置１００では、分周信号とリファレンス・クロックとの同期が一致するようにＶＣＯ１０３を制御し、入力したリファレンス・クロックと同期した発振信号を外部へ出力する。

図２２はＮ分周器の内部構造を示したＰＬＬ装置を示す図である。ＶＣＯクロックを２分周して位相比較器１０１にフィードバックする構成を示している。ＰＬＬ装置１００ａは、２分周を行うＮ分周器１０４ａを含む。Ｎ分周器１０４ａはＲＳ−ＦＦ１０−１〜１０−４、インバータＩｖ８から構成される。詳細は上述したので省略する。

なお、任意の２×ｎの分周値を得るには、ＲＳ−ＦＦ１０−１〜１０−４を含む１つの装置を１つのパッケージとし、目標とする分周数に応じた数のパッケージｎ個を直列に配置して構成すればよい。

以上説明したように、本発明によれば、クロックのデューティが劣化した場合でも動作周波数を低減することなく、高周波動作を実現することが可能になる。また、上記ではクロック分周を行う本発明の半導体装置をＰＬＬに適用した例を示したが、ＰＬＬに限らずに、分周機能を必要とする高速ディジタル回路一般に広く適用可能である。

本発明の半導体装置の原理図である。 理想的なデューティ特性のクロックを示す図である。 デューティ特性が劣化したクロック例を示す図である。 分周器の構成を示す図である。 ラッチ回路の内部構成を示す図である。 分周器の内部構成を示す図である。 分周器の動作を示すタイムチャートである。 動作条件が表す伝達経路を示す図である。 動作条件が表す伝達経路を示す図である。 分周器の動作を示すタイムチャートである。 分周器の構成を示す図である。 分周器の内部構成を示す図である。 分周器の動作を示すタイムチャートである。 分周器の動作を示すタイムチャートである。 半導体装置の構成を示す図である。 ＲＳ−ＦＦの内部構造を示す図である。 半導体装置の動作を示すタイムチャートである。 半導体装置の動作を示すタイムチャートである。 ＲＳ−ＦＦの内部構造を示す図である。 半導体装置の構成を示す図である。 ＰＬＬ装置の構成を示す図である。 Ｎ分周器の内部構造を示したＰＬＬ装置を示す図である。

符号の説明

１０ 半導体装置
１０−１〜１０−４ フリップフロップ

Claims (4)

1. クロックの分周を行う半導体装置において、
   ２本の入力端子と２本の出力端子を有して、第１の入力端子にアクティブな入力を加えるとセット状態になり、第２の入力端子にアクティブな入力を加えるとリセット状態になるフリップフロップに対して、
   同一構成の前記フリップフロップを４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する端子接続構成をとり、第１の入力端子へクロックを入力した場合、デューティ・サイクルの影響を受けない動作周波数を持つ２分周の信号を第１の出力端子から出力することを特徴とする半導体装置。
2. 前記フリップフロップは、第１の出力端子の立ち上がりエッジに同期して第２の出力端子がLow状態に変化し、かつ第２の入力端子の立ち下がりエッジに同期して第２の出力端子がHigh状態に変化し、または第１の出力端子の立ち下がりエッジに同期して第２の出力端子がHigh状態に変化し、かつ第２の入力端子の立ち上がりエッジに同期して第２の出力端子がLow状態に変化することを特徴とする請求項１記載の半導体装置。
3. 前記フリップフロップを４×ｎ個直列に配置して、前記端子接続構成をとり、第１の入力端子へクロックを入力して、２×ｎ分周の信号を第１の出力端子から出力することを特徴とする請求項１記載の半導体装置。
4. リファレンス・クロックに同期した信号を出力するＰＬＬ装置において、
   リファレンス・クロックと分周クロックとの周波数の位相を比較し、位相差を制御電圧で出力する位相比較器と、
   制御電圧を平均化するループフィルタと、
   平均化された制御電圧に比例した出力周波数を発振する電圧制御発振器と、
   ２本の入力端子と２本の出力端子を有して、第１の入力端子にアクティブな入力を加えるとセット状態になり、第２の入力端子にアクティブな入力を加えるとリセット状態になる同一構成のフリップフロップを４段直列に配置して、前段の第２の出力端子が後段の第２の入力端子に接続し、最終段の第２の出力端子が初段の第２の入力端子に接続する端子接続構成で１つのパッケージを構成し、目標とする分周数に応じた数の前記パッケージが直列に配置されて、第１の入力端子へ前記電圧制御発振器の出力クロックを入力した場合、デューティ・サイクルの影響を受けない動作周波数を持つ前記分周クロックを第１の出力端子から出力する分周回路と、
   を有することを特徴とするＰＬＬ装置。
   

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