KR20110105253A

KR20110105253A - 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템

Info

Publication number: KR20110105253A
Application number: KR1020100024402A
Authority: KR
Inventors: 장태광; 박재진; 김지현
Original assignee: 삼성전자주식회사
Priority date: 2010-03-18
Filing date: 2010-03-18
Publication date: 2011-09-26
Also published as: US8368439B2; US20110227616A1; KR101631164B1

Abstract

본 발명은 위상 동기 루프 회로 및 이를 포함한 시스템를 공개한다. 이 장치는 기준 클럭에 동기되고 일정한 주파수를 갖는 출력 클럭을 생성하는 클럭 생성 회로와, 상기 기준 클럭 및 출력 클럭의 위상차가 제1 기준값 이내인 경우 락(lock) 상태로 판단하고, 상기 기준 클럭 및 출력 클럭의 위상차가 제2 기준값보다 큰 경우 언-락(un-lock) 상태로 판단하여 락 검출신호를 생성하는 락 검출기와, 상기 락 상태에서 상기 출력 클럭에 동기하여 내부 동작을 수행하는 내부회로로 구성되어 있다.

Description

위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템{PHASE LOCKED LOOP CIRCUIT, LOCK DETECTING METHOD AND SYSTEM HAVING THE SAME}

본 발명은 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템에 관한 것으로, 특히, 락 상태와 언-락 상태를 안정적으로 판단할 수 있는 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템에 관한 것이다.

위상 동기 루프(Phase Locked Loop) 회로는 전자 시스템에 일반적으로 구비되는 기본 회로들 중 하나로, 원하는 주파수를 갖는 출력 클럭을 생성하여 내부 회로들에 제공하는 회로이다. 이러한 위상 동기 루프 회로는 클럭에 동기되어 동작하는 많은 회로들에 적용된다. 한편, 위상 동기 루프 회로는 기준 클럭과 출력 클럭의 위상을 지속적으로 비교하여 주파수를 보정하는 방법에 의해 출력 클럭이 일정한 주파수를 유지하도록 한다.

보통, 위상 동기 루프 회로의 출력 클럭을 수신하는 회로들은 위상 동기 루프 회로가 락(lock) 상태가 되어야 출력 클럭을 사용할 수 있게 된다. 여기서, 락 상태는 출력 클럭과 기준 클럭의 위상이 일치하는 상태를 가리키는데, 실질적으로는 정확히 일치하기는 힘들기 때문에 두 클럭의 위상차가 일정 범위 내인 경우에는 락 상태로 판단한다. 위상 동기 루프 회로에는 락 상태를 판단하기 위한 락 검출회로가 구비된다.

락 검출회로는 기준 클럭과 출력 클럭 사이의 위상차와 기준값을 비교하여 기준 클럭과 출력 클럭 사이의 위상차가 기준값보다 작은 경우 락 상태로 판단하며, 내부 회로들은 위상 동기 루프 회로의 락 상태에서 출력 클럭을 수신하여 내부 클럭으로 사용한다.

그런데, 공정, 전원 전압, 온도(Process, Voltage, Temperature: PVT)와 같은 외부 요인이 변하는 경우 기준값이 바뀔 수 있다. 예를 들어, 위상 동기 루프 회로의 내부 특성에 의해 일반적으로 발생하는 출력 잡음인 지터(jitter)값보다 기준값이 작아지는 경우 락 검출회로는 지터값이 발생할 때 락 상태를 언-락 상태로 잘못 판단하여 출력 신호를 내보낼 수 있다. 반대로, 외부 요인에 의해 기준값이 커지는 경우 락 검출회로는 언-락 상태임에도 불구하고, 락 상태로 잘못 판단하여 출력 신호를 내보낼 수 있다. 이와 같이, 외부 요인에 의해 기준값 자체가 변화게 될 경우 위상 동기 루프 회로가 오동작할 가능성이 높아지고, 시스템 불안을 유발할 수 있다.

본 발명의 목적은 노이즈 등의 요인에도 불구하고 안정적으로 락 상태와 언-락 상태를 판단할 수 있는 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 위상 동기 루프 회로는 기준 클럭에 동기되고 일정한 주파수를 갖는 출력 클럭을 생성하는 클럭 생성 회로와, 상기 기준 클럭 및 출력 클럭 사이의 위상차가 제1 기준값 이내인 경우 락(lock) 상태로 판단하고, 상기 기준 클럭 및 출력 클럭 사이의 위상차가 제2 기준값보다 큰 경우 언-락(un-lock) 상태로 판단하여 락 검출신호를 생성하는 락 검출기를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 시스템은 기준 클럭에 동기되고 일정한 주파수를 갖는 출력 클럭을 생성하는 클럭 생성 회로와, 상기 기준 클럭 및 출력 클럭 사이의 위상차가 제1 기준값 이내인 경우 락(lock) 상태로 판단하고, 상기 기준 클럭 및 출력 클럭 사이의 위상차가 제2 기준값보다 큰 경우 언-락(un-lock) 상태로 판단하여 락 검출신호를 생성하는 락 검출기와, 상기 락 상태에서 상기 출력 클럭에 동기하여 내부 동작을 수행하는 내부회로를 구비하는 것을 특징으로 한다.

본 발명에 따른 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템은 락 상태 및 언-락 상태를 각각의 기준값에 기초하여 히스테리시스하게 판단하므로, 락 상태를 좀 더 정밀하게 판단함과 아울러 노이즈 등에 의해 락 상태가 쉽게 풀리지 않도록 하여 위상 동기 루프 회로의 안정성과 함께 위상 동기 루프 회로로부터 클럭을 제공받는 회로들의 동작 안정성을 높일 수 있다.

도 1은 본 발명의 실시 예에 따른 위상 동기 루프 회로를 도시한 블럭도이다.
도 2는 도 1의 락 검출기를 구체적으로 도시한 블럭도이다.
도 3은 도 2의 락 검출기의 동작을 설명하기 위한 동작 타이밍도이다.
도 4는 도 2의 락 검출기의 제1 및 제2 기준값을 도시한 도면이다.
도 5는 도 2의 제1 반전 지연부의 구성의 일 예를 도시한 회로도이다.
도 6은 본 발명의 실시 예에 따른 위상 동기 루프 회로를 포함한 시스템을 도시한 블럭도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 위상 동기 루프 회로 및 이를 포함한 시스템을 설명하면 다음과 같다.

도 1은 본 발명의 실시 예에 따른 위상 동기 루프 회로를 도시한 블럭도이다.

위상 동기 루프 회로(1)는 도 1에 도시된 바와 같이, 클럭 생성 회로(10) 및 락 검출기(12)를 구비한다. 또한, 클럭 생성 회로(10)는 위상-주파수 검출기(100), 전하 펌프(110), 루프 필터(120) 및 전압 제어 발진기(voltage-controlled oscillator: VCO, 130)를 구비한다.

위상 동기 루프 회로(1)에 구비된 블럭들 각각의 기능을 살펴보면 다음과 같다.

먼저, 클럭 생성 회로(10)를 살펴보면, 위상-주파수 검출기(100)는 출력 클럭(OCK)을 분주시킨 분주 클럭(DCK)과 기준 클럭(RCK)을 비교하여 그 위상차에 대응하는 펄스 폭을 갖는 업 신호(UP) 또는 다운 신호(DN)를 생성한다. 분주기(140)는 기준 클럭(RCK)과 출력 클럭(OCK)의 위상을 비교하기 위해 출력 클럭(OCK)을 분주하여 분주 클럭(DCK)을 생성한다.

한편, 위상-주파수 검출기(100)는 분주 클럭(DCK)의 위상이 기준 클럭(RCK)의 위상보다 느려질수록 업 신호(UP)의 펄스 폭을 증가시키고, 분주 클럭(DCK)의 위상이 기준 클럭(RCK)의 위상보다 빨라질수록 다운 신호(DN)의 펄스 폭을 증가시킨다. 여기서, 업 신호(UP)는 출력 클럭(OCK)의 위상을 당기기 위한 신호이고, 다운 신호(DN)는 출력 클럭(OCK)의 위상을 늦추기 위한 신호이다.

이와 같이, 위상-주파수 검출기(100)는 기준 클럭(RCK)과 출력 클럭(OCK)의 위상차에 따라 펄스 폭이 달라지는 업 신호(UP) 또는 다운 신호(DN)를 출력한다.

전하 펌프(110)는 업 신호(UP)와 다운 신호(DN)의 펄스 폭에 따라 전압을 펌핑하여 제1 제어전압(Vc1)을 생성한다. 전하 펌프(110)는 업 신호(UP)의 펄스 폭이 늘어날수록 제1 제어전압(Vc1)의 레벨을 증가시키고, 다운 신호(DN)의 펄스폭이 늘어날수록 제1 제어전압(Vc1)의 레벨을 감소시킨다.

루프 필터(120)는 제1 제어전압(Vc1)에 포함되는 고주파 성분을 제거한 제2 제어전압(Vc2)을 생성한다.

전압 제어 발진기(130)는 다양한 주파수의 출력 클럭(OCK)을 발진할 수 있는데, 제2 제어전압(Vc2)의 레벨에 대응하는 주파수를 갖는 출력 클럭(OCK)을 발진한다.

이와 같이, 클럭 생성 회로(10)는 기준 클럭(RCK)에 동기되고, 일정한 주파수를 갖는 출력 클럭(OCK)을 발진한다. 도면에 도시하진 않았지만, 클럭 생성 회로(10)에서 발진된 출력 클럭(OCK)는 시스템의 내부 회로들에 제공된다.

한편, 락 검출기(15)는 제1 기준값에 기초하여 기준 클럭(RCK)과 출력 클럭(OCK)의 락(lock) 상태를 판단하는 락 인에이블신호 생성부와 제2 기준값에 기초하여 기준 클럭(RCK)과 출력 클럭(OCK)의 언-락(un-lock) 상태를 판단하는 언-락 인에이블신호 생성부를 구비한다. 즉, 락 검출기(15)는 락 상태 판단과 언-락 상태 판단을 각각 다른 기준값에 기초하여 히스테리시스(hysteresis)하게 수행한다.

도 2는 도 1의 락 검출기를 구체적으로 도시한 블럭도이다.

락 검출기(15)는 도 2에 도시된 바와 같이, 노아게이트(150), 락 인에이블신호 생성부(152), 언-락 인에이블신호 생성부(154) 및 SR래치(156)를 구비한다.

락 검출기(15)에 구비된 블럭들 각각의 기능을 설명하면 다음과 같다.

노아게이트(150)는 업 신호(UP) 및 다운 신호(DN)를 입력받아 부정 논리합 연산하여 위상차 데이터(PDAT)를 출력한다. 전술한 바와 같이, 업 신호(UP)와 다운 신호(DN)의 펄스 폭은 기준 클럭(RCK)과 출력 클럭(OCK) 사이의 위상차에 따라 달라진다. 따라서, 노아게이트(150)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 기준 클럭(RCK)과 출력 클럭(OCK) 사이의 위상차에 따라 펄스 폭이 조절되는 위상차 데이터(PDAT)를 출력한다.

락 인에이블신호 생성부(152)는 제1 반전 지연부(1520), 제1 D-플립플롭(1521) 및 제1 디바운서(debouncer, 1522)를 구비한다. 제1 반전 지연부(1520)는 위상차 데이터(PDAT)를 수신하여 제1 기준값만큼 지연시키고 반전시켜 제1 지연신호(DLY1)로 출력한다. 제1 D-플립플롭(1521)은 입력받은 위상차 데이터(PDAT)를 제1 지연신호(DLY1)에 동기하여 출력단자(Q)를 통해 출력한다. 제1 D-플립플롭(1521)의 출력신호의 펄스가 진동하는 경우 이 펄스 진동에 의해 SR래치(156)가 오작동할 수 있기 때문에 제1 디바운서(1522)는 사전에 제1 D-플립플롭(1521)의 출력신호로부터 펄스 진동과 같은 노이즈(noise) 성분을 제거하고, 락 인에이블신호(LEN)를 생성한다.

언-락 인에이블신호 생성부(154)는 제2 반전 지연부(1540), 제2 D-플립플롭(1541) 및 제2 디바운서(1542)를 구비한다. 제2 반전 지연부(1540)는 위상차 데이터(PDAT)를 수신하여 제2 기준값만큼 지연시키고 반전시켜 제2 지연신호(DLY2)로 출력한다. 제2 D-플립플롭(1541)은 입력받은 위상차 데이터(PDAT)를 제2 지연신호(DLY2)에 동기하여 출력단자(/Q)를 통해 전달한다. 제2 D-플립플롭(1541)의 출력신호의 펄스가 진동하는 경우 이 펄스 진동에 의해 SR래치(156)가 오작동할 수 있기 때문에 제2 디바운서(1542)는 사전에 제2 D-플립플롭(1541)의 출력신호로부터 펄스 진동과 같은 노이즈(noise) 성분을 제거하고, 언-락 인에이블신호(ULEN)를 생성한다. 여기서, 제2 기준값은 제1 기준값보다 크게 설정된다.

RS래치(156)은 락 인에이블신호(LEN)를 셋 단자(S)로 수신하고, 언-락 인에이블신호(ULEN)를 리셋 단자(R)로 수신한다. RS래치(156)은 락 인에이블신호(LEN)가 하이레벨로 활성화되면 락 검출신호(LDET)를 하이레벨로 활성화하고, 언-락 인에이블신호(ULEN)가 하이레벨로 활성화되면 락 검출신호(LDET)를 로우레벨로 비활성화한다.

도 2 내지 도 4를 참조하여, 락 검출기의 동작을 좀 더 구체적으로 살펴보면 다음과 같다. 도 3은 도 2의 락 검출기의 동작을 설명하기 위한 동작 타이밍도이고, 도 4는 도 2의 락 검출기의 제1 및 제2 기준값을 도시한 도면이다.

도 2 및 도 3을 참조하면, 기준 클럭(RCK)과 출력 클럭(OCK) 사이의 위상차가 제1 위상차(Tdf1)인 경우 노아게이트(150)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 제1 위상차(Tdf1)를 갖는 위상차 데이터(PDAT)를 생성한다. 이때, 락 인에이블신호 생성부(152)의 제1 반전 지연부(1520)는 위상차 데이터(PDAT)를 제1 기준값(Tr1)만큼 지연시켜 제1 지연신호(DLY1)를 출력하고, 제1 D-플립플롭(1521)은 제1 지연신호(DLY1)의 라이징 에지(rising edge)에 트리거(trigger)되어 출력단자(Q)를 통해 하이레벨의 출력신호를 출력한다.

여기서, 제1 D-플립플롭(1521)은 제1 위상차(Tdf1)가 제1 기준값(Tr1)보다 작을 경우 하이레벨의 출력신호를 출력하고, 제1 위상차(Tdf1)가 제1 기준값(Tr1)보다 클 경우 로우레벨의 출력신호를 출력한다. 즉, 제1 D-플립플롭(1521)의 기능은 제1 위상차(Tdf1)와 제1 기준값(Tr1)을 비교하여 그 결과에 따라 서로 다른 전압레벨을 갖는 출력신호를 출력하는 것이다.

한편, 제1 D-플립플롭(1521)의 출력신호의 전압레벨이 바뀔 때 펄스 진동과 같은 노이즈 성분이 발생하여 SR래치(156)의 동작을 불안정하게 할 수 있다. 따라서, 제1 디바운서(1522)는 제1 D-플립플롭(1521)의 출력신호에서 노이즈 성분을 미리 제거함으로써, 안정된 전압 레벨을 갖는 제1 D-플립플롭(1521)의 출력신호를 전달한다. 제1 위상차(Tdf1)가 제1 기준값(Tr1)보다 작은 경우 제1 D-플립플롭(1521)은 하이레벨의 출력신호를 출력하므로, 제1 디바운서(1522)를 통해 출력되는 락 인에이블신호(LEN)를 하이레벨로 활성화한다. 따라서, SR래치(156)는 하이레벨의 락 인에이블신호(LEN)에 응답하여 락 검출신호(LDET)를 하이레벨로 활성화한다. 이와 같이, 제1 위상차(Tdf1)가 제1 기준값(Tr1)보다 작은 경우 락 검출기(15)는 락 상태로 판단하여 락 검출신호(LDET)를 활성화한다.

한편, 언-락 인에이블신호 생성부(154)의 제2 반전 지연부(1540)는 위상차 데이터(PDAT)를 제2 기준값(Tr2)만큼 지연시켜 제2 지연신호(DLY2)를 출력하고, 제2 D-플립플롭(1541)은 제2 지연신호(DLY2)의 라이징 에지에 트리거되어 로우레벨의 출력신호를 출력한다. 즉, 제2 D-플립플롭(1541)은 제1 위상차(Tdf1)가 제2 기준값(Tr2)보다 작으므로, 출력단자(/Q)를 통해 로우레벨의 출력신호를 출력한다. 이와 같이, 동일한 비교 결과에 나오는 경우 언-락 인에이블신호 생성부(154)는 락 인에이블신호 생성부(152)에 대해 전압 레벨이 반전된 출력신호를 출력한다. 제2 디바운서(1542)는 제2 D-플립플롭(1541)의 출력신호의 노이즈 성분을 제거하고, 로우레벨로 비활성화된 언-락 인에이블신호(ULEN)를 출력한다.

SR래치(156)는 하이레벨로 활성화된 락 인에이블신호(LEN)에 응답하여 락 검출신호(LDET)를 하이레벨로 활성화한다.

다음, 기준 클럭(RCK)과 출력 클럭(OCK) 사이의 위상차가 제2 위상차(Tdf2)가 되면, 위상차 데이터(PDAT)의 펄스 폭은 제2 위상차(Tdf2)가 된다.

락 인에이블신호 생성부(152)의 제1 반전 지연부(1520)는 제2 위상차(Tdf2)를 제1 기준값(Tr1)만큼 지연시켜 제1 지연신호(DLY1)를 출력하고, 제1 D-플립플롭(1521)은 제2 위상차(Tdf2)가 제1 기준값(Tr1)보다 크므로, 제1 지연신호(DLY1)에 동기하여 로우레벨의 출력신호를 출력한다. 제1 디바운서(1522)는 제1 D-플립플롭(1521)의 출력신호에서 노이즈 성분을 제거하고, 로우레벨로 비활성화된 락 인에이블신호(LEN)를 출력한다.

언-락 인에이블신호 생성부(154)의 제2 반전 지연부(1540)는 제2 위상차(Tdf2)를 제2 기준값(Tr2)만큼 지연시켜 제2 지연신호(DLY2)를 출력하고, 제2 D-플립플롭(1541)은 제2 위상차(Tdf2)가 제2 기준값(Tr2)보다 작으므로, 제2 지연신호(DLY2)에 동기하여 로우레벨의 출력신호를 출력한다. 제2 디바운서(1542)는 제2 D-플립플롭(1541)의 출력신호에서 노이즈 성분을 제거하고, 로우레벨로 비활성화된 언-락 인에이블신호(ULEN)를 출력한다.

이에 따라, SR래치(156)는 모두 로우레벨로 비활성화된 락 인에이블신호(LEN) 및 언-락 인에이블신호(ULEN)에 응답하여 락 검출신호(LDET)의 전압 레벨을 이전 상태인 하이레벨로 유지한다. 즉, 락 검출기(15)는 제2 위상차(Tdf2)가 언-락 상태를 판단하기 위한 제2 기준값(Tr2)보다 크지 않으므로, 계속 락 상태로 판단하여 락 검출신호(LDET)의 활성화 상태를 유지한다.

이와 같이, 락 인에이블신호 생성부(152)는 제1 기준값(Tr1)을 락 상태를 판단하기 위해 사용하고, 언-락 인에이블신호 생성부(154)는 제2 기준값(Tr2)을 언-락 상태를 판단하기 위해 사용한다.

도 4를 참조하면, 락 검출기(15)가 락 상태를 판단할 때는 제1 기준값(Tr1)에 기초하여 락 상태를 판단한다. 반면, 언-락 상태를 판단할 때는 제1 기준값(Tr1)보다 큰 제2 기준값(Tr2)을 적용하므로, 외부 요인, 노이즈 등으로 인해 기준 클럭(RCK)과 출력 클럭(OCK) 사이의 위상차가 어느 정도 순간적으로 증가해도 쉽게 락 상태가 풀리지 않게 한다. 이에 따라, 제1 기준값(Tr1) 설정 시 노이즈 등을 고려하여 크게 설정할 필요가 없어지기 때문에 제1 기준값(Tr1)을 작게 설정하여 락 상태 판단 시 정밀도를 높일 수 있다.

즉, 본 발명의 위상 동기 루프 회로(1)는 락 상태 판단 시와 언-락 상태 판단 시 히스테리시스하게 동작하므로, 락 상태를 좀 더 정밀하게 판단함과 동시에 노이즈 등에 의해 쉽게 락 상태를 풀지 않는 특성을 갖게 된다.

도 5는 도 2의 제1 반전 지연부의 구성의 일 예를 도시한 회로도이다.

락 인에이블신호 생성부(152)의 제1 반전 지연부(1520)는 홀수개의 인버터(IV1∼IV2n+1)들을 구비하는 인버터 체인으로 구성된다. 한편, 언-락 인에이블신호 생성부(154)의 제2 반전 지연부(1540)도 제1 반전 지연부(1520)와 동일하게 홀수개의 인버터들을 구비하는 인버터 체인으로 구성된다. 다만, 제1 기준값(Tr1)보다 큰 제2 기준값(Tr2)만큼 위상차 데이터(PDAT)를 지연하기 위해, 제2 반전 지연부(1540)에 구비되는 인버터의 수는 제1 반전 지연부(1520)에 구비되는 인버터의 수보다 더 많다.

도 6은 본 발명의 실시 예에 따른 위상 동기 루프 회로를 포함한 시스템을 도시한 블럭도이다.

본 발명의 시스템(3)은 도 6에 도시한 바와 같이, 위상 동기 루프 회로(1) 및 내부 회로(2)를 구비한다.

위상 동기 루프 회로(1)는 기준 클럭(RCK)에 동기되며 일정한 주파수를 갖는 출력 클럭(OCK)을 생성한다. 이때, 위상 동기 루프 회로(1)는 기준 클럭(RCK)과 출력 클럭(OCK)의 락 상태 및 언-락 상태 판단 시 히스테리시스하게 동작하므로, 좀 더 정밀하게 판단되고 노이즈에 강한 락 검출신호(LDET)를 출력한다. 즉, 위상 동기 루프 회로(1)는 신뢰도 높은 락 검출신호(LDET)를 제공한다.

내부 회로(2)는 락 검출신호(LDET)가 활성화 상태인 경우 출력 클럭(OCK)에 동기하여 내부 동작을 수행하며, 락 검출신호(LDET)가 비활성화되면 출력 클럭(OCK)에 동기한 내부 동작을 중단한다.

1: 위상 동기 루프 회로 2: 내부 회로
3: 시스템 10: 클럭 생성 회로
20: 락 검출기 152: 락 인에이블신호 생성부
154: 언-락 인에이블신호 생성부 RCK: 기준 클럭
OCK: 출력 클럭 UP: 업 신호
DN: 다운 신호 LDET: 락 검출신호

Claims

기준 클럭에 동기되고 일정한 주파수를 갖는 출력 클럭을 생성하는 클럭 생성 회로; 및
상기 기준 클럭 및 출력 클럭 사이의 위상차가 제1 기준값 이내인 경우 락(lock) 상태로 판단하고, 상기 기준 클럭 및 출력 클럭 사이의 위상차가 제2 기준값보다 큰 경우 언-락(un-lock) 상태로 판단하여 락 검출신호를 생성하는 락 검출기를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
제 1 항에 있어서, 상기 제2 기준값은 상기 제1 기준값보다 크게 설정되는 것을 특징으로 하는 위상 동기 루프 회로.
제 1 항에 있어서, 상기 클럭 생성 회로는
상기 출력 클럭을 분주한 분주 클럭 및 기준 클럭 사이의 위상차에 따라 업 신호 및 다운 신호를 생성하되, 상기 기준 클럭보다 상기 분주 클럭의 위상이 느린 경우 상기 업 신호의 펄스 폭을 조절하며, 상기 기준 클럭보다 상기 분주 클럭의 위상이 빠른 경우 상기 다운 신호의 펄스 폭을 조절하는 위상-주파수 검출기;
상기 업 신호 및 다운 신호의 펄스 폭에 따라 전압을 펌핑하여 제어전압을 생성하는 전하 펌프; 및
상기 제어전압에 응답하여 상기 출력 클럭의 주파수를 가변하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
제 1 항에 있어서, 상기 락 검출기는
상기 기준 클럭과 출력 클럭 사이의 위상차에 따라 펄스 폭이 조절되는 위상차 데이터를 생성하는 논리 게이트;
상기 위상차 데이터의 펄스 폭이 상기 제1 기준값 이내인 경우 상기 락 상태로 판단하고, 락 인에이블신호를 활성화하는 락 인에이블신호 생성부;
상기 위상차 데이터가 상기 제1 기준값보다 크게 설정되는 제2 기준값보다 큰 경우 상기 언-락 상태로 판단하고, 언-락 인에이블신호를 활성화하는 언-락 인에이블신호 생성부; 및
상기 락 인에이블신호에 응답하여 상기 락 검출신호를 활성화하고, 상기 언-락 인에이블신호에 응답하여 상기 락 검출신호를 비활성화하는 RS래치를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
제 4 항에 있어서, 상기 락 인에이블신호 생성부는
상기 위상차 데이터를 상기 제1 기준값만큼 지연시키고 반전시켜 제1 지연신호를 생성하는 제1 반전 지연부;
상기 위상차 데이터를 상기 제1 지연신호에 동기하여 출력하는 제1 D-플립플롭; 및
상기 제1 D-플립플롭의 출력신호에서 노이즈 성분을 제거하고 상기 락 인에이블신호로 출력하는 제1 디바운서를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
제 4 항에 있어서, 상기 언-락 인에이블신호 생성부는
상기 위상차 데이터를 상기 제2 기준값만큼 지연시키고 반전시켜 제2 지연신호를 생성하는 제2 반전 지연부;
상기 위상차 데이터를 상기 제2 지연신호에 동기하여 출력하는 제2 D-플립플롭; 및
상기 제2 D-플립플롭의 출력신호에서 노이즈 성분을 제거하고 상기 언-락 인에이블신호로 출력하는 제2 디바운서를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
기준 클럭에 동기되고 일정한 주파수를 갖는 출력 클럭을 생성하는 클럭 생성 회로;
상기 기준 클럭 및 출력 클럭 사이의 위상차가 제1 기준값 이내인 경우 락(lock) 상태로 판단하고, 상기 기준 클럭 및 출력 클럭 사이의 위상차가 제2 기준값보다 큰 경우 언-락(un-lock) 상태로 판단하여 락 검출신호를 생성하는 락 검출기; 및
상기 락 상태에서 상기 출력 클럭에 동기하여 내부 동작을 수행하는 내부회로를 구비하는 것을 특징으로 하는 시스템.
제 7 항에 있어서, 상기 제2 기준값은 상기 제1 기준값보다 크게 설정되는 것을 특징으로 하는 시스템.
제 7 항에 있어서, 상기 클럭 생성 회로는
상기 출력 클럭을 분주한 분주 클럭 및 기준 클럭 사이의 위상차에 따라 업 신호 및 다운 신호를 생성하되, 상기 기준 클럭보다 상기 분주 클럭의 위상이 느린 경우 상기 업 신호의 펄스 폭을 조절하며, 상기 기준 클럭보다 상기 분주 클럭의 위상이 빠른 경우 상기 다운 신호의 펄스 폭을 조절하는 위상-주파수 검출기;
상기 업 신호 및 다운 신호의 펄스 폭에 따라 전압을 펌핑하여 제어전압을 생성하는 전하 펌프; 및
상기 제어전압에 응답하여 상기 출력 클럭의 주파수를 가변하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 시스템.
제 7 항에 있어서, 상기 락 검출기는
상기 기준 클럭과 출력 클럭 사이의 위상차에 따라 펄스 폭이 조절되는 위상차 데이터를 생성하는 논리 게이트;
상기 위상차 데이터의 펄스 폭이 상기 제1 기준값 이내인 경우 상기 락 상태로 판단하고, 락 인에이블신호를 활성화하는 락 인에이블신호 생성부;
상기 위상차 데이터가 상기 제1 기준값보다 크게 설정되는 제2 기준값보다 큰 경우 상기 언-락 상태로 판단하고, 언-락 인에이블신호를 활성화하는 언-락 인에이블신호 생성부; 및
상기 락 인에이블신호에 응답하여 상기 락 검출신호를 활성화하고, 상기 언-락 인에이블신호에 응답하여 상기 락 검출신호를 비활성화하는 RS래치를 구비하는 것을 특징으로 하는 시스템.