CN116842879B - 一种锁相环检测电路的设计方法 - Google Patents

Abstract

本发明提供一种锁相环检测电路的设计方法，包括Lock监控电路、unlock中断生成电路和locklose中断生成电路三部分，所述Lock监控电路包含信号同步、计数器和逻辑判断；所述unlock中断生成电路包含中断屏蔽信号同步、中断清除信号同步和中断生成；locklose中断生成电路结构与unlock中断生成电路结构完全相同，包含中断屏蔽信号同步、中断清除信号同步和中断生成。该锁相环检测电路的设计方法主要针对锁相环输出的Lock信号分两种检测场景，且两种场景发生异常时会在极短的时间内分别生成两个中断及时上报，由于仅针对Lock信号进行检测，不关心锁相环内部结构，因此适用性强，基本适用于所有锁相环。

Description

一种锁相环检测电路的设计方法

技术领域

本发明涉及集成电路领域，具体为一种锁相环检测电路的设计方法。

背景技术

锁相环(PhaseLockLoop，PLL)目前广泛应用于集成电路系统中，是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。

锁相环锁相是需要一定时间的，一般来说在锁相环规格表中会给出锁定时间的标准值和最大值。但实际使用中有可能出现锁相环故障导致实际锁定时间超出最大值才锁定或仍未锁定的情况，此时软件需要等待很长时间才能读到Lock信号或者根本读不到Lock信号，无法获知锁相环的状态。

锁相环在锁定后会持续输出稳定的时钟信号，但现有技术在实际使用中若锁相环发生故障失去锁定(表现为Lock信号从高电平变为低电平)，会导致输出的时钟不稳定，最终使整个系统则处于一个不稳定状态。然而一旦发生这种情况，系统是无法及时得知的。

发明内容

针对现有技术存在的不足，本发明目的是提供一种锁相环检测电路的设计方法，以解决上述背景技术中提出的问题，本发明只要发生故障就立即上报，因此时效性高，整体结构简单，占用资源小，基本适用于所有锁相环。

为了实现上述目的，本发明是通过如下的技术方案来实现：一种锁相环检测电路的设计方法，包括Lock监控电路、unlock中断生成电路和locklose中断生成电路三部分，所述Lock监控电路包含信号同步、计数器和逻辑判断；所述unlock中断生成电路包含中断屏蔽信号同步、中断清除信号同步和中断生成；locklose中断生成电路结构与unlock中断生成电路结构完全相同，包含中断屏蔽信号同步、中断清除信号同步和中断生成。

进一步的，所述Lock信号同步中，将锁相环输出的Lock信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给unlock逻辑判断和locklose逻辑判断；锁相环使能同步：将锁相环使能信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生概率；同步后的信号输出给unlock逻辑判断和locklose逻辑判断。

进一步的，所述计数器的计数值由计数周期配置信号来设置，建议设置为锁相环锁相时间的最大值，单位一般为参考时钟的周期。计数器在锁相环使能为高电平时开始计数，原因是锁相环未启动则检测没有意义；然后持续计数到设定值时，计数结果输出为高电平，并将计数结果输出给unlock逻辑判断，然后停止计数，直到锁相环关闭再重新启动才会重新开始计数。

进一步的，所述unlock检测逻辑判断主要由一个寄存器实现。当锁相环使能为高电平时，逻辑判断启动，逻辑判断的输出结果为计数结果和Lock信号同步的输出结果取反之后的逻辑“与”结果，当Lock信号为低电平且计数结果为高电平时，也就是计数结果达到设定值时锁相环还未锁定则逻辑判断的输出结果为高电平，其余情况输出结果皆为低电平。逻辑判断的输出结果会输出给unlock中断生成电路。

进一步的，所述locklose逻辑判断主要由三个寄存器实现。第一、第二个寄存器的输出结果为lock信号同步的输出结果打一拍和打两拍；locklose逻辑判断输出结果为高电平的条件有两个，满足其中一个即可：第一个条件是lock信号同步的输出结果取反再和其打一拍的结果逻辑“与”；第二个条件是lock信号同步的输出结果打一拍取反和打两拍的结果逻辑“与”；当lock信号从高电平变为低电平的时刻，由于打一拍的结果此时还是高电平，因此第一个条件的逻辑输出结果为高电平，此时locklose逻辑判断输出结果也为高电平。

进一步的，第三个寄存器的输出结果是当锁相环使能同步为高电平时，将上述locklose逻辑判断输出结果输出给locklose中断生成电路，其余情况输出低电平给locklose中断生成电路。

进一步的，所述中断屏蔽信号同步将unlock中断屏蔽信号同步到参考时钟的时钟域打两拍；中断清除信号同步将unlock中断清除信号同步到参考时钟的时钟域打两拍；中断生成包含使能生成的寄存器和脉冲转换为电平的寄存器。

进一步的，所述中断屏蔽信号同步将locklose中断屏蔽信号同步到参考时钟的时钟域打两拍，同步后的信号输出给中断生成；所述中断清除信号同步将locklose中断清除信号同步到参考时钟的时钟域打两拍，同步后的信号输出给中断生成；locklose中断生成电路结构中的中断生成包含使能生成的寄存器和脉冲转换为电平的寄存器。

本发明的有益效果：

1.该锁相环检测电路的设计方法主要针对锁相环输出的Lock信号分两种检测场景，一种场景是锁相环首次上电运行后在设定时间内对lock信号进行检测，另一种是锁相环正常运行时对lock信号持续检测，两者共同涵盖了锁相环运行的全时间段。两种场景发生异常时会在极短的时间内分别生成两个中断及时上报，由于仅针对Lock信号进行检测，不关心锁相环内部结构，因此适用性强，基本适用于所有锁相环。

2.该锁相环检测电路的设计方法中的检测电路不关心锁相环具体发生什么故障，而是只要发生故障就立即上报，因此时效性高，可以应用于高安全性和高时效性要求的芯片设计中；且检测电路结构简单，占用资源小。

附图说明

图1为本发明的电路结构图。

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。

请参阅图1，本发明提供一种技术方案：一种锁相环检测电路的设计方法，其结构部分将锁相环检测电路分为三部分，分别是Lock监控电路、unlock中断生成电路和locklose中断生成电路。

本实施例，Lock监控电路包含信号同步、计数器和逻辑判断：

(1)Lock信号同步：将锁相环输出的Lock信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给unlock逻辑判断和locklose逻辑判断。

(2)锁相环使能同步：将锁相环使能信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生概率；同步后的信号输出给unlock逻辑判断和locklose逻辑判断。

(3)计数器：计数器的计数值由计数周期配置信号来设置，建议设置为锁相环锁相时间的最大值，单位一般为参考时钟的周期。计数器在锁相环使能为高电平时开始计数，原因是锁相环未启动则检测没有意义；然后持续计数到设定值时，计数结果输出为高电平，并将计数结果输出给unlock逻辑判断，然后停止计数，直到锁相环关闭再重新启动才会重新开始计数。

(4)unlock逻辑判断：unlock检测逻辑判断主要由一个寄存器实现。当锁相环使能为高电平时，逻辑判断启动，逻辑判断的输出结果为计数结果和Lock信号同步的输出结果取反之后的逻辑“与”结果，当Lock信号为低电平且计数结果为高电平时，也就是计数结果达到设定值时锁相环还未锁定则逻辑判断的输出结果为高电平，其余情况输出结果皆为低电平。逻辑判断的输出结果会输出给unlock中断生成电路。

(5)locklose逻辑判断：locklose逻辑判断主要由三个寄存器实现。第一、第二个寄存器的输出结果为lock信号同步的输出结果打一拍和打两拍；locklose逻辑判断输出结果为高电平的条件有两个，满足其中一个即可(逻辑“或”)：第一个条件是lock信号同步的输出结果取反再和其打一拍的结果逻辑“与”；第二个条件是lock信号同步的输出结果打一拍取反和打两拍的结果逻辑“与”。当lock信号从高电平变为低电平的时刻，由于打一拍的结果此时还是高电平，因此第一个条件的逻辑输出结果为高电平，此时locklose逻辑判断输出结果也为高电平；同理，在下一个时钟周期，打一拍的结果此时为低电平，而打两拍的结果此时为高电平，因此第二个条件的逻辑输出结果为高电平，此时locklose逻辑判断输出结果也为高电平。

第三个寄存器的输出结果是当锁相环使能同步为高电平时，将上述locklose逻辑判断输出结果输出给locklose中断生成电路，其余情况输出低电平给locklose中断生成电路。

本实施例，unlock中断生成电路包含中断屏蔽信号同步、中断清除信号同步和中断生成：

(1)中断屏蔽信号同步：将unlock中断屏蔽信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给中断生成

(2)中断清除信号同步：将unlock中断清除信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给中断生成

(3)中断生成：中断生成包含两个寄存器，一个是使能生成的寄存器，这个寄存器输出结果有两个判断条件：当unlock中断屏蔽信号为高电平时，输出结果为高电平；当unlock中断清除信号为高电平时，输出结果为低电平，其余情况皆为低电平。另一个寄存器是脉冲转换为电平的寄存器，这个寄存器输出结果有两个判断条件：当unlock逻辑判断的输出结果为高电平时，输出结果为高电平；当unlock中断清除信号为高电平时，输出结果为低电平，其余情况皆为低电平。这两个寄存器的输出结果进行逻辑“与”就是unlock中断。unlock中断再输出给CPU或者系统的中断处理模块

本实施例，locklose中断生成电路结构与unlock中断生成电路结构完全相同，包含中断屏蔽信号同步、中断清除信号同步和中断生成：

(1)中断屏蔽信号同步：将locklose中断屏蔽信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给中断生成

(2)中断清除信号同步：将locklose中断清除信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给中断生成

(3)中断生成：中断生成包含两个寄存器，一个是使能生成的寄存器，这个寄存器输出结果有两个判断条件：当locklose中断屏蔽信号为高电平时，输出结果为高电平；当locklose中断清除信号为高电平时，输出结果为低电平，其余情况皆为低电平。另一个寄存器是脉冲转换为电平的寄存器，这个寄存器输出结果有两个判断条件：当locklose逻辑判断的输出结果为高电平时，输出结果为高电平；当locklose中断清除信号为高电平时，输出结果为低电平，其余情况皆为低电平。这两个寄存器的输出结果进行逻辑“与”就是locklose中断。locklose中断再输出给CPU或者系统的中断处理模块

本实施例中不同信号的说明如下：

参考时钟：锁相环的外部输入参考时钟，同时输入到锁相环检测电路用于计数器的计数；

锁相环使能：锁相环使能信号，相当于控制锁相环是否运行的开关信号。高电平表示锁相环启动，低电平表示锁相环关闭；

Lock：锁相环锁相完成后输出的电平信号。高电平表示已锁相，输出时钟持续稳定；低电平表示未锁相，输出时钟不稳定；

控制信号：包括复位信号、计数周期设置信号、中断屏蔽信号和中断清除信号。复位信号：锁相环监控电路的复位信号，低电平表示复位有效，电路回复到初始状态，高电平表示复位无效，电路正常运行；计数周期配置信号：计数器的计数周期配置，具体设定值参考锁相环规格中的锁定时间；中断屏蔽信号：包含unlock中断屏蔽信号和locklose中断屏蔽信号。高电平表示中断屏蔽无效，中断可以输出。低电平表示中断屏蔽有效，中断无法输出；中断清除信号：包含unlock中断清除信号和locklose中断清除信号。高电平表示中断被清除，低电平表示中断未被清除；

unlock中断:高电平表示锁相环未能在设置时间内锁定，锁相环发生故障；低电平表示锁相环在设置时间内锁定，锁相环正常；

locklose中断：高电平表示锁相环失去锁定，锁相环发生故障；低电平表示锁相环未失去锁定，锁相环正常。

本实施例，整个检测的流程如下：

1.锁相环启动的同时，检测电路同时启动。

2.计数器开始计数，直到计数到设置值，此时unlock逻辑判断lock信号是否是高电平，若是高电平，则说明锁相环工作正常；若是低电平，说明锁相环发生故障，unlock逻辑判断会输出高电平给到中断生成，最终unlock中断输出为高电平。计数器计数满后会停止计数，unlock逻辑判断关闭，直到锁相环关闭后再次启动才会同时启动。

3.锁相环正常工作的同时，locklose逻辑判断会持续检测。当检测到lock信号从高电平变成低电平时，此时锁相环发生故障，locklose逻辑判断会输出高电平给中断生成，最终locklose中断输出为高电平。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点，对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种锁相环检测电路的设计方法，其特征在于：包括Lock监控电路、unlock中断生成电路和locklose中断生成电路三部分，所述Lock监控电路包含信号同步、计数器和逻辑判断；所述unlock中断生成电路包含中断屏蔽信号同步、中断清除信号同步和中断生成；locklose中断生成电路结构与unlock中断生成电路结构完全相同，包含中断屏蔽信号同步、中断清除信号同步和中断生成；Lock信号同步中，将锁相环输出的Lock信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生的概率；同步后的信号输出给unlock逻辑判断和locklose逻辑判断；锁相环使能同步：将锁相环使能信号同步到参考时钟的时钟域打两拍，目的是做跨时钟域的处理，降低亚稳态发生概率；同步后的信号输出给unlock逻辑判断和locklose逻辑判断，所述unlock逻辑判断由一个寄存器实现；当锁相环使能为高电平时，逻辑判断启动，逻辑判断的输出结果为计数结果和Lock信号同步的输出结果取反之后的逻辑“与”结果，当Lock信号为低电平且计数结果为高电平时，也就是计数结果达到设定值时锁相环还未锁定则逻辑判断的输出结果为高电平，其余情况输出结果皆为低电平；逻辑判断的输出结果会输出给unlock中断生成电路，所述locklose逻辑判断由三个寄存器实现；第一、第二个寄存器的输出结果分别为lock信号同步的输出结果打一拍和打两拍；locklose逻辑判断输出结果为高电平的条件有两个，满足其中一个即可：第一个条件是lock信号同步的输出结果取反再和其打一拍的结果逻辑“与”；第二个条件是lock信号同步的输出结果打一拍取反和打两拍的结果逻辑“与”；当lock信号从高电平变为低电平的时刻，由于打一拍的结果此时还是高电平，因此第一个条件的逻辑输出结果为高电平，此时locklose逻辑判断输出结果也为高电平，第三个寄存器的输出结果是当锁相环使能同步为高电平时，将上述locklose逻辑判断输出结果输出给locklose中断生成电路，其余情况输出低电平给locklose中断生成电路。

2.根据权利要求1所述的一种锁相环检测电路的设计方法，其特征在于：所述计数器的计数值由计数周期配置信号来设置，设置为锁相环锁相时间的最大值，单位为参考时钟的周期；计数器在锁相环使能为高电平时开始计数，原因是锁相环未启动则检测没有意义；然后持续计数到设定值时，计数结果输出为高电平，并将计数结果输出给unlock逻辑判断，然后停止计数，直到锁相环关闭再重新启动才会重新开始计数。

3.根据权利要求1所述的一种锁相环检测电路的设计方法，其特征在于：所述中断屏蔽信号同步将unlock中断屏蔽信号同步到参考时钟的时钟域打两拍；中断清除信号同步将unlock中断清除信号同步到参考时钟的时钟域打两拍；中断生成包含使能生成的寄存器和脉冲转换为电平的寄存器。

4.根据权利要求1所述的一种锁相环检测电路的设计方法，其特征在于：所述中断屏蔽信号同步将locklose中断屏蔽信号同步到参考时钟的时钟域打两拍，同步后的信号输出给中断生成。

5.根据权利要求4所述的一种锁相环检测电路的设计方法，其特征在于：所述中断清除信号同步将locklose中断清除信号同步到参考时钟的时钟域打两拍，同步后的信号输出给中断生成。

6.根据权利要求5所述的一种锁相环检测电路的设计方法，其特征在于：locklose中断生成电路结构中的中断生成包含使能生成的寄存器和脉冲转换为电平的寄存器。