CN100501748C - 用于动态系统级频率缩放的方法和装置 - Google Patents

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Abstract

一种用于改变包含多个同步集成电路芯片(12、14、16)的系统(10)中的时钟频率的方法和装置，以及用于实现频率改变的电路(20)。该方法包括：检测在多个同步集成电路芯片之一中的处理需求的改变；通知多个同步集成电路芯片将要进行时钟频率改变；在多个同步集成电路芯片中的每一个中达到静止总线状态；通知多个同步集成电路芯片可以进行频率改变；和改变多个同步集成电路芯片的时钟频率。

Description

用于动态系统级频率缩放的方法和装置
技术领域
本发明总的涉及集成电路。本发明尤其涉及用于改变系统中的多个同步集成电路芯片的时钟频率的电力管理方法和装置。
背景技术
在集成电路(诸如微处理器)中降低能量消耗或电力消耗的一种方法是当性能要求低时降低电路切换(switch)的频率。存在单独的芯片中支持这种频率缩放的大量处理器设计。它们的例子包括国际商用机器公司的PowerPC750FX和英特尔公司的Pentium 3。
几种技术通常用于降低处理器中的处理器频率来进行电力管理。例如，在第一种技术中，处理器相对于系统其它部分独自降低其内部时钟速度，同时总线速度保持在恒定值。由于存在处理器与总线频率之比的下限，所以仅在总线频率是最大处理器频率的相对一小部分的情况下这才是有实际意义的。在第二种技术中，执行复位序列，其中处理器关断，与总线一起重新配置来以更低的频率运行，并且再接通。但是，在这种情况下，考虑到转换的延迟，该切换频率的成本相对高，并且该方式不支持用于管理电力的细粒度(fine-grained)频率调节模式。
因此，需要一种用于以无缝方式改变系统中的多个同步集成电路芯片中的时钟频率，同时保持处理器与总线频率的固定比例，并且系统继续运行的方法和装置。还需要一种能够支持用于管理电力的细粒度频率调节模式的、用于改变系统中的多同步集成电路芯片中的时钟频率的方法和装置。
发明内容
本发明提供一种用于改变系统中的多同步集成电路芯片中的时钟频率的低延迟电力管理方法和装置。以无缝方式执行频率改变，同时系统继续运行。本发明的方法和装置可以应用到(例如)其中通过改变总线频率来完成处理器频率的改变的系统中。这可以是(例如)在高性能系统中，在最高频率配置上，处理器频率是总线频率的最小倍数的情况(即，在不降低总线频率的情况下，不能降低处理器频率来节省电力)。
本发明的第一方面涉及用于改变包括多个同步集成电路芯片的系统的时钟频率的方法，包括：检测在多个同步集成电路芯片之一中的处理需求的改变；通知多个同步集成电路芯片将要进行时钟频率改变；在多个同步集成电路芯片中的每一个中达到静止总线状态；通知多个同步集成电路芯片可以进行频率改变；和改变多个同步集成电路芯片的时钟频率。
本发明的第二方面涉及用于改变时钟频率的装置，包括：锁相环电路，用于提供与参考时钟信号同步的恒定频率信号，其中恒定频率信号具有频率f；多个分频电路，用于接收来自锁相环电路的恒定频率输出信号，每个分频电路提供具有由f/dn限定的频率的输出信号，该信号与锁相环电路的恒定频率信号同步，其中dn是第n分频电路的分频值；和复用器，用于从多个分频器接收输出信号，根据频率选择信号选择来自多个分频电路之一的、具有期望的频率的输出信号来作为处理器时钟信号(pclk)。
本发明的第三方面涉及用于改变包括多个同步处理器的系统中的处理器和总线时钟频率的方法，包括：检测在多个处理器之一中的处理需求的改变；通知多个处理器将要进行处理器和总线时钟频率改变；在多个处理器中的每一个中达到静止总线状态；通知多个处理器可以进行处理器和总线频率改变；和改变多个处理器中每一个的处理器和总线时钟频率。
设计本发明的示例性方面来解决这里描述的问题和其它本领域技术人员可发现的、没有讨论的问题。
附图说明
通过结合附图参照本发明的各个方面的详细描述，本发明的这些和其它特征将变得更容易理解，其中：
图1图解包括通过总线连接到伙伴(companion)芯片的示例性现有技术多处理器系统。
图2图解根据本发明实施例的用于无缝改变处理器和总线的时钟频率的锁相环(PLL)电路。
图3图解应用到图1所示的微处理器系统的本发明的处理器和总线频率改变过程。
图4是图解根据本发明的处理器和总线频率改变过程的时序的时序图。
应当理解的是附图仅仅是示意图示，并不意欲妙水本发明的特定参数。附图意欲描述本发明的典型方面，因此不应当认为是限制本发明的范围。在附图中，相同的标号表示相同的元件。
具体实施方式
本发明通过提供一种用于以无缝方式改变系统中的多同步集成电路芯片中的时钟频率，同时系统继续运行的低延迟电力管理方法来解决上述问题以及其它问题。本发明的方法和装置可以应用到(例如)其中伴随着改变总线频率来完成处理器频率的改变的系统中。这可以是(例如)在高性能系统中，在最高频率配置上，处理器频率是总线频率的总线频率的最小倍数的情况。在这种高性能系统中，有效的处理器到总线频率比可能是2:1、3:1、4:1和6:1。如果最大处理器频率是2GHz并且最大总线频率是1GHz，则最高性能配置将使用这些频率。当系统处于最高性能配置中时，为了降低处理器频率而不降低总线频率，应当将比率降低到2:1以下，但是这是不支持的。因此，处理器和总线频率必须一起降低来获得电力节省。
将根据从单个的输入参考时钟产生核心时钟和总线时钟的处理器和伙伴芯片来描述本发明。此外，相对参考时钟以固定周期产生的输入同步脉冲被用来提供用于处理器和伙伴芯片的同步信号。此外，假设处理器和伙伴芯片是多处理器系统的一部分，其中两个或多个处理器连接到伙伴芯片，并且这些部件必须一起切换时钟频率。然而，本领域技术人员应当清楚，在不背离权利要求中阐述的本发明的范围的情况下，本申请的方法和装置可以应用到除这里描述的系统之外的系统。
参照图1，图解了示例性现有技术多处理器系统10，它包括至少两个处理器12、14，它们每一个通过总线18连接到伙伴芯片16。在该实例中，假设每个处理器12、14以及伙伴芯片16从单个的输入参考时钟产生核心时钟和总线时钟。此外，相对参考时钟以固定周期产生的输入同步脉冲用于提供处理器和伙伴芯片的同步信号。
处理器12、14每一个可以包括任何公知或将开发的处理器类型。伙伴芯片16可以包括，例如从处理器12、14到多处理器系统10的存储器、高速I/O或其它部件(未示出)的桥。该桥的实例是英特尔的北桥(Northbridge)。如本领域技术人员所知的那样，北桥通过前端(frontside)总线与处理器通信，并且控制(例如)与存储器、外部设备互连(PCI)总线和加速图形端口(AGP)的交互。北桥是称为北桥/南桥的两部分芯片组的一部分。南桥处理芯片组的输入/输出功能。
如图2所示，根据本发明的锁相环(PLL)电路20用于无缝改变处理器的处理器时钟(pclk)和总线时钟(bclk)频率，同时将这两个时钟的比率保持在固定值。PLL电路20在系统的处理器(如，图1的处理器12、14)内部。PLL电路20包括PLL 22，用于将处理器时钟(pclk)与参考时钟(refclk)同步；和反馈路径，包括反馈分频器24(具有分频值r)和网格延迟(mesh delay)34。网格延迟34用于模拟通过时钟分布网络的传播延时。以常规方式运行PLL 22和反馈分频器24，并且网格延迟34代替通常的来自时钟分布网络的直接反馈，从而在PLL 22的输出上产生具有预定的恒定频率fPLL的信号26。
PLL 22的输出信号26提供到多个时钟分频器28(在本实施例中为3个)，每一个具有不同的分频值d，其中d是大于等于1的整数。根据系统的需要/设计，分频值d可以是固定的或者可以由处理器选择。多个时钟分频器28产生与PLL22和参考时钟(refclk)同步的不同时钟频率。虽然显示并描述了时钟分频器28，应该注意的是，在本发明的实践中可以使用两个或多个分频器28。
如图2所示，时钟分频器281的输出频率给定为fPLL/d1，而时钟分频器282和283的输出频率分别是fPLL/d2和fPLL/d3。例如，如果fPLL＝2GHz，并且分频值d1、d2和d3分别等于1、2和4，则时钟分频器281、282和283的输出频率分别为2GHz、1GHz和0.5GHz。
时钟分频器281、282和283的输出提供到复用器30。复用器30根据频率选择信号(fsel)选择这些时钟信号之一作为处理器时钟(pclk)。然后具有分频值b的分频器进一步分频处理器时钟(pclk)来产生与处理器时钟(pclk)同步的总线时钟(bclk)。根据系统的需要/设计，分频值b可以是固定的或可以由处理器选择。在本实施例中分频值b是大于或等于2的整数。然而，应当理解的是在其它实施例中，分频值b可以小于2或可以具有非整数值，如3/2。还应当注意的是存在分频值b的最低允许值，如果最高性能配置使用该最低值，则不可能在不降低总线频率的情况下降低处理器频率。
根据本发明，驱动处理器12、14(如检测到空闲时间改变的处理器)向伙伴芯片16发送控制事务处理(transaction)以及配置数据，后者向系统中的其它处理器广播控制事务处理和配置数据。为了改变总线频率，其它总线代理(如，处理器)必须得知改变，并且执行相似的总线频率改变。本发明采用总线18及其监听功能来通过总线的边带广播控制事务处理和配置数据以及其它通信信号，从而提供同步功能。下面参照图3和4描述处理器和总线频率改变过程。
图3图解图1的多处理器系统10中的处理器和总线频率改变过程，其中处理器时钟(pclk)和总线时钟(bclk)的频率都降低到半速。在图4中图解了用于说明频率改变过程的示例性时序图100。应当注意的是，图4的时序图100仅意欲显示本发明的频率改变过程中的事件的相对顺序，而不是这些事件之间的实际延迟。
开始，在处理器12、14(图3中的12)之一上运行的操作系统检测到空闲时间的改变，或预测到处理需求的改变(如，降低)，这些改变启动启动频率改变过程。处理器12通过将对应于要切换到的目标频率的配置值34写入处理器12的电力控制寄存器36(步骤S1)，从而通过软件开始频率改变。到电力控制寄存器36的写入操作启动用于将配置数据经由总线18传送(38)到伙伴芯片16的总线事务处理(步骤S2)。这通知伙伴芯片16已经由处理器12启动频率改变。另外，配置数据可以通过处理器12和伙伴芯片16的针脚传送到伙伴芯片16。一旦通知了伙伴芯片16即将发生频率改变，它通过在总线18上广播(40)控制事务处理和配置数据来确保(步骤S3)多处理器系统10中的所有处理器12、14知晓频率改变。每个处理器12、14监听该总线18事务处理，获得配置数据，并且开始其频率改变过程(如，经由频率改变状态机)。伙伴芯片16此时还开始其内部频率改变过程。然而，在总线18上广播(40)控制事务处理和配置数据之前，伙伴芯片16检查当前是否存在任何其它频率改变处理，如果存在，忽略未解决的频率改变处理。否则，未决的频率改变处理正常进行。应该理解的是，在本发明的实践中，伙伴芯片16还可以启动频率改变。
然后，在多处理器系统10中的每个部件(如，处理器12、14和伙伴芯片16)启动达到静止总线状态的处理(步骤S4)，这足够允许频率改变。该静止状态对应于完成总线18上当前有效的事务处理、总线18上不存在已经发送了的和接着将要发送的之间的定时约束。当每个处理器12、14具有处于静止状态的总线18时(发送空事务处理、确认所接收的事务处理，接受输入数据)，它在总线18的边带声明(assert)QREQ(步骤S5)。在图4的时序图100中显示了该处理的定时。特别地，对于处理器12，在周期6声明用于指示处理器12到达静止总线状态的μP-12静止信号102，并且在周期10由处理器12声明QREQ-12信号104。相似地，对于处理器14，在周期7声明用于指示处理器14到达静止总线状态的μP-14静止信号106，并且在周期11由处理器14声明QREQ-14信号106。
当伙伴芯片16具有处于静止状态的总线18(发送空事务处理、确认所接收的事务处理)，并且已经声明来自多个处理器12、14的所有QREQ时，伙伴芯片16不再必须接受或应答输入的事务处理。然后，伙伴芯片16在关于内部同步脉冲(time0)的周期停止其总线时钟，并且在总线18上声明用于指示处理器12、14可以关断它们的总线时钟的边带信号QACK来发送到所有处理器12、14。内部同步脉冲(time0)存在于处理器12、14和伙伴芯片16中，并且从外部同步信号获得。如图4所示，在周期12声明用于指示伙伴芯片16到达静止总线状态的CC静止信号110，与time0信号114同步在周期16停止伙伴芯片16总线时钟(CC bclk)112，并且在周期18由伙伴芯片16声明QACK信号。
响应于QACK信号116，处理器12、14停止应答输入的事务处理并停止它们的总线时钟(步骤S7)。如图4所示，在周期24与time0信号114同步停止处理器12的总线时钟(μP-12 bclk)118和处理器14的总线时钟(μP-14bclk)122。在停止其总线时钟后，每个处理器12、14根据在配置数据中说明的频率值，通过改变(即，经由图2的fsel和复用器30选择)哪一个时钟分频器281、282、283驱动处理器时钟和总线时钟来执行所要求的频率改变(步骤S8)。在该实例中，复用器30选择具有分频值2的时钟分频器28(即，频率降低50％)。此时，与新频率相关的配置数据装在处理器12、14中。如图4所示，在周期38处理器12的处理器时钟(pclk-12)120的频率降低了一半。相似地，与处理器12的处理器时钟(pclk-12)120的频率改变同步，在周期38处理器14的处理器时钟(pclk-14)124的频率降低了一半。虽然示出了同步进行，应当注意的是，可以相对于处理器12的处理器时钟(pclk-12)120的频率改变异步地进行处理器14的处理器时钟(pclk-14)124的频率降低。在下一同步脉冲的开始(如time0信号114)，每个处理器12、14重新开始其总线时钟。特别地，如图4所示，在周期48与time0信号114同步重新开始与处理器12相关的总线时钟(μP-12bclk)118和与处理器14相关的总线时钟(μP-14bclk)122。
在每个处理器12、14重新开始其总线时钟后，它在周期56分别对(步骤S9)其总线18边带信号QREQ-12 104、QREQ-14 108求反(negate)，指示现在准备好接收输入事务处理。虽然示出了同步进行，应当注意的是，处理器12、14可以在不同的时间对其边带信号QREQ-12 104、QREQ-14 108求反。当伙伴芯片16确定已经对所有总线18边带信号QREQ-12 104、QREQ-14 108求反，并且完成其自身频率改变序列时，它在周期64再次与time0信号114同步开始其自身总线时钟(CC bclk)112。然后伙伴芯片16在周期68对总线18边带信号QACK 116求反，指示(步骤S10)处理器12、14它们可以开始(步骤S11)进行总线活动。
应当注意的是，在从处理器12向伙伴芯片16通知(图3的步骤S1-S2)频率改变、一直到伙伴芯片16向处理器12广播(步骤S3)配置数据期间，处理器可以正常运行。在该时间段处理器14和伙伴芯片16也可以正常运行。一旦处理器12开始静止(步骤S4)其总线18时，它将不能从总线18访问数据和指令。然而，只要处理器12能够执行其相关内部高速缓存中的数据和命令，它就可以继续运行。
参照图3，本发明的方法可以总结如下：
步骤S1：启动处理器12写入电力控制寄存器36。
步骤S2：控制事务处理发送到伙伴芯片16。
步骤S3：经由总线将控制事务处理广播到所有处理器12、14。
步骤S4：所有设备(处理器12、14和伙伴芯片16)静止其总线18。
步骤S5：处理器12、14通知伙伴芯片16它们静止。
步骤S6：伙伴芯片16停止总线时钟并通知处理器12、14。
步骤S7：处理器12、14停止总线时钟。
步骤S8：处理器12、14和伙伴芯片改变处理器/总线时钟频率。
步骤S9：处理器12、14开始总线时钟并通知伙伴芯片16。
步骤S10：伙伴芯片16开始总线时钟并通知处理器12、14。
步骤S11：进行正常活动。
已经提供了本发明各个方面的上述描述来说明和描述本发明。并不意欲穷举或将本发明限制到公开的简单形式，并且可以做出多种修改和变型。对于本领域技术人员来说显而易见的修改和变型包含在所附权利要求限定的本发明的范围中。
工业适用性
本发明可用于集成电路的电力管理。更特别的是，通过以无缝方式改变系统中的多同步集成电路中的时钟频率，同时系统继续运行来降低能量消耗和电力消耗。

Claims (14)

1.一种用于改变包括多个同步集成电路芯片(12、14、16)的系统(10)的时钟频率的方法，包括：
检测在多个同步集成电路芯片之一中的处理需求的改变；
通知多个同步集成电路芯片中的每一个将要进行时钟频率改变；
在多个同步集成电路芯片中的每一个中达到静止总线状态；
在多个同步集成电路芯片都达到静止总线状态后通知多个同步集成电路芯片可以进行频率改变；和
改变多个同步集成电路芯片的时钟频率。
2.如权利要求1所述的方法，其中时钟频率至少包括处理器时钟频率和总线时钟频率之一。
3.如权利要求1所述的方法，其中，所述改变多个集成电路芯片的时钟频率的步骤包括：对于每个集成电路芯片，
停止该集成电路芯片的总线时钟；
改变该集成电路芯片的时钟频率；和
重新开始集成电路芯片的总线时钟。
4.如权利要求3所述的方法，其中所述改变集成电路芯片的时钟频率的步骤导致总线时钟频率的改变，并且其中集成电路芯片的时钟频率与总线时钟的时钟频率之比保持不变。
5.如权利要求1所述的方法，其中所述改变集成电路芯片的时钟频率的步骤包括：
确定新的时钟频率；
选择用于调节现有时钟频率的分频值；和
将分频值应用到现有时钟频率来获得新时钟频率。
6.如权利要求1所述的方法，其中多个同步集成电路芯片(12、14、16)包括多个处理器(12、14)和伙伴芯片(16)，其中：
伙伴芯片(16)从其中检测到处理需求改变的处理器(12、14)接收用于请求时钟频率改变的控制事务处理；和
伙伴芯片(16)向多个处理器(12、14)广播控制事务处理。
7.如权利要求6所述的方法，其中伙伴芯片(16)在互连伙伴芯片(16)和多个处理器(12、14)的总线(18)上广播控制事务处理，并且其中多个处理器(12、14)通过监听总线(18)获得控制事务处理。
8.如权利要求6所述的方法，其中在被通知了要进行时钟频率改变之后，多个处理器(12、14)中的每一个达到静止总线状态并向伙伴芯片(16)发送确认。
9.如权利要求8所述的方法，其中在从所有多个处理器(12、14)接收到确认之后，伙伴芯片(16)通知多个处理器(12、14)可以进行时钟频率改变。
10.如权利要求9所述的方法，其中多个处理器(12、14)执行频率改变操作。
11.如权利要求10所述的方法，其中在多个处理器(12、14)完成频率改变操作之后伙伴芯片(16)执行频率改变操作。
12.如权利要求8所述的方法，其中在从所有多个处理器(12、14)接收到确认之后，伙伴芯片(16)达到静止总线状态，关断其总线时钟，并且通知多个处理器(12、14)可以进行时钟频率改变。
13.一种用于改变系统(10)中的处理器和总线时钟频率的方法，其中系统(10)包括多个同步处理器(12、14)，该方法包括：
检测在多个处理器之一中的处理需求的改变；
通知多个处理器中的每一个将要进行处理器和总线时钟频率改变；
在多个处理器中的每一个中达到静止总线状态；
在多个同步集成电路芯片都达到静止总线状态后通知多个处理器可以进行处理器和总线频率改变；和
改变多个处理器中的每一个的处理器和总线时钟频率。
14.如权利要求13所述的方法，其中每个处理器(12、14)的处理器时钟频率和总线时钟频率之比保持不变。
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