KR20080080645A - 발진 회로, 시험 장치, 및 전자 디바이스 - Google Patents

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Abstract

주어지는 기준 클럭에 동기한 발진 신호를 생성하는 발진 회로에 있어서, 기준 클럭의 각각의 에지를 트리거로 해서 주어지는 제어 전압에 따른 주파수의 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부, 전압 제어 발진부가 출력하는 발진 신호에 따른 위상을 가지는 비교 신호와 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부, 및 위상 비교부에서의 비교 결과에 따른 제어 전압을 전압 제어 발진부에 공급하는 전압 제어부를 포함하는 발진 회로를 제공한다.
Figure P1020087017484
발진 신호, 발진 회로, 전압 제어 발진부, 위상 비교부, 전압 제어부, 시험 장치

Description

발진 회로, 시험 장치, 및 전자 디바이스 {Oscillation circuit, testing apparatus and electronic device}
본 발명은 발진 신호를 생성하는 발진 회로, 당해 발진 회로를 포함하는 시험 장치, 및 당해 발진 회로를 포함하는 전자 디바이스에 관한 것이다. 특히, 본 발명은 주어지는 기준 클럭에 동기한 발진 신호를 생성하는 발진 회로에 관한 것이다. 본 출원은 다음의 일본 특허 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 일부로 한다.
일본특허출원 2005-367167 출원일 2005년 12월 20일
종래, 발진 신호를 생성하는 회로로서 PLL(Phase Locked Loop) 회로가 알려져 있다. PLL 회로는 링 오실레이터 등의 전압 제어 발진기, 전압 제어 발진기가 출력하는 발진 신호와 기준 클럭의 위상을 비교하는 위상 비교기, 위상 비교 결과에 따른 제어 전압을 출력하는 차지 펌프, 및 제어 전압을 통과시켜서 전압 제어 발진기의 발진 주파수를 제어하는 필터를 포함한다.
전압 제어 발진기가 출력하는 발진 신호의 각 사이클의 주기와 생성해야 할 신호의 주기의 차분은 전압 제어 발진기에서 신호가 루프 회로를 일주할 때마다 축적된다. 위상 비교기는 기준 클럭의 펄스마다 축적된 위상의 어긋남을 검출한다. 그리고, 차지 펌프 및 필터는 축적된 위상의 어긋남의 평균치가 실질적으로 0이 되는 제어 전압을 생성한다. 현재, 관련되는 특허 문헌 등은 인식되고 있지 않으므로 그 기재를 생략한다.
그러나, 종래의 PLL 회로는 상술한 바와 같이 축적된 위상의 어긋남의 평균치가 실질적으로 0이 되도록 피드백을 하는 회로이다. 즉, 위상의 어긋남의 평균치와 피드백을 했을 때의 실제의 위상의 어긋남의 차분은 여전히 위상 오차로서 남는다.
이 때문에, 종래의 PLL 회로는 고정밀도로 위상을 제어한 발진 신호를 생성할 수 없었다. 또한, 반도체 회로 등의 피시험 디바이스를 시험하는 시험 장치에서 시험 장치의 동작을 규정하는 클럭을 생성하는 클럭 생성 회로가 이용되고 있다. 당해 클럭 생성 회로로서 이러한 PLL 회로를 이용한 경우에 피시험 디바이스를 높은 정밀도로 시험할 수 없다.
또한, IC칩 등 전자 디바이스의 내부에 당해 전자 디바이스의 동작을 규정하는 클럭을 생성하기 위하여 PLL 회로를 이용하는 경우가 있다. 그러나, 상술한 바와 같이 종래의 PLL 회로는 고정밀도로 위상을 제어할 수 없으므로 전자 디바이스의 동작이 불안정해진다. 또한, 차지 펌프 및 필터를 구성하는 회로는 대면적을 필요로 한다. 이 때문에, 종래의 PLL 회로는 회로 규모가 큰 것이었다.
이 때문에 본 발명의 하나의 측면에서는 상술한 과제를 해결할 수 있는 발진 회로, 시험 장치, 및 전자 디바이스를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 따르면, 주어지는 기준 클럭에 동기한 발진 신호를 생성하는 발진 회로에 있어서, 기준 클럭의 각각의 에지(edge)를 트리거(trigger)로 해서 주어지는 제어 전압에 따른 주파수의 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부, 전압 제어 발진부가 출력하는 발진 신호에 따른 위상을 가지는 비교 신호와 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부, 및 위상 비교부에서의 비교 결과에 따른 제어 전압을 전압 제어 발진부에 공급하는 전압 제어부를 포함하는 발진 회로를 제공한다.
기준 클럭의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력하는 펄서(pulser)를 더 포함하며, 전압 제어 발진부는 펄스 신호의 각각의 펄스의 전방 에지(前緣:leading edge)에 따라 발진 신호의 생성을 정지하고, 각각의 펄스의 후방 에지(後緣: trailing edge)에 따라 새로운 발진 신호의 생성을 시작하며, 위상 비교부는 비교 신호와 펄스 신호의 위상을 비교하여도 된다.
전압 제어 발진부는 선두에 설치된 제1 부정 논리곱 회로와 말미에 설치된 제2 부정 논리곱 회로를 포함해서 루프 형상으로 접속되며 각각이 제어 전압에 따라 지연량이 변화되는 복수의 부정 논리곱 회로를 포함하며, 제1 부정 논리곱 회로는 제2 부정 논리곱 회로가 출력하는 신호와 펄스 신호의 논리곱에 따른 신호를 후단(後段)의 부정 논리곱 회로에 출력하며, 제2 부정 논리곱 회로는 전단(前段)의 부정 논리곱 회로가 출력하는 신호와 펄스 신호의 논리곱에 따른 루프 신호를 제1 부정 논리곱 회로에 출력하며, 전압 제어 발진부는 어느 하나의 부정 논리곱 회로가 출력하는 신호를 발진 신호로서 출력하여도 된다.
펄서는 기준 클럭의 에지의 타이밍으로부터 미리 정해진 펄스 폭에 따른 기간, 논리값 L을 나타내는 펄스 신호를 출력하며, 제1 부정 논리곱 회로는 제2 부정 논리곱 회로가 출력하는 신호와 펄스 신호의 부정 논리곱을 후단의 부정 논리곱 회로에 출력하며, 제2 부정 논리곱 회로는 전단의 부정 논리곱 회로가 출력하는 신호와 펄스 신호의 부정 논리곱을 루프 신호로서 제1 부정 논리곱 회로에 출력하여도 된다.
제2 부정 논리곱 회로는 전단의 부정 논리곱 회로가 출력하는 신호와 펄스 신호의 부정 논리곱을 루프 신호로서 제1 부정 논리곱 회로에 출력하는 루프 출력 회로, 및 전단의 부정 논리곱 회로가 출력하는 신호와 논리값 H의 부정 논리곱을 비교 신호로서 위상 비교부에 출력하는 비교 출력 회로를 포함하여도 된다.
루프 출력 회로의 부하 용량과 비교 출력 회로의 부하 용량은 실질적으로 동등한 것이 바람직하다. 제1 부정 논리곱 회로 및 제2 부정 논리곱 회로의 어느 쪽도 아닌 부정 논리곱 회로는 전단의 부정 논리곱 회로가 출력하는 신호와 소정의 논리값을 나타내는 신호의 부정 논리곱을 출력함으로써 전단의 부정 논리곱 회로가 출력하는 신호를 반전한 신호를 출력하여도 된다.
펄서는 전압 제어 발진부가 생성하는 발진 신호의 주기의 반보다 작은 펄스 폭을 갖는 펄스 신호를 출력하여도 된다. 각각의 부정 논리곱 회로의 부하 용량은 서로 실질적으로 동등하여도 된다.
전압 제어부는 주어지는 설정값에 따른 전압 레벨의 제어 전압을 출력하는 DA 컨버터, 및 위상 비교부가 펄스 신호의 펄스마다 출력하는 각각의 비교 결과에 따라 설정값을 미리 정해진 변화량으로 증감시키는 카운터를 포함하여도 된다.
본 발명의 제2 형태에 따르면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 발생부, 피시험 디바이스에 입력하여야 할 시험 신호의 주파수에 따른 발진 신호를 주어지는 기준 클럭에 동기하여 생성하는 발진 회로, 패턴 발생부가 생성한 시험 패턴과 발진 회로가 생성한 발진 신호에 기초하여 시험 신호를 생성하는 파형 형성부, 및 피시험 디바이스가 출력하는 출력 신호와 패턴 발생부가 생성하는 기대치 패턴을 비교함으로써 피시험 디바이스의 양부를 판정하는 판정부를 포함하며, 발진 회로는 기준 클럭의 각각의 에지를 트리거로 해서 주어지는 제어 전압에 따른 주파수의 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부, 전압 제어 발진부가 출력하는 발진 신호에 따른 위상을 가지는 비교 신호와 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부, 및 위상 비교부에서의 비교 결과에 따른 제어 전압을 전압 제어 발진부에 공급하는 전압 제어부를 포함하는 시험 장치를 제공한다.
본 발명의 제3 형태에 따르면, 미리 정해진 주파수의 클럭 신호로 동작해야 하는 복수의 동작 회로를 포함하는 전자 디바이스에 있어서, 복수의 동작 회로에 대응해서 설치되며 대응하는 동작 회로에 클럭 신호를 공급하는 복수의 발진 회로, 및 외부로부터 미리 정해진 주파수보다 작은 주파수의 기준 클럭을 수취하고 기준 클럭을 각각의 발진 회로에 분배하는 분배 버퍼를 포함하며, 각각의 발진 회로는 기준 클럭의 각각의 에지를 트리거로 해서 주어지는 제어 전압에 따른 주파수의 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부, 전압 제어 발진부가 출력하는 발진 신호에 따른 위상을 가지는 비교 신호와 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부, 및 위상 비교부에서의 비교 결과에 따른 제어 전압을 전압 제어 발진부에 공급하는 전압 제어부를 포함하는 전자 디바이스를 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 발명의 실시 형태에 관한 발진 회로(100)의 구성의 일례를 나타내는 도면이다.
도 2는 전압 제어 발진부(40)의 동작의 일례를 나타내는 타이밍 차트이다.
도 3은 발진 회로(100)의 구성의 다른 예를 나타내는 도면이다.
도 4는 도 3에 나타낸 전압 제어 발진부(40)의 동작의 일례를 나타내는 도면이다.
도 5는 본 발명의 실시 형태에 관한 시험 장치(200)의 구성의 일례를 나타내는 도면이다.
도 6은 본 발명의 실시 형태에 관한 전자 디바이스(300)의 구성의 일례를 나타내는 도면이다.
도 7은 본 발명의 실시 형태에 관한 전송 회로(600)의 구성의 일례를 나타내는 도면이다.
<부호의 설명>
10 펄서, 20 위상 비교부, 30 전압 제어부, 32 카운터, 34 전압 제어부, 40 전압 제어 발진부, 42 부정 논리곱 회로, 44 루프 출력 회로, 46 비교 출력 회로, 100 발진 회로, 110 패턴 발생부, 120 파형 형성부, 130 판정부, 200 시험 장치, 300 전자 디바이스, 310 동작 회로, 320 분배 버퍼, 400 피시험 디바이스, 500 송신측 회로, 510 플립플롭, 520 멀티플렉서, 530 플립플롭, 540 버퍼, 550 수신측 회로, 560 버퍼, 570 재생 클럭 생성부, 580 플립플롭, 590 디멀티플렉서, 592 플립플롭, 594 전송로, 600 전송 회로
이하, 발명의 실시 형태를 통해서 본 발명의 하나의 측면을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형 태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
(실시 형태 1)
도 1은 본 발명의 하나의 실시 형태에 관한 발진 회로(100)의 구성의 일례를 나타내는 도면이다. 발진 회로(100)는 주어지는 기준 클럭에 동기한 발진 신호를 생성하는 회로이며, 펄서(10), 전압 제어 발진부(40), 위상 비교부(20), 및 전압 제어부(30)를 포함한다. 기준 클럭은 발진 회로(100)가 생성해야 할 발진 신호에 따른 위상 및 주기를 갖는다.
펄서(10)는 주어지는 기준 클럭의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력한다. 예를 들면 펄서(10)는 지연 소자, 인버터, 및 논리곱 회로를 포함하여도 된다. 지연 소자는 생성하여야 할 펄스 폭에 따른 지연량이 설정되며 기준 클럭을 지연시킨다. 인버터는 지연 소자가 출력하는 신호를 반전시킨다. 그리고, 논리곱 회로는 기준 클럭과 인버터가 출력하는 신호의 논리곱 또는 부정 논리곱을 출력한다. 이러한 구성에 의해, 원하는 펄스 폭의 펄스 신호를 생성할 수 있다.
본 예에서 논리곱 회로는 기준 클럭과 인버터가 출력하는 신호의 부정 논리곱을 출력한다. 즉, 본 예에서의 펄서(10)는 기준 클럭의 상승 에지로부터 당해 펄스 폭의 기간, 논리값 L을 나타내는 펄스 신호를 출력한다.
전압 제어 발진부(40)는 주어지는 제어 전압에 따른 주파수의 발진 신호를 기준 클럭의 각각의 에지를 트리거로 해서 순차 생성한다. 본 예에서는 전압 제어 발진부(40)는 펄서(10)가 출력하는 펄스 신호의 각각의 펄스를 트리거로 해서 발진 신호를 순차 생성한다. 전압 제어 발진부(40)는 펄스 신호의 전방 에지에 따라 발진 신호의 생성을 정지하며, 펄스 신호의 후방 에지에 따라서 새로운 발진 신호의 생성을 시작하여도 된다.
예를 들면, 전압 제어 발진부(40)는 복수의 논리 회로가 루프 형상으로 접속된 링 오실레이터를 포함한다. 본 예에서 전압 제어 발진부(40)는 복수의 부정 논리곱 회로(42-1 내지 42-5, 이하 42라고 총칭한다)를 포함한다. 또한, 전압 제어 발진부(40)는 주어지는 두 개의 신호의 논리곱을 반전해서 출력하는 부정 논리곱 회로(42-1, 42-3, 및 42-5)와 주어지는 두 개의 신호를 반전해서 논리합을 출력하는 부정 논리곱 회로(42-2, 42-4)를 교대로 포함하는 것이 바람직하다.
부정 논리곱 회로(42) 가운데 미리 정해진 제1 부정 논리곱 회로(42-1)는 전단의 부정 논리곱 회로(42-5)가 출력하는 신호와 펄서(10)가 출력하는 펄스 신호의 부정 논리곱을 출력한다.
또한, 제1 부정 논리곱 회로(42-1)를 제1단으로 한 경우의 짝수단의 부정 논리곱 회로(42-2, 42-4)는 전단의 부정 논리곱 회로(42)가 출력하는 신호를 반전한 신호와 논리값 H를 반전한 신호의 논리합을 출력한다. 또한, 제1 부정 논리곱 회로(42-1) 이외의 홀수단의 부정 논리곱 회로(42-3, 42-5)는 전단의 부정 논리곱 회로(42)가 출력하는 신호와 논리값 H의 부정 논리곱을 출력한다.
이러한 구성에 의해, 전압 제어 발진부(40)는 펄스 신호의 각각의 펄스에 따라 발진 신호를 생성한다. 즉, 전압 제어 발진부(40)는 펄스 신호의 새로운 펄스가 주어질 때마다 당해 펄스에 따라 발진을 시작한다. 이 때문에, 기준 클럭에 동 기한 발진 신호를 생성할 수 있다. 전압 제어 발진부(40)는 임의의 부정 논리곱 회로(42)가 출력하는 신호를 발진 신호로서 외부에 출력하여도 된다.
위상 비교부(20)는 전압 제어 발진부(40)가 출력하는 상기 발진 신호에 따른 위상을 가지는 비교 신호와 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교한다. 본 예에서 위상 비교부(20)는 전압 제어 발진부(40)가 출력하는 발진 신호를 비교 신호로서 수취하고, 발진 신호의 위상과 펄스 신호의 위상을 펄스 신호의 펄스마다 비교한다.
전압 제어부(34)는 위상 비교부(20)에서의 비교 결과에 따른 제어 전압을 전압 제어 발진부(40)에 공급함으로써 전압 제어 발진부(40)가 생성하는 발진 신호의 주파수를 제어한다. 즉, 전압 제어부(34)는 전압 제어 발진부(40)가 새로운 발진을 시작할 때마다 위상 비교부(20)에서의 비교 결과에 기초하여 각각의 발진 신호의 주파수를 발진 신호가 가져야 할 주파수에 근접하게 하는 피드백을 수행한다.
본 예에서의 전압 제어부(34)는 카운터(32) 및 디지털-아날로그 컨버터(이하, DAC라고 칭한다: 34)를 포함한다. DAC(34)는 주어지는 설정값에 따른 전압 레벨의 제어 전압을 출력한다. 또한, 카운터(32)는 위상 비교부(20)가 펄스 신호의 펄스마다 출력하는 각각의 비교 결과에 따라 DAC(34)에 제공하는 설정값을 미리 정해진 변화량으로 증감시킨다. 예를 들면, 위상 비교부(20)에 주어지는 비교 신호의 위상이 펄스 신호의 위상보다 늦어지고 있을 경우, 카운터(32)는 펄스 신호의 당해 펄스에 따라 DAC(34)에 제공하는 설정값을 소정의 변화량으로 감소시킨다. 또한, 비교 신호의 위상이 기준 클럭의 위상보다 앞서가고 있을 경우, 카운터(32) 는 DAC(34)에 제공하는 설정값을 소정의 변화량으로 증가시킨다.
이와 같이, 전압 제어 발진부(40)가 기준 클럭의 각각의 에지에 따라 새로운 발진을 시작하고, 전압 제어부(34)가 각각의 발진마다 발진 신호의 주파수를 원하는 주파수에 근접시킴으로써 원하는 위상 및 주파수를 가지는 발진 신호를 높은 정밀도로 생성할 수 있다.
도 2는 전압 제어 발진부(40)의 동작의 일례를 나타내는 타이밍 차트이다. 본 예에서는 펄서(10)가 생성하는 펄스 신호의 펄스 폭을 α로 한다. 또한, 발진 신호의 펄스 폭, 즉 전압 제어 발진부(40)에서의 루프 경로를 신호가 일주(一周)하는 시간을 Td로 한다.
전압 제어 발진부(40)는 상술한 바와 같이 주어지는 펄스 신호의 펄스에 따라 새로운 발진을 시작한다. 본 예에서는 당해 펄스에 따른 타이밍에서 제1 부정 논리곱 회로(42-1)가 출력하는 펄스의 위상을 펄스 신호의 펄스로 제어함으로써 새로운 발진을 시작한다.
제1 부정 논리곱 회로(42-1)가 논리값 H를 출력하는 조건은 펄스 신호가 논리값 L을 나타낼지 또는 부정 논리곱 회로(42-5)가 논리값 L을 출력할지의 적어도 어느 하나의 조건을 만족한 경우이다. 본 예에서는 부정 논리곱 회로(42-5)가 출력하는 신호의 하강 에지에 따라 제1 부정 논리곱 회로(42-1)가 출력하는 신호의 상승 에지가 형성된다.
또한, 제1 부정 논리곱 회로(42-1)가 논리값 L을 출력하는 조건은 펄스 신호가 논리값 H를 나타내며 또한 부정 논리곱 회로(42-5)가 논리값 H를 출력하는 쌍방 의 조건을 만족한 경우이다. 이러한 구성에 의해, 전압 제어 발진부(40)는 제1 부정 논리곱 회로(42-1)가 출력하는 펄스의 위상을 펄스 신호의 펄스로 제어한다.
이와 같이, 펄스 신호의 펄스에 따른 새로운 발진은 제1 부정 논리곱 회로(42-1)가 출력하는 신호의 하강 에지 E1에 의해 시작한다. 여기서, 제1 부정 논리곱 회로(42-1)의 전단에 설치된 부정 논리곱 회로(42-5)가 출력하는 신호의 상승 에지 E2의 위상이 펄스 신호의 상승 에지 E4의 위상보다 앞서가고 있을 경우, 제1 부정 논리곱 회로(42-1)가 출력하는 신호의 에지 E1은 펄스 신호의 에지 E4에 따른 위상이 된다. 이 때문에, 발진 신호는 기준 클럭에 동기한다.
그러나, 부정 논리곱 회로(42-5)가 출력하는 신호의 에지 E2의 위상이 펄스 신호의 하강 에지 E4의 위상보다 늦어지고 있을 경우, 제1 부정 논리곱 회로(42-1)가 출력하는 신호의 에지 E1은 에지 E2에 따른 위상이 된다. 이 때문에, 발진 신호의 위상은 기준 클럭의 위상에 대하여 당해 위상의 지연에 따른 오차를 가진다.
에지 E2는 제1 부정 논리곱 회로(42-1)가 출력한 상승 에지 E6이 4 단계의 부정 논리곱 회로(42)를 전송해서 출력된다. 에지 E6은 적어도 에지 E5가 입력된 시점에는 형성되므로, 에지 E5와 에지 E2의 위상차 β는 4 단계의 부정 논리곱 회로(42)의 지연량 Td'보다 작은 범위로 제한된다.
즉, 에지 E4에 대한 에지 E2의 지연 β-α는 Td'-α보다 작은 범위로 제한되게 된다. 이와 같이, 본 예에서의 전압 제어 발진부(40)에 의하면, 에지 E2의 위상이 에지 E4의 위상보다 앞서가고 있을 경우에 기준 클럭에 동기한 발진 신호를 생성할 수 있으며, 또한 에지 E2의 위상이 에지 E4의 위상보다 늦어지고 있을 경우 에 기준 클럭의 위상에 대하여 소정의 범위로 제한된 오차를 가지는 발진 신호를 생성할 수 있다.
도 3은 발진 회로(100)의 구성의 다른 예를 나타내는 도면이다. 본 예에서의 발진 회로(100)는 도 1과 관련하여 설명한 발진 회로(100)의 구성에 대하여 전압 제어 발진부(40)의 구성이 다르다. 다른 구성 요소는 도 1에서 동일한 부호를 갖는 구성 요소와 동일한 기능 및 구성을 갖는다.
본 예에서의 전압 제어 발진부(40)는 선두에 설치된 제1 부정 논리곱 회로(42-1)와 말미에 설치된 제2 부정 논리곱 회로(42-2)를 포함해서 루프 형상으로 접속되며, 각각이 제어 전압에 따라 지연량이 변화되는 복수의 부정 논리곱 회로(42-1 내지 42-5, 이하 42라고 총칭한다)를 포함한다.
도 1 및 도 3의 예에서 전압 제어 발진부(40)는 5 단계의 부정 논리곱 회로(42)를 포함하고 있지만, 전압 제어 발진부(40)는 다른 수의 홀수단의 부정 논리곱 회로(42)를 포함하여도 된다. 또한, 본 예에서는 제1 부정 논리곱 회로(42-1)를 선두라고 하며 제2 부정 논리곱 회로(42-5)를 말미라고 하고 있지만, 제1 부정 논리곱 회로(42-1) 및 제2 부정 논리곱 회로(42-5)의 위치를 한정하는 것은 아니다. 임의의 연속하는 두 개의 부정 논리곱 회로(42) 가운데 후단의 부정 논리곱 회로(42-1)를 제1 부정 논리곱 회로(42-1)라고 하며, 전단의 부정 논리곱 회로(42)를 제2 부정 논리곱 회로(42-5)로서 설정하는 것이 가능하다.
제1 부정 논리곱 회로(42-1)는 제2 부정 논리곱 회로(42-5)가 출력하는 신호와 펄스 신호의 부정 논리곱을 후단의 부정 논리곱 회로(42-2)에 출력한다. 또한, 제2 부정 논리곱 회로(42-5)는 전단의 부정 논리곱 회로(42-4)가 출력하는 신호와 펄스 신호의 부정 논리곱인 루프 신호를 제1 부정 논리곱 회로(42-1)에 출력한다.
이러한 구성에 의해, 도 2에서 설명한 에지 E2는 적어도 에지 E5가 입력된 시점에는 형성된다. 이 때문에, 에지 E2의 위상은 에지 E4의 위상보다 앞서가고 있으며 상술한 위상의 지연에 의한 오차가 생기지 않는다.
그러나, 이러한 루프 신호를 이용하여 위상 비교부(20)에서 펄스 신호와의 위상 비교를 수행한 경우, 펄스 신호와 위상 비교해야 할 본래의 에지 E2와는 다른 위상을 가지게 된다. 이에 대하여, 본 예에서의 제2 부정 논리곱 회로(42-5)는 당해 루프 신호를 생성하는 루프 출력 회로(44)와 위상 비교부(20)에 입력해야 할 비교 신호를 생성하는 비교 출력 회로(46)를 포함한다.
루프 출력 회로(44)는 전단의 부정 논리곱 회로(42-4)가 출력하는 신호와 펄스 신호의 부정 논리곱을 당해 루프 신호로서 제1 부정 논리곱 회로(42-1)에 출력한다. 또한, 비교 출력 회로(46)는 전단의 부정 논리곱 회로(42-6)가 출력하는 신호와 논리값 H의 부정 논리곱을 당해 비교 신호로서 위상 비교부(20)에 출력한다. 즉, 비교 출력 회로(46)는 도 1에서 설명한 부정 논리곱 회로(42-5)와 동일한 신호를 출력한다. 이 때문에, 위상 비교부(20)는 위상 비교해야 할 본래의 에지 E2의 위상과 펄스 신호의 위상을 비교할 수 있다.
이러한 구성에 의해, 도 2에서 설명한 에지 E2의 위상 지연에 의한 발진 신호의 위상 오차를 방지할 수 있다. 이 때문에, 발진 신호를 높은 정밀도로 기준 클럭에 동기시킬 수 있다. 또한, 위상 비교부(20)에서의 위상 비교를 높은 정밀도 로 수행할 수 있으므로, 발진 신호의 주파수를 높은 정밀도로 제어할 수 있다.
도 4는 도 3에 나타낸 전압 제어 발진부(40)의 동작의 일례를 나타내는 도면이다. 상술한 바와 같이, 비교 출력 회로(46)는 도 2에 나타낸 부정 논리곱 회로(42-5)가 출력하는 신호와 동일한 비교 신호를 출력한다. 이 때문에, 위상 비교부(20)는 당해 신호의 에지 E2의 위상과 펄스 신호의 위상을 비교함으로써 발진 신호의 위상과 기준 클럭의 위상을 높은 정밀도로 비교할 수 있다.
또한, 상술한 바와 같이 루프 출력 회로(44)가 출력하는 루프 신호의 상승 에지 E2'는 펄스 신호의 에지 E5가 제2부정 논리곱 회로(42-5)에 입력된 시점에는 형성된다. 이 때문에, 에지 E2'의 위상은 펄스 신호의 에지 E4의 위상보다 앞서가게 되고, 제1 부정 논리곱 회로(42-1)가 출력하는 신호의 에지 E1은 펄스 신호의 에지 E4에 따라 형성되게 된다. 이 때문에, 발진 신호는 기준 클럭에 동기한다.
여기서, 루프 출력 회로(44)의 부하 용량과 비교 출력 회로(46)의 부하 용량은 실질적으로 동등한 것이 바람직하다. 또한, 도 1 및 도 3에 나타낸 전압 제어 발진부(40)의 모든 부정 논리곱 회로(42)의 부하 용량은 서로 실질적으로 동등한 것이 바람직하다.
또한, 부정 논리곱 회로(42-4)의 출력단으로부터 제1 부정 논리곱 회로(42-1)의 입력단까지의 신호 지연 시간과 부정 논리곱 회로(42-4)의 출력단으로부터 위상 비교부(20)의 입력단까지의 신호 지연 시간은 실질적으로 동등한 것이 바람직하다. 발진 회로(100)는 당해 신호 지연 시간을 실질적으로 동일하게 제어하는 수단을 포함하여도 된다.
또한, 도 1 및 도 3에 나타낸 펄서(10)는 전압 제어 발진부(40)가 생성하는 발진 신호의 주기의 반보다 작은 펄스 폭을 갖는 펄스 신호를 출력하는 것이 바람직하다. 즉, 펄서(10)는 전압 제어 발진부(40)에서의 루프 경로를 신호가 일주하는 시간보다 작은 펄스 폭을 갖는 펄스 신호를 출력하는 것이 바람직하다. 펄스 신호의 펄스 폭이 발진 신호의 주기의 반보다 클 경우, 제1 부정 논리곱 회로(42-1) 등이 출력하는 신호의 듀티비(duty ratio)가 변동할 경우가 있지만, 상술한 조건에 의해 당해 듀티 변동을 방지할 수 있다.
또한, 이상과 같이 설명한 발진 회로(100)에서는 펄스 신호와 위상 비교되는 발진 신호의 펄스를 소정 발생 순서의 펄스로 제어하지 않고 있다. 이 때문에, 초기의 발진 신호의 주파수와 발진 신호가 가져야 할 원하는 주파수의 차이가 클 경우, 펄스 신호에 대하여 위상 로크(phase lock)해야 할 펄스와는 다른 펄스로 로크가 걸릴 경우가 있다.
예를 들면, 발진 신호의 4개째의 펄스와 펄스 신호의 위상을 비교하여야 하는 경우, 3개째 또는 5개째의 펄스와 펄스 신호의 위상을 비교하고 당해 펄스의 위상과 펄스 신호의 위상을 일치시키는 로크가 걸릴 경우가 있다. 이 경우, 원하는 주기와는 다른 주기를 갖는 발진 신호를 생성한다.
이 때문에, 피드백 제어를 수행하지 않고 전압 제어 발진부(40)를 자동 발진시킨 경우의 발진 신호의 주기가 원하는 주기의 근방으로 되도록 DAC(34)가 출력하는 제어 전압을 미리 초기 설정하는 것이 바람직하다. 발진 회로(100)는 당해 초기 설정을 수행하는 설정부를 더 포함하여도 된다.
또한, 당해 초기 설정을 수행한 후 원하는 주기의 발진 신호를 생성할 경우, 카운터(32)는 위상 비교부(20)에서의 비교 결과에 기초하여 당해 초기 설정값의 값을 증감시킨 설정값을 DAC(34)에 공급한다. 이러한 제어에 의해, 발진 신호의 원하는 발생 순서의 펄스와 펄스 신호를 위상 비교할 수 있다.
(실시 형태 2)
도 5는 본 발명의 실시 형태에 관한 시험 장치(200)의 구성의 일례를 나타내는 도면이다. 시험 장치(200)는 반도체 회로 등의 피시험 디바이스(400)를 시험하는 장치이며, 발진 회로(100), 패턴 발생부(110), 파형 형성부(120), 및 판정부(130)를 포함한다.
패턴 발생부(110)는 피시험 디바이스(400)를 시험하기 위한 시험 패턴을 생성한다. 예를 들면, 패턴 발생부(110)는 피시험 디바이스(400)에 입력해야 할 시험 신호의 신호 패턴을 포함하는 시험 패턴을 생성한다.
파형 형성부(120)는 패턴 발생부(110)가 생성한 시험 패턴에 기초하여 피시험 디바이스(400)에 입력하는 시험 신호를 생성한다. 예를 들면, 파형 형성부 (120)는 주어지는 타이밍 클럭에 따라 시험 패턴에 대응해서 전압값이 천이하는 시험 신호를 생성한다.
발진 회로(100)는 피시험 디바이스에 입력해야 할 시험 신호의 주파수에 따른 발진 신호를 주어지는 기준 클럭에 동기하여 생성하고, 타이밍 클럭으로서 파형 형성부(120)에 공급한다. 발진 회로(100)는 도 1 또는 도 3에 관련하여 설명한 발진 회로(100)와 동일한 기능 및 구성을 가져도 된다.
판정부(130)는 피시험 디바이스가 출력하는 출력 신호와 주어지는 기대치 패턴을 비교함으로써 피시험 디바이스(400)의 양부를 판정한다. 당해 기대치 패턴은 패턴 발생부(110)가 시험 패턴에 기초하여 생성하여도 된다.
본 예에서의 시험 장치(200)에 의하면, 위상이 높은 정밀도로 제어된 타이밍 클럭에 기초하여 피시험 디바이스(400)를 시험할 수 있다. 이 때문에, 피시험 디바이스(400)를 높은 정밀도로 시험할 수 있다.
(실시 형태 3)
도 6은 본 발명의 실시 형태에 관한 전자 디바이스(300)의 구성의 일례를 나타내는 도면이다. 전자 디바이스(300)는 예를 들면 반도체 회로를 포함하는 디바이스이며, 미리 정해진 주파수에서 동작한다. 본 예에서 전자 디바이스(300)는 복수의 동작 회로(310), 복수의 발진 회로(100), 및 분배 버퍼(320)를 포함한다.
각각의 동작 회로(310)는 예를 들면 반도체 기판에 형성된 반도체 회로이다. 예를 들면, 각각의 동작 회로(310)는 반도체 기판 상에서 각각 미리 정해진 영역 내에 있는 회로 소자를 포함하여도 된다.
복수의 발진 회로(100)는 복수의 동작 회로(310)에 대응해서 설치된다. 여기서, 각각의 발진 회로(100)는 대응하는 동작 회로(310)의 동일한 영역 내에 설치되며, 대응하는 동작 회로(310)에 미리 정해진 주파수의 클럭 신호를 공급한다. 발진 회로(100)는 도 1 또는 도 3과 관련하여 설명한 발진 회로(100)와 동일한 기능 및 구성을 가져도 된다.
분배 버퍼(320)는 각각의 동작 회로(310)에 공급하여야 할 클럭 신호의 주파 수보다 작은 주파수의 기준 클럭을 수취하고, 당해 기준 클럭을 각각의 발진 회로(100)에 분배한다. 발진 회로(100)는 도 1 또는 도 3과 관련하여 설명한 바와 같이 당해 기준 클럭에 기초하여 클럭 신호를 생성한다. 분배 버퍼(320)로부터 각각의 발진 회로(100)까지의 전송 경로에서의 기준 클럭의 지연량은 각각 실질적으로 동등한 것이 바람직하다.
발진 회로(100)는 차지 펌프 및 필터를 포함하지 않으므로 종래의 PLL 회로에 비해 회로 면적을 작게 할 수 있다. 이 때문에, 전자 디바이스(300)에 다수의 발진 회로(100)를 설치할 수 있다. 이에 따라, 전자 디바이스(300)의 각각의 영역에 발진 회로(100)를 설치할 수 있다.
또한, 각각의 동작 회로(310)에 공급하여야 할 클럭 신호의 주파수보다 작은 주파수의 기준 클럭을 전자 디바이스(300)에 입력하고, 당해 기준 클럭을 각각의 영역에 설치된 발진 회로(100)에 분배함으로써 각각의 동작 회로(310)에 고주파의 클럭 신호를 공급할 수 있다. 분배 버퍼에 필요한 구동 능력은 분배하는 신호의 주파수에 비례해서 커진다. 이 때문에, 본 예에서의 전자 디바이스(300)는 작은 구동 능력의 분배 버퍼(320)를 이용할 수 있다. 또한, 분배 버퍼(320)의 소비 전력 및 각각의 발진 회로(100)에 기준 클럭을 분배할 때의 스큐(skew)를 작게 할 수 있다.
또한, 분배 버퍼(320) 등의 외부로부터 클럭을 수취하는 회로의 특성이 전자 디바이스(300)의 동작 속도의 병목 현상이 되는 것을 방지하여 동작 회로(310)의 한계까지 고속으로 동작시킬 수 있다.
(실시 형태 4)
도 7은 본 발명의 실시 형태에 관한 전송 회로(600)의 구성의 일례를 나타내는 도면이다. 전송 회로(600)는 예를 들면 병렬 데이타를 직렬 데이타로 변환해서 전송하는 직병렬 변환기(Serializer/Deserializer)회로이며, 송신측 회로(500), 전송로(594), 및 수신측 회로(550)를 포함한다.
송신측 회로(500)는 복수의 플립플롭(510), 멀티플렉서(520), 발진 회로 (100), 플립플롭(530), 및 버퍼(540)를 포함한다. 복수의 플립플롭(510)은 병렬 데이타의 비트수에 따라 설치된다. 각각의 플립플롭(510)은 병렬 데이타의 대응하는 비트 데이타를 순차 취득하여 출력한다.
멀티플렉서(520)는 복수의 플립플롭(510)이 취득한 병렬 데이타를 직렬 데이타로 변환해서 출력한다. 플립플롭(530)은 멀티플렉서(520)가 출력하는 직렬 데이타를 주어지는 클럭 신호에 따라 순차 취득하여 버퍼(540)에 출력한다.
발진 회로(100)는 주어지는 기준 클럭에 기초하여 발진 신호를 생성하고, 클럭 신호로서 플립플롭(530)에 공급한다. 버퍼(540)는 수취한 직렬 데이타에 따른 신호를 전송로(594)에 출력한다. 이러한 구성에 의해, 병렬 데이타를 직렬 데이타로 변환해서 출력할 수 있다.
수신측 회로(550)는 버퍼(560), 재생 클럭 생성부(570), 발진 회로(100), 플립플롭(580), 디멀티플렉서(590), 및 복수의 플립플롭(592)을 포함한다. 버퍼(560)는 전송로(594)로부터 직렬 데이타를 수취하고, 플립플롭(580) 및 재생 클럭 생성부(570)에 공급한다.
재생 클럭 생성부(570)는 발진 회로(100)가 생성하는 발진 신호에 따라 동작하여 수취한 직렬 데이타에 동기한 재생 클럭을 생성한다. 플립플롭(580)은 직렬 데이타를 재생 클럭에 따라 순차 취득하여 출력한다. 디멀티플렉서(590)는 플립플롭(580)이 출력하는 직렬 데이타를 병렬 데이타로 변환한다. 복수의 플립플롭(592)은 당해 병렬 데이타의 비트수에 따라 설치되며, 대응하는 비트 데이타를 순차 취득하여 출력한다.
본 예에서의 전송 회로(600)에 의하면, 직렬 데이타를 취득하는 플립플롭(530) 및 플립플롭(580)에 대하여 주파수 및 위상을 고정밀도로 제어한 클럭 신호를 공급할 수 있으므로, 직렬 데이타를 높은 정밀도로 취득 수 있다. 이 때문에, 데이타 전송에서의 비트 에러율을 저감할 수 있다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
이상으로부터 분명한 바와 같이, 본 발명의 실시 형태에 의하면, 주파수 및 위상을 고정밀도로 제어한 발진 신호를 생성할 수 있다.

Claims (12)

  1. 주어지는 기준 클럭에 동기한 발진 신호를 생성하는 발진 회로에 있어서,
    상기 기준 클럭의 각각의 에지를 트리거로 해서 주어지는 제어 전압에 따른 주파수의 상기 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부;
    상기 전압 제어 발진부가 출력하는 상기 발진 신호에 따른 위상을 가지는 비교 신호와 상기 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부; 및
    상기 위상 비교부에서의 비교 결과에 따른 상기 제어 전압을 상기 전압 제어 발진부에 공급하는 전압 제어부
    를 포함하는 발진 회로.
  2. 제1항에 있어서,
    상기 기준 클럭의 에지에 따라 미리 정해진 펄스 폭의 펄스 신호를 출력하는 펄서를 더 포함하며,
    상기 전압 제어 발진부는 상기 펄스 신호의 각각의 펄스의 전방 에지에 따라 상기 발진 신호의 생성을 정지하고, 각각의 상기 펄스의 후방 에지에 따라 새로운 상기 발진 신호의 생성을 시작하며,
    상기 위상 비교부는 상기 비교 신호와 상기 펄스 신호의 위상을 비교하는 발 진 회로.
  3. 제2항에 있어서,
    상기 전압 제어 발진부는 선두에 설치된 제1 부정 논리곱 회로와 말미에 설치된 제2 부정 논리곱 회로를 포함해서 루프 형상으로 접속되며, 각각이 상기 제어 전압에 따라 지연량이 변화되는 복수의 부정 논리곱 회로를 포함하며,
    상기 제1 부정 논리곱 회로는 상기 제2 부정 논리곱 회로가 출력하는 신호와 상기 펄스 신호의 논리곱에 따른 신호를 후단의 상기 부정 논리곱 회로에 출력하며,
    상기 제2 부정 논리곱 회로는 전단의 상기 부정 논리곱 회로가 출력하는 신호와 상기 펄스 신호의 논리곱에 따른 루프 신호를 상기 제1 부정 논리곱 회로에 출력하며,
    상기 전압 제어 발진부는 어느 하나의 상기 부정 논리곱 회로가 출력하는 신호를 상기 발진 신호로서 출력하는 발진 회로.
  4. 제3항에 있어서,
    상기 펄서는 상기 기준 클럭의 에지의 타이밍으로부터 상기 미리 정해진 펄스 폭에 따른 기간, 논리값 L을 나타내는 상기 펄스 신호를 출력하며,
    상기 제1 부정 논리곱 회로는 상기 제2 부정 논리곱 회로가 출력하는 신호와 상기 펄스 신호의 부정 논리곱을 후단의 상기 부정 논리곱 회로에 출력하며,
    상기 제2 부정 논리곱 회로는 전단의 상기 부정 논리곱 회로가 출력하는 신호와 상기 펄스 신호의 부정 논리곱을 상기 루프 신호로서 상기 제1 부정 논리곱 회로에 출력하는 발진 회로.
  5. 제4항에 있어서,
    상기 제2 부정 논리곱 회로는,
    전단의 상기 부정 논리곱 회로가 출력하는 신호와 상기 펄스 신호의 부정 논리곱을 상기 루프 신호로서 상기 제1 부정 논리곱 회로에 출력하는 루프 출력 회로; 및
    전단의 상기 부정 논리곱 회로가 출력하는 신호와 논리값 H의 부정 논리곱을 상기 비교 신호로서 상기 위상 비교부에 출력하는 비교 출력 회로
    를 포함하는 발진 회로.
  6. 제5항에 있어서,
    상기 루프 출력 회로의 부하 용량과 상기 비교 출력 회로의 부하 용량은 실질적으로 동등한 발진 회로.
  7. 제5항에 있어서,
    상기 제1 부정 논리곱 회로 및 상기 제2 부정 논리곱 회로의 어느 쪽도 아닌 상기 부정 논리곱 회로는 전단의 상기 부정 논리곱 회로가 출력하는 신호와 소정의 논리값을 나타내는 신호의 부정 논리곱을 출력함으로써 전단의 상기 부정 논리곱 회로가 출력하는 신호를 반전한 신호를 출력하는 발진 회로.
  8. 제2항에 있어서,
    상기 펄서는 상기 전압 제어 발진부가 생성하는 상기 발진 신호의 주기의 반보다 작은 펄스 폭을 갖는 상기 펄스 신호를 출력하는 발진 회로.
  9. 제3항에 있어서,
    각각의 상기 부정 논리곱 회로의 부하 용량은 서로 실질적으로 동등한 발진 회로.
  10. 제2항에 있어서,
    상기 전압 제어부는,
    주어지는 설정값에 따른 전압 레벨의 상기 제어 전압을 출력하는 DA 컨버터; 및
    상기 위상 비교부가 상기 펄스 신호의 펄스마다 출력하는 각각의 상기 비교 결과에 따라 상기 설정값을 미리 정해진 변화량으로 증감시키는 카운터
    를 포함하는 발진 회로.
  11. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피시험 디바이스를 시험하기 위한 시험 패턴을 생성하는 패턴 발생부;
    상기 피시험 디바이스에 입력하여야 할 시험 신호의 주파수에 따른 발진 신호를 주어지는 기준 클럭에 동기하여 생성하는 발진 회로;
    상기 패턴 발생부가 생성한 상기 시험 패턴과 상기 발진 회로가 생성한 상기 발진 신호에 기초하여 상기 시험 신호를 생성하는 파형 형성부; 및
    상기 피시험 디바이스가 출력하는 출력 신호와 상기 패턴 발생부가 생성하는 기대치 패턴을 비교함으로써 상기 피시험 디바이스의 양부를 판정하는 판정부
    를 포함하며,
    상기 발진 회로는,
    상기 기준 클럭의 각각의 에지를 트리거로 해서 주어지는 제어 전압에 따른 주파수의 상기 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부;
    상기 전압 제어 발진부가 출력하는 상기 발진 신호에 따른 위상을 가지는 비교 신호와 상기 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부; 및
    상기 위상 비교부에서의 비교 결과에 따른 상기 제어 전압을 상기 전압 제어 발진부에 공급하는 전압 제어부
    를 포함하는 시험 장치.
  12. 미리 정해진 주파수의 클럭 신호로 동작해야 하는 복수의 동작 회로를 포함 하는 전자 디바이스에 있어서,
    상기 복수의 동작 회로에 대응해서 설치되며, 대응하는 상기 동작 회로에 상기 클럭 신호를 공급하는 복수의 발진 회로; 및
    외부로부터 상기 미리 정해진 주파수보다 작은 주파수의 기준 클럭을 수취하고, 상기 기준 클럭을 각각의 상기 발진 회로에 분배하는 분배 버퍼
    를 포함하며,
    각각의 상기 발진 회로는,
    상기 기준 클럭의 각각의 에지를 트리거로 해서 주어지는 제어 전압에 따른 주파수의 상기 발진 신호의 발진을 정지하고 새로운 발진을 시작하는 전압 제어 발진부;
    상기 전압 제어 발진부가 출력하는 상기 클럭 신호에 따른 위상을 가지는 비교 신호와 상기 기준 클럭에 따른 위상을 가지는 신호의 위상을 비교하는 위상 비교부; 및
    상기 위상 비교부에서의 비교 결과에 따른 상기 제어 전압을 상기 전압 제어 발진부에 공급하는 전압 제어부
    를 포함하는 전자 디바이스.
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