JPWO2007072731A1 - 発振回路、試験装置、及び電子デバイス - Google Patents

Abstract

与えられる基準クロックに同期した発振信号を生成する発振回路であって、基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧制御発振部に供給する電圧制御部とを備える発振回路を提供する。

Description

本発明は、発振信号を生成する発振回路、当該発振回路を備える試験装置、及び当該発振回路を備える電子デバイスに関する。特に本発明は、与えられる基準クロックに同期した発振信号を生成する発振回路に関する。本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００５−３６７１６７ 出願日 ２００５年１２月２０日

従来、発振信号を生成する回路として、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が知られている。ＰＬＬ回路は、リングオシレータ等の電圧制御発振器、電圧制御発振器が出力する発振信号と基準クロックとの位相を比較する位相比較器、位相比較結果に応じた制御電圧を出力するチャージポンプ、及び制御電圧を通過させて電圧制御発振器の発振周波数を制御するフィルタを備えている。

電圧制御発振器が出力する発振信号の各サイクルにおける周期と、生成すべき信号の周期との差分は、電圧制御発振器におけるループ回路を信号が周回する毎に蓄積される。位相比較器は、基準クロックのパルス毎に、蓄積された位相のずれを検出する。そして、チャージポンプ及びフィルタは、蓄積された位相のずれの平均値が略零となるような制御電圧を生成する。現在、関連する特許文献等は認識していないので、その記載を省略する。

しかし、従来のＰＬＬ回路は、上述したように蓄積された位相のずれの平均値が略零となるようにフィードバックをかける回路である。すなわち、位相のずれの平均値と、フィードバックをかけたときの実際の位相のずれとの差分は、依然として位相誤差として残ってしまう。

このため、従来のＰＬＬ回路は、高精度に位相を制御した発振信号を生成することができなかった。また、半導体回路等の被試験デバイスを試験する試験装置において、試験装置の動作を規定するクロックを生成するクロック生成回路が用いられている。当該クロック生成回路としてこのようなＰＬＬ回路を用いた場合、被試験デバイスを精度よく試験することができない。

また、ＩＣチップ等の電子デバイスの内部に、当該電子デバイスの動作を規定するクロックを生成するべくＰＬＬ回路を用いる場合がある。しかし、上述したように、従来のＰＬＬ回路は高精度に位相を制御することができないので、電子デバイスの動作が不安定となってしまう。また、チャージポンプ及びフィルタを構成する回路は、大面積を必要とする。このため、従来のＰＬＬ回路は、回路規模が大きいものであった。

このため本発明の一つの側面においては、上述した課題を解決することのできる発振回路、試験装置、及び電子デバイスを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１形態においては、与えられる基準クロックに同期した発振信号を生成する発振回路であって、基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧制御発振部に供給する電圧制御部とを備える発振回路を提供する。

基準クロックのエッジに応じて、予め定められたパルス幅のパルス信号を出力するパルサを更に備え、電圧制御発振部は、パルス信号のそれぞれのパルスの前縁に応じて発振信号の生成を停止し、それぞれのパルスの後縁に応じて新たな発振信号の生成を開始し、位相比較部は、比較信号と、パルス信号との位相を比較してよい。

電圧制御発振部は、先頭に設けられた第１の否定論理積回路と、末尾に設けられた第２の否定論理積回路とを含んでループ状に接続され、それぞれが制御電圧に応じて遅延量が変化する複数の否定論理積回路を有し、第１の否定論理積回路は、第２の否定論理積回路が出力する信号と、パルス信号との論理積に応じた信号を次段の否定論理積回路に出力し、第２の否定論理積回路は、前段の否定論理積回路が出力する信号と、パルス信号との論理積に応じたループ信号を第１の否定論理積回路に出力し、電圧制御発振部は、いずれかの論理回路が出力する信号を、発振信号として出力してよい。

パルサは、基準クロックのエッジのタイミングから、予め定められたパルス幅に応じた期間、論理値Ｌを示す前記パルス信号を出力し、第１の否定論理積回路は、第２の否定論理積回路が出力する信号と、パルス信号との否定論理積を次段の否定論理積回路に出力し、第２の否定論理積回路は、前段の否定論理積回路が出力する信号と、パルス信号との否定論理積をループ信号として第１の否定論理積回路に出力してよい。

第２の否定論理積回路は、前段の否定論理積回路が出力する信号と、パルス信号との否定論理積をループ信号として第１の否定論理積回路に出力するループ出力回路と、前段の否定論理積回路が出力する信号と、論理値Ｈとの否定論理積を比較信号として位相比較部に出力する比較出力回路とを有してよい。

ループ出力回路の負荷容量と、比較出力回路の負荷容量とは略等しいことが好ましい。第１の否定論理積回路及び第２の否定論理積回路のいずれでもない否定論理積回路は、前段の前記否定論理積回路が出力する信号と、所定の論理値を示す信号との否定論理積を出力することにより、前段の否定論理積回路が出力する信号を反転した信号を出力してよい。

パルサは、電圧制御発振部が生成する発振信号の周期の半分より小さいパルス幅を有するパルス信号を出力してよい。それぞれの否定論理積回路の負荷容量は、互いに略等しくてよい。

電圧制御部は、与えられる設定値に応じた電圧レベルの制御電圧を出力するＤＡコンバータと、位相比較部がパルス信号のパルス毎に出力するそれぞれの比較結果に応じて、設定値を予め定められた変化量で増減させるカウンタとを有してよい。

本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスを試験するための試験パターンを生成するパターン発生部と、被試験デバイスに入力するべき試験信号の周波数に応じた発振信号を、与えられる基準クロックに同期して生成する発振回路と、パターン発生部が生成した試験パターンと、発振回路が生成した発振信号とに基づいて、試験信号を生成する波形成形部と、被試験デバイスが出力する出力信号と、パターン発生部が生成する期待値パターンとを比較することにより、被試験デバイスの良否を判定する判定部とを備え、発振回路は、与えられる制御電圧に応じた周波数の発振信号を、基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧制御発振部に供給する電圧制御部とを有する試験装置を提供する。

本発明の第３の形態においては、予め定められた周波数のクロック信号で動作すべき複数の動作回路を備える電子デバイスであって、複数の動作回路に対応して設けられ、対応する動作回路にクロック信号を供給する複数の発振回路と、外部から予め定められた周波数より小さい周波数の基準クロックを受け取り、基準クロックをそれぞれの発振回路に分配する分配バッファとを備え、それぞれの発振回路は、与えられる制御電圧に応じた周波数の発振信号を、基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧制御発振部に供給する電圧制御部とを有する電子デバイスを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る発振回路１００の構成の一例を示す図である。 電圧制御発振部４０の動作の一例を示すタイミングチャートである。 発振回路１００の構成の他の例を示す図である。 図３に示した電圧制御発振部４０の動作の一例を示す図である。 本発明の実施形態に係る試験装置２００の構成の一例を示す図である。 本発明の実施形態に係る電子デバイス３００の構成の一例を示す図である。 本発明の実施形態に係る伝送回路６００の構成の一例を示す図である。

符号の説明

１０・・・パルサ、２０・・・位相比較部、３０・・・電圧制御部、３２・・・カウンタ、３４・・・電圧制御部、４０・・・電圧制御発振部、４２・・・否定論理積回路、４４・・・ループ出力回路、４６・・・比較出力回路、１００・・・発振回路、１１０・・・パターン発生部、１２０・・・波形成形部、１３０・・・判定部、２００・・・試験装置、３００・・・電子デバイス、３１０・・・動作回路、３２０・・・分配バッファ、４００・・・被試験デバイス、５００・・・送信側回路、５１０・・・フリップフロップ、５２０・・・マルチプレクサ、５３０・・・フリップフロップ、５４０・・・バッファ、５５０・・・受信側回路、５６０・・・バッファ、５７０・・・再生クロック生成部、５８０・・・フリップフロップ、５９０・・・デマルチプレクサ、５９２・・・フリップフロップ、５９４・・・伝送路、６００・・・伝送回路

以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

（実施形態１）
図１は、本発明の一つの実施形態に係る発振回路１００の構成の一例を示す図である。発振回路１００は、与えられる基準クロックに同期した発振信号を生成する回路であって、パルサ１０、電圧制御発振部４０、位相比較部２０、及び電圧制御部３０を備える。基準クロックは、発振回路１００が生成すべき発振信号に応じた位相及び周期を有する。

パルサ１０は、与えられる基準クロックのエッジに応じて、予め定められたパルス幅のパルス信号を出力する。例えばパルサ１０は、遅延素子、インバータ、及び論理積回路を有してよい。遅延素子は、生成すべきパルス幅に応じた遅延量が設定され、基準クロックを遅延させる。インバータは、遅延素子が出力する信号を反転させる。そして、論理積回路は、基準クロックと、インバータが出力する信号との論理積又は否定論理積を出力する。係る構成により、所望のパルス幅のパルス信号を生成することができる。

本例において論理積回路は、基準クロックと、インバータが出力する信号との否定論理積を出力する。つまり、本例におけるパルサ１０は、基準クロックの立ち上がりエッジから、当該パルス幅の期間、論理値Ｌを示すパルス信号を出力する。

電圧制御発振部４０は、与えられる制御電圧に応じた周波数の発振信号を、基準クロックのそれぞれのエッジをトリガとして順次生成する。本例においては、電圧制御発振部４０は、パルサ１０が出力するパルス信号のそれぞれのパルスをトリガとして、発振信号を順次生成する。電圧制御発振部４０は、パルス信号の前縁に応じて発振信号の生成を停止し、パルス信号の後縁に応じて新たな発振信号の生成を開始してよい。

例えば、電圧制御発振部４０は、複数の論理回路がループ状に接続されたリングオシレータを有する。本例において電圧制御発振部４０は、複数の否定論理積回路（４２−１〜４２−５、以下４２と総称する）を有する。また、電圧制御発振部４０は、与えられる２つの信号の論理積を反転して出力する否定論理積回路（４２−１、４２−３、４２−５）と、与えられる２つの信号を反転して論理和を出力する否定論理積回路（４２−２、４２−４）とを交互に有することが好ましい。

否定論理積回路４２のうち、予め定められた第１の否定論理積回路４２−１は、前段の否定論理積回路４２−５が出力する信号と、パルサ１０が出力するパルス信号との否定論理積を出力する。

また、第１の否定論理積回路４２−１を１段目とした場合における、偶数段目の否定論理積回路（４２−２、４２−４）は、前段の否定論理積回路４２が出力する信号を反転した信号と、論理値Ｈを反転した信号との論理和を出力する。また、第１の否定論理積回路４２−１以外の奇数段目の否定論理積回路（４２−３、４２−５）は、前段の否定論理積回路４２が出力する信号と、論理値Ｈとの否定論理積を出力する。

このような構成により、電圧制御発振部４０は、パルス信号のそれぞれのパルスに応じて発振信号を生成する。つまり、電圧制御発振部４０は、パルス信号の新たなパルスが与えられる毎に、当該パルスに応じて発振を開始する。このため、基準クロックに同期した発振信号を生成することができる。電圧制御発振部４０は、任意の否定論理積回路４２が出力する信号を、発振信号として外部に出力してよい。

位相比較部２０は、電圧制御発振部４０が出力する前記発振信号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する。本例において位相比較部２０は、電圧制御発振部４０が出力する発振信号を比較信号として受け取り、発振信号の位相とパルス信号との位相を、パルス信号のパルス毎に比較する。

電圧制御部３４は、位相比較部２０における比較結果に応じた制御電圧を、電圧制御発振部４０に供給することにより、電圧制御発振部４０が生成する発振信号の周波数を制御する。つまり、電圧制御部３４は、電圧制御発振部４０が新たな発振を開始する毎に、位相比較部２０における比較結果に基づいて、それぞれの発振信号の周波数を、発振信号が有すべき周波数に近づけるフィードバックを行う。

本例における電圧制御部３４は、カウンタ３２及びデジタルアナログコンバータ（以下、ＤＡＣと称する）３４を有する。ＤＡＣ３４は、与えられる設定値に応じた電圧レベルの制御電圧を出力する。また、カウンタ３２は、位相比較部２０がパルス信号のパルス毎に出力するそれぞれの比較結果に応じて、ＤＡＣ３４に与える設定値を予め定められた変化量で増減させる。例えば、位相比較部２０に与えられる比較信号の位相が、パルス信号の位相より遅れている場合、カウンタ３２は、パルス信号の当該パルスに応じてＤＡＣ３４に与える設定値を所定の変化量で減少させる。また、比較信号の位相が基準クロックの位相より進んでいる場合、カウンタ３２は、ＤＡＣ３４に与える設定値を所定の変化量で増加させる。

このように、電圧制御発振部４０が基準クロックのそれぞれのエッジに応じて新たな発振を開始し、電圧制御部３４が、それぞれの発振毎に、発振信号の周波数を所望の周波数に近づけることにより、所望の位相及び周波数を有する発振信号を精度よく生成することができる。

図２は、電圧制御発振部４０の動作の一例を示すタイミングチャートである。本例では、パルサ１０が生成するパルス信号のパルス幅をαとする。また、発振信号のパルス幅、すなわち電圧制御発振部４０におけるループ経路を信号が１周回する時間をＴｄとする。

電圧制御発振部４０は、上述したように、与えられるパルス信号のパルスに応じて、新たな発振を開始する。本例では、当該パルスに応じたタイミングで第１の否定論理積回路４２−１が出力するパルスの位相を、パルス信号のパルスで制御することにより、新たな発振を開始する。

第１の否定論理積回路４２−１が論理値Ｈを出力する条件は、パルス信号が論理値Ｌを示すか、又は否定論理積回路４２−５が論理値Ｌを出力するかの少なくともいずれかの条件を満たした場合である。本例では、否定論理積回路４２−５が出力する信号の立ち下がりエッジに応じて、第１の否定論理積回路４２−１が出力する信号の立ち上がりエッジが形成される。

また、第１の否定論理積回路４２−１が論理値Ｌを出力する条件は、パルス信号が論理値Ｈを示し、且つ否定論理積回路４２−５が論理値Ｈを出力する双方の条件を満たした場合である。このような構成により、電圧制御発振部４０は、第１の否定論理積回路４２−１が出力するパルスの位相を、パルス信号のパルスで制御する。

このように、パルス信号のパルスに応じた新たな発振は、第１の否定論理積回路４２-１が出力する信号の立ち下がりエッジＥ１により開始する。ここで、第１の否定論理積回路４２−１の前段に設けられた否定論理積回路４２−５が出力する信号の立ち上がりエッジＥ２の位相が、パルス信号の立ち上がりエッジＥ４の位相より進んでいる場合、第１の否定論理積回路４２−１が出力する信号のエッジＥ１は、パルス信号のエッジＥ４に応じた位相となる。このため、発振信号は基準クロックに同期する。

しかし、否定論理積回路４２−５が出力する信号のエッジＥ２の位相が、パルス信号の立ち下がりエッジＥ４の位相より遅れている場合、第１の否定論理積回路４２−１が出力する信号のエッジＥ１は、エッジＥ２に応じた位相となる。このため、発振信号の位相は、基準クロックの位相に対して、当該位相の遅れに応じた誤差を有してしまう。

エッジＥ２は、第１の否定論理積回路４２−１が出力した立ち上がりエッジＥ６が、４段の否定論理積回路４２を伝送して出力される。エッジＥ６は、少なくともエッジＥ５が入力された時点には形成されるので、エッジＥ５とエッジＥ２との位相差βは、４段の否定論理積回路４２の遅延量Ｔｄ'より小さい範囲に制限される。

即ち、エッジＥ４に対するエッジＥ２の遅れβ−αは、Ｔｄ'−αより小さい範囲に制限されることになる。このように、本例における電圧制御発振部４０によれば、エッジＥ２の位相がエッジＥ４の位相より進んでいる場合、基準クロックに同期した発振信号を生成でき、また、エッジＥ２の位相がエッジＥ４の位相より遅れている場合、基準クロックの位相に対して所定の範囲に制限された誤差を有する発振信号を生成することができる。

図３は、発振回路１００の構成の他の例を示す図である。本例における発振回路１００は、図１に関連して説明した発振回路１００の構成に対し、電圧制御発振部４０の構成が異なる。他の構成要素は、図１において同一の符号を付した構成要素と同一の機能及び構成を有する。

本例における電圧制御発振部４０は、先頭に設けられた第１の否定論理積回路４２−１と、末尾に設けられた第２の否定論理積回路４２−２とを含んでループ状に接続され、それぞれが制御電圧に応じて遅延量が変化する複数の否定論理積回路（４２-１〜４２−５、以下４２と総称する）を有する。

図１及び図３の例において電圧制御発振部４０は、５段の否定論理積回路４２を有しているが、電圧制御発振部４０は、他の数の奇数段の否定論理積回路４２を有してもよい。また、本例においては、第１の否定論理積回路４２−１を先頭とし、第２の否定論理積回路４２−５を末尾としているが、第１の否定論理積回路４２−１及び第２の否定論理積回路４２−５の位置を限定するものではない。任意の連続する２つの否定論理積回路４２のうち、後段の否定論理積回路４２−１を第１の否定論理積回路４２−１とし、前段の否定論理積回路４２を第２の否定論理積回路４２−５として設定することが可能である。

第１の否定論理積回路４２−１は、第２の否定論理積回路４２−５が出力する信号と、パルス信号との否定論理積を次段の否定論理積回路４２−２に出力する。また、第２の否定論理積回路４２−５は、前段の否定論理積回路４２−４が出力する信号と、パルス信号との否定論理積であるループ信号を、第１の否定論理積回路４２−１に出力する。

このような構成により、図２において説明したエッジＥ２は、少なくともエッジＥ５が入力された時点には形成される。このため、エッジＥ２の位相は、エッジＥ４の位相より進んでおり、上述した位相の遅れによる誤差が生じない。

しかし、係るループ信号を用いて、位相比較部２０においてパルス信号との位相比較を行った場合、パルス信号と位相比較すべき本来のエッジＥ２とは異なる位相を有することになる。これに対し、本例における第２の否定論理積回路４２−５は、当該ループ信号を生成するループ出力回路４４と、位相比較部２０に入力すべき比較信号を生成する比較出力回路４６とを有する。

ループ出力回路４４は、前段の否定論理積回路４２−４が出力する信号と、パルス信号との否定論理積を、当該ループ信号として第１の否定論理積回路４２−１に出力する。また、比較出力回路４６は、前段の否定論理積回路４２−６が出力する信号と、論理値Ｈとの否定論理積を、当該比較信号として位相比較部２０に出力する。つまり、比較出力回路４６は、図１において説明した否定論理積回路４２−５と同一の信号を出力する。このため、位相比較部２０は、位相比較すべき本来のエッジＥ２の位相と、パルス信号の位相とを比較することができる。

このような構成により、図２において説明したエッジＥ２の位相遅れによる発振信号の位相誤差を防ぐことができる。このため、発振信号を、基準クロックに精度よく同期させることができる。また、位相比較部２０における位相比較を精度よく行うことができるので、発振信号の周波数を精度よく制御することができる。

図４は、図３に示した電圧制御発振部４０の動作の一例を示す図である。上述したように、比較出力回路４６は、図２に示した否定論理積回路４２−５が出力する信号と同一の比較信号を出力する。このため、位相比較部２０は、当該信号のエッジＥ２の位相と、パルス信号の位相とを比較することにより、発振信号の位相と、基準クロックの位相とを精度よく比較することができる。

また、上述したように、ループ出力回路４４が出力するループ信号の立ち上がりエッジＥ２'は、パルス信号のエッジＥ５が第２否定論理積回路４２−５に入力された時点には形成される。このため、エッジＥ２'の位相は、パルス信号のエッジＥ４の位相より進むことになり、第１否定論理積回路４２−１が出力する信号のエッジＥ１は、パルス信号のエッジＥ４に応じて形成されることになる。このため、発振信号は、基準クロックに同期する。

ここで、ループ出力回路４４の負荷容量と、比較出力回路４６の負荷容量とは略等しいことが好ましい。また、図１及び図３に示した電圧制御発振部４０の全ての否定論理積回路４２の負荷容量は、互いに略等しいことが好ましい。

また、否定論理積回路４２−４の出力端から第１の否定論理積回路４２−１の入力端までの信号遅延時間と、否定論理積回路４２−４の出力端から位相比較部２０の入力端までの信号遅延時間とは、略等しいことが好ましい。発振回路１００は、当該信号遅延時間を略同一に制御する手段を有してよい。

また、図１及び図３に示したパルサ１０は、電圧制御発振部４０が生成する発振信号の周期の半分より小さいパルス幅を有するパルス信号を出力することが好ましい。つまり、パルサ１０は、電圧制御発振部４０におけるループ経路を、信号が１周回する時間より小さいパルス幅を有するパルス信号を出力することが好ましい。パルス信号のパルス幅が、発振信号の周期の半分より大きい場合、第１の否定論理積回路４２−１等が出力する信号のＤｕｔｙ比が変動する場合があるが、上述した条件により、当該Ｄｕｔｙ変動を防ぐことができる。

また、以上において説明した発振回路１００においては、パルス信号と位相比較される発振信号のパルスを、所定発目のパルスに制御していない。このため、初期の発振信号の周波数と、発振信号が有するべき所望の周波数との差が大きい場合、パルス信号に対して位相ロックすべきパルスとは異なるパルスで、ロックがかかってしまう場合がある。

例えば発振信号の４個目のパルスと、パルス信号との位相を比較すべきである場合に、３個目又は５個目のパルスと、パルス信号との位相を比較し、当該パルスの位相と、パルス信号の位相とを一致させるロックがかかってしまう場合がある。この場合、所望の周期とは異なる周期を有する発振信号を生成してしまう。

このため、フィードバック制御を行わずに、電圧制御発振部４０を自走発振させた場合の発振信号の周期が、所望の周期の近傍となるように、ＤＡＣ３４が出力する制御電圧を予め初期設定することが好ましい。発振回路１００は、当該初期設定を行う設定部を更に備えてよい。

また、当該初期設定を行った後、所望の周期の発振信号を生成する場合、カウンタ３２は、位相比較部２０における比較結果に基づいて、当該初期設定値の値を増減させた設定値をＤＡＣ３４に供給する。このような制御により、発振信号の所望の発数目のパルスと、パルス信号とを位相比較することができる。

（実施形態２）
図５は、本発明の実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、半導体回路等の被試験デバイス４００を試験する装置であって、発振回路１００、パターン発生部１１０、波形成形部１２０、及び判定部１３０を備える。

パターン発生部１１０は、被試験デバイス４００を試験するための試験パターンを生成する。例えば、パターン発生部１１０は、被試験デバイス４００に入力すべき試験信号の信号パターンを含む試験パターンを生成する。

波形成形部１２０は、パターン発生部１１０が生成した試験パターンに基づいて、被試験デバイス４００に入力する試験信号を生成する。例えば、波形成形部１２０は、与えられるタイミングクロックに応じて、試験パターンに対応して電圧値が遷移する試験信号を生成する。

発振回路１００は、被試験デバイスに入力するべき試験信号の周波数に応じた発振信号を、与えられる基準クロックに同期して生成し、タイミングクロックとして波形成形部１２０に供給する。発振回路１００は、図１又は図３に関連して説明した発振回路１００と同一の機能及び構成を有してよい。

判定部１３０は、被試験デバイスが出力する出力信号と、与えられる期待値パターンとを比較することにより、被試験デバイス４００の良否を判定する。当該期待値パターンは、パターン発生部１１０が試験パターンに基づいて生成してよい。

本例における試験装置２００によれば、位相が精度よく制御されたタイミングクロックに基づいて、被試験デバイス４００を試験することができる。このため、被試験デバイス４００を精度よく試験することができる。

（実施形態３）
図６は、本発明の実施形態に係る電子デバイス３００の構成の一例を示す図である。電子デバイス３００は、例えば半導体回路を含むデバイスであって、予め定められた周波数で動作する。本例において電子デバイス３００は、複数の動作回路３１０、複数の発振回路１００、及び分配バッファ３２０を備える。

それぞれの動作回路３１０は、例えば、半導体基板に形成された半導体回路である。例えば、それぞれの動作回路３１０は、半導体基板上において、それぞれ予め定められた領域内にある回路素子を含んでよい。

複数の発振回路１００は、複数の動作回路３１０に対応して設けられる。ここで、それぞれの発振回路１００は、対応する動作回路３１０の同一の領域内に設けられ、対応する動作回路３１０に予め定められた周波数のクロック信号を供給する。発振回路１００は、図１又は図３に関連して説明した発振回路１００と同一の機能及び構成を有してよい。

分配バッファ３２０は、それぞれの動作回路３１０に供給すべきクロック信号の周波数より小さい周波数の基準クロックを受け取り、当該基準クロックをそれぞれの発振回路１００に分配する。発振回路１００は、図１又は図３に関連して説明したように、当該基準クロックに基づいて、クロック信号を生成する。分配バッファ３２０から、それぞれの発振回路１００までの伝送経路における、基準クロックの遅延量はそれぞれ略等しいことが好ましい。

発振回路１００は、チャージポンプ及びフィルタを備えないので、従来のＰＬＬ回路に比べ回路面積を小さくすることができる。このため、電子デバイス３００に、多数の発振回路１００を設けることができる。これにより、電子デバイス３００のそれぞれの領域に発振回路１００を設けることができる。

また、それぞれの動作回路３１０に供給すべきクロック信号の周波数より小さい周波数の基準クロックを電子デバイス３００に入力し、当該基準クロックをそれぞれの領域に設けられた発振回路１００に分配することにより、それぞれの動作回路３１０に高周波のクロック信号を供給することができる。分配バッファに必要となる駆動能力は、分配する信号の周波数に比例して大きくなる。このため、本例における電子デバイス３００は、小さい駆動能力の分配バッファ３２０を用いることができる。また、分配バッファ３２０の消費電力、及びそれぞれの発振回路１００に基準クロックを分配するときのスキューを小さくすることができる。

また、分配バッファ３２０等の外部からクロックを受け取る回路の特性が、電子デバイス３００の動作速度のボトルネックとなることを防ぎ、動作回路３１０の限界まで高速に動作させることができる。

（実施形態４）
図７は、本発明の実施形態に係る伝送回路６００の構成の一例を示す図である。伝送回路６００は、例えばパラレルデータをシリアルデータに変換して伝送するＳｅｒＤｅｓ回路であり、送信側回路５００、伝送路５９４、及び受信側回路５５０を備える。

送信側回路５００は、複数のフリップフロップ５１０、マルチプレクサ５２０、発振回路１００、フリップフロップ５３０、及びバッファ５４０を有する。複数のフリップフロップ５１０は、パラレルデータのビット数に応じて設けられる。それぞれのフリップフロップ５１０は、パラレスデータの対応するビットデータを順次取り込み、出力する。

マルチプレクサ５２０は、複数のフリップフロップ５１０が取り込んだパラレルデータを、シリアルデータに変換して出力する。フリップフロップ５３０は、マルチプレクサ５２０が出力するシリアルデータを、与えられるクロック信号に応じて順次取り込み、バッファ５４０に出力する。

発振回路１００は、与えられる基準クロックに基づいて発振信号を生成し、クロック信号としてフリップフロップ５３０に供給する。バッファ５４０は、受け取ったシリアルデータに応じた信号を、伝送路５９４に出力する。このような構成により、パラレルデータをシリアルデータに変換して出力することができる。

受信側回路５５０は、バッファ５６０、再生クロック生成部５７０、発振回路１００、フリップフロップ５８０、デマルチプレクサ５９０、及び複数のフリップフロップ５９２を有する。バッファ５６０は、伝送路５９４からシリアルデータを受け取り、フリップフロップ５８０及び再生クロック生成部５７０に供給する。

再生クロック生成部５７０は、発振回路１００が生成する発振信号に応じて動作し、受け取ったシリアルデータに同期した再生クロックを生成する。フリップフロップ５８０は、シリアルデータを、再生クロックに応じて順次取り込み、出力する。デマルチプレクサ５９０は、フリップフロップ５８０が出力するシリアルデータを、パラレルデータに変換する。複数のフリップフロップ５９２は、当該パラレルデータのビット数に応じて設けられ、対応するビットデータを順次取り込み、出力する。

本例における伝送回路６００によれば、シリアルデータを取り込むフリップフロップ５３０及びフリップフロップ５８０に対して、周波数及び位相を高精度に制御したクロック信号を供給できるので、シリアルデータを精度よく取り込みことができる。このため、データ伝送におけるビット誤り率を低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の実施形態によれば、周波数及び位相を高精度に制御した発振信号を生成することができる。

Claims (12)

1. 与えられる基準クロックに同期した発振信号を生成する発振回路であって、
   前記基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の前記発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、
   前記電圧制御発振部が出力する前記発振信号に応じた位相を有する比較信号と、前記基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、
   前記位相比較部における比較結果に応じた前記制御電圧を、前記電圧制御発振部に供給する電圧制御部と
   を備える発振回路。
2. 前記基準クロックのエッジに応じて、予め定められたパルス幅のパルス信号を出力するパルサを更に備え、
   前記電圧制御発振部は、前記パルス信号のそれぞれのパルスの前縁に応じて前記発振信号の生成を停止し、それぞれの前記パルスの後縁に応じて新たな前記発振信号の生成を開始し、
   前記位相比較部は、前記比較信号と、前記パルス信号との位相を比較する
   請求項１に記載の発振回路。
3. 前記電圧制御発振部は、先頭に設けられた第１の否定論理積回路と、末尾に設けられた第２の否定論理積回路とを含んでループ状に接続され、それぞれが前記制御電圧に応じて遅延量が変化する複数の否定論理積回路を有し、
   前記第１の否定論理積回路は、前記第２の否定論理積回路が出力する信号と、前記パルス信号との論理積に応じた信号を次段の前記否定論理積回路に出力し、
   前記第２の否定論理積回路は、前段の前記否定論理積回路が出力する信号と、前記パルス信号との論理積に応じたループ信号を前記第１の否定論理積回路に出力し、
   前記電圧制御発振部は、いずれかの前記否定論理積回路が出力する信号を、前記発振信号として出力する
   請求項２に記載の発振回路。
4. 前記パルサは、前記基準クロックのエッジのタイミングから、前記予め定められたパルス幅に応じた期間、論理値Ｌを示す前記パルス信号を出力し、
   前記第１の否定論理積回路は、前記第２の否定論理積回路が出力する信号と、前記パルス信号との否定論理積を次段の前記否定論理積回路に出力し、
   前記第２の否定論理積回路は、前段の前記否定論理積回路が出力する信号と、前記パルス信号との否定論理積を前記ループ信号として前記第１の否定論理積回路に出力する
   請求項３に記載の発振回路。
5. 前記第２の否定論理積回路は、
   前段の前記否定論理積回路が出力する信号と、前記パルス信号との否定論理積を前記ループ信号として前記第１の否定論理積回路に出力するループ出力回路と、
   前段の前記否定論理積回路が出力する信号と、論理値Ｈとの否定論理積を前記比較信号として前記位相比較部に出力する比較出力回路と
   を有する請求項４に記載の発振回路。
6. 前記ループ出力回路の負荷容量と、前記比較出力回路の負荷容量とは略等しい
   請求項５に記載の発振回路。
7. 前記第１の否定論理積回路及び前記第２の否定論理積回路のいずれでもない前記否定論理積回路は、前段の前記否定論理積回路が出力する信号と、所定の論理値を示す信号との否定論理積を出力することにより、前段の前記否定論理積回路が出力する信号を反転した信号を出力する
   請求項５に記載の発振回路。
8. 前記パルサは、前記電圧制御発振部が生成する前記発振信号の周期の半分より小さいパルス幅を有する前記パルス信号を出力する
   請求項２に記載の発振回路。
9. それぞれの前記否定論理積回路の負荷容量は、互いに略等しい
   請求項３に記載の発振回路。
10. 前記電圧制御部は、
    与えられる設定値に応じた電圧レベルの前記制御電圧を出力するＤＡコンバータと、
    前記位相比較部が前記パルス信号のパルス毎に出力するそれぞれの前記比較結果に応じて、前記設定値を予め定められた変化量で増減させるカウンタと
    を有する請求項２に記載の発振回路。
11. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスを試験するための試験パターンを生成するパターン発生部と、
    前記被試験デバイスに入力するべき試験信号の周波数に応じた発振信号を、与えられる基準クロックに同期して生成する発振回路と、
    前記パターン発生部が生成した前記試験パターンと、前記発振回路が生成した前記発振信号とに基づいて、前記試験信号を生成する波形成形部と、
    前記被試験デバイスが出力する出力信号と、前記パターン発生部が生成する期待値パターンとを比較することにより、前記被試験デバイスの良否を判定する判定部と
    を備え、
    前記発振回路は、
    前記基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の前記発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、
    前記電圧制御発振部が出力する前記発振信号に応じた位相を有する比較信号と、前記基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、
    前記位相比較部における比較結果に応じた前記制御電圧を、前記電圧制御発振部に供給する電圧制御部と
    を有する試験装置。
12. 予め定められた周波数のクロック信号で動作すべき複数の動作回路を備える電子デバイスであって、
    前記複数の動作回路に対応して設けられ、対応する前記動作回路に前記クロック信号を供給する複数の発振回路と、
    外部から前記予め定められた周波数より小さい周波数の基準クロックを受け取り、前記基準クロックをそれぞれの前記発振回路に分配する分配バッファと
    を備え、
    それぞれの前記発振回路は、
    前記基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の前記発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、
    前記電圧制御発振部が出力する前記クロック信号に応じた位相を有する比較信号と、前記基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、
    前記位相比較部における比較結果に応じた前記制御電圧を、前記電圧制御発振部に供給する電圧制御部と
    を有する電子デバイス。

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