KR20030035835A

KR20030035835A - 반도체 기억 장치

Info

Publication number: KR20030035835A
Application number: KR1020020046234A
Authority: KR
Inventors: 야마우치다다아키; 오카모토다케오; 마츠모토쥰코
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-10-29
Filing date: 2002-08-06
Publication date: 2003-05-09
Also published as: US20030081486A1; DE10234142A1; TW565842B; JP2003132676A; US6731558B2; CN1416136A

Abstract

본 발명에 따르면, 실온 조건하에서의 셀프 리프레쉬 모드시의 소비 전류를 저감할 수 있다.

리프레쉬 요구(PHY)를 발행하는 리프레쉬 타이머(912)의 동작 전류를 결정하는 전류원(3)에 정(正)의 온도 의존성을 갖는 바이어스 A 전압 BIAST를 인가하고, 이 전류원(3)의 구동 전류를 정의 온도 특성을 갖게 한다. 이것에 의해, 온도 상승시에, 리프레쉬 타이머의 리프레쉬 주기가 발행 간격을 짧게 하고, 또한 온도 저하시에 리프레쉬 요구의 발행 간격을 길게 하며, 실온시에서의 리프레쉬의 소비 전류를 저감한다.

Description

반도체 기억 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 내부에서 메모리 셀의 기억 데이터를 주기적으로 재기록하여 리프레쉬하기 위한 셀프 리프레쉬 제어 회로의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 셀프 리프레쉬 모드시에서 리프레쉬를 실행하는 타이밍을 부여하는 리프레쉬 요구를 발행하는 리프레쉬 요구 발생 회로의 구성에 관한 것이다.

도 15는 종래의 반도체 기억 장치의 주요부 구성을 개략적으로 나타내는 도면이다. 도 15에 있어서, 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(900)와, 활성화시에, 인가된 행 어드레스 신호에 따라 메모리 셀 어레이(900)의 행을 선택하는 행계 회로(902)와, 활성화시에, 인가된 열 어드레스 신호에 따라 메모리 셀 어레이(900)의 열을 선택하는 열계 회로(904)와, 외부로부터 인가되는 커맨드 CMD를 디코드하고, 이 커맨드가 지정하는 동작 모드 지시 신호를 생성하는 커맨드 디코더(906)와, 커맨드 디코더(906)로부터의 행 선택 지시 신호에 따라 행계 회로(902)를 활성화하는 행계 제어 회로(908)와, 커맨드 디코더(906)로부터의 셀프 리프레쉬 지시에 응답하여 활성화되고, 리프레쉬에 필요한 동작을 실행하는 리프레쉬 제어 회로(910)와, 리프레쉬 제어 회로(910)로부터의 셀프 리프레쉬 모드 지시 신호 SELF에 응답하여 활성화되고, 소정의 주기로 리프레쉬 요구 PHY를 발행하여 리프레쉬 제어 회로(910)로 인가하는 리프레쉬 타이머(912)를 포함한다.

커맨드 CMD는, 통상 클럭 신호의, 예를 들면 상승 에지에서 소정의 외부 신호(제어 신호 및 특정한 어드레스 신호 비트)의 논리 레벨의 조합에 의해 동작 모드를 지정한다. 그러나, 커맨드 CMD는 하나의 신호로 인가되더라도 무방하다.

리프레쉬 제어 회로(910)는 커맨드 디코더(906)로부터 셀프 리프레쉬 지시 신호가 인가되면 리프레쉬 타이머(912)를 기동한다. 리프레쉬 타이머(912)는 셀프 리프레쉬 모드 지시 신호 SELF의 활성화시 기동되어, 소정의 주기로 리프레쉬 요구 PHY를 발행한다.

리프레쉬 제어 회로(910)는, 리프레쉬 요구 PHY가 발행되면, 리프레쉬 활성화 신호 RFACT를 생성하여 행계 제어 회로(908)로 인가한다. 행계 제어 회로(908)는, 이 리프레쉬 활성화 신호 RFACT가 활성화되면, 행계 회로(902)를 활성화하여 메모리 셀 어레이(900)의 행을 선택한다. 이 메모리 셀 어레이(900)의 행 선택시에서는, 도시하지 않은 리프레쉬 어드레스 카운터로부터의 리프레쉬 어드레스가 리프레쉬 행 지정을 위해 이용된다.

행계 회로(902)는 행 어드레스 디코더 및 워드선 드라이브 회로 등의 행 선택에 관련되는 회로 부분을 포함하고, 열계 회로(904)는 컬럼 디코더 등의 열 선택에 관련되는 회로를 포함한다.

메모리 셀 어레이(900)에 배열되는 메모리 셀은 캐패시터에 정보를 기억하는 DRAM 셀(Dynamic Random Access Memory Cell)이다. 따라서, 이 캐패시터의 리크 전류에 의해 메모리 셀의 기억 데이터가 유출되는 것을 방지하기 위해서, 리프레쉬타이머(912)로부터의 리프레쉬 요구 PHY에 따라 소정의 주기로 리프레쉬를 실행하여 기억 데이터를 유지한다.

통상, 리프레쉬 타이머(912)에서는 링 발진기가 이용된다. 이 링 발진기는, 활성화시에는 등가적으로 기수(奇數)단의 CM0S 인버터로 구성된다. CM0S 인버터는, 동작 온도 범위에서는, 그 동작 속도가 그다지 변화하지 않는다. 따라서, 메모리 셀의 최악의 데이터 유지 시간에 맞추어 리프레쉬 주기를 설정함으로써, 메모리 셀 어레이(900)의 메모리 셀의 기억 데이터를 확실히 유지할 수 있다.

CMOS 인버터는 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터로 구성되고, 동작 속도는 핫 캐리어의 영향에 의해 동작 속도는 조금 저하하지만, 동작 온도 범위에서는 그다지 변화하지 않는다.

한편, 메모리 셀은 캐패시터의 저장 노드에 기억 데이터에 대응하는 전하를 축적한다. 이 저장 노드는 반도체 기판 영역 표면에 형성된 불순물 영역에 결합된다. 이 불순물 영역이 메모리 셀의 액세스 트랜지스터의 소스/드레인 영역에 결합된다.

이 저장 노드의 불순물 영역과 반도체 기판 영역은, 서로 도전형이 다르고 양자간에는 PN 접합이 형성된다. 이 PN 접합의 리크 전류가 커지면, 저장 노드에 축적된 전하가 유출되어, 기억 데이터가 상실된다. 이 PN 접합의 리크 전류는 정(正)의 온도 의존성을 갖고 있으며, 온도 상승과 동시에 증대한다. 따라서, 이 리크 전류가 온도 의존성이 있기 때문에, 메모리 셀의 데이터 유지 시간도 부(負)의 온도 의존성을 갖는다. 따라서, 메모리 셀의 기억 데이터를 확실히 유지하기 위해서는, 동작 온도에 따라 셀프 리프레쉬의 주기를 변경할 필요가 있다. 즉, 셀프 리프레쉬 모드시에 있어서, 동작 온도가 상승함에 따라 리프레쉬 간격을 짧게 하여 리프레쉬를 실행해야 한다.

이 경우, 리프레쉬 주기를 동작 온도에 따라서, 고온의 동작 온도에 대응하는 최악의(최단의) 리프레쉬 주기로 고정적으로 설정했을 때, 통상의 실온 정도의 동작 온도 영역에서는 불필요하게 리프레쉬 주기가 짧게 되어, 셀프 리프레쉬의 소비 전류가 커진다. 특히, 셀프 리프레쉬는 데이터를 유지할 뿐인 스탠바이 상태에서 실행되기 때문에, 스탠바이 전류가 증대한다는 문제가 발생한다. 특히, 전원이 휴대기기 등의 경우와 같이 전지인 경우, 전지 수명을 줄이기 위해서는, 슬립 모드 등의 데이터 유지 모드에서 실행되는 셀프 리프레쉬의 소비 전류를 저감하는 것이 필요해진다.

이러한 리프레쉬 주기의 온도 의존성을 보상하기 위해서, 도 16에 나타내는 바와 같이 반도체 기억 장치(920)의 외부에 온도 센서(925)를 마련하여, 이 온도 센서(925)의 검출 온도에 따라 리프레쉬 타이머(912)의 주기를 보상하는 온도 보상 회로(930)를 내부에 배치하는 것을 생각할 수 있다. 온도 센서(925)는, 예를 들면 서미스터로 구성되고, 그 검출 전류 또는 온도에 따라서, 반도체 기억 장치(920) 내에 배치된 온도 보상 회로(930)가, 리프레쉬 타이머(912)를 구성하는 링 발진기의 동작 전류를 조정한다.

그러나, 이러한 온도 센서(925)를 반도체 기억 장치(920) 외부에 마련한 경우에는, 온도 센서(925)는, 예를 들면 서미스터 또는 열전쌍(thermocouple)으로 구성되고, 그 점유 면적이 커서, 시스템 전체의 점유 면적이 증대한다.

또한, 이 온도 센서(925)의 출력 신호는, 반도체 기억 장치(920) 내부에 마련된 온도 보상 회로(930)로 인가하기 위해서, 온도 보상을 위해 여분의 핀 단자를 마련할 필요가 있어, 이 반도체 기억 장치(920)의 실장 면적이 증대한다고 하는 문제가 발생한다.

본 발명의 목적은 소점유 면적으로 확실히, 셀프 리프레쉬 주기의 온도 보상을 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 리프레쉬 제어부의 구성을 개략적으로 나타내는 도면,

도 2는 도 1에 나타내는 바이어스 전압의 온도 의존성을 나타내는 도면,

도 3은 본 발명의 실시예 1에 따른 리프레쉬 타이머의 구성을 나타내는 도면,

도 4는 도 1에 나타내는 바이어스 전압을 발생하는 회로의 구성 일례를 도시하는 도면,

도 5는 본 발명의 실시예 2에 따른 바이어스 전압 발생 회로의 구성을 나타내는 도면,

도 6은 본 발명의 실시예 3에 따른 바이어스 전압 발생 회로의 구성을 나타내는 도면,

도 7은 본 발명의 실시예 4에 따른 바이어스 전압 발생 회로의 구성을 나타내는 도면,

도 8은 도 7에 나타내는 바이어스 전압 발생 회로의 바이어스 전압의 온도 의존성을 도시하는 도면,

도 9는 도 7에 나타내는 온도와 독립한 바이어스 전압을 발생하는 회로의 구성의 일례를 도시하는 도면,

도 10은 본 발명의 실시예 5에 따른 리프레쉬 타이머의 구성을 나타내는 도면,

도 11은 본 발명의 실시예 5에 따른 리프레쉬 타이머의 변경예를 나타내는 도면,

도 12는 본 발명의 실시예 6에 따른 바이어스 전압 발생 회로의 주요부의 구성을 나타내는 도면,

도 13은 도 12에 나타내는 프로그램 회로의 구성 일례를 도시하는 도면,

도 14는 도 12에 나타내는 프로그램 회로의 변경예를 나타내는 도면,

도 15는 종래의 반도체 기억 장치의 주요부의 구성을 개략적으로 나타내는 도면,

도 16은 리프레쉬 주기의 온도 보상을 위한 구성의 일례를 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 바이어스 전압 발생 회로

2 : 발진 회로

3 : 전류원

910 : 리프레쉬 제어 회로

912 : 리프레쉬 타이머

본 발명에 따른 반도체 기억 장치는, 온도 의존성을 갖는 기준 전압을 발생하는 기준 전압 발생 회로와, 이 기준 전압 발생 회로가 발생하는 기준 전압에 동작 속도가 규정되고, 활성화시에, 발진 동작을 실행하여 소정의 발진 회수마다 리프레쉬를 요구하는 리프레쉬 요구를 발행하기 위한 리프레쉬 요구 발생 회로를 구비한다.

온도 특성을 갖는 기준 전압을 생성하여, 이 기준 전압에 따라서 리프레쉬 요구 발생 회로의 동작 속도를 변경함으로써, 리프레쉬 요구 발생 회로의 동작 속도를 온도에 맞추어 조정할 수 있다. 특히, 이 기준 전압에 정의 온도 특성을 갖게 함으로써, 온도 상승에 따라서, 이 리프레쉬 요구 발생 회로의 동작 전류를 증가시킬 수 있고, 온도 상승에 따라 동작 속도를 증대시켜, 리프레쉬 요구 발행 주기를 짧게 하여, 메모리 셀의 리크 전류 증가를 보상할 수 있다. 또한, 실온 정도의 동작 온도 영역에서는, 리프레쉬 주기를 짧게 할 수 있고, 리프레쉬에 소비되는 전류를 저감할 수 있어 스탠바이시의 소비 전류를 저감할 수 있다.

또한, 단지 내부에서 온도 의존성을 갖는 기준 전압을 생성하고 있을 뿐이며, 외부에 온도 센서 등을 마련할 필요가 없고, 시스템 점유 면적을 저감할 수 있고, 또한 반도체 기억 장치의 핀 단자수의 증대도 억제할 수 있고, 반도체 기억 장치의 실장 면적을 저감할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 리프레쉬 제어부의 구성을 개략적으로 나타내는 도면이다. 도 1에 있어서, 리프레쉬 제어부는, 온도에 의존한 바이어스 전압 BIAST을 생성하는 바이어스 전압 발생 회로(1)와, 활성화시에, 이 바이어스 전압 발생 회로(1)가 생성하는 바이어스 전압 BIAST에 따라 동작 전류가 규정되어 소정의 주기로 발진 동작을 실행해서 소정의 발진 회수마다 리프레쉬 요구 PHY를 발생하는 리프레쉬 타이머(912)와, 셀프 리프레쉬 모드시에 이 리프레쉬 타이머(912)를 기동하는 리프레쉬 제어 회로(910)를 포함한다.

리프레쉬 타이머(912)는, 리프레쉬 제어 회로(910)로부터의 셀프 리프레쉬모드 지시 신호 SELF의 활성화시에 활성화되어 소정의 주기로 발진 동작을 실행하는 발진 회로(2)와, 이 발진 회로(2)의 동작 전류를 바이어스 전압 발생 회로(1)로부터의 바이어스 전압 BIAST에 따라 결정하는 전류원(3)을 포함한다. 이 바이어스 전압 발생 회로(1)가 생성하는 바이어스 전압 BIAST은, 도 2에 나타내는 바와 같이, 온도 T의 상승에 따라 그 전압 레벨이 상승하는 정의 온도 특성을 갖는다. 따라서, 온도 T가 상승함에 따라서 바이어스 전압 BIAST이 상승하고, 전류원(3)의 구동 전류가 상승하여, 발진 회로(2)의 동작 전류가 증대한다. 발진 회로(2)는 CMOS 인버터로 구성되는 링 발진기로 구성되고, 그 동작 속도의 온도 의존성은 PN 접합의 리크 전류의 온도 의존성에 비하여 충분히 작다. 따라서, 발진 회로(2)의 발진 주기가, 그 동작 전류의 증대에 따라 짧게 되어, 리프레쉬 요구 PHY의 발행 주기가 짧아진다.

즉, 온도 T의 상승시에서, 메모리 셀의 저장 노드의 PN 접합의 리크 전류가 증대하면, 이 바이어스 전압 BIAST을 상승시킴으로써, 발진 회로(2)의 발진 주기를 짧게 하고, 짧은 주기로 리프레쉬 요구 PHY를 발행한다. 온도 T의 상승에 따라, 메모리 셀의 기판 리크 전류가 증대하더라도, 이 발진 회로(2)의 발진 주기를 짧게 함으로써, 리크 전류 증대시에 있어서도 안정하게 메모리 셀의 기억 데이터를 리프레쉬할 수 있다.

도 3은 도 1에 나타내는 리프레쉬 타이머(912)의 구성의 일례를 나타내는 도면이다. 도 3에 있어서, 발진 회로(2)는, 우수(偶數)단의 종속 접속되는 인버터 IV0-IVk와, 최종단의 인버터 IVk의 출력 신호와 셀프 리프레쉬 모드 지시 신호SELF를 수신하는 NAND 게이트 NG를 포함한다. NAND 게이트 NG가 리프레쉬 요구 PHY를 발행하고, 또한 NAND 게이트 NG의 출력 신호가 초단의 인버터 IVO에 피드백된다.

인버터 IV0-IVk는 각각 동일 구성을 갖고, 도 3에서는 인버터 IV0에 대해서만 그 구성 요소에 참조 부호를 부여한다. 인버터 IV0은 P 채널 MOS 트랜지스터 PQ와 N 채널 MOS 트랜지스터 NQ를 포함한다. 즉, 발진 회로(2)는 CMOS 인버터를 링 형상으로 접속한 링 발진기로 구성된다.

전류원(3)은 이들 인버터 IV0-IVk의 N 채널 MOS 트랜지스터 NQ와 접지 노드 사이에 접속되는 전류원 트랜지스터 CT0-CTk와, NAND 게이트 NG의 로우 레벨 전원 노드와 접지 노드 사이에 접속되는 전류원 트랜지스터 CG를 포함한다. 이들 전류원 트랜지스터 CT0-CTk 및 CG은 N 채널 MOS 트랜지스터로 구성되고, 각각의 게이트에서 바이어스 전압 BIAST을 수취한다.

셀프 리프레쉬 모드 지시 신호 SELF가 L 레벨일 때에는, NAND 게이트 NG가 출력하는 리프레쉬 요구 PHY는 H 레벨이다(다음단의 인버터에 의해 이 리프레쉬 요구 PHY를 반전함으로써, 정(正)논리의 리프레쉬 요구를 생성할 수 있다).

셀 리프레쉬 모드 지시 신호 SELF가 H 레벨로 되면, NAND 게이트 NG가 인버터로서 동작한다. 따라서, 발진 회로(2)에 있어서, 인버터 IV0-IVk와 NAND 게이트 NG에 의해, 기수단의 인버터가 링 형상으로 접속되어, 링 발진기가 형성되고, 발진 회로(2)가 발진 동작을 실행한다. 이 발진 회로(2)의 발진 주기가, 인버터 IV0-IVk 및 NAND 게이트 NG의 동작 속도에 의해 결정된다. 이 동작 속도는 인버터IV0-IVk 및 NAND 게이트 NG 각각에 흐르는 동작 전류 i0에 의해 결정된다.

동작 전류 i0은 전류원 트랜지스터 CT0-CTk 및 CG의 구동 전류에 의해 결정된다. 따라서, 바이어스 전압 BIAST가 상승하면, 동작 전류 i0이 상승하여, 인버터 IV0-IVk 및 NAND 게이트 NC의 동작 속도가 상승한다. 이것에 의해, 발진 주기가 짧아지고, 리프레쉬 요구 PHY의 발행 주기가 짧아진다. 이 경우, 인버터 IV0-IVk 및 NAND 게이트 NG의 동작 속도가 온도 의존성을 갖는 경우에는, 이 동작 속도의 온도 의존성을 동작 전류 i0의 변화량에 의해 보상하여, 메모리 셀의 리크 전류의 증대를 발진 주기의 증대에 의해 확실히 보상하도록 바이어스 전압 BIAST의 온도 의존성을 조정한다.

온도 T의 상승에 따라 메모리 셀의 리크 전류가 커지는 경우에 있어서도, 이 발진 회로(2)의 발진 주기를 보다 빨리 하여, 리프레쉬 요구 PHY의 발행 주기를 온도 상승과 동시에 짧게 함으로써, 이 메모리 셀의 리크 전류의 증대에 의한 기억 데이터의 소실을 방지하여, 확실하게 기억 데이터의 리프레쉬를 실행할 수 있다.

또한, 실온 정도의 동작 온도 영역에서는, 발진 회로(2)의 발진 주기가 고온 영역에 비하여 길게 되고, 리프레쉬 요구 PHY의 발행 주기가 길게 되어, 리프레쉬 실행 회수를 저감할 수 있고, 데이터 유지시에서의 소비 전류를 저감할 수 있다. 이 실온을 포함하는 저온도 영역에서는, 메모리 셀의 PN 접합의 리크 전류는 그 정의 온도 의존성에 의해 저감되어 있고, 리프레쉬 간격을 길게 하더라도 확실히 메모리 셀의 기억 데이터를 리프레쉬할 수 있다.

도 4는 도 1에 나타내는 바이어스 전압 발생 회로(1)의 구성의 일례를 개략적으로 도시하는 도면이다. 도 4에 있어서, 바이어스 전압 발생 회로(1)는 전원 전압 VDD를 공급하는 전원 노드에 결합되는 정전류원(1a)과, 정전류원(1a)으로부터의 정전류를 전압으로 변환하는 저항 소자(1b)를 포함한다. 이 정전류원(1a)과 저항 소자(1b)의 접속 노드(1c)에 바이어스 전압 BIAST가 발생된다. 이 저항 소자(1b)는, 예를 들면 확산 저항 또는 웰을 저항체로서 이용하는 웰 저항으로 구성되고, 저항값 R은 큰 정의 온도 특성을 갖는다.

정전류원(1a)이 공급하는 전류 i는 온도에 관계없이 일정하다. 이것은, 예컨대 온도 보상 기능 부가 정전류원을 이용하는 것에 의해 실현된다. 따라서, 온도가 상승하면, 저항 소자(1b)의 저항값 R이 증대하여, 바이어스 전압 BIAST이 상승한다. 이것에 의해, 정의 온도 특성을 갖는 바이어스 전압 BIAST을 생성할 수 있다.

이상과 같이, 본 발명의 실시예 1에 따르면, 리프레쉬 간격을 규정하는 발진 회로의 동작 전류를 정의 온도 특성을 갖는 바이어스 전압에 의해 조정하고 있고, 온도 상승과 동시에 그 동작 전류를 상승시킬 수 있으며, 온도 상승에 따라 메모리 셀의 리크 전류가 증대하더라도, 정확히 메모리 셀의 기억 데이터를 리프레쉬할 수 있다. 또한, 실온 등의 저온 영역에서는, 리프레쉬 요구 PHY의 발행 주기가 고온 영역에 비하여 짧아지므로, 통상의 실온 등의 저온 영역의 동작 환경하에서 리프레쉬 요구 발행 주기를 길게 할 수 있고, 실온 등의 저온 영역에서의 스탠바이 상태시에서의 소비 전류를 저감할 수 있다.

(실시예 2)

도 5는 본 발명의 실시예 2에 따른 바이어스 전압 발생 회로(1)의 구성을 나타내는 도면이다. 도 5에 있어서, 바이어스 전압 발생 회로(1)는 외부 전원 노드와 내부 노드 ND1 사이에 접속되고, 또한 그 게이트가 내부 노드 ND1에 접속되는 P 채널 MOS 트랜지스터 PT1과, 외부 전원 노드와 내부 노드 ND2 사이에 접속되는 저항 소자(10)와, 내부 노드 ND2와 내부 노드 ND3 사이에 접속되고 또한 그 게이트가 내부 노드 ND1에 접속되는 P 채널 MOS 트랜지스터 PT2와, 내부 노드 ND1과 접지 노드 사이에 결합되는 정전류원(11)과, 내부 노드 ND3과 접지 노드 사이에 결합되는 정전류원(12)과, 외부 전원 노드와 내부 노드 ND3 사이에 접속되고 또한 그 게이트가 내부 노드 ND3에 접속되는 P 채널 MOS 트랜지스터 PT3과, 외부 전원 노드와 내부 노드 ND4 사이에 접속되고 또한 그 게이트가 내부 노드 ND3에 접속되는 P 채널 MOS 트랜지스터 PT4와, 내부 노드 ND4와 접지 노드 사이에 접속되고 또한 그 게이트가 내부 노드 ND4에 접속되는 N 채널 MOS 트랜지스터 NT1을 포함한다. 이 내부 노드 ND4에 바이어스 전압 BIAST이 발생한다.

저항 소자(10)는, 예를 들면 P 웰 또는 N 웰 등의 확산 저항으로 형성되고, 그 저항값은 큰 정의 온도 특성을 갖는다. 전류원(11, 12)은 온도에 의존하지 않는 일정한 전류 ir을 생성한다. MOS 트랜지스터 PT3은, 그 게이트 및 드레인이 상호 접속되어 있고, 포화 영역에서 동작하며, 내부 노드 ND3의 전압과 외부 전원 전압 EXVDD와의 차에 따른 전류 i2를 공급한다.

MOS 트랜지스터 PT4는, MOS 트랜지스터 PT4와 커런트 미러 회로를 구성하고,내부 노드 ND3의 전압 레벨에 따른 전류(트랜지스터 PT3을 흐르는 전류의 미러 전류)를 공급한다.

MOS 트랜지스터 NT1은, 게이트 및 드레인이 상호 접속되어 있고, 이 MOS 트랜지스터 PT4로부터 공급되는 전류 i2에 의해 그 드레인 전압이 설정되어 바이어스 전압 BIAST을 생성한다. 다음에, 이 도 5에 나타내는 바이어스 전압 발생 회로(1)의 동작에 대하여 설명한다.

저항 소자(10)는 그 저항값이 큰 정의 온도 특성을 갖고 있어, 온도가 상승하면, 이 저항 소자(10)의 저항값이 증대한다. MOS 트랜지스터 PT1 및 PT2의 게이트는 내부 노드 ND1에 접속되어 있고, MOS 트랜지스터 PT1은 정전류원(11)이 구동하는 정전류 ir을 공급한다.

이 저항 소자(10)의 저항값이 증대하면, 이 저항 소자(10)를 거쳐서 흐르는 전류 i1이 저하하고, 따라서 MOS 트랜지스터 PT2를 거쳐서 흐르는 전류가 저하하여, 노드 ND3의 전압 레벨이 저하한다. 이 노드 ND3의 전압 레벨이 저하하면, MOS 트랜지스터 PT3의 게이트-소스간 전압의 절대값이 커져, MOS 트랜지스터 PT3의 공급 전류 i2가 증대한다. 노드 ND3의 전압 레벨은 정전류원(12)이 구동하는 전류 ir과 MOS 트랜지스터 PT2를 거쳐서 흐르는 전류 i1과 MOS 트랜지스터 PT3을 거쳐서 공급되는 전류 i2의 합이 동등하게 된 전압 레벨이다. 즉,

ir = i1 + i2

의 조건이 도출된다. 이 평형 조건하에서는, MOS 트랜지스터 PT2는 그 게이트가 노드 ND1에 접속되어 있고, MOS 트랜지스터 PT1과 동일 게이트 전압이며, MOS트랜지스터 PT2의 구동 전류는 MOS 트랜지스터 PT1에 비하여 작고, MOS 트랜지스터 PT2의 소스 전압의 저하에 따라 노드 ND3의 전압 VP가 저하한다. 이 내부 노드 ND3의 전압 VP가 저하하면, MOS 트랜지스터 PT4의 공급 전류 M·i2가 증대하고, 따라서 MOS 트랜지스터 NT1의 구동 전류가 증대하여, 그 드레인 전압이 상승해서, 내부 노드 ND4로부터의 바이어스 전압 BIAST의 전압 레벨이 상승한다.

한편, 온도 T가 저하하여, 저항 소자(10)의 저항값이 저하하면, 이 저항 소자(10)를 거쳐서 흐르는 전류 i1이 증대한다. 정전류원(12)은 일정한 전류 ir을 구동하고 있어, MOS 트랜지스터 PT3의 구동 전류 i2가 저하하며, 따라서 이 MOS 트랜지스터 PT3과 커런트 미러 회로를 구성하는 MOS 트랜지스터 PT4의 구동 전류 M·i2가 저하한다. 특히, MOS 트랜지스터 PT1 및 PT2가 약(弱)반전 영역에서 동작하고 있는 경우에는, 이 전류 변화가 커진다.

여기서, 내부 노드 ND3의 전압 레벨 VP는 정전류원(12)이 구동하는 전류 ir과 MOS 트랜지스터 PT2 및 PT3이 구동하는 전류 i1 및 i2의 합이 동등하게 되는 전압 레벨이다. 따라서, 저항 소자(10)의 저항값이 저하하면, 내부 노드 ND3의 전압 VP이 상승하고, MOS 트랜지스터 PT4의 공급 전류가 저하한다. 이 MOS 트랜지스터 PT4의 공급 전류 M·i2의 저하에 따라서, 내부 노드 ND4로부터의 바이어스 전압 BIAST이 저하한다.

따라서, 도 5에 나타내는 바와 같이, 정의 온도 특성을 갖는 저항값을 갖는 저항 소자(10)를 커런트 미러단의 슬레이브 트랜지스터인 MOS 트랜지스터 PT2와 전원 노드 사이에 접속하고, 또한 대응하는 정전류원(12)에 대하여, 그 슬레이브 트랜지스터 PT2의 드레인 노드의 전압에 따른 전류를 추가적으로 공급함으로써, 부의 온도 특성을 갖는 전압 VP을 형성하고, 따라서 정의 온도 특성을 갖는 바이어스 전압 BIAST을 생성할 수 있다.

저항 소자(10)는, 단지 P 웰 또는 N 웰 등 웰 저항 또는 확산 저항을 이용하고 있을 분이며, 소점유 면적으로 큰 정의 온도 특성을 갖는 저항 소자를 실현할 수 있다. 이 저항값의 온도 특성은, 이 N 웰 또는 P 웰 또는 확산 저항을 형성하는 확산 영역의 불순물 농도를 조정함으로써, 적당한 값으로 정해진다.

또한, MOS 트랜지스터 PT1 및 PT2는 각각 근접한 위치에 배치되어 있고, 이들의 임계값 전압의 온도 특성은 서로 상쇄되고, 또한 그들의 채널 저항의 온도 특성도 서로 상쇄되어, MOS 트랜지스터 PT2의 게이트 전위는 항상 이 내부 노드 ND1의 전압 레벨에 따라서 일정 전압 레벨로 유지된다.

또한, 전원/전압 변환용의 N 채널 MOS 트랜지스터 NT1도, 그 임계값 전압은 온도 의존성을 갖고 있다. 이 N 채널 MOS 트랜지스터 NT1은 도 3에 나타내는 전류원(3)의 MOS 트랜지스터 CT0-CTk 및 CG과 커런트 미러 회로를 구성하고 있고, 이들의 MOS 트랜지스터의 사이즈가 동일하면, 동일한 크기의 전류가 흐른다. 또한, MOS 트랜지스터 NT1의 임계값의 온도 의존성은 이들의 MOS 트랜지스터 CT0-CTk 및 CG의 임계값 전압의 온도 의존성과 동일하다. 따라서, 바이어스 전압 BIAST에 MOS 트랜지스터 NT1의 임계값 전압의 온도 의존성이 반영되어 있더라도, 이 온도 의존성은 전류원(3)의 MOS 트랜지스터 CT0-CTk 및 CG의 임계값 전압의 온도 의존성에 의해 상쇄된다. 전류원(3)의 구동 전류는 저항 소자(10)의 저항값의 온도 의존성에 의해 결정되는 온도 의존성을 갖고 있다. 따라서, 발진 회로(2)의 발진 주기 및 그 온도 의존성을 결정하기 위해서는, 저항 소자(10)의 정의 온도 특성을 고려하여 저항 소자(10)의 저항값 및 온도 의존성을 각각 적당한 값으로 정하면 된다. 이 저항 소자(10)에 의해, 80℃ 정도의 고온 영역과 실온 정도의 저온 영역에서 약 3 내지 4배 정도, 리프레쉬 주기를 변화시킬 수 있다.

이상과 같이, 본 발명의 실시예 2에 따르면, 바이어스 전압을 커런트 미러단의 슬레이브 트랜지스터의 전원 노드측에 큰 정의 온도 특성을 갖는 저항 소자를 배치하여 생성하고 있으며, 간단한 회로 구성으로 소망하는 큰 정의 온도 특성을 갖는 바이어스 전압을 정확히 생성할 수 있다.

(실시예 3)

도 6은 본 발명의 실시예 3에 따른 바이어스 전압 발생 회로(1)의 구성을 나타내는 도면이다. 이 도 6에 나타내는 바이어스 전압 발생 회로(1)에서는, 전류원(11, 12) 대신에, 각각 게이트에 바이어스 전압 VBIAS를 수취하는 N 채널 MOS 트랜지스터(21, 22)가 배치된다. 이 바이어스 전압 VBIAS는 정의 온도 의존성을 갖고 있다. 도 6에 나타내는 바이어스 전압 발생 회로의 다른 구성은, 도 5에 나타내는 구성과 동일이며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.

MOS 트랜지스터(21, 22)는 바이어스 전압 VBIAS를 수취하여 전류원으로서 동작한다. 이들 바이어스 전압 VBIAS의 전압 레벨은 낮고, 이들 MOS 트랜지스터(21,22)의 구동 전류는 충분히 작다. 이 상태에서는, MOS 트랜지스터 PT1 및 PT2는, 그 게이트- 소스간 전압이 임계값 전압의 절대값 가까이 있고, 그 채널 영역에는 약한 반전층이 형성되어 있는 상태이다. 이러한 상태에서, MOS 트랜지스터 PT2를 흐르는 전류 i1은, 노드 ND1의 전압을 V1라고 하면, 다음 식으로 표시된다.

i1∼exp(A(V1 - i1 ·R1))

여기서, R1은 저항 소자(10)의 저항값을 나타낸다. A는 소정의 계수이다. 전류 i1은 저항 소자(10)의 저항값 R1이 온도 상승에 따라 증대한 경우에 감소한다. 이 경우, MOS 트랜지스터 PT3이 공급하는 전류 i2는 다음 식으로 나타내어진다. 즉,

i2 = ir - i1

따라서, 전류 i2가 증가하여, 이 MOS 트랜지스터 PT3과 커런트 미러 회로를 구성하는 MOS 트랜지스터 PT4를 흐르는 미러 전류 M ·i2가 증대한다.

바이어스 전압 VBIAS가 정의 온도 특성을 갖고 있으며, MOS 트랜지스터(22)를 거쳐서 흐르는 전류 ir도 정의 온도 특성을 갖고 있다. 따라서, 전류 ir이 온도 상승과 동시에 증대하기 때문에, MOS 트랜지스터 PT4를 거쳐서 흐르는 전류 M ·i2가 더 증대하여, 발진 회로(2)의 동작 전류를 규정하는 바이어스 전압 BIAST은 그 정의 온도 의존성을 더 크게 할 수 있다.

여기서, 전류원(3)에 있어서, 도 3에 나타내는 전류원 트랜지스터 CT0-CTk 및 CG과 MOS 트랜지스터 NT1이 커런트 미러 회로를 구성하고 있어, 이 MOS 트랜지스터 NT1을 거쳐서 흐르는 전류 M ·i2의 미러 전류가 이들 전류원 트랜지스터CT0-CTk 및 CG에 흐른다.

따라서, 이 커런트 미러단에 대한 전류원 트랜지스터의 구동 전류에 정의 온도 의존성을 갖게 함으로써, 도 5에 나타내는 바이어스 전압 발생 회로(1)를 이용하는 구성에 비하여 발진 회로의 동작 전류의 정의 온도 의존성을 더 크게 할 수 있다. 예를 들어, 80℃와 실온 사이에서, 적어도 약 3 내지 4배 정도 동작 전류를 변화시킬 수 있고, 따라서 실온시에서의 리프레쉬 간격을 고온시의 적어도 3 내지 4배 정도 길게 할 수 있으며, 실온 동작 환경하에서의 소비 전류를 저감할 수 있다.

이상과 같이, 본 발명의 실시예 3에 따르면, 바이어스 전압을 발생하는 회로의 전류원이 구동하는 전류가 정의 온도 의존성을 갖고 있으며, 발진 회로의 동작 속도에 의해 강한 정의 온도 의존성을 갖게 할 수 있어, 실온 동작 조건하에서의 리프레쉬 간격을 길게 할 수 있고, 실온 조건하에서의 셀프 리프레쉬 모드시의 소비 전류를 저감할 수 있다.

(실시예 4)

도 7은 본 발명의 실시예 4에 따른 바이어스 전압 발생 회로(1)의 구성을 나타내는 도면이다. 도 7에 나타내는 바이어스 전압 발생 회로(1)에서는, 도 5 또는 도 6에 나타내는 구성에 부가하여, 이하의 구성이 더 추가된다. 즉, 바이어스 전압 발생 회로(1)는, 노드 ND5와 접지 노드 사이에 결합되고, 또한 그 게이트에 도 5 또는 6에 나타내는 N 채널 MOS 트랜지스터 NT1의 출력 전압 BIAST를 수취하는 N채널 MOS 트랜지스터 NT2와, 내부 노드 ND5와 접지 노드 사이에 결합되고 또한 그 게이트에 온도와 독립한 일정한 전압 레벨의 바이어스 전압 BIASL을 수취하는 N 채널 MOS 트랜지스터 NT3과, 출력 전원 노드와 노드 ND5 사이에 접속되고 또한 그 게이트가 노드 ND5에 결합되는 P 채널 MOS 트랜지스터 PT5와, 외부 전원 노드와 노드 ND6 사이에 접속되고 또한 그 게이트가 노드 ND5에 접속되는 P 채널 MOS 트랜지스터 PT6과, 내부 노드 ND6과 접지 노드 사이에 결합되고 또한 그 게이트가 내부 노드 ND6에 접속되는 N 채널 MOS 트랜지스터 NT4를 포함한다. 이 노드 ND6에, 도 3에 나타내는 전류원(3)의 각 전류원 트랜지스터의 게이트로 인가되는 바이어스 전압 BIASS가 생성된다.

MOS 트랜지스터 NT2 및 NT3은 그 채널 폭의 비가, 예를 들면 4:1의 비에 설정된다(채널 길이는 동일). 따라서, MOS 트랜지스터 NT2의 전류 구동 능력은 MOS 트랜지스터 NT3의 전류 구동 능력보다도 크게 된다. MOS 트랜지스터 NT2는, MOS 트랜지스터 NT1과 커런트 미러 회로를 구성하고 있고, 이 MOS 트랜지스터 NT2에는 MOS 트랜지스터 NT1을 흐르는 전류 M ·i2의 미러 전류 m ·M ·i2가 흐른다.

MOS 트랜지스터 NT3에는, 바이어스 전압 BIASL에 따른 전류 i3이 흐른다. MOS 트랜지스터 PT5 및 PT6은 커런트 미러 회로를 구성하고 있어, 따라서 MOS 트랜지스터 PT5를 거쳐서 흐르는 전류 m·M·i2와 MOS 트랜지스터 NT3을 거쳐서 흐르는 전류 i3의 합의 미러 전류가 MOS 트랜지스터 PT5를 거쳐서 흐른다. 따라서, 가령 바이어스 전압 BIAST이 접지 전압 레벨(MOS 트랜지스터 NT1의 임계값 전압 정도)로 저하하여, MOS 트랜지스터 NT2를 거쳐서 흐르는 전류가 실질적으로 0으로 되더라도, MOS 트랜지스터 NT3의 구동 전류 i3에 따라서 바이어스 전압 BIASS가 생성된다.

또한, N 채널 MOS 트랜지스터 NT1 및 바이어스 전압 BIASL을 생성하는 MOS 트랜지스터의 임계값 전압에 온도 의존성이 존재하는 경우에도, 이들의 온도 의존성은 도 7에 나타내는 MOS 트랜지스터 NT2 및 NT3의 임계값 전압의 온도 의존성에 의해 상쇄되고, 또한 바이어스 전압 BIASS를 생성하는 MOS 트랜지스터 NT4의 임계값 전압의 온도 의존성은 전류원(3)의 MOS 트랜지스터 CT0-CTk 및 CG의 임계값 전압의 온도 의존성에 의해 상쇄된다.

따라서, 도 8에 나타내는 바와 같이, 온도 Tc에서 MOS 트랜지스터 NT1이 생성하는 바이어스 전압 BIAST이 이 MOS 트랜지스터의 임계값 전압 레벨로 되어, 전류원에서 흐르는 전류가 0으로 될 가능성이 있는 경우에도, MOS 트랜지스터 NT3을 거쳐서 흐르는 전류 i3에 의해 바이어스 전압 BIASS를 생성하고, MOS 트랜지스터 NT4를 거쳐서 흐르는 전류 i5를 이 전류 i3에 의해 결정되는 일정 전류 레벨로 유지할 수 있다. MOS 트랜지스터 PT5 및 PT6의 사이즈가 동일하고, 미러비가 1의 경우에는, 온도 Tc 이하의 영역에서, MOS 트랜지스터 PT6 및 NT4를 거쳐서 흐르는 전류 i5는 MOS 트랜지스터 NT3을 거쳐서 흐르는 전류 i3과 동등하게 된다. 여기서, 도 8에서는 종축에 전류 I를 나타내고, 횡축에 온도 T를 나타내고 있다. 바이어스 전압 BIASS 및 BIAST의 MOS 트랜지스터의 임계값 전압의 온도 의존성은 발진 회로의 동작 전류에 대해서는 무시할 수 있다. 즉, 전류원(3)에서는, 상술 한 바와 같이, MOS 트랜지스터의 임계값 전압에 대한 바이어스 전압의 온도 의존성이 전부 상쇄되기 때문에, 도 8에 나타내는 바와 같이, MOS 트랜지스터 NT4를 거쳐서 흐르는 전류, 즉 전류원(3)이 구동하는 동작 전류는, 온도 Tc 이하에서는 일정이고, 온도 Tc 이상으로 되면 저항 소자의 저항값에 따라서 상승하는 특성을 갖는다.

따라서, 바이어스 전압 발생 회로(1)로부터의 정의 온도 특성을 갖는 바이어스 전압 VBIAS가 MOS 트랜지스터 NT1의 임계값 전압 레벨로 저하하더라도, 발진 회로를 확실히 발진시키는 수 있고, 소정의 주기로 리프레쉬 요구 PHY를 발행할 수 있다.

즉, 온도 Tc에서 바이어스 전압 BIAST이 임계값 전압 레벨 Vthn 레벨까지 저하한 경우에도, 발진 회로의 동작 전류는 거의 0으로 되어 발진 주기가 무한대에 가까워지고, 리프레쉬 간격이 거의 무한대로 되는 것을 방지할 수 있어, 확실히 일정한 주기로 리프레쉬 요구를 발행하여, 메모리 셀의 기억 데이터의 리프레쉬를 저온 영역에서도 실행할 수 있다.

또, 도 7에 나타내는 구성에 있어서, 외부 전원 노드와 MOS 트랜지스터 PT5 및 PT6 사이에, 온도에 의존하지 않는 일정한 전류를 공급하는 정전류원이 마련되어 있더라도 무방하다.

도 9는 바이어스 전압 BIASL을 생성하는 회로의 구성의 일례를 나타내는 도면이다. 도 9에 있어서, 바이어스 전압 발생 회로는, 전원 노드와 노드 ND7 사이에 접속되는 정전류원(23)과, 노드 ND7과 접지 노드 사이에 접속되고 또한 그 게이트가 노드 ND7에 접속되는 N 채널 MOS 트랜지스터(24)를 포함한다. 노드 ND7에, 바이어스 전압 BIASL이 생성된다. 정전류원(23)은 온도에 의존하지 않는 일정한전류를 공급한다. MOS 트랜지스터(24)는 정전류원(23)이 공급하는 전류에 따른 바이어스 전압 BIASL을 생성한다. MOS 트랜지스터(24)의 임계값 전압이 온도 의존성을 갖고 있더라도, 전술한 바와 같이, 이 바이어스 전압 BIASL은 도 7에 나타내는 MOS 트랜지스터 NT3의 게이트에 인가되어 있고, 이들 MOS 트랜지스터(24) 및 NT3의 임계값 전압의 온도 의존성이 상쇄되어, 정전류원(23)이 공급하는 전류에 대응하는 온도에 의존하지 않는 일정한 전류 i3이 도 7에 나타내는 MOS 트랜지스터 NT3에 흐른다.

이 온도에 의존하지 않은 일정한 전류를 공급하는 정전류원으로서는, 예컨대 도 5에 나타내는 구성에서, 저항 소자(10)를 생략하고, MOS 트랜지스터 PT1 및 PT2와 전류원(11)으로 구성되는 회로를 이용하여, MOS 트랜지스터 PT2의 공급 전류를 출력 정전류로서 도 9의 MOS 트랜지스터(24)에 인가하는 구성을 이용할 수 있다. 이 정전류원(23)의 공급 전류를 충분히 작게 함으로써, 바이어스 전압 발생 회로의 소비 전류를 충분히 작게 할 수 있다.

이상과 같이, 본 발명의 실시예 4에 따르면, 온도에 의존하지 않는 일정한 바이어스 전압에 따라서 온도에 의존하지 않는 일정한 기준 전류(전압)를 생성하고, 발진기의 전류원에 온도 의존성을 갖는 기준 전류(전압)와 함께 부여하고 있으며, 온도 저하시에 있어, 발진 회로의 발진 동작이 정지되는 것을 방지할 수 있고, 저온 영역에서의 동작시에 있어서도 확실히 소정의 주기로 메모리 셀의 기억 데이터의 리프레쉬를 실행할 수 있다.

(실시예 5)

도 10은 본 발명의 실시예 5에 따른 리프레쉬 타이머의 구성을 나타내는 도면이다. 도 10에서는, 도 3에 나타내는 리프레쉬 타이머(912)의 구성에 부가하여, 전류원 트랜지스터 CT0-CTk 및 CG와 병렬로 전류원 트랜지스터 CR0-CRk 및 CH가 더 배치된다. 이들 정전류원 트랜지스터 CR0-CRk 및 CH에 대해서는, 온도에 의존하지 않는 일정한 전압 레벨의 바이어스 전압 BIASL이 각각 바이어스 전압으로서 인가된다. 이 도 10에 나타내는 리프레쉬 타이머의 다른 구성은 도 3에 나타내는 리프레쉬 타이머의 구성과 동일하며, 동일 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.

이 도 10에 나타내는 리프레쉬 타이머(912)의 구성에서는, 바이어스 전압 BIAST는 도 5에 나타내는 바이어스 전압 발생 회로로부터 인가된다. 따라서, 바이어스 전압 BIAST가, 온도 저하와 동시에, 그 전압 레벨이 저하하여, 전류원 트랜지스터 CT0-CTk 및 CG이 오프 상태로 되어, 그 구동 전류가 실질적으로 0으로 된 경우에도, 정전류원 트랜지스터 CR0-CRk 및 CH에 의해, 바이어스 전압 BIASL이 규정하는 동작 전류가 인버터 IV0-IVk 및 NAND 게이트 NG에 공급되어, 이 바이어스 전압 BIASL이 결정하는 동작 전류에 따른 동작 속도로 발진 동작을 실행한다. 따라서, 온도 저하시에 있어서도, 소정의 주기로 리프레쉬를 실행할 수 있다.

(실시예 5의 변경예)

도 11은 본 발명의 실시예 5의 변경예의 리프레쉬 타이머의 구성을 개략적으로 나타내는 도면이다. 도 11에서는, 발진 회로(2)(링 발진기)에 포함되는 1단의 인버터 IVj를 대표적으로 나타낸다. 이 도 11에 나타내는 리프레쉬 타이머의 구성에서는, 인버터 IVj의 하이 레벨 전원측에 대해서도 전류원 트랜지스터 PCTj 및 PCRj가 마련된다. 이들 전류원 트랜지스터 PCTj 및 PCRj의 구동 전류를 조정하기 위해서, 바이어스 전압 BIAST을 게이트에서 수취하는 MOS 트랜지스터 NT10과, 이 MOS 트랜지스터 NT10에 전류를 공급하는 P 채널 MOS 트랜지스터 PT10과, 바이어스 전압 BIASL을 게이트에서 수취하는 N 채널 MOS 트랜지스터 NT11과, MOS 트랜지스터 NT11에 전류를 공급하는 P 채널 MOS 트랜지스터 PT11이 마련된다. MOS 트랜지스터 PT10 및 PT11은 각각 게이트 및 드레인이 상호 접속된다.

MOS 트랜지스터 PT10은 전류원 트랜지스터 PCTj와 커런트 미러 회로를 구성하고, 또한 MOS 트랜지스터 PT11이 전류원 트랜지스터 PCRj와 커런트 미러 회로를 구성한다.

MOS 트랜지스터 NT10 및 PT10에는 동일한 크기의 전류가 흐르고, 또한 MOS 트랜지스터 NT11 및 PT11에는 동일한 크기의 전류가 흐른다. 따라서, 이 MOS 트랜지스터 PT10 및 PT11의 게이트의 전압 PBIAST 및 PBIASL은 각각 부의 온도 특성 및 온도와 독립한 특성을 갖는다. 따라서, MOS 트랜지스터 NT10 및 NT11이 전류원 트랜지스터 CTj 및 정전류원 트랜지스터 CRj와 각각 사이즈가 동일하며, 전류 구동 레벨이 동일하면, MOS 트랜지스터 PT10 및 PT11로, 각각 전류원 트랜지스터 CTj 및 정전류원 트랜지스터 CRj를 거쳐서 흐르는 전류와 동일한 크기의 전류가 흐른다.

MOS 트랜지스터 PT10과 전류원 트랜지스터 PCTj의 사이즈(채널 길이와 채널폭의 비)가 동일하고, 또한 MOS 트랜지스터 PT11과 정전류원 트랜지스터 PCRj가 사이즈가 동일하면, 전류원 트랜지스터 PCTj 및 CTj는 동일한 크기의 동작 전류를 구동하고, 또한 정전류원 트랜지스터 PCRj가 정전류원 트랜지스터 PCRj와 동일한 크기의 전류를 구동한다. 따라서, 이 인버터 IVj의 충전 전류 및 방전 전류를 동일한 크기로 할 수 있다. 이것에 의해, 인버터의 충방전 전류에 정의 온도 특성을 갖게 할 수 있어, 링 발진기의 인버터의 상승 특성 및 하강 특성을 동일하게 하여, 발진 주기에 정의 온도 특성을 갖게 할 수 있다. 이것에 의해, 정확히 인버터의 동작 전류를 온도에 따라서 조정하여, 발진 주기에 정의 온도 특성을 갖게 할 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, 리프레쉬 타이머의 발진 회로의 동작 전류에 온도에 의존하지 않는 일정한 동작 전류를 공급하도록 구동하고 있어, 온도 저하시에 있어서도 동일하게, 소정의 주기로 리프레쉬를 행하게 할 수 있고, 또한 온도 상승시에 있어서 확실히 리프레쉬 주기를 짧게 할 수 있다.

(실시예 6)

도 12는 본 발명의 실시예 6에 따른 바이어스 전압 발생 회로(1)의 구성을 개략적으로 나타내는 도면이다. 도 12에서는, 정의 온도 특성을 갖는 저항 소자(10)로서, 직렬로 복수의 저항 소자 Za, Zb 및 Zc이 외부 전원 노드와 노드 ND2 사이에 접속된다. 이 도 12에서는, 저항 소자(10)로서, 3개의 직렬로 접속되는 저항 소자 Za-Zc를 대표적으로 나타낸다. 그러나, 이 저항 소자의 수는 3개로한정되지 않고, 저항 소자 Za-Zc의 저항값 및 발진 주기의 조정 정밀도에 따라 적당히 정해지면 된다.

저항 소자 Za-Zc 각각과 병렬로 P 채널 MOS 트랜지스터 PTa-PTc가 마련된다. 이들 MOS 트랜지스터 PTa-PTc의 온/오프 상태를 설정하기 위해서, 프로그램 회로(30a-30c)가 MOS 트랜지스터 PTa-PTc 각각에 대응하여 배치된다.

MOS 트랜지스터 PTa-PTc는, 온 상태로 설정된 경우에는 대응하는 저항 소자 Za-Zc를 단락시킨다. 즉, MOS 트랜지스터 PTa-PTc가 온 상태로 설정되면, 저항 소자(10)의 저항값이 작아진다. 따라서, 이 저항 소자(10)의 저항값의 편차가 제조 공정의 파라미터의 편차에 기인하여 생긴 경우에 있어서도, 이 MOS 트랜지스터 PTa-PTc의 온 상태/오프 상태를 대응하는 프로그램 회로(30a-30c)에 의해 설정함으로써, 소망하는 전압 레벨의 바이어스 전압 BIAST을 생성할 수 있다.

또, 도 12에서는 저항 소자 Za-Zc 각각에 대하여 MOS 트랜지스터 PTa-PTc가 배치되어 있다. 그러나, 저항 소자(10)의 기본 저항값으로서, 하나의 저항 소자를, 기본 저항값을 인가하는 기본 저항 소자로서 이용해서, 프로그램용의 MOS 트랜지스터 PT를 배치하지 않고, 이 하나의 기본 저항 소자를 제외한 나머지의 저항 소자에 대하여 프로그램용의 P 채널 MOS 트랜지스터를 배치하여, 그들의 온·오프 상태를 프로그램 회로에 의해 설정하더라도 된다.

도 13은 도 12에 나타내는 프로그램 회로(30a-30c)의 구성의 일례를 도시하는 도면이다. 이들 프로그램 회로(30a-30c)는 동일 구성으로 하기 때문에, 도 13에서는 총칭적으로 하나의 프로그램 회로(30)를 나타낸다. 도 13에 있어서, 프로그램 회로(30)는, 외부 전원 노드와 내부 노드 ND10 사이에 접속되는 용단 가능한 링크 소자(35)와, 노드 ND10과 접지 노드 사이에 접속되는 전류원(36)과, 노드 ND10의 신호를 반전하는 인버터(37)와, 인버터(37)의 출력 신호가 H 레벨일 때 도통시키고, 도통시에 노드 ND10을 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(38)와, 인버터(37)의 출력 신호를 반전하여 대응하는 P 채널 MOS 트랜지스터의 게이트로 인가하는 인버터(39)를 포함한다.

전류원(36)은, 예를 들면 고(高)저항의 저항 소자로 구성되며, 미소 전류를 구동하는 풀-다운 소자로서 기능한다.

링크 소자(35)는, 예를 들면 퓨즈 소자이며, 레이저 등의 에너지선에 의해 용단 가능하다. 링크 소자(35)의 용단시에서는, 노드 ND10이 전류원(36)에 의해 접지 전압 레벨로 유지되어, 인버터(37)의 출력 신호가 H 레벨로 되어, MOS 트랜지스터(38)가 온 상태로 된다. 이것에 의해, 노드 ND10은 인버터(37) 및 MOS 트랜지스터(38)에 의해 접지 전압 레벨로 유지된다. 인버터(39)는 이 인버터(37)의 H 레벨의 신호를 반전하여 L 레벨의 신호를 생성해서 대응하는 MOS 트랜지스터의 게이트로 인가한다. 따라서, 이 링크 소자(35)의 용단시에서는, 대응하는 P 채널 MOS 트랜지스터 PTi(i = a - c)가 온 상태로 되고, 따라서 대응하는 저항 소자 Zi(i = a - c)가 단락된다.

한편, 링크 소자(35)의 비용단시에 있어서는, 노드 ND10은 링크 소자(35)에 의해 출력 전원 전압 레벨로 충전된다. 인버터(37)의 출력 신호가 L 레벨로 되어, MOS 트랜지스터(38)가 오프 상태로 된다. 이 상태에서는, 인버터(39)의 출력 신호가 H 레벨로 되어, 대응하는 P 채널 MOS 트랜지스터 PTi는 오프 상태를 유지하며, 대응하는 저항 소자 Zi가 저항 소자(10)의 저항 성분으로서 이용된다.

(변경예)

도 14는 도 12에 나타내는 프로그램 회로의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 14에 나타내는 프로그램 회로(30)의 구성에서는, 도 13에 나타내는 프로그램 회로(30)의 인버터(39) 대신에, 테스트 신호 TSIG와 인버터(37)의 출력 신호를 수신하는 NOR 게이트(40)가 이용된다. 도 14에 나타내는 프로그램 회로(30)의 다른 구성은 도 13에 나타내는 프로그램 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.

테스트 신호 TSIG는 테스트 모드시에 선택적으로 H 레벨 또는 L 레벨로 설정된다. 이 테스트 신호 TSIG는 특정한 패드로부터 테스트 모드시에 인가되거나 또는 특정한 레지스터 회로에 테스트시에 설정되어 생성된다. 테스트 신호 TSIG가 H 레벨이면, NOR 회로(40)의 출력 신호가 L 레벨로 되어, 대응하는 P 채널 MOS 트랜지스터 PTi가 온 상태로 된다.

테스트 모드시에서는, 링크 소자(35)는 비용단 상태이며, 인버터(37)의 출력 신호는 L 레벨이다. 따라서, 테스트 신호 TSIG를 L 레벨로 설정하면, NOR 게이트(40)의 출력 신호가 H 레벨로 되어, 대응하는 P 채널 MOS 트랜지스터 PTi는 오프 상태를 유지한다.

따라서, 테스트 모드시에, 이 테스트 신호 TSIG에 따라서 저항 소자 Za-Zc를 선택적으로 단락하여, 최적의 바이어스 전압 레벨을 구한다.

최종적으로, 예를 들면 반도체 기억 장치의 불량 셀 구제 등의 레이저 블로우 공정에서, 링크 소자(35)를 테스트 신호 TSIG의 논리 레벨에 따라 선택적으로 용단한다. 이것에 의해, 테스트 신호 TSIG에 따라서 실제로 리프레쉬 타이머를 동작시켜 최적 동작 특성이 얻어지도록, 저항 소자(10)의 저항값을 미세 조정할 수 있다.

도 13에 나타내는 프로그램 회로의 구성의 경우에는, 테스트 모드시에서, 바이어스 전압 BIAST의 전압 레벨을 측정하고, 그 측정 결과에 근거하여 선택적으로 링크 소자(35)를 용단한다.

이상과 같이, 본 발명의 실시예 6에 따르면, 발진 회로의 동작 전류를 결정하는 정의 온도 특성을 갖는 저항 소자의 저항값을 트리밍 가능하게 하고 있어, 정확히 소망하는 동작 특성을 유지하는 리프레쉬 타이머를 실현할 수 있다.

또한, 상술한 예에서는, 리프레쉬 타이머는 발진 회로의 발진 주기로 리프레쉬 요구를 발행하고 있다. 그러나, 이 발진 회로의 발진 신호를 카운터에 의해 카운트하고, 이 카운터의 카운트값이 소정값에 도달할 때마다 리프레쉬 요구를 발행하는 구성이 이용되더라도 된다.

또한, 본 발명은, 셀프 리프레쉬 모드를 갖는 반도체 기억 장치이면, 임의의 반도체 기억 장치에 적용 가능하다.

이상과 같이, 본 발명에 따르면, 리프레쉬 주기를 동작 온도에 따라 내부에서 변경하도록 구성하고 있어, 시스템 구성을 증대시키지 않고, 확실히 메모리 셀의 기억 데이터를 유지할 수 있고, 또한 실온을 포함하는 저온 영역에서의 리프레쉬의 소비 전류를 저감할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

이상 설명한 바와 같이, 본 발명에 의하면, 소점유 면적으로 확실히 셀프 리프레쉬 주기의 온도 보상을 실행할 수 있는 반도체 기억 장치를 얻을 수 있다.

Claims

기억 데이터의 리프레쉬가 필요한 반도체 기억 장치로서,

온도 의존성을 갖는 기준 전압을 발생하는 기준 전압 발생 회로와,

상기 기준 전압 발생 회로가 발생하는 기준 전압에 의해 동작 속도가 규정되고, 활성화시에 발진 동작을 실행하여 소정의 발진 회수마다 상기 리프레쉬를 요구하는 리프레쉬 요구를 발행하기 위한 리프레쉬 요구 발생 회로

를 구비하는 반도체 기억 장치.
제 1 항에 있어서,

상기 기준 전압 발생 회로는,

정전류를 생성하기 위한 커런트 미러단과,

상기 커런트 미러단과 전원 노드 사이에 개재되고, 정의 온도 특성을 갖는 저항 소자와,

상기 커런트 미러단의 출력 전류에 따른 전압을 상기 기준 전압으로서 생성하는 기준 전압 출력 회로

를 구비하는 반도체 기억 장치.
제 1 항에 있어서,

상기 기준 전압은,

상기 온도 의존성을 갖는 전압 성분과,

온도와는 독립된 전압 성분

을 포함하는 반도체 기억 장치.