JPH06223594A - 冗長効率を向上させた半導体メモリ装置 - Google Patents

冗長効率を向上させた半導体メモリ装置

Info

Publication number
JPH06223594A
JPH06223594A JP5306519A JP30651993A JPH06223594A JP H06223594 A JPH06223594 A JP H06223594A JP 5306519 A JP5306519 A JP 5306519A JP 30651993 A JP30651993 A JP 30651993A JP H06223594 A JPH06223594 A JP H06223594A
Authority
JP
Japan
Prior art keywords
memory cell
cell array
redundant
fuse
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5306519A
Other languages
English (en)
Other versions
JP3745388B2 (ja
Inventor
Dong-Il Suh
東一 徐
Tae-Sung Jang
泰星 張
Dae-Je Chin
大濟 陣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH06223594A publication Critical patent/JPH06223594A/ja
Application granted granted Critical
Publication of JP3745388B2 publication Critical patent/JP3745388B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】隣接するメモリセルアレイがヒューズボックス
を共有でき、集積度に影響することなく冗長効率を向上
させられるような行冗長回路を提供する。 【構成】冗長メモリセルアレイ３０Ｌ、３０Ｒはそれぞ
れ第１及び第２ブロックに分けられている。ヒューズボ
ックス１８０Ｌ、１８０Ｒは、行アドレスに対するプロ
グラム用のヒューズに加えて、メモリセルアレイ２０
Ｌ、２０Ｒの選択についてのブロック選択アドレス信号
に対するプログラム用のヒューズも備えている。冗長ワ
ード線駆動回路１７０Ｌは冗長メモリセルアレイ３０Ｌ
及び３０Ｒの第１ブロックのワード線に接続され、ま
た、冗長ワード線駆動回路１７０Ｒは冗長メモリセルア
レイ３０Ｌ及び３０Ｒの第２ブロックのワード線に接続
される。したがって、一つのメモリセルアレイがヒュー
ズボックス及び冗長ワード線駆動回路を二つずつ備えて
いるような構成とでき、ヒューズボックス及びワード線
駆動回路を増やすことなく冗長効率を向上させることが
可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、メモリセルアレイに行欠陥が発生したとき
に、これをスペアメモリセルで置替えて欠陥を救済する
行冗長回路に関するものである。
【０００２】
【従来の技術】この分野でよく知られているように、半
導体メモリ装置は、行と列のマトリックス形態で配列さ
れた多数のメモリセルを有しており、これらの単位面積
当たりの配列数は、メモリ容量の増加に伴って多くな
る。半導体メモリ装置においては、いずれか一つのメモ
リセルに欠陥が発生すると、その半導体メモリ装置は使
用不能となってしまう。そこで、メモリセルに欠陥が発
生しても使用できるようにして歩留りを向上させる方法
として、冗長メモリセルを備えるようにし、欠陥の発生
したノーマルメモリセルをその冗長メモリセルに置替え
る方法が提示されている。
【０００３】このような冗長回路の技術が提示された当
時には、半導体メモリ装置の各ビット線やワード線ごと
にヒューズを接続し、ノーマルメモリセルに欠陥が発生
したとき、そのノーマルメモリセルと接続されるビット
線又はワード線に接続されたヒューズを切断すること
で、冗長を行っていた。しかし、半導体メモリ装置の高
集積化に従って、チップ内に存在する多数のメモリセル
のビット線及びワード線ごとにヒューズを接続すること
が不可能となってきた。そこで、ノーマルメモリセルに
欠陥が発生した場合に、冗長メモリセルに対する内部ア
ドレスをデコーディングする方式が提示され、現在で
は、通常、この方式が使用されている。
【０００４】図５に、従来の内部アドレスデコーディン
グ方式による行冗長回路の構成例をブロック図で示す。
Ｉ／Ｏ線５０を中心として、左側にはノーマルメモリセ
ルアレイ２０Ｌ及び冗長メモリセルアレイ３０Ｌが配置
され、右側にはノーマルメモリセルアレイ２０Ｒ及び冗
長メモリセルアレイ３０Ｒが配置されている。ノーマル
メモリセルアレイ２０Ｌ、２０Ｒ及び冗長メモリセルア
レイ３０Ｌ、３０Ｒを含む各メモリセル群は、それぞれ
のセンスアンプ系回路４０Ｌ、４０Ｒに接続されてい
る。そして、各メモリセル群は、センスアンプ制御回路
６０Ｌ、６０Ｒ、冗長ワード線駆動回路（REDUNDANT WO
RD LINE DRIVER）７０Ｌ、７０Ｒ、及びヒューズボック
ス８０Ｌ、８０Ｒを備えている。センスアンプ系回路４
０Ｌ、４０Ｒは、通常のビット線等化回路と、Ｐ形セン
スアンプ及びＮ形センスアンプからなるセンスアンプ回
路と、分離ゲートとから構成される。尚、図５は、チッ
プ内のメモリセルアレイの一部分を示したもので、この
ような構成がチップ内に多数存在する。
【０００５】この図５に示す回路における冗長動作の特
性を次に説明する。ヒューズボックス８０Ｌ、８０Ｒか
ら出力される冗長アドレス信号ＲＥＤＬ、ＲＥＤＲ及び
冗長ワード線駆動回路７０Ｌ、７０Ｒの出力信号ＲＷＬ
Ｌ、ＲＷＬＲにより、ノーマルメモリセルアレイ２０
Ｌ、２０Ｒがディスエーブルされ、そして冗長メモリセ
ルアレイ３０Ｌ、３０Ｒがエネーブルされる。すなわ
ち、左側のノーマルメモリセルアレイ２０Ｌに欠陥が発
生した場合には、左側の冗長メモリセルアレイ３０Ｌが
使用され、右側のノーマルメモリセルアレイ２０Ｒに欠
陥が発生した場合には、右側の冗長メモリセルアレイ３
０Ｒが使用され、欠陥メモリセルを救済する。例えば、
左側のノーマルメモリセルアレイ２０Ｌのメモリセルに
欠陥が発生すると、これが左側のヒューズボックス８０
Ｌでプログラムされ、冗長ワード線駆動回路７０Ｌを経
て、冗長メモリセルアレイ３０Ｌにおいて欠陥の発生し
たノーマルワード線に対応する冗長ワード線がエネーブ
ルされ、一方、冗長アドレス信号ＲＥＤＬによって、ノ
ーマルワード線駆動回路（NORMAL WORD LINE DRIVER）
９０Ｌがディスエーブルされる。
【０００６】図６に、欠陥部のアドレスを冗長のために
プログラムするヒューズボックス８０Ｌ（８０Ｒ）の回
路を示す。このヒューズボックス８０Ｌの構成では、メ
モリセルアレイ内の所定のメモリセルを指定するための
行アドレス信号（ROW ADDRESS）を制御入力とするトラ
ンジスタｍｌ〜ｍｉには、すべてヒューズｆｌ〜ｆｉが
設けられており、メモリセルアレイを指定するためのブ
ロック選択アドレス信号Ａ０、Ａ１を制御入力とするト
ランジスタには、ヒューズが設けられない。そして、冗
長回路のプログラム時には、ブロック選択アドレス信号
Ａ０、Ａ１が論理“ロウ”レベルに設定され、欠陥メモ
リセルを指定するアドレス信号がトランジスタｍｌ〜ｍ
ｉに入力されると、その欠陥アドレス信号に対応させて
ヒューズが切断される。メモリ使用時には、プログラム
されている欠陥アドレスを再入力することより、ノード
ｎ１が論理“ハイ”レベルに移行して冗長ワード線ＲＷ
Ｌがエネーブルされる。
【０００７】このようなヒューズボックス８０Ｌ、８０
Ｒでは、入力されるブロック選択アドレス信号が、Ａ
０、Ａ１の二つに限定されているため、図７に示すよう
に、救済できる能力に限界がある。すなわち、各冗長メ
モリセルアレイ３０Ｌ、３０Ｒに備えられる冗長ワード
線の数は、ヒューズボックスの構成上、自ずから限界が
あり、さらに、ヒューズボックス８０Ｌ、８０Ｒは、ブ
ロック選択アドレス信号Ａ０、Ａ１に従って、対応する
一つのノーマルメモリセルアレイにしか関与できないの
で、一つのノーマルメモリセルアレイで欠陥の発生した
ノーマルワード線の数が、対応する冗長メモリセルに備
えられた冗長ワード線の数より多い場合は、欠陥をすべ
て救済することができない。したがって、冗長効率を向
上させるためには、冗長ワード線を増やすと同時に、ヒ
ューズボックス及び冗長ワード線駆動回路も増やす必要
がある。
【０００８】しかしながら、このような方法では、高歩
留りを目指して冗長効率を向上させようとすると、ヒュ
ーズボックスや冗長ワード線駆動回路の数が増加してし
まうため、高集積化に大きく影響するという問題があ
る。
【０００９】
【発明が解決しようとする課題】本発明は、このような
従来技術に着目してなされたもので、高集積化に影響す
ることなく冗長効率を向上させられるような行冗長回路
の提供を目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第１ノーマルメモリセルアレイ及び
第２ノーマルメモリセルアレイの二つのメモリセルアレ
イを少なくとも備える半導体メモリ装置の行冗長回路に
ついて、第１ノーマルメモリセルアレイに対し設けら
れ、第１冗長メモリセルアレイブロックと第２冗長メモ
リセルアレイブロックとを有する第１冗長メモリセルア
レイと、第２ノーマルメモリセルアレイに対し設けら
れ、第１冗長メモリセルアレイブロックと第２冗長メモ
リセルアレイブロックとを有する第２冗長メモリセルア
レイと、ノーマルメモリセルアレイのいずれかを選択す
るためのブロック選択アドレス信号に対するヒューズ、
及び、選択されたメモリセルアレイのワード線を選択す
るための行アドレス信号に対するヒューズを有する第１
ヒューズボックスと、第１ヒューズボックスの出力に従
って、第１冗長メモリセルアレイ及び第２冗長メモリセ
ルアレイの各第１冗長メモリセルアレイブロックに対し
冗長ワード線駆動信号を提供できるようにされた第１冗
長ワード線駆動回路と、ノーマルメモリセルアレイのい
ずれかを選択するためのブロック選択アドレス信号に対
するヒューズ、及び、選択されたメモリセルアレイのワ
ード線を選択するための行アドレス信号に対するヒュー
ズを有する第２ヒューズボックスと、第２ヒューズボッ
クスの出力に従って、第１冗長メモリセルアレイ及び第
２冗長メモリセルアレイの各第２冗長メモリセルアレイ
ブロックに対し冗長ワード線駆動信号を提供できるよう
にされた第２冗長ワード線駆動回路と、を備えることを
特徴としている。
【００１１】このような構成とすることで、一つのヒュ
ーズボックスを、他のノーマルメモリセルアレイの欠陥
救済を行うようにプログラムすることもできるようにな
る。すなわち、一つのノーマルメモリセルアレイが、あ
たかも一つ以上のヒューズボックス及び冗長ワード線駆
動回路を備えたような構成とできるので、ノーマルメモ
リセルアレイに発生した欠陥が多い場合でも、ヒューズ
ボックスや冗長ワード線駆動回路を増やすことなく対処
できるようになる。
【００１２】このような構成における第１、第２ヒュー
ズボックスについては、行アドレス信号を入力としてプ
ログラムを行うヒューズ手段と、第１のブロック選択ア
ドレス信号を制御入力とする第１ＭＯＳトランジスタ
と、第２のブロック選択アドレス信号を制御入力とする
第２ＭＯＳトランジスタと、前記ヒューズ手段の出力側
と第１ＭＯＳトランジスタとの間に設けられた第１ヒュ
ーズと、前期ヒューズ手段の出力側と第２ＭＯＳトラン
ジスタとの間に設けられた第２ヒューズと、前期ヒュー
ズ手段の出力側と接地電圧端との間に設けられ、第３の
ブロック選択アドレス信号を制御入力とする第３ＭＯＳ
トランジスタと、をそれぞれ備えるような構成とすると
よい。
【００１３】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
【００１４】図１に、本発明による行冗長回路の実施例
をブロック図で示す。センスアンプ系回路４０Ｌに接続
されるセンスアンプ制御回路１６０Ｒと、センスアンプ
系回路４０Ｒに接続されるセンスアンプ制御回路１６０
Ｌと、メモリセルアレイの選択に関連したブロック選択
アドレス信号及びメモリセルの選択に関連した行アドレ
ス信号を入力とするヒューズボックス１８０Ｌと、メモ
リセルアレイの選択に関連したブロック選択アドレス信
号及びメモリセルの選択に関連した行アドレス信号を入
力とするヒューズボックス１８０Ｒと、ヒューズボック
ス１８０Ｌに接続され、冗長メモリセルアレイ３０Ｌ及
び冗長メモリセルアレイ３０Ｒのそれぞれをエネーブル
させるための冗長ワード線駆動回路１７０Ｌと、ヒュー
ズボックス１８０Ｒに接続され、冗長メモリセルアレイ
３０Ｌ及び冗長メモリセルアレイ３０Ｒのそれぞれをエ
ネーブルさせるための冗長ワード線駆動回路１７０Ｒ
と、を備えることが示されている。
【００１５】冗長メモリセルアレイ３０Ｌ及び冗長メモ
リセルアレイ３０Ｒは、それぞれ、第１冗長メモリセル
アレイブロックと第２冗長メモリセルアレイブロックと
を有し、各第１冗長メモリセルアレイブロックは冗長ワ
ード線駆動回路１７０Ｌに共通接続され、また、各第２
冗長メモリセルアレイブロックは冗長ワード線駆動回路
１７０Ｒに共通接続されている。
【００１６】このような行冗長回路の構成では、例え
ば、ノーマルメモリセルアレイ２０Ｌの欠陥ワード線の
数が、冗長メモリセルアレイ３０Ｌの冗長ワード線駆動
回路１７０Ｌにより駆動される冗長ワード線の数より少
ないか、又は等しい場合（図４Ａ参照）は、図５に示し
た従来の行冗長回路と同様の救済動作を遂行する。一
方、例えば、ノーマルメモリセルアレイ２０Ｌの欠陥ワ
ード線の数が、冗長メモリセルアレイ３０Ｌの冗長ワー
ド線駆動回路１７０Ｌにより駆動される冗長ワード線の
数よりも多い場合には、ヒューズボックス１８０Ｌだけ
でなく、ヒューズボックス１８０Ｒもノーマルメモリセ
ルアレイ２０Ｌの冗長動作を遂行するようにプログラム
され、冗長ワード線駆動回路１７０Ｒもノーマルメモリ
セルアレイ２０Ｌの欠陥ワード線の救済動作を遂行す
る。また、ノーマルメモリセルアレイ２０Ｒの欠陥ワー
ド線の数が、冗長メモリセルアレイ３０Ｒの冗長ワード
線駆動回路１７０Ｒにより駆動される冗長ワード線の数
より多い場合でも、冗長ワード線駆動回路１７０Ｌが、
冗長ワード線駆動回路１７０Ｒと共にノーマルメモリセ
ルアレイ２０Ｒの欠陥ワード線の救済動作を遂行する
（図４Ｂ及び図４Ｃ参照）。このように、本実施例の行
冗長回路は、一つのノーマルメモリセルアレイが、二つ
の冗長ワード線駆動回路を備えているのと同じような効
果を得られ、冗長回路の効率が、従来技術に比較して大
幅に向上する。
【００１７】本発明に係る冗長ワード線駆動回路１７０
Ｌ、１７０Ｒ及びヒューズボックス１８０Ｌ、１８０Ｒ
は、図２及び図３に示すように構成することができる。
この図２及び図３に示す回路例の主な特徴は、点線ブロ
ック１８２Ｌ、１８２Ｒで表示された部分にあり、ブロ
ック選択アドレス信号ＲＡｋ、バーＲＡｋを制御入力と
するトランジスタＭｋ、Ｍｌに、ヒューズＦｋ、Ｆｌが
接続されるという点である。このブロック選択アドレス
信号ＲＡｋ、バーＲＡｋが入力される経路に接続された
ヒューズＦｋ、Ｆｌは、冗長メモリセルアレイ３０Ｌ及
び冗長メモリセルアレイ３０Ｒのいずれかを選択するた
めのプログラム手段として作用する。それにより、図２
に示すヒューズボックス１８０Ｌ及び冗長ワード線駆動
回路１７０Ｌが、ノーマルメモリセルアレイ２０Ｒの欠
陥ワード線救済を行うことができ、また、図３に示すヒ
ューズボックス１８０Ｒ及び冗長ワード線駆動回路１７
０Ｒが、ノーマルメモリセルアレイ２０Ｌの欠陥ワード
線救済を行うことができる。そして、ＮＭＯＳトランジ
スタ１３７、１３８は、冗長ワード線駆動回路１７０
Ｌ、１７０Ｒの各出力端として、冗長動作を行うとき、
冗長ワード線信号ＲＷＬＬ及び冗長ワード線信号ＲＷＬ
Ｒをエネーブルさせることができる。
【００１８】図２及び図３に示す回路構成をもつ図１に
示す実施例の冗長動作を次に説明する。
【００１９】図６に示したような従来のヒューズボック
スの構成において、ブロック選択に関連したアドレス信
号Ａ０、Ａ１が入力とされる経路にヒューズがないの
で、ノーマルメモリセルアレイ２０Ｌに従属したヒュー
ズボックス８０Ｌ及び冗長ワード線駆動回路７０Ｌは、
隣接した他のノーマルメモリセルアレイ２０Ｒの欠陥救
済に関与することができなかった。一方、本発明に係る
ヒューズボックス１８０Ｌ、１８０Ｒ及び冗長ワード線
駆動回路１７０Ｌ、１７０Ｒは、ブロック選択アドレス
信号ＲＡｋ、バーＲＡｋが入力される経路にヒューズＦ
ｋ、Ｆｌが設けられるので、所望のブロック選択アドレ
ス信号の入力を取入れるようにプログラムすることがで
きる。したがって、隣接した他のノーマルメモリセルア
レイの欠陥救済も可能となる。
【００２０】例えば、図１に示すノーマルメモリセルア
レイ２０Ｒに二つの欠陥ワード線が発生し、このとき、
一つの冗長メモリセルアレイに存在する冗長ワード線が
２本（すなわち、第１冗長メモリセルブロックと第２冗
長メモリセルブロック）であると仮定する（図４Ｂ参
照）。図２のヒューズボックス１８０Ｌの点線ブロック
１８２Ｌでは、ヒューズＦｋ、Ｆｌによって、ノーマル
メモリセルアレイ２０Ｒを選択するブロック選択アドレ
ス信号ＲＡｋ、バーＲＡｋ、ＲＡｍについてのプログラ
ムがなされ、また、欠陥の発生したブロック内の行アド
レス信号が、トランジスタＭ１〜Ｍｉのゲートに入力さ
れる。これに従って、冗長ワード線駆動回路１７０Ｌ
は、冗長メモリセルアレイ３０Ｒに備えられた冗長ワー
ド線のうち、冗長ワード線駆動回路１７０Ｌに接続され
た冗長ワード線を駆動する。さらに、図３のヒューズボ
ックス１８０Ｒにおいても同様のプログラムが行われ、
冗長ワード線駆動回路１７０Ｒが、冗長メモリセルアレ
イ３０Ｒに備えられた冗長ワード線のうち、冗長ワード
線駆動回路１７０Ｒに接続された冗長ワード線を駆動す
る。その結果、ノーマルメモリセルアレイ２０Ｒの二つ
の欠陥ワード線をすべて救済することができる。
【００２１】このとき、図１に示すセンスアンプ系回路
４０Ｌ及び４０Ｒは、センスアンプ制御回路１６０Ｌ、
１６０Ｒにより、冗長ワード線駆動回路１７０Ｌ、１７
０Ｒのうちのどちらがエネーブルされるかにかかわら
ず、該当するメモリセルアレイを選択するためのブロッ
ク選択アドレス信号によってのみ制御されるので、冗長
メモリセルアレイ３０Ｒの各冗長ワード線に接続された
冗長メモリセルからのデータは、センスアンプ系回路４
０Ｒによって感知され出力される。
【００２２】以上のように、この実施例の行冗長回路で
あるヒューズボックス１８０Ｌ、１８０Ｒ及び冗長ワー
ド線駆動回路１７０Ｌ、１７０Ｒでは、一つのメモリセ
ルアレイが二つのヒューズボックス及び二つの冗長ワー
ド線駆動回路を備えたのと同じような効果を得ることが
できるので、欠陥メモリセルの救済効率を極大化するこ
とができる。そして、欠陥のあるワード線の数が冗長メ
モリセルアレイの冗長ワード線の数より多いときを考慮
すると、各ノーマルメモリセルアレイにヒューズボック
スや冗長ワード線駆動回路を余計に設けなければならな
い従来技術の場合に比べ、本実施例によれば、ヒューズ
ボックス及び冗長ワード線駆動回路を余計に加える代わ
りに、隣接したメモリセルアレイに提供されたヒューズ
ボックス及び冗長ワード線駆動回路を共有することがで
きるので、ヒューズボックスや冗長ワード線駆動回路の
増加に伴う集積率の低下を防ぐことが可能となる。
【００２３】尚、上記実施例では、ノーマルメモリセル
アレイが相互に隣接している場合だけを説明したが、必
ずしもメモリセルアレイが隣接している必要はなく、離
れていても同様の構成を適用できる。しかしながら、実
施例のように隣接したメモリセルアレイについて適用す
ることで、二つのヒューズボックス及び冗長ワード線駆
動回路の間の信号路、ヒューズボックス及び冗長ワード
線駆動回路とノーマルワード線駆動回路との間の信号
路、あるいは、冗長ワード線駆動回路と冗長ワード線と
の間の信号路を最短とできるので、最適である。
【００２４】また、図４Ａ〜Ｃに示したのは、２本の冗
長ワード線を２個のアレイに１本ずつ配置し、この２本
の冗長ワード線を、１個のヒューズボックスにより駆動
される冗長ワード線駆動回路の出力端子に並列接続した
例で、それにより、冗長効率を向上させることが可能と
なる。このような構成は、一般論とすると、アレイごと
にＮ本の冗長ワード線をもつＮ個のアレイから、冗長ワ
ード線を１本ずつ引出し、Ｎ本まとめて１個の冗長ワー
ド線駆動回路の出力端子に共通接続する構成を考えるこ
とができる。例えば、長方形領域を縦と横の中心線によ
り４等分し、これら等分された各小領域を、それぞれ１
個のアレイとするような場合には、ヒューズボックス及
び冗長ワード線駆動回路を前記長方形領域の中心部に４
組配置し、そして、互いに近接配置された前記４個のア
レイについて、それぞれの互いに隣接する側に各４本の
冗長ワード線を設け、その各４本の冗長ワード線から１
本ずつ選択した合計４本の冗長ワード線を、１個の冗長
ワード線駆動回路の出力端子に接続すると共に、各ヒュ
ーズボックスには、通常のアレイ内アドレスに対応する
ヒューズと、ブロック選択用の４個のヒューズを備える
構成が想定できる。このように、Ｎ本のワード線を１個
のワード線駆動回路で駆動する場合には、当然ながら、
駆動能力をＮ倍化して内部インピーダンスをＮ分の１に
する必要を生じる。
【００２５】加えて、上記実施例のヒューズボックス１
８０Ｌ、１８０Ｒ及び冗長ワード線駆動回路１７０Ｌ、
１７０Ｒは、本発明を実現するための最適の実施例であ
って、当該技術分野で通常の知識を有する者であれば、
本発明の技術的な範囲内で多様に変形させて実施するこ
とは可能である。例えば、一つのノーマルメモリセルア
レイに存在するメモリセルの数と、それに接続される冗
長メモリセルアレイに提供される冗長メモリセルの数を
考慮して、ブロック選択アドレス信号数やブロック選択
アドレス信号が入力される経路に形成されるヒューズの
数を適切に変更すること等が一例としてあげられる。
【００２６】
【発明の効果】以上述べてきたように本発明は、一つの
ヒューズボックス及び冗長ワード線駆動回路が、少なく
とも二つのメモリセルアレイの欠陥救済を行えるように
したので、チップの高集積化を妨げることなく、冗長効
率を大幅に向上させられるという効果がある。
【図面の簡単な説明】
【図１】本発明による行冗長回路の実施例を示すブロッ
ク図。
【図２】図１中の左側に示すヒューズボックス及び冗長
ワード線駆動回路の構成例を示す回路図。
【図３】図１中の右側に示すヒューズボックス及び冗長
ワード線駆動回路の構成例を示す回路図。
【図４】図１〜図３に示す実施例による冗長動作を説明
する説明図。
【図５】行冗長回路の従来例を示すブロック図。
【図６】図５に示すヒューズボックスの構成を示す回路
図。
【図７】図５及び図６に示す従来例による冗長動作を説
明する説明図。
【符号の説明】
２０Ｌ、２０Ｒ ノーマルメモリセルアレイ ３０Ｌ、３０Ｒ 冗長メモリセルアレイ ４０Ｌ、４０Ｒ センスアンプ系回路 １６０Ｌ、１６０Ｒ センスアンプ制御回路 １７０Ｌ、１７０Ｒ 冗長ワード線駆動回路 １８０Ｌ、１８０Ｒ ヒューズボックス

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１ノーマルメモリセルアレイ及び第２
    ノーマルメモリセルアレイを少なくとも備える半導体メ
    モリ装置の行冗長回路において、 第１ノーマルメモリセルアレイに対し設けられ、第１冗
    長メモリセルアレイブロックと第２冗長メモリセルアレ
    イブロックとを有する第１冗長メモリセルアレイと、 第２ノーマルメモリセルアレイに対し設けられ、第１冗
    長メモリセルアレイブロックと第２冗長メモリセルアレ
    イブロックとを有する第２冗長メモリセルアレイと、 ノーマルメモリセルアレイのいずれかを選択するための
    ブロック選択アドレス信号に対するヒューズ、及び、選
    択されたメモリセルアレイのワード線を選択するための
    行アドレス信号に対するヒューズを有する第１ヒューズ
    ボックスと、 第１ヒューズボックスの出力に従って、第１冗長メモリ
    セルアレイ及び第２冗長メモリセルアレイの各第１冗長
    メモリセルアレイブロックに対し冗長ワード線駆動信号
    を提供できるようにされた第１冗長ワード線駆動回路
    と、 ノーマルメモリセルアレイのいずれかを選択するための
    ブロック選択アドレス信号に対するヒューズ、及び、選
    択されたメモリセルアレイのワード線を選択するための
    行アドレス信号に対するヒューズを有する第２ヒューズ
    ボックスと、 第２ヒューズボックスの出力に従って、第１冗長メモリ
    セルアレイ及び第２冗長メモリセルアレイの各第２冗長
    メモリセルアレイブロックに対し冗長ワード線駆動信号
    を提供できるようにされた第２冗長ワード線駆動回路
    と、を備えることを特徴とする行冗長回路。
  2. 【請求項２】 第１冗長ワード線駆動回路及び第２冗長
    ワード線駆動回路が、第１ヒューズボックス及び第２ヒ
    ューズボックスのそれぞれのプログラムの状態に従っ
    て、第１ノーマルメモリセルアレイと第２ノーマルメモ
    リセルアレイの両方で発生し得る欠陥メモリセルの置替
    えを行えるように構成されている請求項１記載の行冗長
    回路。
  3. 【請求項３】 第１ヒューズボックス及び第２ヒューズ
    ボックスが、行アドレス信号を入力としてプログラムを
    行うヒューズ手段と、第１のブロック選択アドレス信号
    を制御入力とする第１ＭＯＳトランジスタと、第２のブ
    ロック選択アドレス信号を制御入力とする第２ＭＯＳト
    ランジスタと、前記ヒューズ手段の出力側と第１ＭＯＳ
    トランジスタとの間に設けられた第１ヒューズと、前期
    ヒューズ手段の出力側と第２ＭＯＳトランジスタとの間
    に設けられた第２ヒューズと、前期ヒューズ手段の出力
    側と接地電圧端との間に設けられ、第３のブロック選択
    アドレス信号を制御入力とする第３ＭＯＳトランジスタ
    と、をそれぞれ備えている請求項１記載の行冗長回路。
  4. 【請求項４】 冗長メモリセルを有するメモリセルアレ
    イに対応して設けられたヒューズボックスにブロック選
    択アドレス信号及び行アドレス信号を取入れ、行アドレ
    ス信号についてヒューズによるプログラムを行って該ヒ
    ューズボックスに接続された冗長ワード線駆動回路を制
    御し、対応するメモリセルアレイの冗長を行うようにな
    った行冗長回路において、ヒューズボックスに、ブロッ
    ク選択アドレス信号についてプログラムできるようにヒ
    ューズを設けると共に、冗長ワード線駆動回路を、対応
    するメモリセルアレイ以外の冗長メモリセルのワード線
    も駆動できるように接続することを特徴とする行冗長回
    路。
JP30651993A 1992-12-07 1993-12-07 冗長効率を向上させた半導体メモリ装置 Expired - Fee Related JP3745388B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019920023440A KR950004623B1 (ko) 1992-12-07 1992-12-07 리던던시 효율이 향상되는 반도체 메모리 장치
KR1992P23440 1992-12-07

Publications (2)

Publication Number Publication Date
JPH06223594A true JPH06223594A (ja) 1994-08-12
JP3745388B2 JP3745388B2 (ja) 2006-02-15

Family

ID=19344839

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30651993A Expired - Fee Related JP3745388B2 (ja) 1992-12-07 1993-12-07 冗長効率を向上させた半導体メモリ装置

Country Status (6)

Country Link
US (1) US5359560A (ja)
JP (1) JP3745388B2 (ja)
KR (1) KR950004623B1 (ja)
CN (1) CN1040707C (ja)
DE (1) DE4341692C2 (ja)
GB (1) GB2273187B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411556B1 (en) 1999-09-30 2002-06-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with improved layout and redundancy determining circuits
KR100379556B1 (ko) * 2001-05-15 2003-04-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 리페어 장치

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491664A (en) * 1993-09-27 1996-02-13 Cypress Semiconductor Corporation Flexibilitiy for column redundancy in a divided array architecture
KR960008825B1 (en) * 1993-11-18 1996-07-05 Samsung Electronics Co Ltd Row redundancy circuit and method of semiconductor memory device with double row decoder
JP3553138B2 (ja) * 1994-07-14 2004-08-11 株式会社ルネサステクノロジ 半導体記憶装置
JPH08153399A (ja) * 1994-11-29 1996-06-11 Nec Corp 半導体記憶装置
GB2312974A (en) * 1996-05-10 1997-11-12 Memory Corp Plc Memory replacement
JP2848451B2 (ja) * 1996-07-10 1999-01-20 日本電気株式会社 半導体メモリ
JPH10275493A (ja) * 1997-03-31 1998-10-13 Nec Corp 半導体記憶装置
JPH10334689A (ja) * 1997-05-30 1998-12-18 Fujitsu Ltd 半導体記憶装置
US6137157A (en) * 1997-06-02 2000-10-24 Townsend And Townsend And Crew Llp Semiconductor memory array having shared column redundancy programming
DE69826075D1 (de) * 1997-06-30 2004-10-14 Siemens Ag Technik zur Reduzierung der Anzahl der Schmelzsicherungen bei einer DRAM mit Redundanz
DE19729579C2 (de) * 1997-07-10 2000-12-07 Siemens Ag Verfahren zum Aktivieren einer redundanten Wortleitung bei Inter-Segment-Redundanz bei einem Halbleiterspeicher mit in Segmenten organisierten Wortleitungen
US6154851A (en) * 1997-08-05 2000-11-28 Micron Technology, Inc. Memory repair
KR100480567B1 (ko) * 1997-10-27 2005-09-30 삼성전자주식회사 반도체메모리장치
TW341367U (en) * 1997-10-28 1998-09-21 Utek Semiconductor Corp An auto repairing memory
KR100486216B1 (ko) * 1997-11-06 2005-08-01 삼성전자주식회사 반도체메모리장치의리던던시메모리셀제어회로
US6005813A (en) 1997-11-12 1999-12-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6157582A (en) * 1997-11-17 2000-12-05 Cypress Semiconductor Corporation Dynamic pull-up suppressor for column redundancy write schemes with redundant data lines
KR100492795B1 (ko) * 1997-12-31 2005-08-12 주식회사 하이닉스반도체 뱅크선택회로
US6144593A (en) * 1999-09-01 2000-11-07 Micron Technology, Inc. Circuit and method for a multiplexed redundancy scheme in a memory device
KR100498610B1 (ko) * 1999-12-22 2005-07-01 주식회사 하이닉스반도체 뱅크 구분없이 휴즈 박스를 사용하는 로우 리던던시 회로
US6249466B1 (en) * 2000-03-23 2001-06-19 Cypress Semiconductor Corp. Row redundancy scheme
TW511095B (en) * 2000-06-28 2002-11-21 Hynix Semiconductor Inc Semiconductor memory device having row repair circuitry
DE10121182C1 (de) * 2001-04-30 2002-10-17 Infineon Technologies Ag MRAM-Halbleiterspeicheranordnung mit redundanten Zellenfeldern
KR100400307B1 (ko) * 2001-05-09 2003-10-01 주식회사 하이닉스반도체 로오 리페어회로를 가진 반도체 메모리 장치
KR100413762B1 (ko) * 2001-07-02 2003-12-31 삼성전자주식회사 뱅크 수를 가변할 수 있는 반도체 장치 및 그 방법
US7093156B1 (en) * 2002-05-13 2006-08-15 Virage Logic Corp. Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation
US7111193B1 (en) * 2002-07-30 2006-09-19 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor memory having re-configurable fuse set for redundancy repair
CN100437814C (zh) * 2003-07-04 2008-11-26 旺宏电子股份有限公司 具有内建错误纠正能力的存储器元件
US7308598B2 (en) 2004-11-04 2007-12-11 International Business Machines Corporation Algorithm to encode and compress array redundancy data
US7373573B2 (en) 2005-06-06 2008-05-13 International Business Machines Corporation Apparatus and method for using a single bank of eFuses to successively store testing data from multiple stages of testing
KR100809683B1 (ko) * 2005-07-14 2008-03-07 삼성전자주식회사 멀티 로우 어드레스 테스트 시간을 감소시킬 수 있는반도체 메모리 장치 및 멀티 로우 어드레스 테스트 방법.
CN101377959B (zh) * 2007-08-30 2012-01-04 晶豪科技股份有限公司 冗余位线修复的选择方法及其装置
CN102270497A (zh) * 2010-06-02 2011-12-07 王彬 以影子非挥发存储器配置冗余存储的存储器
US9030897B2 (en) * 2012-08-31 2015-05-12 SK Hynix Inc. Memory and memory system for preventing degradation of data
KR20170055222A (ko) 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템
CN113327641B (zh) * 2020-02-28 2024-05-03 中芯国际集成电路制造(上海)有限公司 eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
JP2776835B2 (ja) * 1988-07-08 1998-07-16 株式会社日立製作所 欠陥救済用の冗長回路を有する半導体メモリ
JP2547633B2 (ja) * 1989-05-09 1996-10-23 三菱電機株式会社 半導体記憶装置
US5268866A (en) * 1992-03-02 1993-12-07 Motorola, Inc. Memory with column redundancy and localized column redundancy control signals

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411556B1 (en) 1999-09-30 2002-06-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with improved layout and redundancy determining circuits
KR100379556B1 (ko) * 2001-05-15 2003-04-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 리페어 장치

Also Published As

Publication number Publication date
GB9325036D0 (en) 1994-02-02
CN1089747A (zh) 1994-07-20
CN1040707C (zh) 1998-11-11
KR950004623B1 (ko) 1995-05-03
GB2273187A (en) 1994-06-08
DE4341692A1 (de) 1994-06-09
US5359560A (en) 1994-10-25
JP3745388B2 (ja) 2006-02-15
KR940016279A (ko) 1994-07-22
DE4341692C2 (de) 1999-11-04
GB2273187B (en) 1996-12-18

Similar Documents

Publication Publication Date Title
JP3745388B2 (ja) 冗長効率を向上させた半導体メモリ装置
EP0579366B1 (en) Redundancy circuits for semiconductor memory devices
JP2555252B2 (ja) 半導体メモリ装置
JP3597501B2 (ja) 半導体集積回路
US7064990B1 (en) Method and apparatus for implementing multiple column redundancy for memory
US6813199B2 (en) Semiconductor memory device with improved saving rate for defective chips
US4648075A (en) Redundancy circuit for a semiconductor memory device
JPH0320840B2 (ja)
JPH03203895A (ja) 冗長構造を持つ半導体メモリ装置
JPH07192491A (ja) 半導体メモリ装置のロー冗長方法及びそのための回路
JPH0335760B2 (ja)
US6094385A (en) Repairable memory cell for a memory cell array
GB2251101A (en) Redundant means and method for a semiconductor memory device
JPH10275493A (ja) 半導体記憶装置
JPH09204795A (ja) 冗長制御
US6038179A (en) Multiple repair size redundancy
JP3751810B2 (ja) 半導体メモリ装置
US6067268A (en) Redundancy fuse box and method for arranging the same
JP3642905B2 (ja) メモリセルアレイブロックの再編成が可能な半導体メモリ装置
US6545920B2 (en) Defective address storage scheme for memory device
US5896329A (en) Repairable memory cell for a memory cell array
JPH07192490A (ja) 半導体記憶回路装置
JPH08235893A (ja) 半導体記憶装置
JP2000163986A (ja) 半導体記憶装置
JPH0794588A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040204

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040423

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040902

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050225

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050525

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051021

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051117

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091202

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101202

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111202

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121202

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131202

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees