-
Diese
Erfindung betrifft Halbleiterspeicher und insbesondere Halbleiterspeicher
mit einer flexiblen und effizienten Schaltung zum Ersetzen defekter
Spalten durch redundante Spalten.
-
ALLGEMEINER
STAND DER TECHNIK
-
Dynamische
Direktzugriffs-Halbleiterspeicher (Dynamic Random Access Memory – DRAM)
werden in der Regel aus Wortzeilen und Spalten, welche diese Wortzeilen
kreuzen, gebildet. Kondensatoren neben jedem Kreuzungspunkt zwischen
Zeilen und Spalten speichern eine Ladung, welche die zu speichernden
Daten bezeichnet. Die Kondensatoren sind mittels eines Zugriffstransistors
an die Spalten gekoppelt, um bei Erhalt einer entsprechenden Spannung
an den Zeilen Ladung zu empfangen oder zu entladen. Die Zeilen und
Spalten werden so gewählt,
dass sie bestimmte Kondensatoren mittels Zeilendekodern (oder X-Dekodern)
und Spaltendekodern (oder Y-Dekodern) lesen und beschreiben.
-
Mitunter
gibt es physikalische Fehler, die mit den Spalten oder verbundenen
Elementen zusammenhängen.
Aus diesem Grund enthalten RAMs in der Regel redundante Spalten
(d. h. Ersatzspalten), welche das Bereitstellen zusätzlicher
Speicherelemente und Spaltenschaltkreise mit sich bringen. Der zusätzliche
Speicher und die erforderlichen redundanten Dekoder zum Zugreifen
auf diesen Speicher anstelle defekter Spalten nimmt wertvolle Halbleiterchipfläche in Anspruch
und mindert die Flächeneffizienz
des Speichers.
-
Es
wurden schon verschiedene Techniken implementiert, um Spaltenredundanzschaltungen
in synchronen dynamischen Direktzugriffsspeichern (SDRAMs) zu realisieren.
Zu diesen Techniken gehören
der Adressenvergleichsansatz, der Adressenerkennungsansatz, der
Verschiebeansatz und der Adressen- oder Datensteuerungsansatz sowie
Kombinationen dieser Ansätze.
Zum Beispiel wird bei einer ersten dieser Techniken ein Y-Adressen-Komparator
verwendet, wobei vordekodierte Y-Adressensignale (PY1:N) Sicherungen durchlaufen,
um Redundanzspaltenaktivierungssignale (Redundant Column Enable – REC) zu
erzeugen, wie in 1 veranschaulicht
ist. Die Sicherungen, die zum Redundanzkomparator 2 gehören und
inhärente
Kapazität
und inhärenten
Widerstand aufweisen, führen
zu einer zusätzlichen
Verzögerung
in dem Y-Redundanzpfad.
-
Bei
einer zweiten Technik wird ein Y-Adressendetektor 4 verwendet,
wobei Y-Adressensignale (AY(N-1:0)) NMOS-Gatter ansteuern, die über Sicherungen
mit einem vorgeladenen Knoten verbunden sind und jeweils Redundanzspaltenaktivierungssignale
erzeugen können,
wie in 2 gezeigt ist.
Wenn eine Y-Adresse zu einem Sicherungsprogrammierungsmuster passt,
so wird ein Redundanzspaltenaktivierungssignal (COL_RED_EN) im High-Zustand
gehalten, um anzuzeigen, dass die der aktuellen Y-Adresse entsprechende
Spalte durch eine redundante Spalte ersetzt wird. Wegen dieser Redundanzerkennungsschaltung
ist das Timing zwischen dem Normal- und dem Redundanzspaltenpfad
gewöhnlich
unterschiedlich. Es werden zusätzliche
Logikschaltkreise benötigt,
um die Zeitdifferenz auszugleichen, d. h. es muss ein Zeitverzögerungsschaltkreis
in den normalen Adressensignalweg eingebaut werden, um den langsameren
Redundanzpfad zu kompensieren.
-
Eine
weitere Technik, die als Verschiebeersatz-Y-Dekoder bekannt ist,
verwendet Sicherungen in den Y-Dekodern, die aber im Signalweg nicht
verbunden sind. Im allgemeinen teilen sich zwei Y-Auswahlzeilen eine
Gruppe Sicherungen. Um eine Spalte zu ersetzen, wird die Spalte
deaktiviert, indem die Sicherung im Y-Dekoder durchgebrannt wird.
Das Verschieben des Y-Treiberzugriffs für den defekten Block hinüber zu einem
benachbarten Treiber vervollständigt
den Ersatz. Ein Vorteil dieses Systems ist, dass es, weil keine
Sicherungen im Spaltenadresspfad verbunden sind, keinen Unterschied
beim Timing zwischen dem Normal- und dem Redundanzpfad gibt. Des
Weiteren ist ein Blockersatz möglich
(defekte Spalten können
in jedem Block bei unterschiedlicher Dekodierung eines jeden Blocks
repariert werden). Ein Nachteil dieses Systems ist, dass zwei benachbarte
Y-Auswahlzeilen gleichzeitig repariert werden müssen, wodurch diese Technik
weniger flexibel ist als andere Techniken. Des Weiteren ist ein
uni-direktionales Verschieben der Spalten erforderlich.
-
In 3 ist ein Redundanzschaltungsaufbau 10 implementiert,
der einen Adressensteuerungsansatz gemäß einer Ausführungsform
der Erfindung verwendet, die in dem US-Patent Nr. 5,959,903 von
Chen und Mitarbeitern, das an MOSAID Technologies, Inc. erteilt
wurde, offenbart ist. Bei diesem Ansatz besteht jeder Y-Dekoder
aus einem NMOS-Multiplexer 12, der das Spaltenauswahlsignal
entsprechend den Informationen, die in der Sicherungsschaltung 14 programmiert
sind, entweder den Normal- oder den Redundanzpfad entlang steuert.
NMOS-Transistoren werden in Verbindung mit einer auf dem Chip befindlichen
verstärkten
Spannungsversorgung (VPP) verwendet, um den richtigen Pfad auszuwählen, da
die NMOS-Transistoren in dem Multiplexer eine Spannung erfordern,
die größer ist
als VDD, um sie vollständig
einzuschalten. Die redundante Auswahlzeile RYSEL 16 ist
lang und weist eine deutliche RC-Verzögerung auf. Bei dieser Implementierung können 64
normale Spalten auf zwei Redundanzspaltentreiber zugreifen, aber
die Redundanztreiber sind dafür
gedacht, fehlerhafte Spalten nur in jenem Block zu ersetzen, und
können
nicht zum Ersetzen fehlerhafter Spalten in anderen Blöcken innerhalb
eines Quadranten verwendet werden. Dieser Mangel an Flexibilität erweist
sich als nicht länger
hinnehmbar, wenn man von einer 64 M-SDRAM-Dichte zur 256 M-SDRAM-Dichte übergeht.
Des Weiteren wird ein solches Design durch die Länge der RYSEL-Zeile 16 für den SDRAM
der 256 M-Generation zu langsam.
-
Somit
wird deutlich, dass eine Redundanzschaltung benötigt wird, die den Zeitunterschied
zwischen Normal- und Redundanzspaltenpfaden verringert und die Anzahl
der Sicherungen verringert und ein höheres Maß an Flexibilität beim Reparieren
fehlerhafter Spalten bietet und in der Lage ist, die Geschwindigkeitsanforderungen
großer
Speicher zu erfüllen.
-
KURZDARSTELLUNG
DER ERFINDUNG
-
Diese
Erfindung will ein Spaltenredundanzverfahren und eine Spaltenredundanzvorrichtung
in einem Halbleiterspeicher bereitstellen, welche den Zeitunterschied
zwischen einem normalen Adresspfad und einem Redundanzspaltenadresspfad
minimieren und welche die Anzahl an Sicherungen minimiert, die beim
Reparieren fehlerhafter Spalten durchgebrannt werden müssen.
-
Gemäß dieser
Erfindung wird ein Halbleiterspeicherbaustein bereitgestellt, der
folgendes umfasst:
- a) mehrere Normalspeicherspalten,
die selektiv durch Normalspaltendekoder aktiviert werden;
- b) Redundanzspeicherspalten, die selektiv durch Redundanzspaltendekoder
aktiviert werden, wobei die Normal- und die Redundanzdekoder auf
ein Spaltentaktsignal reagieren; und
- c) lokale Signalverteilungsschaltkreise zum Umschalten des Spaltentaktsignals
entweder zu einem Normaltreiber oder zum entsprechenden Redundanztreiber
in Reaktion auf ein Ausgangssignal vom Redundanzspaltendekoder.
-
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
Anhand
der folgenden detaillierten Beschreibung in Verbindung mit den folgenden
Zeichnungen ergibt sich ein besseres Verständnis der Erfindung. Es zeigen:
-
1 veranschaulicht eine Redundanzprogrammierungsschaltung
nach dem Stand der Technik.
-
2 zeigt eine weitere Redundanzprogrammierungsschaltung
nach dem Stand der Technik.
-
3 ist eine schematische
Darstellung einer Redundanzadressensteuerungsschaltung nach dem Stand
der Technik.
-
4 ist eine Draufsicht auf
eine Anordnung eines Abschnitts eines Halbleiterspeichers mit einer Spaltenredundanzschaltung
gemäß einer
Ausführungsform
der vorliegenden Erfindung.
-
5(a) ist eine schematische
Darstellung eines Normalspaltendekoders gemäß einer Ausführungsform
der vorliegenden Erfindung.
-
5(b) ist eine schematische
Darstellung eines Spaltentreibers gemäß einer Ausführungsform
der vorliegenden Erfindung.
-
6 ist eine schematische
Darstellung eines Redundanzspaltendekoders gemäß einer Ausführungsform
der vorliegenden Erfindung.
-
7 ist eine schematische
Darstellung einer Adressenvergleichsschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung.
-
8 ist eine schematische
Darstellung einer Zustandsbeurteilungsschaltung für eine Sicherung
gemäß einer
Ausführungsform
der vorliegenden Erfindung.
-
9 ist eine schematische
Darstellung einer Spaltentaktverteilungsschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung.
-
10 ist eine schematische
Darstellung eines Redundanzdekodersignalspeichers gemäß einer
Ausführungsform
der vorliegenden Erfindung.
-
DETAILLIERTE
BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
-
In
der folgenden Beschreibung bezeichnen gleiche Bezugszahlen ähnliche
Elemente in den Zeichnungen. In 4 ist
die Anordnung einer Sektion eines SDRAM, wo eine Spaltenredundanzschaltung
gemäß einer
allgemeinen Ausführungsform
der vorliegenden Erfindung implementiert ist, mit der Bezugszahl 60 bezeichnet.
Genauer gesagt, handelt es sich bei der veranschaulichten Spaltenredundanzschaltung
um eine Spaltenredundanzschaltung für einen 256 M (Mbit)-SDRAM,
wobei der Speicherchip in vier Bänke
unterteilt ist, mit 16 × 32
Blöcken
je Bank, d. h. 16 Zeilenblöcke
und 32 Spaltenblöcke.
Jede Bank ist in Spaltenrichtung physikalisch durch Zeilendekoder
in zwei halbe Bänke
getrennt, wobei jede Halbbank 16 Spaltenblöcke aufweist.
Jeder Block umfasst 64 normale Spalten 62 und eine redundante
Spalte. Die dargestellte Sektion 60 weist Blöcke auf,
die als BLOCK 1, BLOCK 2, BLOCK 3 und BLOCK 4 nummeriert sind, und
diese Anordnung ist für
eine Halbbank viermal wiederholt und für eine ganze Bank achtmal wiederholt.
Die jedem Block zugeordnete redundante Spalte 64 ist auf
der rechten Seite eines jeden Blocks dargestellt. Jeder Block ist
mit einer Y-Kerndekodertreiberschaltung YDEC 66 (Hinweis:
Mit Kernschaltkreisen sind Schaltkreise gemeint, die physikalisch
und funktional mit der Speicheranordnung verbunden sind. Die Begriffe "Y" und "Spalte" werden austauschbar verwendet.) und
einem einzelnen Redundanz-Kerndekoder RY 68 und -treiber
RYDEC 70 ausgestattet. Die Y-Kerndekoder 66 sind
die zweite Stufe der Y-Gesamtdekodierung für den Chip. Der Y-Kerndekoder 66 erhält seine
Eingangssignale von den Ausgängen
PY eines (nicht gezeigten) Y-Vordekoders und vervollständigt die
Spaltendekodierung. Die erste Stufe der Spaltendekodierung wird
durch die Y-Vordekoder vollzogen, die aus (nicht gezeigten) globalen
Spaltenadressensignalen ACL[0:8] die folgenden vordekodierten Y-Adressen
erzeugen: PYO_1_2(7:0), PY3_4(3:0), PY5_6(3:0) und PY7_8(3:0). Alle
diese Adressen sind allgemein in 4 als
Bus PY gezeigt, welcher die vordekodierten Adressensignale zur Y-Kerndekodertreiberschaltung 66 und
zum Redundanz-Kerndekoder RY 68 überträgt. Logische Funktionen wie
beispielsweise Y-Adressensignalspeicher, Burst-Steuerung, Interleave-Steuerung,
sequenzieller Burst, Interleave-Burst und Y-Adressen-Prefetch, die
auf dem SDRAM-Gebiet alle allgemein bekannt sind, sind allesamt
in der Y-Vordekoderschaltung implementiert.
-
Wie
oben beschrieben, weist jeder Block eine Y-Redundanzspalte 64 auf,
und der Dekoder RY 68 befindet sich seitlich am Block.
Der Y-Redundanzdekoder und sein entsprechender BLOCK-Y-Kerndekoder
teilen sich dasselbe Blockauswahlsignal (BSEL). Im Ergebnis kann – durch Ändern des
Blockauswahlsignals BSEL – eine
redundante Spalte in einem Block dazu verwendet werden, eine fehlerhafte
normale Spalte in jeweils vier benachbarten Blöcken innerhalb einer Bank zu
ersetzen, wie weiter unten näher
beschrieben ist. Die Y-Kerndekoder 66 und
die redundante Spalte 64 werden durch ein gemeinsames Y-Auswahltaktsignal
YSG getaktet. Die Gesamtstruktur der vier zueinander gehörigen Y-Redundanzdekoder
und ihre Beziehungen zu den Y-Kerndekodern und Kern-E/As sind in 4 veranschaulicht.
-
Bei
dieser Ausführungsform
werden die YSG-Signale lokal verteilt. Die YSG-Signaltreiber in
der Mitte der Bank verteilen YSG-Signale über eine gesamte Bank. Für jeden
Block gibt es lokale YSG-Signalverteilungsschaltkreise, die als
YSG 1, YSG 2, YSG 3 usw. bezeichnet sind und in 10 im Detail dargestellt sind. Jede der
lokalen YSG-Signalverteilungsschaltungen 72 schaltet und
steuert das YSG-Signal
in Reaktion auf das Ausgangssignal RDEC von dem Y-Redundanzdekoder
entweder zu einem normalen Y-Kerndekoder 66 oder zu dem
entsprechenden redundanten Y-Kerntreiber 70. Die YSG-Signalverteilungsschaltkreise
YSG 1, YSG 2, YSG 3 usw. werden durch BUSL- und BUSL-Signale so getaktet, dass ihr entsprechendes
Y-Redundanzdekoderausgangssignal RDEC für 2 Takte zwischengespeichert
wird, wie in 10 gezeigt.
Wenn sich der zwischengespeicherte Logikwert im High-Zustand befindet,
so werden die YSG-Signale zum Y-Redundanzdekoder
geschaltet, um die Redundanzspalte 64 anzusteuern. Wenn
sich der zwischengespeicherte Logikwert im Low-Zustand befindet,
so werden die YSG-Signale zum Y-Kerndekoder
geschaltet, um die normale Spalte anzusteuern.
-
Im
allgemeinen werden vier Redundanzdekoder innerhalb benachbarter
ungerader oder gerader Blöcke
durch alle vier Blöcke
gemeinsam genutzt und können
dazu verwendet werden, jede fehlerhafte normale Spalte innerhalb
dieser vier Blöcke
zu ersetzen. Die Ausgangssignale DB_CTL des
Y-Redundanzdekoders sind
mit einem AND-Gatter 68b mit vier Eingängen verbunden. Das Ausgangssignal RY10F4 von diesem Gatter
wird durch die vier Redundanzdekoder gemeinsam genutzt. Das heißt, wenn
ein Y-Redundanzdekoder arbeitet, wird sein Ausgangssignal DB_CTL auf den Low-Zustand
gesetzt, und wird RY10F4 auf
den Low-Zustand gesetzt, um die Kern-E/A-Schaltkreise (Datenpfad-Kernschaltkreise)
zu informieren, dass ein Y-Redundanzdekoder verwendet wird.
-
Wenn
eine normale Spalte innerhalb eines Blocks ausgewählt wird,
so geht das BSEL-Signal in den High-Zustand. Der entsprechende Kern-E/A
muss aktiviert werden, so dass das Kern-E/A-Steuersignal DBSW_CTL
in den High-Zustand geht. Wenn die ausgewählte normale Spalte fehlerhaft
ist, so kann sie entweder innerhalb oder außerhalb des augenblicklichen Blocks
durch einen Y-Redundanzdekoder ersetzt werden. Ob DBSW_CTL in den
High-Zustand geht oder nicht, hängt
in einer solchen Ausfallsituation – selbst wenn BSEL sich noch
im High-Zustand befindet – von
der Position des Ausfallersatzes ab. Das Signal DBSW_CTL ist für das Umschalten
der entsprechenden Datenbus-Durchlassgatter 67 zuständig, um
die Daten der ausgewählten
Spalte an den Datenbus anzukoppeln. RY10F4,
BSEL und DB_CTL sind allesamt
Eingangssignale zu dem in 6 beschriebenen
Redundanzdekoder, die dazu dienen, das Ausgangssignal DBSW_CTL festzulegen,
das den Kern-E/A-Schalter steuert. Das Kern-E/A-Schaltungsschema ist in der folgenden
Tabelle dargestellt:
-
-
Man
wird erkennen, dass es in der veranschaulichten 256 M-SDRAM-Ausführungsform
zwei Versionen aller Steuersignale und Datenbusse gibt – eine,
die mit B0 gekennzeichnet ist, und eine andere, die mit B1 gekennzeichnet
ist. Während
B0-Signale aktiv
sind, laden B1-Signale vor, und während B1-Signale aktiv sind, laden die B0-Signale
vor, wodurch die Vorladungsdauer bei einer Operation mit höherer Geschwindigkeit verdeckt
wird. Diese duale Datenbusarchitektur wird in der US-Patentschrift
5,416,743 an MOSAID Technologies beschrieben. Die BUSL- und BUSL-Signale steuern zeitlich das Hin- und
Herschalten zwischen B0- und B1-Signalen.
-
In 5(a) und 5(b) ist eine schematische Darstellung
des Y-Kerndekoders 66a und eines Y-Treibers 66b zu
sehen. Die kombinierte Schaltung ist schematisch in Block 66 von 4 gezeigt. Der Y-Kerndekoder 66a umfasst
ein Paar NAND-Gatter 72 und 74 zum Empfang der
Y-Vordekoder-Ausgangssignale PY0_1_2, PY3_4, PY5_6 und PY7_8. Die
Ausgangssignale von den NAND-Gattern 72 und 74 werden
in einem NOR-Gatter 76 so
kombiniert, dass das dekodierte Ausgangssignal DEC entsteht. Die
Dekoderschaltung 66a ist das Äquivalent zu einem AND-Gatter
mit vier Eingängen.
Das Ausgangssignal vom Y-Kerndekoder DEC wird mit der Spaltentreiberschaltung 66b gekoppelt,
wie in 5(a) zu sehen.
-
Der
Normal- oder Redundanzspaltentreiber 66b empfängt die
Y-Taktaktivierungssignale YSG_B0 und YSG_B1 am CMOS-Durchlassgatter 82 bzw. 84,
die durch das Ausgangssignal DEC in Verbindung mit den Signalen
BUSL und BUSL gesteuert werden.
Die Taktsignale YSG_B0 und YSG_B1 werden im richtigen
Zeitpunkt durch die CMOS-Gatter zu einem Inverter 86 geführt, der
dann die entsprechende Spalte je nach dem Zustand des BUSL- oder BUSL-Signals mit dem Signal
Y_B0 oder Y_B1 ansteuert. Somit steuert das dekodierte Signal DEC
die Durchlassgatter 82 und 84.
-
Der
in 4 gezeigte gesamte
Y-Kerndekoder YDEC 66 kann mit den beiden Komponenten gebaut werden,
die in 5(a) und 5(b) gezeigt sind. Wenn beispielsweise
die Y-Adresse neun Bits hat, so hat sie dann 512 verschiedene Dekodierausgangssignale.
Die geraden und die ungeraden Bits können so getrennt werden, dass
sie vier gerade Blöcke
bzw. vier ungerade Blöcke
ansteuern. Die Anordnung wiederholt sich dann zweimal, um einen
vollständigen, über die
Kernbreite reichenden Dekoder für
eine halbe Bank zu realisieren, oder viermal für eine ganze Bank.
-
In 6 ist ein detailliertes
Schaubild des Redundanzdekoders RY 68 von 4 zu sehen. Die Y-Redundanzdekoder RY1,
RY2, ... RYN dienen der Feststellung, ob der Zugriff auf eine redundante
Spalte verlangt wird. Diese Y-Redundanzdekoder
arbeiten mit einer Adressenvergleichsschaltung, um diese Feststellung durchzuführen. Um
es noch einmal zu sagen: Jeder Speicherblock weist eine redundante
Spalte seitlich des Blocks auf. Der Redundanzdekoder RY und sein
entsprechender Y-Kerndekoder YDEC teilen sich ein gemeinsames Blockauswahlsignal
(BSEL). Der in 6 gezeigte
Redundanzdekoder RY enthält
ein Paar Adressenvergleichsschaltungen 90, welche die vordekodierten
Adressen PY0_1_2, PY3_4, PY5_6 und PY7_8 empfangen. Jede Adressenvergleichsschaltung 90 kann
mit einer einzelnen Adresse programmiert werden; somit kann der
Y-Redundanzdekoder auf zwei redundante Adressen programmiert werden.
Einzelheiten der Adressenvergleichsschaltkreise 92 und 94 werden
unter bezug auf 8 besprochen.
-
Weil
normale Spalten separat adressierte obere oder untere Abschnitte
innerhalb eines Blocks aufweisen können, wird ein Zeilenadressensignal
AX12 zum Y-Redundanzdekoder gesandt, um die Auswahl des oberen oder
unteren Spaltenabschnitts vorzunehmen. Das Zeilenadressensignal
AX12 wird an die Steuereingangssignale eines Paares aus CMOS-Durchlassgattern 96 und 98 angekoppelt,
welche die jeweiligen Ausgangssignale von den Adressenvergleichsschaltungen 92 und 94 empfangen.
Somit kann eine redundante Spalte verwendet werden, um eine obere
Hälfte
einer normalen Spalte und eine untere Hälfte einer normalen Spalte
von zwei unterschiedlichen Adressen zu ersetzen und umgekehrt. Das RY-Signal wird an einen Inverter 99 angekoppelt,
um das RDEC-Signal anzusteuern, das seinerseits den in 5(b) gezeigten Spaltentreiber 66b und
die in 4 gezeigte YSG-Signalverteilungsschaltung 72 ansteuert.
-
Die
Schaltung enthält
außerdem
die Erzeugungsschaltkreise INI1 und INI0. Allgemein umfasst die Schaltung
eine Kette aus in Reihe geschalteten Invertern 100, die
von einer INI- Hauptsignalleitung
angesteuert werden, und wobei die Signale INI0 und INI1 als Abgriffe
entlang der Kette genommen werden.
-
In 7 ist die Adressenvergleichsschaltung 90 von 6 im Detail gezeigt. Da
der Vordekoder (4) vier
Gruppen vordekodierter Ausgangssignale PY0_1_2, PY3_4, PY5_6 und
PY7_8 aufweist, umfasst die Adressenvergleichsschaltung vier Gruppen
programmierbarer Sicherungsschaltungen 142. Jede Gruppe 142 aus
Sicherungsschaltungen enthält
vier Sicherungen mit einer zugehörigen
Sicherungszustandsbeurteilungsschaltung 180, wie in 8 gezeigt. Die Eingangssignale
zu jeder der einzelnen Sicherungszustandsbeurteilungsschaltungen
in einer Gruppe werden aus den vordekodierten Spaltenadressensignalen
in jeder Gruppe hergeleitet, d. h. PY0_1_2, PY3_4, PY5_6 und PY7_8.
Die Ausgangssignale PY_OUT von jeder der Sicherungen in einer Gruppe 142 werden
so kombiniert, dass sie die Signale PY_OUT1, PY_OUT2, PY_OUT3 bzw.
PY_OUT4 ergeben. Diese Signale werden durch eine Initialisierungsschaltung 144 geleitet,
bevor sie in einer Adressenkombinierungsschaltung 146 kombiniert
werden. Bei der Adressenkombinierungsschaltung handelt es sich im
wesentlichen um ein NAND-Gatter
mit vier Eingängen,
welches das in 6 gezeigte
Redundanzauswahlsignal RY ausgibt.
Jede dieser Schaltungssektionen wird nun im einzelnen besprochen.
-
Die
Schaltung 90 funktioniert folgendermaßen: Wenn keine defekten Spalten
vorliegen und keine Redundanz erforderlich ist, so werden keine
Sicherungen durchgebrannt, und die PY_OUT-Leitungen werden wegen
des Initialisierungsabschnitts 144 der Schaltung alle zu
einem logischen Low-Zustand
initialisiert – anders
als bei einigen Adressenvergleichs-Implementierungen nach dem Stand
der Technik, wo Sicherungen von defekten Adressen intakt belassen
wurden, während
Sicherungen aller nicht-defekten Spalten durchgebrannt werden. Dieser
Ansatz verkompliziert den Redundanz programmierungsprozess erheblich.
Die Initialisierungsschaltung 144 besteht aus einem Paar
NOR-Gatter 148 und 150, die jeweils so angeschlossen
sind, dass sie an ihren Eingängen
ein jeweiliges PY_OUT-Signal erhalten. Jedes der NOR-Gatter-Eingangssignale ist
an einen NMOS-Transistor 152 bzw. 154 angekoppelt.
Die Gatter dieser Transistoren sind mit ihrem jeweiligen NOR-Gatter-Ausgang
verbunden. Wenn also alle in den logischen Low-Zustand gesetzten
PY_OUT-Eingangssignale
zu den NOR-Gattern 148, 150 geleitet werden, so
befinden sich die Ausgangssignale der NOR-Gatter im logischen High-Zustand,
während
die Rückkopplungsverbindungen über die
Rückkopplungstransistoren
die Eingangssignale weiter im logischen Low-Zustand zwischenspeichern.
Dieselben im logischen Low-Zustand befindlichen Signale in den Leitungen
PY_OUT werden in die NAND-Gatter 155 und 156 gespeist,
wodurch an ihren Ausgängen
logische High-Zustände
erzeugt werden. Das Signal CST_BLK ist ein Blockredundanztestsignal,
das sich normalerweise im High-Zustand
befindet, wodurch die NAND-Gatter 157 und 158 aktiviert
werden. Wenn sich die Ausgangssignale vom NAND-Gatter 155 und 156 im
logischen High-Zustand befinden und sich das Signal CST_BLK im logischen
High-Zustand befindet, so befinden sich beide Ausgangssignale von
den NAND-Gattern 157 und 158 im logischen Low-Zustand,
die ihrerseits einen logischen High-Zustand aus dem NAND-Gatter 160 heraus
erzeugen, was anzeigt, dass keine Redundanz verwendet wird, d. h. RY befindet sich im logischen
High-Zustand.
-
Wenn
während
des Tests eine fehlerhafte Stelle entdeckt wird, so wird die entsprechende
Vordekoderspaltenadresse in jede der Sicherungsschaltungsgruppen
hineinprogrammiert, wie oben beschrieben. Infolge dessen werden
die Programmierungssignalleitungen PY_OUT1, PY_OUT2, PY_OUT3 und
PY_OUT4 alle beim Empfang der vordekodierten Signale in den logischen
High-Zustand gesetzt, da die Adressenvergleichsschaltungs-Ausgangssignale
die Initialisierungsbausteine außer Kraft setzen. Dieser Prozess
wird weiter unten eingehender beschrieben. Wenn also zwei im logischen
High-Zustand befindliche Eingangssignale an die NAND-Gatter 155 und 156 angelegt
sind, so gibt jedes von ihnen ein im logischen Low-Zustand befindliches Ausgangssignal
ab, das, wenn es in den NAND-Gattern 157 und 158 mit
einem normalerweise im High-Zustand befindlichen CST_BLK-Signal
kombiniert wird, zwei im logischen High-Zustand befindliche Eingangssignale
an das NAND-Gatter 160 abgibt, das seinerseits das aktive
im Low-Zustand befindliche Ausgangssignal RY abgibt, was die Nutzung von Redundanz
anzeigt. Es muss auf jeden Fall angemerkt werden, dass bei der Ausführungsform
der vorliegenden Erfindung erstens keine Sicherungen durchgebrannt
werden müssen, wenn
keine defekte Adresse festgestellt wird, wohingegen bei dem Adressenvergleichsansatz
nach dem Stand der Technik von 1 alle
Sicherungen durchgebrannt werden müssten. Zweitens müssen, wenn
eine defekte Adresse festgestellt wird, zur Programmierung einer
defekten Adresse bei der Ausführungsform
der vorliegenden Erfindung nicht mehr als vier Sicherungen durchbrennen,
während
es bei der Adressenvergleichsschaltung nach dem Stand der Technik
zwölf Sicherungen
sind. Diese Unterschiede stellen eine deutliche Vereinfachung der
Redundanzprogrammierungsfunktion dar.
-
In 8 ist eine detaillierte
schematische Darstellung der Zustandsbeurteilungsschaltung 180 einer Sicherung
aus 7 gezeigt. Wie oben
beschrieben, empfängt
die Schaltung 180 eines der vordekodierten Adressensignale
an ihrem PY_IN-Eingang, der seinerseits an ein CMOS-Durchlassgatter 182 angeschlossen ist,
das durch einen NMOS- und einen PMOS-Transistor 183 bzw. 184 gebildet
ist. Das Ausgangssignal des CMOS-Durchlassgatters 182 ist
das Signal PY_OUT. Die Durchlassgatter 183 und 184 werden
durch ein Sicherungselement 186 gesteuert. Die Anfangszustände für das Durchlassgatter 182 werden
durch ein NAND-Gatter 188 eingestellt, dessen Anfangszustände wiederum
durch seine Eingangssignale bestimmt werden, die von den Signalen
INI0 und INI1 stammen. Die Signale INI0 und INI1 sind geringfügig verzögerte Versionen
voneinander, wobei INI0 INI1 voran geht, wie in 6 zu sehen.
-
Das
Gatter eines Rückkopplungs-PMOS-Transistors 190 ist
mit dem Ausgang des NAND-Gatters 188 verbunden, und seine
Abzugselektrode ist mit einem der Eingänge 188b des NAND-Gatters 188 verbunden, wodurch
ein Halb-Signalspeicher gebildet wird. Der Rückkopplungstransistor 190 dient
der Zwischenspeicherung der programmierten Redundanzadresse. Das
Signal INI1 wird direkt an den anderen Eingang 188a des NAND-Gatters 188 und
an das Gatter eines NMOS-Transistors 192 angelegt, dessen
Quellenelektrode mit einem Ende der Sicherung 186 verbunden
ist, deren anderes Ende mit Masse verbunden ist. Der Kollektoranschluss
des NMOS-Transistors 192 ist mit dem Kollektoranschluss
eines PMOS-Transistors 194 verbunden, dessen Quelle wiederum
an die VDD-Versorgung angeschlossen ist.
Das Signal INI0 wird an das Gatter des PMOS-Transistors 194 angelegt.
Der gemeinsame Kollektoranschluss zwischen dem PMOS-Transistor 194 und
dem NMOS-Transistor 192 ist an den ersten Eingang 188b des
NAND-Gatters 188 angeschlossen. Der Ausgang vom NAND-Gatter 188 ist über einen
Inverter 196 angeschlossen, um einen der Durchlassgattertransistoren 183 anzusteuern.
-
Der
Zustand der Sicherungen wird folgendermaßen ermittelt: Die Signale
INI0 und INI1 werden aus dem Signal POWER_OK erzeugt, und INI1 wird
gegenüber
INI0 verzögert.
Anfangs befinden sich sowohl INI0 als auch INI1 im Low-Zustand,
und das CMOS-Übertragungsgatter
ist offen, und das vordekodierte Signal kann nicht durchgelassen
werden. Im allgemeinen Betrieb behält – wenn die Sicherung nicht
durchgebrannt ist – das
CMOS-Übertragungsgatter
seinen Offen-Zustand bei, sobald sowohl INI0 als auch INI1 in den High-Zustand übergegangen
sind. Wenn andererseits die Sicherung durchgebrannt ist, so wird
das CMOS- Übertragungsgatter
geschlossen, und das vordekodierte Signal PY_IN wird als ein redundantes
vordekodiertes Adressensignal PY_OUT durchgelassen.
-
Wie
zuvor im Zusammenhang mit 6 erwähnt, gibt
es eine Verzögerung
zwischen dem Übergang der
Signale INI0 und INI1. Die Verzögerung
von INI1 gegenüber
INI0 sorgt dafür,
dass kein Gleichstrom von der Versorgungsspannung VDD durch
die Sicherung 186 zu Masse fließt, wenn die Sicherung intakt
ist. Wie oben erwähnt,
dient der Rückkopplungstransistor 190 der
Zwischenspeicherung des redundanten Zustands der Sicherungsschaltung
für das
Durchlassgatter 182. In Schaltungen nach dem Stand der
Technik ist dieser PMOS-Baustein 190 in der Regel ziemlich
lang, um eine einfache Rücksetzbarkeit
des Halb-Signalspeichers zu ermöglichen.
Jedoch neigen Transistoren mit langen Kanälen zu einem höheren Stromverbrauch
und nehmen im allgemeinen mehr Platz in Anspruch als solche mit
kürzeren
Kanälen.
Eine Aufgabe der verzögerten Initialisierungssignale
INI0 und INI1 ist auch die Verkleinerung des Rückkopplungstransistors 190 auf
eine normale Größe. Diese
Implementierung verringert darum den Stromverbrauch während der
Zustandsbeurteilung der Sicherung. Des Weiteren wird durch die verzögerte Aktivierung
der Signale INI0 und INI1 ein Wettlaufzustand vermieden, und zwar
wie folgt: Wenn INI0 und INI1 ein und dasselbe Signal wären, so
wären während des Übergangs
von einem Low- zu einem High-Zustand beide Bausteine 194 und 192 leitend.
Da der Baustein 194 wegen des Widerstandes der Sicherung
ein schnelleres Pull-up
als das Pull-down durch 192 erreichen könnte, würde der Knoten 188b dazu
neigen, im High-Zustand zu verbleiben, und sobald INI1 einen ausreichend
hohen High-Zustand erreicht hätte,
befänden
sich beide Eingangssignale zum NAND-Gatter 188 im High-Zustand,
so dass sein Ausgangssignal in den Low-Zustand gezogen und der Transistor 190 eingeschaltet werden
würde.
Aber während
der Transistor 190 sich einschalten würde, würde auch der Transistor 192 eingeschaltet
werden, was einen Pfad von VDD zu Masse erzeugen würde, unter
der Annahme, dass die Sicherung nicht durchgebrannt ist. Der Wettlauf
vollzieht sich somit zwischen dem Einschalten von 194, 192 und 190.
Im Gegensatz dazu vermeidet die folgende Operation durch einen Versatz
des Übergangs
von INI0 und INI1, wo zuerst INI0 vom Low- in den High-Zustand übergeht
und anschließend – nach einer
Verzögerung – INI1 ebenfalls
vom Low- in den High-Zustand übergeht,
den oben erwähnten
Wettlaufzustand. Wenn sich INI0 anfänglich im Low-Zustand befindet,
befindet sich der Baustein 194 beim Einschalten im Ein-Zustand.
Wenn INI0 vom Low- in den High-Zustand wechselt, schaltet sich der
Baustein 194 ab, und der Knoten 188b verbleibt vorübergehend
in einem schwebenden High-Zustand. Es ist zu beachten, dass sich
aufgrund der Tatsache, dass INI1 sich noch im Low-Zustand befindet,
das Ausgangssignal von 188 noch im High-Zustand befindet
und der Baustein 190 sich im Aus-Zustand befindet. Wenn
INI1 seinen Übergang
vom Low- in den High-Zustand beginnt (im eigentlichen Betrieb ist
es nicht möglich,
dass logische Übergänge sofortige
Rechteckwellen-Übergänge sind;
es gibt immer eine leichte Verzögerung,
was eher zu einem Anstieg-artigen Übergang führt), beginnt sich der Transistor 192 einzuschalten,
und der Knoten 188b wird problemlos entladen, weil es keinen Wettbewerb
mit dem Baustein 194 gibt. Das Ergebnis ist, dass INI1
(Knoten 188a) vom Low- in den High-Zustand übergeht,
dass Knoten 188b vom schwebenden High-Zustand in den Low-Zustand übergeht
und dass darum das Ausgangssignal des NAND-Gatters 188 im
High-Zustand verbleibt, solange keine Sicherung durchgebrannt ist;
dass der Transistor 190 nicht eingeschaltet wird und dass
das Durchlassgatter 182 aus bleibt. Infolge dessen wird
das Signal PY_IN nicht durch das Durchlassgatter geleitet, und das
Signal des PY_OUT-Terminals bleibt in seinem initialisierten Zustand,
wie oben beschrieben.
-
Wenn
die Sicherung 186 durchgebrannt ist, so wird das Ausgangssignal 188b des
NAND-Gatters 188 nicht auf einen logischen Low-Zustand
gezogen. Infolge dessen befinden sich sowohl das Eingangssignal 188a als
auch das Eingangssignal 188b des NAND-Gatters 188 im
logischen High-Zustand, was zu einem im logischen Low-Zustand befindlichen
Ausgangssignal vom NAND-Gatter führt.
Dieses im logischen Low-Zustand befindliche Ausgangssignal wird
durch das Einschalten des Transistors 190 zwischengespeichert
und aktiviert das CMOS-Durchlassgatter 182.
Infolge dessen gestattet beim redundanten Betrieb (mit durchgebrannter
Sicherung) das Durchlassgatter 182 es dem Signal PY_IN,
als Signal PY_OUT zu passieren und den Vorladungswert auf der entsprechenden
Vorladungs-Leitung (siehe 7)
außer
Kraft zu setzen. Es ist auf jeden Fall anzumerken, dass nur Sicherungen
von fehlerhaften Adressen, und nicht solche von nicht-defekten Adressen,
durchgebrannt werden müssen.
-
In 9 ist die YSG-Verknüpfungsschaltung 72 (4) im Detail gezeigt. Die
Verknüpfungsschaltung enthält ein Paar
YSG-Signalspeicher 200, die so gekoppelt sind, dass sie
das RDEC-Eingangssignal zwischenspeichern und verzögern. Das
YSG-Signal wird infolge der dualen Datenbusarchitektur für zwei Taktzyklen
gehalten. Die Ausgangssignale RSYG_B(1:0) und YSG_B(1:0) sind an den Redundanztreiber 70 bzw.
an die Y-Normaltreiber gekoppelt. Die RCTL-Ausgangssignale (Redundant
Decoder Control – redundante
Dekodersteuerung) von den Signalspeichern 200 sind an einen
Eingang der Gatter 202 bzw. 204 gekoppelt, während ein
CTL-Ausgangssignal (Decoder Control – Dekodersteuerung) an die
Eingänge
eines zweiten Paares NAND-Gatter 206 und 208 gekoppelt
ist. Beide Gruppen aus NAND-Gattern 202, 204 und 206, 208 erhalten das
YSG-Signal auf einem ihrer anderen Eingänge. In 10 ist zu sehen, dass die Ausgänge RCTL
und CTL der YSG-Signalspeicher 200 von komplementärer Polarität sind.
Das heißt,
die NAND-Gatter 202, 204 und 206, 208 sind
für das
Schalten des YSG-Signals entweder zu RYSG_B oder zu YSG_B zuständig.
-
Obgleich
die Erfindung anhand ihrer spezifischen Ausführungsform und in einer spezifischen
Anwendung beschrieben wurde, fallen dem Fachmann verschiedene Modifikationen
der Erfindung ein, ohne dass der Geltungsbereich der Erfindung,
der in den angehängten
Ansprüchen
beschrieben ist, verlassen werden würde. Beispielsweise kann die
Zahl der Y-Redundanztreiber, die zu einer Gruppe Y-Normaltreiber
gehören,
variiert werden. Desweiteren kann das Spaltenredundanzsystem auf
alle Arten von RAMs wie beispielsweise DRAMs, SDRAMs, SGRAMs und
dergleichen angewandt werden. In ähnlicher Weise könnte das
hierin beschriebene Redundanzsystem durch Vornahme allgemein bekannter
Abänderungen
an den Schaltkreisen auch für
eine Implementierung von Zeilenredundanz hergerichtet werden.
-
Die
Begriffe und Ausdrücke,
die in dieser Spezifikation verwendet wurden, sind als beschreibende
Begriffe und nicht als einschränkende
Begriffe verwendet. Die Verwendung dieser speziellen Begriffe und
Ausdrücke
schließt
keine Entsprechungen der gezeigten und beschriebenen Merkmale oder
ihrer Bestandteile aus, sondern es wird vielmehr darauf verwiesen,
dass verschiedene Modifikation
