KR20210149216A - 메모리 디바이스에 대한 안전 이벤트 검출 - Google Patents

메모리 디바이스에 대한 안전 이벤트 검출 Download PDF

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KR20210149216A
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아론 피. 보엠
스캇 이. 쉐퍼
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스에 대한 안전 이벤트 감지를 수행하기 위한 방법, 시스템 및 디바이스가 설명된다. 예를 들어, 메모리 디바이스의 메모리 어레이는 제1 동작 모드(예를 들어, 정상 동작 모드)에서 동작할 수 있다. 메모리 어레이에 대한 데이터 무결성 감소와 연관된 이벤트가 검출될 수 있다. 일부 경우에, 이벤트는 메모리 디바이스의 온도, 메모리 디바이스에서 검출된 전압 레벨, 메모리 디바이스에서의 오류 이벤트 등과 연관될 수 있다. 검출된 이벤트에 기초하여, 메모리 디바이스의 동작을 제2 동작 모드(예를 들어, 안전 동작 모드)로 조정할지 여부가 결정될 수 있다. 제2 동작 모드는 데이터 보유 특성을 증가시키는 동작 모드에 대응할 수 있다.

Description

메모리 디바이스에 대한 안전 이벤트 검출
본 특허 출원은 2020년 4월 3일에 출원된 "메모리 디바이스에 대한 안전 이벤트 검출"이라는 명칭의 보흠(BOEHM) 등의 미국 특허 출원 번호 제16839438호 및 2019년 4월 29일에 출원된 "메모리 디바이스에 대한 안전 이벤트 검출"이라는 명칭의 보흠 등의 미국 가출원 번호 호62/840,027호에 대한 우선권을 주장하며, 이들 각각은 본 출원의 양수인에게 할당된다.
다음은 일반적으로 메모리 시스템에 관한 것이며, 보다 구체적으로는 메모리 디바이스에 대한 안전 이벤트 검출에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 로직 1 또는 로직 0으로 표시되는 두 가지 상태들 중 하나를 저장한다. 다른 디바이스에서는, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스의 적어도 하나의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스의 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 정적 RAM(SRAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전체 RAM(FeRAM), 자기 램(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 종류의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. FeRAM과 같은 비휘발성 메모리는 외부 전원이 없어도 저장된 로직 상태를 장기간 유지할 수 있다. SRAM, DRAM과 같은 휘발성 메모리 디바이스는 외부 전원과 연결이 끊어지면 시간 경과에 따라 저장된 상태를 잃을 수 있다.
일부 유형의 메모리(예를 들어, DRAM, 기타 휘발성 메모리)의 경우, 메모리 디바이스에서 데이터 무결성은 메모리 디바이스의 다양한 파라미터에 따라 달라질 수 있다. 메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 무결성 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다.
도 1은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 시스템의 예를 도시한다.
도 2는 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 메모리 다이의 예를 도시한다.
도 3은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 시스템의 예를 도시한다.
도 4 내지 도 6은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 프로세스 흐름의 예를 도시한다.
도 7은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 디바이스의 블록도를 도시한다.
도 8 내지 도 10은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
메모리 디바이스는 개인용 컴퓨터, 무선 통신 디바이스, 서버, 사물 인터넷(IoT) 디바이스, 자동차의 전자 부품 등과 같은 전자 장치의 일부로 다양한 조건에서 동작할 수 있다. 경우에 따라, 특정 구현을 위한 어플리케이션을 지원하는 메모리 디바이스는 신뢰성 제약이 증가할 수 있다(예를 들어, 자동차, 경우에 따라 자율 또는 반자율 주행 기능이 있는 차량). 이와 같이 일부 어플리케이션에 대한 메모리 디바이스(예를 들어, DRAM)는 상대적으로 더 높은 산업 표준 또는 사양(예를 들어, 더 높은 신뢰성 파라미터)에 따라 신뢰성으로 동작할 것으로 예상될 수 있다.
동적 메모리 셀과 같은 일부 메모리 셀은 메모리 디바이스에서 발생하는 이벤트로 인해 데이터 무결성이 손실될 수 있다. 안전 이벤트는 메모리 셀이 시간이 지남에 따라 저장된 논리 상태의 열화(손실) 확률이 증가하도록 하는 이벤트일 수 있다. 예를 들어, 용량성 저장 요소를 사용하는 메모리 셀(예를 들어, DRAM 메모리 셀)은 저장된 상태를 상실하거나 저장된 상태가 다른 상태로 변경될 수 있다. 이는 예를 들어 저장 요소(예를 들어, 커패시터)에서 누출되는 일정량의 전하 때문이다. 메모리 셀을 재 기록하여 논리 상태를 리프레시하는 것과 같은 개입 없이(예를 들어, 저장 요소 재충전), 메모리 셀에 의해 저장된 논리 상태는 손실되거나 손상될 수 있다. 어떤 경우에는 극한의 온도, 로우 해머 이벤트(row hammer event) 또는 메모리 디바이스의 불충분한 전압 공급과 같은 이벤트로 인해 메모리 셀이 더 빠른 속도로 열화될 수 있다. 일부 다른 경우에는 메모리 디바이스의 특정 이벤트가 메모리 디바이스의 신뢰성에 영향을 미칠 수 있다. 예를 들어, 액세스 커맨드 실행 오류, 메모리 디바이스와 호스트 디바이스 사이의 버스 채널에 대한 오류 조건, 또는 무효 커맨드의 경우 메모리 디바이스의 신뢰성이 저하될 수 있다. 일부 경우에, 메모리 디바이스는 이벤트와 관련된 감소된 데이터 무결성을 보상하기 위해 메모리 디바이스의 동작 모드를 적응시킬 수 있다.
메모리 디바이스에 대한 안전 이벤트 검출 기술이 설명된다. 예를 들어, 메모리 디바이스는 데이터 무결성의 감소와 연관될 수 있는 메모리 디바이스에서의 이벤트를 검출할 수 있다. 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건 또는 전압 조건 중 하나 이상을 포함할 수 있다. 그 결과, 메모리 디바이스는 메모리 디바이스의 동작 모드를 안전 동작 모드로 조정할지 여부를 결정할 수 있다. 안전 동작 모드는 메모리 디바이스의 데이터 보유 특성을 증가시키기 위한 동작 모드일 수 있다. 예를 들어, 안전 모드는 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스에서 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 메모리 어레이에 대한 액세스를 위한 속도 구성을 조정하는 것 또는 이들의 조합을 포함할 수 있다.
본 개시의 특징은 도 1 내지 도 3을 참조하여 메모리 시스템 및 메모리 디바이스와 관련하여 아래에서 더 설명된다. 본 개시의 특징은 도 4 내지 도 6을 참조하여 프로세스 흐름의 콘텍스트에서 설명된다. 본 개시의 이들 및 다른 특징은 메모리 디바이스에 대한 안전 이벤트 검출과 관련된 도 7 내지 도 10의 장치 다이어그램 및 흐름도에 의해 더 예시되고 이를 참조하여 설명된다.
도 1은 본 명세서에 개시된 양태에 따른 하나 이상의 메모리 디바이스들을 이용하는 시스템(100)의 예를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 연결하는 복수의 채널들(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스들을 포함할 수 있지만, 설명의 편의를 위해 하나 이상의 메모리 디바이스들은 단일 메모리 디바이스(110)로 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 장치와 같은 전자 디바이스의 양태를 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스 등의 일 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소들에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예들에서, 시스템(100)은 기지국 또는 액세스 포인트를 사용하여 다른 시스템들 또는 디바이스들과 양방향 무선 통신을 위해 구성된다. 일부 예들에서, 시스템(100)은 머신 타입 통신(MTC), 머신-투-머신(M2M) 통신, 또는 디바이스-투-디바이스(D2D) 통신이 가능하다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷에 연결된 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스 등과 같은 메모리를 사용하여 프로세스를 실행하는 디바이스의 예일 수 있다. 경우에 따라, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 지칭할 수 있다. 경우에 따라, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로 지칭될 수 있다. 일부 예에서, 시스템(100)은 그래픽 카드이다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성된 독립 디바이스 또는 구성요소일 수 있다. 일부 예들에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형들의 시스템들(100)과 함께 동작하도록 구성 가능할 수 있다. 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이의 시그널링은 신호를 변조하기 위한 변조 방식, 신호를 통신을 위한 다양한 핀 디자인, 시스템(100) 및 메모리 디바이스(110)의 개별 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규칙 및/또는 기타 인자를 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소들에 대한 데이터를 저장하도록 구성될 수 있다. 경우에 따라, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브 유형 디바이스로 동작할 수 있다(예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 커맨드에 응답하고 실행). 이러한 커맨드는 기록 동작을 위한 기록 커맨드, 판독 동작을 위한 판독 커맨드, 리프레시 동작을 위한 리프레시 커맨드, 또는 기타 커맨드와 같은 액세스 동작을 위한 액세스 커맨드를 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위한 원하는 또는 지정된 용량을 지원하기 위해 2개 이상의 메모리 다이들(160)(예를 들어, 메모리 칩들)을 포함할 수 있다. 2개 이상의 메모리 다이들을 포함하는 메모리 디바이스(110)는 멀티-다이 메모리 또는 패키지로 지칭될 수 있다(멀티 칩 메모리 또는 패키지라고도 함).
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 구성요소(125), 하나 이상의 주변 구성요소들(130), 및 입/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소들은 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 기타 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소일 수 있고 또는 이러한 유형의 구성요소들의 조합일 수 있다. 이러한 경우, 프로세서(120)는 다른 예 중에서 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 범용 GPU(GPGPU) 또는 시스템 온 칩(SoC)의 일 예일 수 있다.
BIOS 구성요소(125)는 이는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(125)는 또한 프로세서(120)와 시스템(100)의 다양한 구성요소, 예를 들어 주변 구성요소(130), I/O 제어기(135) 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 시스템(100) 내로 또는 시스템(100)과 통합될 수 있는 임의의 입력 디바이스 또는 출력 디바이스, 또는 그러한 디바이스를 위한 인터페이스일 수 있다. 예에는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트 또는 주변 구성요소 상호 연결(PCI) 또는 특수 그래픽 포트와 같은 주변장치 카드 슬롯이 포함될 수 있다. 주변 구성요소(들)(130)는 주변기기로서 당업자에 의해 이해되는 다른 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력(145) 또는 출력(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100) 애에 또는 시스템(100)과 통합되지 않은 주변기기를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 구성요소에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(145)은 정보, 신호 또는 데이터를 시스템(100) 또는 그 구성요소에 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 여기에는 사용자 인터페이스 또는 다른 디바이스들과의 또는 이들 사이의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(145)은 하나 이상의 주변 구성요소들(130)을 통해 시스템(100)과 인터페이스하는 주변기기일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 시스템의 임의의 구성요소로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판 상의 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 구성요소들(130)을 통해 시스템(100)과 인터페이스하는 주변기기일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소들은 그들의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 여기에는 본원에 설명된 기능을 수행하도록 구성된 다양한 회로 요소들, 예를 들어 도전성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 기타 능동 또는 수동 요소가 포함될 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이들(160)을 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b), 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예를 들어, 그리드)일 수 있고, 각각의 메모리 셀은 적어도 1비트의 디지털 데이터를 저장하도록 구성된다. 하나 이상의 메모리 어레이들(170)은 로우 액세스 로직 구성요소 및 컬럼 액세스 로직 구성요소를 포함할 수 있다. 로우 및 컬럼 액세스 로직 구성요소들은 외부 메모리 제어기(105)에 의해 지시된 액세스 동작 동안 액세스되는 메모리 어레이(170)의 서브세트를 결정할 수 있다. 일부 예에서, 메모리 어레이(170)의 서브세트는 어레이의 하나 이상의 차원을 따른 서브세트를 나타낼 수 있다. 메모리 어레이(170)는 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165), 외부 메모리 제어기(105), 또는 이벤트 검출 회로에 대한 서브세트를 지시할 수 있다(예를 들어, 도 3을 참조하여 더 자세히 논의된 바와 같이). 시스템은 액세스 커맨드의 디코딩 및/또는 실행과 관련된 오류를 검출하기 위해 액세스 동작에 의해 지시된 어드레스와 서브세트를 비교할 수 있다. 메모리 어레이(170) 및/또는 메모리 셀들의 특징은 도 2를 참조하여 더 상세히 설명된다.
메모리 디바이스(110)는 메모리 셀들의 2차원(2D) 어레이의 예일 수 있거나 메모리 셀들의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이들(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수량의 메모리 다이(160-N))을 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이들(160-N)이 서로의 위로 또는 옆으로 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이들(160-N)은 데크들, 레벨들, 계층들 또는 다이들로 지칭될 수 있다. 3D 메모리 디바이스는 임의의 양의 적층된 메모리 다이들(160-N)을 포함할 수 있다(예를 들어, 2층 높이 2, 3층 높이, 4층 높이, 5층 높이, 6층 높이, 7층 높이, 8층 높이). 이것은 단일 2D 메모리 디바이스와 비교하여 기판 상에 위치될 수 있는 메모리 셀들의 양을 증가시킬 수 있으며, 이는 차례로 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 모두에 해당할 수 있다. 일부 3D 메모리 디바이스에서, 서로 다른 데크들은 적어도 하나의 공통 액세스 라인을 공유할 수 있으므로 일부 데크들은 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로들 또는 구성요소들을 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 커맨드를 수행할 수 있게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있으며, 메모리 디바이스(110)와 관련된 커맨드, 데이터 또는 제어 정보를 수신, 전송 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이들(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 어떤 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 커맨드를 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성요소(예를 들어, 프로세서(120))를 대신하여 특정 데이터를 저장할 것임을 나타내는 기록 커맨드 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예를 들어, 프로세서(120))에 제공할 것임을 나타내는 판독 커맨드를 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본원에 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기들(165)에 포함된 구성요소들의 예는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 외부 메모리 제어기(105)에 신호를 변조하고 전송하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예를 들어, 메모리 다이(160)에 로컬)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(예를 들어, 데이터 및/또는 커맨드를 수신 및 전송)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 본원에 설명된 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않고, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)가 본원에서 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155), 다른 로컬 메모리 제어기들(165), 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소들(예를 들어, 프로세서(120))과 메모리 디바이스(110) 사이의 정보, 데이터, 및/또는 커맨드의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들이 메모리 디바이스의 동작의 세부사항을 알 필요가 없도록 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이의 연결자(liaison) 역할을 할 수 있다. 시스템(100)의 구성요소들은 외부 메모리 제어기(105)가 충족하는 요청(예를 들어, 판독 커맨드 또는 기록 커맨드)을 외부 메모리 제어기(105)에 제시할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이에서 교환되는 통신을 변환 또는 번역할 수 있다. 경우에 따라, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 경우에 따라, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소, 또는 본원에 설명된 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현된 하드웨어, 펌웨어 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110)의 외부에 있는 것으로 도시되어 있지만, 일부 경우에, 외부 메모리 제어기(105) 또는 본원에 설명된 그의 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기들(165)에 의해 구현되는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)가 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산되어 외부 메모리 제어기(105)의 일부는 프로세서(120)에 의해 구현되고 다른 부분은 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현될 수 있다. 마찬가지로, 일부 경우에, 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 귀속되는 하나 이상의 기능은 일부 경우에 외부 메모리 제어기(105)(프로세서(120)와 별도의 또는 이에 포함된)에 의해 수행될 수 있다.
시스템(100)의 구성요소들은 복수의 채널들(115)을 이용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예들에서, 채널들(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 구성요소들과 연관된 단자들 사이에 하나 이상의 신호 경로들 또는 전송 매체들(예를 들어, 도전체들)을 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에서 하나 이상의 핀들 또는 패드들과 메모리 디바이스(110)에서 하나 이상의 핀들 또는 패드들을 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 도전성 입력 또는 출력 포인트의 예일 수 있으며, 핀은 채널의 일부로 동작하도록 구성될 수 있다.
어떤 경우에는, 단자의 핀 또는 패드가 채널(115)의 신호 경로의 또는 그에 대한 일부일 수 있다. 추가 신호 경로가 시스템(100)의 구성요소들 내에서 신호를 라우팅하기 위해 채널의 단자와 연결될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소들(예를 들어, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기들(165), 메모리 어레이들(170))로 신호를 라우팅하는 신호 경로들(예를 들어, 메모리 다이(160)에 대한 내부와 같은 메모리 디바이스(110) 또는 그 구성요소에 대한 내부의 신호 경로들)을 포함할 수 있다.
채널들(115)(및 관련 신호 경로들 및 단자들)은 특정 유형의 정보를 전달하는 데 전용될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고 따라서 다수의 개별 채널들을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4개의 신호 경로들 포함), x8(예를 들어, 8개의 신호 경로들 포함), x16(16개의 신호 경로들 포함) 등일 수 있다. 일부 경우에는 채널의 신호 경로의 양이 해당 채널의 버스 폭에 대응할 수 있다. 채널을 통해 통신되는 신호는 더블 데이터 레이트(DDR) 시그널링을 사용할 수 있다. 예를 들어, 신호의 일부 기호는 클록 신호의 상승 에지에 등록될 수 있고, 신호의 다른 기호는 클록 신호의 하강 에지에 등록될 수 있다. 채널을 통해 통신되는 신호는 단일 데이터 레이트(SDR) 시그널링을 사용할 수 있다. 예를 들어, 신호의 하나의 기호는 각 클록 사이클에 대해 등록될 수 있다.
일부 경우에, 채널들(115)은 하나 이상의 커맨드 및 어드레스(CA) 채널들(186)을 포함할 수 있다. CA 채널들(186)은 커맨드와 연관된 제어 정보(예를 들어, 어드레스 정보)를 포함하는 메모리 디바이스(110)와 외부 메모리 제어기(105) 사이에서 커맨드를 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스를 갖는 판독 커맨드를 포함할 수 있다. 일부 경우에, CA 채널들(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 등록될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 커맨드 데이터를 디코딩하기 위한 임의의 양의 신호 경로들(예를 들어, 8개 또는 9개의 신호 경로들)을 포함할 수 있다.
일부 경우에, 채널들(115)은 하나 이상의 클록 신호(CK) 채널들(188)을 포함할 수 있다. CK 채널들(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 하나 이상의 공통 클록 신호들을 통신하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태(high state)와 로우 상태(low state) 사이에서 발진하고 외부 메모리 제어기(105)와 메모리 디바이스(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(differential output)(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고 CK 채널들(188)의 신호 경로들은 그에 따라 구성될 수 있다. 어떤 경우에, 클록 신호가 단일 종단될 수 있다. CK 채널(188)은 임의의 양의 신호 경로들을 포함할 수 있다. 일부 경우에, 클록 신호 CK(예를 들어, CK_t 신호 및 CK_c 신호)는 커맨드 및 메모리 디바이스(110)에 대한 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전체 동작에 대한 타이밍 기준을 제공할 수 있다. 따라서, 클록 신호(CK)는 제어 클록 신호(CK), 커맨드 클록 신호(CK) 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소들(예를 들어, 발진기, 크리스탈, 로직 게이트, 트랜지스터 등)을 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널들(115)은 하나 이상의 데이터(DQ) 채널들(190)을 포함할 수 있다. 데이터 채널들(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널들(190)은 메모리 디바이스(110)에 기록될 정보(예를 들어, 양방향의) 또는 메모리 디바이스(110)로부터 판독된 정보를 통신할 수 있다. 데이터 채널(190)은 다양한 상이한 변조 방식(예를 들어, NRZ, PAM4)을 사용하여 변조될 수 있는 신호를 통신할 수 있다.
일부 경우에, 데이터 채널들(190)(예를 들어, 데이터 버스)의 신호 경로들의 양은 데이터 채널들(190)의 폭에 대응할 수 있다. 디바이스 메모리 제어기(155)는 유연한 데이터 버스 폭을 지원할 수 있다. 예를 들어, 메모리 디바이스(110)는 제1 데이터 채널 구성(예를 들어, 모든 데이터 채널들(190)을 사용하는 것에 대응하는 제1 폭에 따라 동작하는 데이터 버스)에 따라 동작할 수 있다. 디바이스 메모리 제어기(155)는 제1 데이터 채널 구성을 제2 데이터 채널 구성으로 조정하도록 지시할 수 있다. 즉, 메모리 디바이스(110)는 데이터 채널들(190)의 신호 경로들의 서브세트를 사용하여 데이터를 전달할 수 있다. 이와 같이, 제2 데이터 채널 구성은 제1 폭보다 작은 제2 폭에 따라 동작하는 데이터 버스에 대응할 수 있다.
일부 경우에, 채널들(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널들(192)을 포함할 수 있다. 이들 다른 채널들(192)은 임의의 양의 신호 경로들을 포함할 수 있다.
일부 경우에, 다른 채널들(192)은 하나 이상의 기록 클록 신호(WCK) 채널들을 포함할 수 있다. WCK의 'W'는 명목상 "기록(write)"을 의미할 수 있지만, 기록 클록 신호 WCK(예를 들어, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 대한 액세스 동작을 위한 타이밍 기준(예를 들어, 판독 및 기록 동작들 모두에 대한 타이밍 기준)을 제공할 수 있다. 따라서, 기록 클록 신호 WCK는 데이터 클록 신호 WCK로 지칭될 수도 있다. WCK 채널들은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 공통 데이터 클록 신호를 통신하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 액세스 동작(예를 들어, 기록 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 일부 경우에, 기록 클록 신호는 차동 출력(예를 들어, WCK_t 신호 및 WCK_c 신호)일 수 있고, WCK 채널의 신호 경로들은 그에 따라 구성될 수 있다. WCK 채널은 임의의 양의 신호 경로들을 포함할 수 있다. 데이터 클록 신호 WCK는 하나 이상의 하드웨어 구성요소들(예를 들어, 발진기, 크리스탈, 로직 게이트, 트랜지스터 등)를 포함할 수 있는 데이터 클록에 의해 생성될 수 있다.
일부 경우에, 다른 채널들(192)은 하나 이상의 오류 검출 코드(EDC) 채널들을 포함할 수 있다. EDC 채널들은 시스템 신뢰성을 향상시키기 위해 체크섬(hecksum)과 같은 오류 검출 신호를 통신하도록 구성될 수 있다. EDC 채널은 임의의 양의 신호 경로들을 포함할 수 있다.
채널들(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결할 수 있다. 다양한 아키텍처의 예에는 버스, 포인트 투 포인트 연결, 크로스바, 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이들의 일부 조합이 포함될 수 있다. 예를 들어, 일부 경우에, 신호 경로들은 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널들(115)을 통해 통신되는 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호를 변조하기 위해 이진 기호(또는 이진 레벨) 변조 방식이 사용될 수 있다. 이진 기호 변조 방식은 M이 2인 M진(M-ary) 변조 방식의 예일 수 있다. 이진 기호 변조 방식의 각 기호는 1비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 기호는 로직 1 또는 로직 0을 나타낼 수 있음). 이진 기호 변조 방식의 예에는 NRZ(non-return-to-zero), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩(Manchester encoding), 2개의 기호들(예를 들어, PAM2)을 갖는 펄스 진폭 변조(PAM) 및/또는 기타 방식이 포함되지만 이에 제한되지 않는다.
일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호를 변조하기 위해 다중 기호(또는 다중 레벨) 변조 방식이 사용될 수 있다. 다중 기호 변조 방식은 M이 3 이상인 M진 변조 방식의 예일 수 있다. 다중 기호 변조 방식의 각 기호는 2비트 이상의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 기호는 로직 00, 로직 01, 로직 10 또는 로직 11을 나타낼 수 있음). 다중 기호 변조 방식의 예는 PAM4, PAM8 등, 직교 진폭 변조(QAM), 직교 위상 편이 키잉(QPSK) 및/또는 기타를 포함하지만 이에 제한되지 않는다. 다중 기호 신호 또는 PAM4 신호는 1비트 이상의 정보를 인코딩하기 위해 적어도 3개의 레벨들을 포함하는 변조 방식을 사용하여 변조된 신호일 수 있다. 다중 기호 변조 방식 및 기호들은 대안적으로 비-이진, 다중-비트, 또는 고차 변조 방식 및 기호들로 지칭될 수 있다.
도 2는 본 개시의 다양한 예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 예일 수 있다. 경우에 따라, 메모리 다이(200)는 메모리 칩, 메모리 디바이스 또는 전자 메모리 디바이스로 지칭될 수 있다. 메모리 다이(200)는 상이한 로직 상태들을 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀들(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 둘 이상의 상태들을 저장하도록 프로그래밍 될 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1비트의 디지털 로직(예를 들어, 로직 0 및 로직 1)을 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1비트 이상의 디지트 로직(예를 들어, 로직 00, 로직 01, 로직 10 또는 로직 11)을 저장하도록 구성될 수 있다.
메모리 셀(205)은 프로그래밍 가능 상태를 나타내는 전하를 커패시터에 저장할 수 있다. DRAM 아키텍처는 프로그래밍 가능 상태를 나타내는 전하를 저장하기 위한 유전 재료를 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처에서는 다른 저장 디바이스 및 구성요소가 가능하다. 예를 들어, 비선형 유전 물질이 사용될 수 있다.
판독 및 기록과 같은 동작은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에서 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 또한 비트 라인으로 지칭될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인 또는 그 유사한 것에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환 가능할 수 있다. 워드 라인(210) 또는 디지트 라인(215)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 격자형 패턴(grid-like pattern)으로 배열된 액세스 라인들(예를 들어, 워드 라인들(210) 및 디지트 라인들(215))을 포함할 수 있다. 메모리 셀들(205)은 워드 라인들(210)과 디지트 라인들(215)의 교차점들에 위치할 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱함으로써(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함으로써), 단일 메모리 셀(205)은 그들의 교차점에서 액세스될 수 있다.
메모리 셀들(205)에 대한 액세스는 로우 디코더(row decoder)(220) 또는 컬럼 디코더(column decoder)(225)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(220)는 로컬 메모리 제어기(260)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 컬럼 디코더(225)는 로컬 메모리 제어기(260)로부터 컬럼 어드레스를 수신하고, 수신된 컬럼 어드레스에 기초하여 디지트 라인(215)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다중 워드 라인들(210), 및 DL_1 내지 DL_N으로 라벨링된 다중 디지트 라인들(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예를 들어, WL_1 및 DL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스로 지칭될 수 있다.
메모리 셀(205)은 커패시터(230)와 같은 로직 저장 구성요소 및 스위칭 구성요소(235)를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 일 예일 수 있다. 커패시터(230)의 제1 노드는 스위칭 구성요소(235)와 연결될 수 있고 커패시터(230)의 제2 노드는 전압원(240)과 연결될 수 있다. 일부 경우에, 전압원(240)은 Vpl과 같은 셀 플레이트 기준 전압일 수 있거나 Vss와 같은 접지일 수 있다. 경우에 따라, 전압원(240)은 플레이트 라인 드라이버와 결합된 플레이트 라인의 예일 수 있다. 스위칭 구성요소(235)는 트랜지스터 또는 두 구성요소들 사이의 전자 통신을 선택적으로 설정 또는 해제하는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 셀(205)을 선택 또는 선택 해제하는 것은 스위칭 구성요소(235)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(230)는 스위칭 구성요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(230)는 스위칭 구성요소(235)가 비활성화될 때 디지트 라인(215)으로부터 분리될 수 있고, 커패시터(230)는 스위칭 구성요소(235)가 활성화될 때 디지트 라인(215)과 연결될 수 있다. 경우에 따라, 스위칭 구성요소(235)는 트랜지스터이고 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있고, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차는 트랜지스터의 임계 전압보다 크거나 작을 수 있다. 경우에 따라, 스위칭 구성요소(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성요소(235)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작을 수행하는 데 사용되는 메모리 셀(205)(또는 메모리 셀들(205)의 로우)과 전자 통신하는 도전성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고 메모리 셀의 스위칭 구성요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 스위칭 구성요소를 포함하지 않을 수 있다. 일부 메모리 셀(205)은 빈번한 로우 활성화(예를 들어, 빈번한 워드 라인 활성화에 대응) 또는 로우 해머링의 경우에 저장된 상태를 상실하거나 저장된 상태가 다른 상태로 변경될 수 있다. 즉, 단일 로우, 로우들의 그룹 또는 로우들의 패턴이 비교적 높은 빈도로 액세스되는 경우 희생 로우들(예를 들어, 인접 또는 근접 로우들)의 메모리 상태가 영향을 받을 수 있다. 예를 들어, 메모리 셀들(205)은 데이터의 주기적 리프레시 없이 저장된 데이터를 잃을 수 있고, 로우 해머링은 메모리 셀들(205)이 저장된 상태를 상실하게 하거나 저장된 상태가 더 짧은 시간에 걸쳐(예를 들어, 리프레시 사이클보다 빠름) 다른 상태로 변경되게 할 수 있다.
메모리 서브 어레이의 예일 수 있는 메모리 다이(200)는 로우 액세스 로직(265)을 포함할 수 있다. 로우 액세스 로직(265)은 워드 라인들(210) 또는 로우 디코더(220)의 부분들에 연결될 수 있다. 로우 액세스 로직(265)은 액세스 동작 동안 활성화되는 워드 라인(210)을 결정하도록 구성될 수 있다. 일부 경우에, 로우 액세스 로직(265)은 액세스 동작 동안 활성화되는 단일 워드 라인(210)을 결정할 수 있다. 일부 다른 영역에서, 로우 액세스 로직(265)은 액세스 동작 동안 활성화되는 워드 라인을 포함하는 워드 라인들(210)의 서브세트를 결정할 수 있다. 로우 액세스 로직(265)은 액세스 동작 동안 활성화되는 워드 라인 또는 라인들(210)의 지시를 구성요소(예를 들어, 본원에서 설명된 바와 같은 검증기(235))로 전송하도록 구성될 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(245)와 연결하는 도전성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 부분 동안 디지트 라인(215)과 선택적으로 연결될 수 있다. 예를 들어, 메모리 셀(205)의 스위칭 구성요소(235) 및 워드 라인(210)은 메모리 셀(205)의 커패시터(230)와 디지트 라인(215)을 연결 및/또는 분리하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신(예를 들어, 일정한)할 수 있다. 메모리 다이(200)는 컬럼 액세스 로직(275)을 포함할 수 있다. 컬럼 액세스 로직(275)은 컬럼 디코더(225) 또는 감지 구성요소(245)에 연결될 수 있다. 컬럼 액세스 로직(275)은 액세스 동작 동안 선택되는 디지트 라인(215)을 결정하도록 구성될 수 있다. 일부 경우에, 컬럼 액세스 로직(275)은 액세스 동작 동안 선택되는 단일 디지트 라인(215)을 결정할 수 있다. 일부 다른 경우에, 컬럼 액세스 로직(275)은 액세스 동작 동안 선택되는(또는 선택되는 하나 이상의 디지트 라인을 포함하는) 디지트 라인들(215)의 서브세트를 결정할 수 있다. 컬럼 액세스 로직(275)은 액세스 동작 동안 선택되는 디지트 라인 또는 라인들(215)의 표시를 구성요소(예를 들어, 본원에 설명된 바와 같은 검증기)로 전송하도록 구성될 수 있다.
감지 구성요소(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예를 들어, 전하)를 검출하고 저장된 상태에 기초하여 메모리 셀(205)의 로직 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 매우 작을 수 있다. 이와 같이, 감지 구성요소(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화를 감지하고 감지된 전하를 기반으로 로직 상태 0 또는 로직 상태 1에 대응하는 신호를 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 그의 대응하는 디지트 라인(215)에 신호를 출력(예를 들어, 전하를 방전)할 수 있다. 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다. 감지 구성요소(245)는 디지트 라인(215)을 통해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(250)보다 더 높은 전압을 갖는다면, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 로직 1이라고 결정하고 디지트 라인(215)이 기준 신호(250)보다 낮은 전압을 갖는다면, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 로직 0이라고 결정할 수 있다. 감지 구성요소(245)는 신호들의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 로직 상태는 출력(255)으로서 컬럼 디코더(225)를 통해 출력될 수 있다. 일부 경우에, 감지 구성요소(245)는 다른 구성요소(예를 들어, 컬럼 디코더(225), 로우 디코더(220))의 일부일 수 있다. 일부 경우에, 감지 구성요소(245)는 로우 디코더(220) 또는 컬럼 디코더(225)와 전자 통신할 수 있다.
로컬 메모리 제어기(260)는 다양한 구성요소들(예를 들어, 로우 디코더(220), 컬럼 디코더(225), 및 감지 구성요소(245))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 로우 디코더(220), 컬럼 디코더(225), 및 감지 구성요소(245) 중 하나 이상이 로컬 메모리 제어기(260)와 함께 위치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 커맨드 및/또는 데이터를 수신하고, 커맨드 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에 대해 하나 이상의 동작들을 수행하고, 하나 이상의 동작들을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다. 일부 경우에, 데이터는 프리페치 폭(prefetch width)에 따라 메모리 다이(200)로부터 디바이스 메모리 제어기(155)로 통신될 수 있다. 프리페치 폭은 데이터 버스 폭의 함수일 수 있다. 예를 들어, 프리페치 폭은 Xn으로 주어질 수 있으며, 여기서 X는 승수(multiplier)(예를 들어, 2, 4, 8, 16)이고 n은 데이터 버스 폭이다. 승수 X는 예를 들어 메모리 다이(200)에 대한 액세스를 위한 버스트 길이(burst length)(예를 들어, 도 1을 참조하여 설명된 DQ 채널(190)의 각 데이터 핀을 통해 전송되는 비트의 양)와 같을 수 있다. 일부 경우에, 프리페치 폭은 정적일 수 있다(예를 들어, 메모리 디바이스의 하드와이어드 특성).
디바이스 메모리 제어기(155)는 메모리 디바이스와 외부 메모리 제어기(예를 들어, 호스트 디바이스) 간의 데이터 통신을 위한 버스 폭을 지시할 수 있다. 경우에 따라 이 버스 폭은 가변적일 수 있다. 예를 들어, 메모리 디바이스와 외부 메모리 제어기 사이의 데이터 통신을 위한 최대 버스 폭은 각각의 가능한 신호 경로들을 사용하는 것(예를 들어, 각각의 이용 가능한 데이터 핀을 사용하는 것)에 대응할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 (예를 들어, 사용 중인 데이터 핀의 서브세트에 대응하는) 신호 경로의 서브세트가 사용될 것을 지시할 수 있다. 일부 경우에, 이는 디바이스 메모리 제어기(155)가 결함이 있을 수 있는 데이터 핀 및/또는 신호 경로를 피하도록 할 수 있다. 일부 경우에, 프리페치 폭은 신호 경로들의 서브세트가 사용될 때 변경되지 않을 수 있다(예를 들어, 최대 또는 전체 버스 폭에 따라 결정될 수 있음).
로컬 메모리 제어기(260)는 커맨드들을 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하기 전에 수신된 커맨드들이 정의되었는지 여부를 결정할 수 있다. 즉, 로컬 메모리 제어기(260)는 수신된 커맨드들을 정의된 커맨드들의 세트와 비교할 수 있다. 수신된 커맨드들이 정의된 커맨드들의 세트에 포함된 경우, 로컬 메모리 제어기는 커맨드들을 메모리 다이(200)에 의해 사용될 수 있는 정보로 디코딩할 수 있다. 대안적으로, 수신된 커맨드들이 정의된 커맨드들의 세트에 포함되지 않은 경우(예를 들어, 수신된 커맨드들이 정의되지 않은/무효한 경우), 로컬 메모리 제어기(260)는 커맨드들이 메모리 다이(200)로 전송 및 전파되는 것을 차단할 수 있다.
로컬 메모리 제어기(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화하기 위해 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(260)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본원에서 논의된 인가된 전압 또는 전류의 진폭, 형상, 또는 지속기간은 조정되거나 변경될 수 있고 메모리 다이(200)를 동작하는데 논의된 다양한 동작에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀들(205)에 대한 기록 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기록 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 로직 상태를 저장하도록 프로그래밍 될 수 있다. 일부 경우에, 복수의 메모리 셀들(205)은 단일 기록 동작 동안 프로그래밍 될 수 있다. 로컬 메모리 제어기(260)는 기록 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 식별할 수 있다(예를 들어, 타겟 메모리 셀(205)의 어드레스). 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압 인가)할 수 있다. 로컬 메모리 제어기(260)는 기록 동작 동안 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가하여 메모리 셀(205)의 커패시터(230)에 특정 상태(예를 들어, 전하)를 저장할 수 있고, 특정 상태(예를 들어, 충전)는 원하는 로직 상태를 나타낼 수 있다.
로우 액세스 로직(265) 및 컬럼 액세스 로직(275)은 타겟 메모리 셀(205)에 대응하는 어레이의 서브세트를 결정할 수 있다. 즉, 로우 액세스 로직(265) 및 컬럼 액세스 로직(275)은 기록 동작에 의해 활성화된 워드 라인 또는 라인들(210) 및 기록 동작과 연관된 데이터를 전달하는 디지트 라인 또는 라인들(215)을 결정하도록 구성될 수 있다. 로우 액세스 로직(265) 및 컬럼 액세스 로직(275)은 어레이의 결정된 서브세트의 지시를 (예를 들어, 본원에서 논의된 바와 같은 검증기에게) 전송할 수 있다. 일부 예에서, 어레이의 서브세트의 지시는 어레이의 하나 이상의 차원을 따른 서브세트를 지시할 수 있다. 예를 들어, 어레이의 서브세트의 지시는 기록 동작 동안 활성화되는 워드 라인 또는 라인들(210)(예를 들어, 로우 매트릭스(MAT) 지시)을 지시할 수 있다. 추가적으로 또는 대안적으로, 어레이의 서브세트의 지시는 기록 동작 동안 선택된 디지트 라인 또는 라인들(215)(예를 들어, 컬럼 MAT 지시)을 지시할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀들(205)에 대한 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 로직 상태가 결정될 수 있다. 경우에 따라, 단일 판독 동작 동안 복수의 메모리 셀들(205)이 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)(예를 들어, 타겟 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압 인가)할 수 있다. 타겟 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 감지 구성요소(245)에 신호를 전달할 수 있다. 감지 구성요소(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 구성요소(245)를 동작(예를 들어, 감지 구성요소를 래칭)할 수 있고, 이에 의해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 그 비교에 기초하여, 감지 구성요소(245)는 메모리 셀(205)에 저장된 로직 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 판독 동작의 일부로서 메모리 셀(205)에 저장된 로직 상태를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 전달할 수 있다.
로우 액세스 로직(265) 및 컬럼 액세스 로직(275)은 타겟 메모리 셀(205)에 대응하는 어레이의 서브세트를 결정할 수 있다. 즉, 로우 액세스 로직(265) 및 컬럼 액세스 로직(275)은 판독 동작 동안 활성화된 워드 라인 또는 라인들(210) 및 판독 동작과 연관된 데이터를 운반하는 디지트 라인 또는 라인들(215)을 결정하도록 구성될 수 있다. 로우 액세스 로직(265) 및 컬럼 액세스 로직(275)은 어레이의 결정된 서브세트의 지시를 (예를 들어, 본원에서 논의된 바와 같은 검증기에게) 전송할 수 있다. 일부 예에서, 어레이의 서브세트의 지시는 어레이의 하나 이상의 차원을 따른 서브세트를 나타낼 수 있다. 예를 들어, 어레이의 서브세트의 지시는 판독 동작 동안 활성화되는 워드 라인 또는 라인들(210)(예를 들어, 로우 MAT 지시)을 지시할 수 있다. 추가적으로 또는 대안적으로, 어레이의 서브세트의 지시는 판독 동작 동안 선택된 디지트 라인 또는 라인들(215)(예를 들어, 컬럼 MAT 지시)을 지시할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 로직 상태를 저하시키거나 파괴할 수 있다. 예를 들어, DRAM 아키텍처에서 수행되는 판독 동작은 타겟 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 원래의 로직 상태로 되돌리기 위해 재기록 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 동작 후에 로직 상태를 타겟 메모리 셀에 재기록할 있다. 경우에 따라, 재기록 동작이 판독 동작의 일부로 간주될 수 있다. 또한, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하면 해당 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 교란할 수 있다. 따라서, 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 재기록 동작 또는 리프레시 동작이 수행될 수 있다.
로컬 메모리 제어기(260)는 자동 리프레시 모드 또는 셀프 리프레시 모드에 따라 동작할 수 있다. 자동 리프레시 모드에서, 로컬 메모리 제어기(260)는 호스트 디바이스(예를 들어, 외부 메모리 제어기(105))로부터 메모리 다이(200)를 리프레시하기 위한 리프레시 커맨드를 수신할 수 있다. 자동 리프레시 모드는 메모리 디바이스가 메모리 커맨드를 수신하고 실행하는 메모리 디바이스의 디폴트 또는 정상 동작에서 사용될 수 있다. 자동 리프레시 모드에서, 로컬 메모리 제어기(260)는 각각의 리프레쉬 커맨드를 수신할 때 리프레쉬 동작을 수행할 수 있고, 여기서 각각의 리프레시 동작은 메모리 어레이의 하나 이상의 로우들을 리프레시하는 것을 포함한다.
셀프 리프레시 모드에서, 로컬 메모리 제어기(260)는 리프레시 동작을 개시할 수 있다. 셀프 리프레시 모드는 메모리 디바이스의 저전력 또는 대기 상태에서 사용될 수 있으며, 여기서 메모리 디바이스는 리프레시 커맨드를 포함하는 메모리 커맨드를 수신할 수 없다. 셀프 리프레시 모드에서, 로컬 메모리 제어기(260)는 내부 오실레이터, 내부 카운터 등을 이용하여 메모리 셀들(205)을 리프레시할 수 있다. 어느 모드에서든, 로컬 메모리 제어기(260)는 메모리 다이(200)의 조건에 따라 리프레시 레이트를 결정할 수 있다. 리프레시 레이트는 각각의 메모리 셀들(205)이 리프레시되는 주기의 역에 대응할 수 있다.
로컬 메모리 제어기(260)는 데이터 무결성의 감소와 연관될 수 있는 메모리 디바이스에서의 이벤트를 검출할 수 있다. 그 결과, 로컬 메모리 제어기(260)는 데이터 무결성을 보존하기 위해 메모리 다이(200)의 리프레시 레이트를 조정하기로 결정할 수 있다. 로컬 메모리 제어기(260)가 자동 리프레시 모드에 따라 동작하는 경우, 로컬 메모리 제어기(260)는 호스트 디바이스로부터 각각의 리프레시 커맨드를 수신하는 것에 응답하여 리프레시되는 로우들의 수량(예를 들어, 메모리 다이(200)의 하나 이상의 물리적 로우들에 있는 메모리 셀들)을 증가시킬 수 있다.
예를 들어 리프레시 레이트를 두(2) 배로 늘리려면 로컬 메모리 제어기(260)는 단일 리프레시 커맨드에 응답하여 리프레시되는 메모리 다이(200)의 로우들의 양을 두 배로 늘릴 수 있다. 로컬 메모리 제어기(260)가 셀프 리프레시 모드에 따라 동작하는 경우, 로컬 메모리 제어기(260)는 단일 리프레시 동작에서 리프레시되는 메모리 다이(200)의 로우들의 양 또는 타이밍 파라미터를 조정할 수 있다. 예를 들어, 메모리 다이(200)의 리프레시 레이트를 증가시키기 위해, 로컬 메모리 제어기(260)는 리프레시 동작의 주기성을 감소시키거나 단일 리프레시 동작의 실행 동안 리프레시되는 메모리 다이(200)의 로우들의 양을 증가시킬 수 있거나, 두 파라미터를 조합하여 조정할 수 있다.
도 3은 본원에 개시된 바와 같은 안전 이벤트 검출을 위해 구성된 메모리 디바이스를 도시하는 시스템(300)의 예를 도시한다. 시스템(300)은 무엇보다도 도 1 및 도 2를 참조하여 본원에 설명된 하나 이상의 구성요소들을 포함할 수 있다. 예를 들어, 시스템(300)은 도 1을 참조하여 설명된 외부 메모리 제어기(105)의 예일 수 있는 호스트 디바이스(305); 도 1 및 도 2를 참조하여 설명된 메모리 디바이스(110), 메모리 다이(160), 또는 메모리 다이(200)의 예일 수 있는 메모리 디바이스(310); 도 1 및 2를 참조하여 설명된 디바이스 메모리 제어기(155), 하나 이상의 로컬 메모리 제어기들(165), 또는 로컬 메모리 제어기(260), 또는 이들의 임의의 조합의 예일 수 있는 제어기(325); 도 1을 참조하여 설명된 메모리 어레이(170)의 예일 수 있는 메모리 어레이(330)를 포함할 수 있다. 메모리 디바이스(310)는 또한 이벤트 검출 회로(335) 및 모드 회로(340)를 포함할 수 있다.
호스트 디바이스(305)는, 도 1을 참조하여 논의된 바와 같이 CA 채널(186) 또는 DQ 채널(190)과 같은 채널(115)의 예일 수 있는 채널(320)에 의해 커맨드를 전송할 수 있다. 커맨드는 메모리 디바이스(310), 예를 들어 메모리 인터페이스(315)에 의해 수신될 수 있다. 커맨드는 메모리 디바이스(310) 상의 메모리 어레이(330)에서의 액세스 동작(예를 들어, 판독 동작, 리프레시 동작, 기록 동작)을 위한 명령어를 포함할 수 있다. 커맨드는 액세스 동작의 타겟이 되는 메모리 어레이(330)의 어드레스를 더 포함할 수 있다. 어드레스는 메모리 어레이(330)의 로우 및 컬럼(들)(예를 들어, 물리적 또는 가상의)에 대응하는 로우 어드레스 및 컬럼 어드레스를 포함할 수 있다. 메모리 어레이(330)는 각각이 하나 이상의 로우들 및/또는 하나 이상의 컬럼들을 포함할 수 있는 하나 이상의 메모리 뱅크들을 포함할 수 있다. 커맨드는 메모리 어레이(330) 내의 로우 어드레스에 대한 활성화(예를 들어, 판독, 기록 등)와 연관될 수 있다. 제어기(325)는 메모리 어레이(330) 상에서 다중 액세스 커맨드들(예를 들어, 액세스 커맨드 패턴)을 실행할 수 있고, 따라서 메모리 어레이(330) 내의 뱅크들, 로우들 및/또는 컬럼들의 패턴에 액세스할 수 있다.
일부 경우에는, 커맨드는 데이터 전송 동작을 포함할 수 있다. 예를 들어, 판독 동작에서 데이터는 메모리 어레이(330)에서 호스트 디바이스(305)로 전송될 수 있다. 다른 예에서, 데이터는 기록 동작에서 호스트 디바이스(305)로부터 메모리 어레이(330)로 전송될 수 있다. 데이터는 채널(320) 내의 데이터 채널(예를 들어, DQ 채널(190))에 의해 (호스트 디바이스(305)와 메모리 디바이스(310) 사이에서) 전송될 수 있다. 제어기(325)는 메모리 인터페이스(315)로부터 커맨드를 수신하고, 커맨드를 처리하고, 메모리 어레이(330) 상에서 커맨드를 실행할 수 있다.
제어기(325)는 다양한 동작 모드에 따라 메모리 디바이스(310)를 동작시킬 수 있다. 정상 동작 모드에도 대응할 수 있는 제1 동작 모드에서, 제어기(325)는 디폴트 구성에 따라 메모리 디바이스를 동작시킬 수 있다. 디폴트 구성은 메모리 디바이스(310)를 일부 미리 구성된 파라미터에 따라 동작시키는 것을 포함할 수 있다. 미리 구성된 파라미터는 메모리 디바이스(310)와 관련된 사양에 의해 정의된 메모리 디바이스(310)에 대한 파라미터를 포함할 수 있다. 파라미터는 메모리 디바이스(310)에 대한 커맨드 세트, 메모리 디바이스(310)에 대한 전압 레벨(예를 들어, 메모리 디바이스(310)에 대한 전원 공급 장치에 대한 전압 레벨), 타이밍 파라미터(예를 들어, 클록 속도, 리프레시 레이트) 등을 포함할 수 있다.
제어기(325)는 메모리 디바이스(310)의 데이터 무결성에 기초하여 메모리 디바이스(310)의 동작 모드를 적응하도록 결정할 수 있다. 예를 들어, 제어기(325)는 (예를 들어, 이벤트 검출 회로(335)로부터의 지시에 기초하여) 메모리 디바이스(310)의 데이터 무결성과 관련된 이벤트의 발생을 결정할 수 있다. 여기서, 제어기(325)는 메모리 디바이스(310)의 동작 모드를 제1(예를 들어, 정상) 동작 모드에서 제2(예를 들어, 안전) 동작 모드로 조정할 수 있다. 안전 동작 모드는 검출된 이벤트의 결과로 데이터 무결성의 감소를 제한할 수 있는 동작 모드에 대응할 수 있다.
이벤트 검출 회로(335)는 메모리 디바이스(310)의 데이터 무결성에 영향을 미치는 이벤트들을 검출할 수 있다. 이벤트 검출 회로(335)는 이벤트를 검출하기 위한 단일 회로 또는 상이한 유형의 이벤트들을 검출하기 위한 (예를 들어, 메모리 디바이스(310)의 다양한 위치에서) 하나의 회로 이상의 것을 포함할 수 있다. 제1 예에서, 이벤트 검출 회로(335)는 호스트 디바이스(305)로부터 수신된 커맨드가 메모리 디바이스(310)에서 적절하게 실행되지 않았음을 검출할 수 있다. 예를 들어, 이벤트 검출 회로(335)는 호스트 디바이스(305)로부터 수신된 커맨드가 부정확하게 디코딩되었고(예를 들어, 제어기(325)에 의해) 따라서 부정확한 액세스 명령어 및/또는 어드레스를 야기할 수 있음을 검출할 수 있다. 하나의 경우에, 이벤트 검출 회로(335)는 액세스 명령어를 디코딩하려고 시도할 때 제어기(325)가 디코딩 에러를 경험했다고 결정할 수 있다. 여기서, 이벤트 검출 회로(335)는 제어기(325)로부터 디코딩 실패의 지시를 수신할 수 있다. 다른 경우에, 이벤트 검출 회로(335)는 제어기(325)에 의해 결정된 액세스 명령어의 유형을(예를 들어, 커맨드의 디코딩을 기초로) 메모리 인터페이스(315)에서 수신된 원시 커맨드 데이터와 비교할 수 있다(예를 들어, 제어기(325)에 의한 디코딩 이전). 이벤트 검출 회로(335)는 원시 명령어 데이터(예를 들어, 제어기(325)에 의해 사용되는 것과 유사하거나 논리적으로 등가인 디코딩 방법에 의해)에 의해 지시되는 액세스 명령어의 유형을 결정할 수 있다. 제어기(325)에 의해 지시된 액세스 명령어의 유형이 이벤트 검출 회로(335)에 의해 결정된 액세스 명령어의 유형과 일치하지 않는 경우, 이벤트 검출 회로(335)는 감소된 데이터 무결성과 연관된 이벤트가 발생했다고 결정할 수 있다.
다른 경우에, 이벤트 검출 회로(335)는 커맨드가 정확한 어드레스에서 실행되지 않았다고 결정할 수 있다. 예를 들어, 이벤트 검출 회로(335)는 커맨드의 실행 동안 액세스된 메모리 어레이(330)의 부분의 지시를 메모리 어레이(330)(또는 도 2를 참조하여 논의된 바와 같은 로우 액세스 로직(265) 및/또는 컬럼 액세스 로직(275)과 같은 메모리 어레이(330)와 연관된 회로)로부터 수신할 수 있다. 지시는 액세스된 부분에 대한 식별자(예를 들어, 로우 식별자, 컬럼 식별자, 로우 MAT 식별자, 컬럼 MAT 식별자)를 포함할 수 있다. 로우 MAT는 단일 워드 라인, 하나 이상의 서브 어레이들의 워드 라인들의 서브세트, 서브 어레이 등을 나타낼 수 있다. 컬럼 MAT는 단일 컬럼, 하나 이상의 서브 어레이들의 컬럼들의 서브세트, 서브 어레이 등을 나타낼 수 있다. 경우에 따라, 각 컬럼은 디지트 라인 대응한다. 이벤트 검출 회로(335)는 또한 메모리 인터페이스(315)로부터 커맨드를 수신할 수 있다. 이 예에서, 이벤트 검출 회로(335)는 이벤트 검출 회로(335)에서 결정된 예상 어드레스를(예를 들어, 메모리 인터페이스(315)로부터 수신된 커맨드에 기초하여) 메모리 어레이(330)에 의해 지시된 액세스된 부분과 비교할 수 있다(예를 들어, 이벤트 검출 회로(335)의 비교기에서). 이벤트 검출 회로(335)는 액세스된 부분이 예상 어드레스에 의해 지시된 메모리 어레이(330)의 부분과 일치하지 않는 경우 데이터 무결성의 감소와 관련된 이벤트를 검출할 수 있다.
제2 예에서, 이벤트 검출 회로(335)는 메모리 어레이(330)에서 로우 해머 이벤트를 검출할 수 있다. 여기서, 이벤트 검출 회로(335)는 로우 액세스 메트릭을 결정하도록 구성된 회로 구성요소를 포함할 수 있다. 이벤트 검출 회로(335)는 카운터, 타이머 등을 포함할 수 있다. 로우 액세스 메트릭은 관련 액세스의 양(예를 들어, 동일하거나 유사한 로우, 뱅크 등에 대한 액세스의 양 또는 패턴)을 나타낼 수 있다. 이벤트 검출 회로(335)는 메모리 인터페이스(315) 또는 제어기(325)로부터 액세스(예를 들어, 호스트 디바이스(305)로부터 수신된 액세스 명령)의 지시를 수신할 수 있다. 즉, 정상 동작 모드 동안, 제어기(325)는 메모리 어레이(330) 상에서 호스트 디바이스(305)로부터 수신된 액세스 커맨드를 실행할 수 있다. 제어기(325)는 이벤트 검출 회로(335)에 대한 액세스의 지시를 추가로 제공할 수 있다. 액세스에 기초하여, 이벤트 검출 회로(335)는 관련된 액세스의 양을 결정하고 로우 액세스 메트릭을 임계값(예를 들어, 로우 해머 이벤트에 대응할 수 있는 관련 액세스의 양을 나타내는 사전 구성된 또는 프로그래밍된 임계값)과 비교할 수 있다. 이벤트 검출 회로(335)는 로우 해머링이 메모리 어레이(330)의 하나 이상의 셀들의 데이터 보유에 부정적인 영향을 미칠 수 있기 때문에, 로우 해머 이벤트를 검출하는 경우 데이터 무결성의 감소와 관련된 이벤트를 검출할 수 있다.
제3 예에서, 이벤트 검출 회로(335)는 메모리 디바이스(310)의 현재 리프레시 동작이 메모리 디바이스(310)에 대한 산업 표준 또는 사양을 만족하지 않는다고 결정할 수 있다(예를 들어, 리프레시 동작이 리프레시 레이트 파라미터를 충족하지 않음). 여기서, 이벤트 검출 회로(335)는 현재 리프레시 레이트(예를 들어, 각각의 리프레시 동작의 실행 동안 리프레시되는 메모리 어레이(330)의 로우들의 양과 조합하여 현재 리프레시 동작 실행 주기에 기초하여 메모리 어레이(330)를 리프레시하는데 걸리는 시간)를 결정하고 현재 리프레시 레이트를 리프레시 레이트 파라미터와 비교할 수 있다. 이벤트 검출 회로(335)는 현재 리프레시 레이트가 리프레시 레이트 파라미터보다 작은 경우 감소된 데이터 무결성과 연관된 이벤트를 검출할 수 있다.
제4 예에서, 이벤트 검출 회로(335)는 DQ 채널에 결함이 있을 수 있다고 결정할 수 있다. 예를 들어, DQ 채널과 관련된 데이터 핀은 단락, 개방 또는 교차 결합될 수 있다. 일부 경우에, 이벤트 검출 회로(335)는 DQ 채널의 하나 이상의 데이터 핀들과 연관된 오류를 결정할 수 있다. 일부 경우에, 이벤트 검출 회로(335)는 오류를 결정하기 위해 데이터를 수집할 수 있다. 예를 들어, 이벤트 검출 회로(335)는 데이터 핀 상의 전압(예를 들어, 데이터 핀의 구동 상태)이 메모리 인터페이스(315)의 출력과 동일하지 않음을 검출함으로써 데이터 핀 상의 단락을 검출할 수 있다. 추가적으로 또는 대안적으로, 이벤트 검출 회로(335)는 전류 감지 회로를 포함할 수 있다. 여기서, 이벤트 검출 회로(335)는 데이터 핀에 적용된 전류 감지 회로를 사용하여 개방, 단락 또는 교차 결합을 결정할 수 있다. 이벤트 검출 회로(335)는 호스트 디바이스(305)와 메모리 디바이스(310) 사이의 통신이 오류 및/또는 불완전할 수 있기 때문에 결함이 있는 DQ 채널을 검출하는 경우 데이터 무결성의 감소와 관련된 이벤트를 검출할 수 있다.
제5 예에서, 이벤트 검출 회로(335)는 호스트 디바이스(305)로부터 수신된 커맨드가 정의되지 않은 것으로 결정할 수 있다. 정의된 커맨드는 정의된 명령어(예를 들어, 판독 명령어, 기록 명령어, 리프레시 명령어 등) 및/또는 정의된 어드레스(예를 들어, 로우 어드레스, 컬럼 어드레스)와 관련된 커맨드일 수 있다. 이벤트 검출 회로(335)는 수신된 커맨드가 메모리 디바이스(310)에 대해 정의된 커맨드들의 세트에 포함되는지 여부를 결정할 수 있다. 메모리 디바이스(310)는 정의된 커맨드들의 세트를 저장할 수 있다. 이벤트 검출 회로(335)는 수신된 커맨드가 정의된 커맨드들의 세트 내에 있는지 여부를 결정하기 위해 회로(예를 들어, 룩업 테이블(LUT), 논리 기능을 구현하는 단순화된 프로세서 회로)를 활용할 수 있다. 메모리 디바이스(310)가 정의되지 않은 커맨드 또는 커맨드 시퀀스를 수신하는 경우, 메모리 디바이스(310)의 응답은 가변적이거나 알 수 없다. 따라서, 이벤트 검출 회로(335)가 수신된 커맨드가 정의된 커맨드들의 세트의 일부가 아니라고 결정할 때, 이벤트 검출 회로(335)는 데이터 무결성의 감소와 연관된 이벤트를 검출할 수 있다.
제6 예에서, 이벤트 검출 회로(335)는 메모리 디바이스(310)의 온도를 검출할 수 있다. 이벤트 검출 회로(335)는 메모리 디바이스(310)의 온도가 특정 임계값(예를 들어, 메모리 디바이스(310)의 온도가 너무 높거나 너무 낮음)을 초과할 때 감소된 데이터 무결성과 연관된 이벤트를 검출할 수 있다. 제7 예에서, 이벤트 검출 회로(335)는 메모리 디바이스(310)의 특정 전압 레벨(예를 들어, 메모리 디바이스(310)에 대한 전원 공급 장치의 전압 레벨)을 측정할 수 있다. 이벤트 검출 회로(335)는 측정된 전압 레벨이 임계 전압 레벨 아래로 내려가는 경우(예를 들어, 특정 시간 동안 또는 일정 기간 내의 특정 횟수만큼) 감소된 데이터 무결성과 관련된 이벤트를 검출할 수 있다.
임계값(예를 들어, 감소된 데이터 무결성과 연관된 이벤트를 검출하기 위한)은 메모리 디바이스(310)에서 사전 구성될 수 있다. 추가적으로 또는 대안적으로, 임계값은 호스트 디바이스(305)에 의해 (예를 들어, 메모리 인터페이스(315)를 통해) 지시될 수 있다. 일부 경우에, 임계값은 상호 의존적일 수 있다. 즉, 이벤트들(예를 들어, 온도 이벤트, 전압 이벤트, 오류 이벤트)에 대한 임계값들은 검출된 다수의 이벤트들의 조합을 기초로 할 수 있다. 예를 들어, 이벤트 검출 회로(335)가 메모리 어레이(330)에서 제1 온도 및 제1 전압 조건(예를 들어, 공칭 전압)을 검출하는 경우, 이벤트 검출 회로(335)는 감소된 데이터 무결성과 연관된 이벤트를 검출하지 않을 수 있다. 그러나, 이벤트 검출 회로(335)가 제2 전압 조건(예를 들어, 저전압 공급 조건)과 조합하여 제1 온도를 검출하는 경우, 이벤트 검출 회로(335)는 감소된 데이터 무결성과 관련된 이벤트를 검출할 수 있다. 메모리 디바이스(310)는 미리 결정되거나 구성될 수 있는 상호의존적 임계값들을 저장할 수 있다. 예를 들어, 이벤트들은 이벤트 인덱스들에 대응할 수 있고, 메모리 디바이스(310)는 조합 이벤트에 대한 인덱스들 및 상호의존적 임계값들에 따라 조합 이벤트들을 조회할 수 있다. 호스트 디바이스(305)는 새로운 이벤트 인덱스를 구성하고 새로운 조합 이벤트에 대한 이벤트 인덱스들과 상호 의존적 임계값들을 대응시킴으로써 상호의존적 임계값들을 구성하거나 조합 이벤트들을 추가할 수 있다.
이벤트 검출 회로(335)가 메모리 디바이스(310)에 대한 감소된 데이터 무결성과 관련된 이벤트를 검출할 때, 이벤트 검출 회로(335)는 제어기(325)에 이벤트를 지시(예를 들어, 플래그)할 수 있다. 경우에 따라, 이벤트 검출 회로(335)는 이벤트가 검출되면 제어기(325)에 이벤트의 통지(notification)를 전송할 수 있다. 대안적으로, 제어기(325)는 이벤트 검출 회로(335)가 감소된 데이터 무결성과 연관된 이벤트를 검출했는지를 결정하기 위해 이벤트 검출 회로(335)에 의해 설정된 플래그를 주기적으로 폴링(polling)할 수 있다. 통지는 검출된 이벤트의 발생을 제어기(325)에 지시할 수 있다. 추가적으로 또는 대안적으로, 통지는 검출된 이벤트와 관련된 추가 정보를 제어기(325)(예를 들어, 검출된 이벤트의 유형)에 지시할 수 있다. 예를 들어, 이벤트 검출 회로(335)가 로우 액세스 메트릭이 임계값을 충족한다고 결정하면, 이벤트 검출 회로(335)는 제어기(325)에 로우 해머 이벤트를 지시할 수 있다. 일부 경우에, 통지는 로우 액세스 메트릭이 임계값을 충족하는 로우 또는 로우들(예를 들어, 로우들의 그룹, 뱅크)을 나타내는 정보를 더 포함할 수 있다.
제어기(325)가 이벤트의 지시를 수신할 때(예를 들어, 이벤트 검출 회로(335)로부터), 제어기(325)는 이벤트를 나타내는 일부 상태 정보를 호스트 디바이스(305)에(예를 들어, 메모리 인터페이스(315)에 의해) 전송할 수 있다. 제어기(325)는 이벤트의 심각도에 기초하여 상태 정보를 호스트 디바이스(305)로 전송할지 여부를 결정할 수 있다. 예를 들어, 제어기(325)는 이벤트의 심각도가 임계 심각도를 충족하지 않는 것으로 제어기(325)가 결정하는 경우 이벤트를 나타내는 상태 정보를 전송하지 않을 수 있다. 임계값 심각도는 미리 구성된 임계값(예를 들어, 메모리 디바이스(310)에 하드와이어링된)일 수 있다. 일부 다른 예들에서, 임계값 심각도는 (예를 들어, 호스트 디바이스(305)에 의해) 프로그래밍 가능한 값일 수 있다.
상태 정보는 메모리 인터페이스(315)에 의해 통신될 수 있다. 예를 들어, 메모리 디바이스(310)는 메모리 인터페이스(315)의 핀에 의해 상태 정보를 전송할 수 있다. 경우에 따라 핀은 다기능일 수 있다(예를 들어, 데이터 전송 또는 다른 유형의 시그널링에도 사용됨). 예를 들어, 메모리 디바이스(310)는 메모리 디바이스(310)로부터 호스트 디바이스(305)로 통신되는 몇몇 다른 신호들과 상태 정보를 멀티플렉싱(multiplexing)할 수 있다. 다른 경우에는 핀이 상태 정보 전용일 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(310)는 데이터 패킷 내에 상태 정보를 포함하고 메모리 데이터 인터페이스를 통해 상태 정보를 전송할 수 있다. 다른 예에서, 메모리 디바이스(310)는 측파대 통신 방식에 의해(예를 들어, I2C(inter-integrated circuit) 버스와 같은 메모리 데이터 인터페이스 이외의 통신 버스에 의해) 상태 정보를 전송할 수 있다.
메모리 디바이스(310)는 데이터 무결성의 감소와 연관된 이벤트를 검출하는 것에 기초하여 메모리 디바이스(310)의 동작 모드를 정상 동작 모드로부터 안전 동작 모드로 적응시키도록 결정할 수 있다. 일부 경우에, 메모리 디바이스(310)의 제어기(325)는 이벤트 검출 회로(335)로부터 이벤트의 지시를 수신하는 것에 기초하여 동작 모드를 안전 동작 모드에 자율적으로 적응시키도록 결정할 수 있다. 예를 들어, 모드 회로(340)는 이벤트 검출 회로(335)에 의해 검출된 이벤트가 안전 동작 모드로의 전환을 보증할 만큼 충분히 심각한지 여부를 결정할 수 있다. 여기서, 모드 회로(340)는 검출된 이벤트를 동작 조정을 위한 구성과 비교할 수 있다. 동작 조정을 위한 구성은 감지된 다양한 이벤트들에 대해 동작 모드를 안전 모드로 조정할지 여부를 나타낼 수 있다. 예를 들어, 동작 조정을 위한 구성은 검출된 다양한 유형의 이벤트에 대해 자율 동작 조정이 구성되었는지 여부를 나타내는 비트맵일 수 있다. 동작 조정을 위한 구성은 메모리 디바이스(310)의 특성(예를 들어, 하드와이어링된)일 수 있다. 다른 경우에는 동작 조정을 위한 구성이 구성 가능할 수 있다. 예를 들어, 메모리 디바이스(310)는 호스트 디바이스(305)로부터 동작 조정을 위한 구성의 지시를 수신할 수 있다.
모드 회로(340)가 메모리 디바이스(310)에 대한 안전 동작 모드로 스위칭하기로 결정하면, 모드 회로(340)는 제어기(325)에 안전 모드를 표시할 수 있다. 제어기(325)는 (예를 들어, 호스트 디바이스(305)에 전송된) 상태 정보에 안전 모드의 지시를 포함할 수 있다.
일부 다른 경우에, 메모리 디바이스(310)는 호스트 디바이스(305)로부터 동작 모드를 안전 동작 모드에 적응시키라는 지시를 수신할 수 있다. 여기서, 모드 회로(340)는 메모리 디바이스(310)에 대한 안전 동작 모드를 결정하고 제어기(325)에 안전 동작 모드를 지시할 수 있다. 제어기(325)는 호스트 디바이스(305)에 전송된 상태 정보 내에 안전 동작 모드의 지시를 포함할 수 있다. 호스트 디바이스(305)는 (예를 들어, 모드 회로(340)에 의해 결정된 바와 같이) 상태 정보 내에 지시된 안전 모드에 따라 메모리 디바이스(310)가 동작하도록 결정할 수 있다. 예를 들어, 호스트 디바이스(305)는, 상태 정보 내의 정보에 기초하여, 메모리 디바이스(310)의 동작 모드를 안전 동작 모드로 조정할지 여부를 결정할 수 있다. 호스트 디바이스(305)가 메모리 디바이스(310)를 안전 동작 모드로 전환하기로 결정하면, 호스트 디바이스(305)는 상태 정보 내에서 이전에 지시된 안전 모드의 유형으로, 또는 어떤 경우에는 다른 유형의 안전 모드로 전환하라는 지시를 메모리 디바이스(310)에 전송할 수 있다.
모드 회로(340)는 메모리 디바이스(310)의 동작 모드를 안전 동작 모드로 변경하는 것을 개시할 수 있다. 일부 경우에, 모드 회로(340)는 동작 모드를 안전 모드 적응()에 적응시킬 수 있다. 일부 다른 경우에, 모드 회로(340)는 동작 모드를 특정 안전 동작 모드에 적응시키고 특정 안전 동작 모드를 제어기(325)에 지시하도록 결정할 수 있다. 여기서, 제어기(325)는 특정 안전 동작 모드에 따라 메모리 디바이스(310)를 동작시킬 수 있다.
안전 동작 모드는 검출된 이벤트의 결과로 데이터 무결성의 감소를 방지하거나 제한할 수 있는 동작 모드에 해당할 수 있다. 안전 동작 모드에 대응하는 메모리 디바이스(310)의 다수의 동작 모드들이 있을 수 있다. 모드 회로(340)는 이벤트 검출 회로(335)에 의해 검출된 이벤트의 유형에 기초하여 안전 동작 모드에 대한 동작 유형을 결정할 수 있다. 모드 회로(340)는 모드 레지스터를 설정함으로써 안전 동작 모드를 지시할 수 있다. 다른 경우에, 모드 회로(340)는 제어기(325)에 안전 동작 모드를 지시할 수 있다. 여기서, 제어기(325)는 안전 동작 모드로 진입하기 위한 커맨드를 발행할 수 있다. 다른 예에서, 메모리 디바이스(310)는 안전 동작 모드에 따라 동작하라는 지시를 수신할 수 있다.
제1 예에서, 안전 동작 모드는 메모리 어레이(330)의 리프레시 레이트를 적응시키는 것에 대응할 수 있다. 메모리 디바이스(310)가 자동 리프레시 모드에 따라 동작하는 경우, 제어기(325) 또는 모드 회로(340)는 리프레시 커맨드당 실행되는 로우들의 양을 조정할 수 있다(예를 들어, 호스트 디바이스(305)로부터 수신된 바와 같이). 예를 들어, 모드 회로(340)는 메모리 어레이(330)의 리프레쉬 레이트를 증가시키고(예를 들어, 이벤트 검출 회로(335) 또는 제어기(325)로부터 수신된 지시에 기초하여) 리프레시 커맨드당 리프레시되는 로우들의 양을 증가시키기로 결정할 수 있다(예를 들어, 4 로우들에서 6, 8, 10, 12, 16 로우들로). 제어기(325)가 셀프 리프레시 모드에 따라 동작하는 경우, 제어기(325) 또는 모드 회로(340)는 리프레시 동작의 주기성 및/또는 리프레시 동작당 리프레시되는 로우들의 양을 조정할 수 있다.
제2 예에서, 안전 동작 모드는 활성 데이터 핀 세트를 조정하는 것에 대응할 수 있다. 정상 동작 모드 동안, 메모리 디바이스(310)는 채널(320)과 연관된 데이터 핀들 각각을 활용할 수 있다. 그러나, 동작의 안전 모드 동안, 모드 회로(340)는 활성인 데이터 핀들의 서브세트의 표시를 제어기(325) 또는 메모리 인터페이스(315)에 제공할 수 있다. 데이터 핀들의 서브세트는 메모리 디바이스(310)에서 데이터 핀들의 총량의 임의의 중간 양일 수 있다. 버스트 길이는 활성 데이터 핀들의 양(예를 들어, 액세스 동작을 위해 데이터 핀을 통해 전송되는 데이터 비트의 양)에 따라 변경될 수 있다. 모드 회로(340)는 이벤트 검출 회로(335)에 의해 검출된 에러에 기초하여 활성 데이터 핀들의 세트를 결정할 수 있다. 따라서, 시스템(300)은 하나 이상의 데이터 핀들과 연관된 검출된 오류에 기초하여 활성 데이터 핀 세트를 구성함으로써 신뢰성을 증가시킬 수 있다.
제3 예에서, 안전 동작 모드는 특정 액세스 명령을 차단하는 것에 대응할 수 있다(예를 들어, 호스트 디바이스(305)로부터 수신된 외부 커맨드). 제1 예에서, 모드 회로(340) 또는 제어기(325)는 정의되지 않은 커맨드를 차단할 수 있다. 예를 들어, 이벤트 검출 회로(335)는 호스트 디바이스(305)로부터 수신된 커맨드가 정의되지 않은 것으로 결정할 수 있다(예를 들어, 정의된 커맨드 세트에 포함되지 않음). 여기서, 모드 회로(340)는 정의되지 않은 커맨드의 실행을 차단할 수 있다. 다른 예에서, 모드 회로(340)는 다른 커맨드의 실행을 차단할 수 있다. 예를 들어, 모드 회로 또는 제어기(325)는 메모리 어레이(330)의 적어도 일부에 대한 액세스를 제한할 수 있다. 여기서, 제어기(325) 또는 모드 회로(340)는 액세스 제한 대상인 메모리 어레이(330)의 하나 이상의 부분들(예를 들어, 로우, 컬럼, 서브 어레이, 뱅크, 뱅크 그룹)에 대한 커맨드의 실행을 차단할 수 있다. 일부 다른 예에서, 제어기(325) 또는 모드 회로(340)는 안전 모드 동안 정의된 커맨드를 실행하지 않을 수 있다. 일부 다른 예에서, 제어기(325) 또는 모드 회로(340)는 안전 모드 동안 특정 유형의 정의된 커맨드를 실행하지 않을 수 있다(예를 들어, 메모리 디바이스(310)는 안전 모드 동안 판독 커맨드를 실행할 수 있지만 다른 유형의 커맨드는 실행하지 않을 수 있음).
제4 예에서, 안전 모드는 메모리 어레이(330)의 하나 이상의 부분들에 대한 로우 액세스를 방지하는 것에 대응할 수 있다. 여기서, 모드 회로(340)는 메모리 어레이(330)의 하나 이상의 부분에 대응하는 액세스 커맨드를 차단할 수 있다. 이 안전 모드는 이벤트 검출 회로(335)가 메모리 어레이(330)의 하나 이상의 부분에서 로우 해머 이벤트를 검출하는 경우에 데이터 무결성의 감소를 제한할 수 있다. 예를 들어, 차단된 액세스 커맨드는 잠재적인 로우 해머 이벤트와 연관된 메모리 어레이(330)의 하나 이상의 부분들에서 메모리 어레이(330)에 대한 로우 액세스에 대응할 수 있다. 하나의 경우에, 안전 모드는 메모리 어레이(330)에 대한 뱅크들 각각에 대한 액세스 커맨드를 차단하는 모드 회로(340) 또는 제어기(325)를 포함할 수 있다. 다른 예에서, 안전 모드는 단일 뱅크(예를 들어, 검출된 로우 해머 이벤트와 관련된 뱅크)에 대한 액세스 커맨드를 차단하는 모드 회로(340) 또는 제어기(325)를 포함할 수 있다. 여기서, 제어기(325) 또는 모드 회로(340)는 메모리 어레이(330) 내의 나머지 뱅크가 계속해서 액세스 모드에서 동작하는 동안 단일 뱅크에 대한 액세스 커맨드를 차단할 수 있다(예를 들어, 제어기(325)는 액세스 커맨드를 나머지 뱅크에 전파할 수 있음). 안전 모드 동안, 제어기(325)는 안전 모드와 연관된 뱅크 또는 뱅크들에 대한 리프레시 동작을 개시할 수 있다.
제5 예에서, 안전 모드는 셀프 리프레시 동작을 실행하는 메모리 어레이(330)에 대응할 수 있다. 여기서, 모드 회로(340)는 메모리 디바이스(310)가 메모리 어레이(330)의 하나 이상의 부분의 리프레시 동작을 개시하는 안전 동작 모드를 나타낼 수 있다. 일부 경우에, 메모리 어레이(330)의 부분은 이벤트 검출 회로(335)에 의해 검출된 이벤트와 연관된 메모리 어레이(330)의 부분에 대응할 수 있다. 따라서, 리프레시 동작은 메모리 어레이(330)의 메모리 셀 상태를 유지할 수 있고, 따라서 메모리 디바이스(310)의 데이터 무결성을 증가시킬 수 있다. 제6 예에서, 안전 모드는 메모리 디바이스(310)에 대한 동작 속도를 조절하는 모드 회로(340) 또는 제어기(325)에 대응할 수 있다. 예를 들어, 모드 회로(340)는 메모리 디바이스의 내부 클록 속도를 낮추도록 결정할 수 있다.
모드 회로(340)는 하나 이상의 유형의 안전 모드를 동시에 구현하도록 결정할 수 있다. 예를 들어, 모드 회로(340)는 메모리 디바이스(310)의 동작이 메모리 어레이(330)의 리프레시 레이트를 증가시킬 뿐만 아니라 메모리 어레이(330)의 하나 이상의 부분에 대한 액세스 커맨드를 차단하는 것을 포함하도록 조정되는 안전 모드의 구현을 결정할 수 있다.
도 4는 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 프로세스 흐름(400)의 예시적인 다이어그램을 도시한다. 프로세스 흐름(400)의 특징은 메모리 디바이스(예를 들어, 도 1 내지 도 3을 참조하여 설명된 메모리 디바이스(110), 메모리 다이(160), 메모리 다이(200), 또는 메모리 디바이스(310)) 또는 도 1 내지 도 3을 참조하여 설명된 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165), 로컬 메모리 제어기(260), 제어기(325), 또는 이벤트 검출 회로(335)와 같은 메모리 디바이스의 구성요소에 의해 구현되거나 수행될 수 있다.
405에서, 메모리 디바이스는 정상 동작 모드에 따라 동작할 수 있다. 정상 동작 모드는 디폴트 구성에 따라 동작하는 메모리 디바이스에 대응할 수 있다. 디폴트 구성은 미리 구성된 파라미터에 따라 동작하는 메모리 디바이스를 포함할 수 있다. 미리 구성된 파라미터는 메모리 디바이스(310)로부터의 사양에 의해 정의된 메모리 디바이스에 대한 파라미터를 포함할 수 있다. 파라미터는 메모리 디바이스(310)에 대한 커맨드 세트, 메모리 디바이스(310)에 대한 전압 레벨(예를 들어, 메모리 디바이스(310)의 전원 공급을 위한 전압 레벨), 타이밍 파라미터(예를 들어, 클록 레이트, 리프레시 레이트) 등을 포함할 수 있다.
410에서, 메모리 디바이스는 감소된 데이터 무결성과 연관된 이벤트가 메모리 디바이스에서 검출되는지 여부를 결정할 수 있다. 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건 또는 전압 조건 중 하나 이상에 대응할 수 있다. 일부 경우에, 메모리 디바이스는 감소된 데이터 무결성과 연관될 수 있는 이벤트의 발생을 검출하기 위해 (예를 들어, 도 3을 참조하여 설명된 바와 같은) 이벤트 검출 회로를 사용할 수 있다.
첫 번째 경우에, 메모리 디바이스는 감소된 데이터 무결성과 연관된 이벤트가 메모리 디바이스에서 검출되지 않는다는 것을 블록(410)에서 결정할 수 있다. 여기서, 메모리 디바이스는 (예를 들어, 405에서 설명된 바와 같이) 정상 동작 모드에 따라 계속해서 동작할 수 있다.
두 번째 경우에, 메모리 디바이스는 감소된 데이터 무결성과 연관된 이벤트가 검출되었음을 블록(410)에서 결정할 수 있다. 여기서, 메모리 디바이스는 블록(415)으로 진행할 수 있다. 블록(415)에서, 메모리 디바이스는 검출된 이벤트를 지시하는 시그널링을 호스트 디바이스에 전송할 수 있다. 시그널링은 호스트 디바이스에 대한 상태 정보를 포함할 수 있다. 상태 정보는 이벤트가 검출되었다는 지시를 포함할 수 있다. 추가적으로 또는 대안적으로, 상태 정보는 검출된 이벤트 유형의 지시를 포함할 수 있다. 일부 경우에, 메모리 디바이스는 안전 동작 모드의 유형(예를 들어, 검출된 이벤트의 유형에 기초함)의 지시를 더 포함할 수 있다. 예를 들어, 상태 정보는 현재 리프레시 레이트가 리프레시 레이트 파라미터(예를 들어, 메모리 디바이스에 대한 산업 표준 또는 사양에 의해 정의된 바와 같이)보다 작은 이벤트를 지시할 수 있다. 여기서, 상태 정보는 리프레시 레이트가 2배가 되는 안전 모드를 더 나타낼 수 있다.
상태 정보는 메모리 디바이스의 메모리 데이터 인터페이스를 통해 통신될 수 있다. 예를 들어, 메모리 디바이스는 메모리 데이터 인터페이스의 핀에 의해 상태 정보를 전송할 수 있다. 경우에 따라, 핀은 다기능일 수 있습니다(예를 들어, 데이터 전송 또는 다른 유형의 시그널링에도 사용됨). 예를 들어, 메모리 디바이스는 상태 정보를 메모리 디바이스에서 호스트 디바이스로 통신되는 일부 다른 신호와 멀티플렉싱할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 데이터 패킷 내에 상태 정보를 포함하고 메모리 데이터 인터페이스를 통해 상태 정보를 전송할 수 있다. 다른 경우에는, 핀이 상태 정보 전용일 수 있다. 다른 예에서, 메모리 디바이스는 측파대 통신 방식에 의해(예를 들어, I2C 버스와 같은 메모리 데이터 인터페이스 이외의 통신 버스에 의해) 상태 정보를 전송할 수 있다.
첫 번째 경우에, 메모리 디바이스는 검출된 이벤트를 나타내는 시그널링을 호스트 디바이스에 전송한 후 블록(430)으로 진행할 수 있다. 두 번째 경우에, 메모리 디바이스는 블록(420)으로 진행할 수 있다.
420에서, 메모리 디바이스는 메모리 디바이스의 동작 모드를 정상 동작으로부터 안전 동작 모드로 자율적으로 변경할지 여부를 결정할 수 있다. 예를 들어, 메모리 디바이스는 검출된 이벤트가 안전 동작 모드로의 전환을 보증할 만큼 충분히 심각한지 여부를 결정할 수 있다. 여기서, 메모리 디바이스(예를 들어, 도 2를 참조하여 설명된 메모리 디바이스의 모드 회로)는 검출된 이벤트를 동작 조정을 위한 구성과 비교할 수 있다. 동작 조정을 위한 구성은, 검출된 이벤트에 기초하여, 동작 모드를 안전 모드로 조정할지 여부를 나타낼 수 있다.
첫 번째 경우에, 메모리 디바이스는 메모리 디바이스의 동작 모드를 안전 동작 모드로 조정하도록 결정할 수 있다. 여기서, 메모리 디바이스는 블록(425)으로 진행하여 안전 동작 모드에 따라 동작할 수 있다. 안전 동작 모드는 검출된 이벤트의 결과로 데이터 무결성의 감소를 방지하거나 제한할 수 있는 동작 모드에 대응할 수 있다. 안전 동작 모드는 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 또는 메모리 어레이에 액세스하기 위한 속도 구성을 조정하는 것 중 하나 이상을 수행하는 것을 포함할 수 있다. 일부 경우에, 메모리 디바이스는 검출된 안전 이벤트에 기초하여 안전 동작 모드에 대한 동작의 유형을 결정할 수 있다.
두 번째 경우에, 메모리 디바이스는 블록(420)에서 메모리 디바이스의 동작 모드를 안전 동작 모드에 자율적으로 적응시키지 않도록 결정할 수 있다. 여기서, 메모리 디바이스는 블록(430)으로 진행할 수 있다. 일부 경우에, 메모리 디바이스는 블록(415)에서 블록(430)으로 진행할 수 있다. 즉, 메모리 디바이스는 (예를 들어, 블록 415에서) 호스트 디바이스에 시그널링을 전송하고 블록(430)으로 직접 진행하도록 구성될 수 있다(예를 들어, 메모리 디바이스의 동작 모드를 자율적으로 변경할지 여부를 결정하기 위해 블록(420)을 통해 진행하기 보다는).
블록(430)에서, 메모리 디바이스는 호스트가 메모리 디바이스의 동작 변경을 개시하는지 여부를 결정할 수 있다. 즉, 호스트 디바이스는 동작의 안전 모드로의 동작 변경을 나타내는 지시를 메모리 디바이스에 전송할 수 있다. 여기서, 호스트 디바이스는 (예를 들어, 블록 415에서) 메모리 디바이스로부터 이벤트의 지시를 수신할 수 있다. 지시에 기초하여, 호스트 디바이스는 메모리 디바이스의 동작 모드를 안전 동작 모드로 조정하기로 결정할 수 있다. 호스트 디바이스는 안전 동작 모드에 대한 특정 동작 모드를 지시할 수 있다. 일부 경우에, 안전 동작 모드에 대한 특정 동작 모드는 (예를 들어, 블록(415)에서 전송된 바와 같이) 시그널링 내에 지시된 동작 모드의 유형에 기초할 수 있다. 대안적으로, 호스트 디바이스는 안전 동작 모드로의 변경을 지시할 수 있고 메모리 디바이스는 (예를 들어, 블록(410)에서 검출된 이벤트의 유형에 기초하여) 안전 동작 모드에 대한 모드 유형을 결정할 수 있다.
두 번째 경우에, 메모리 디바이스는 호스트가 모드 변경을 개시하지 않았다고 결정할 수 있다. 여기서, 메모리 디바이스는 블록(405)으로 진행하여 정상 동작에 따라 동작할 수 있다.
블록(435)에서, 메모리 디바이스는 리셋 동작이 호스트 디바이스에 의해 지시되었는지 여부를 식별할 수 있다. 리셋 동작은 메모리 디바이스를 안전 동작 모드로부터 정상 동작 모드로 리셋하는 것에 대응할 수 있다. 메모리 디바이스가 리셋 동작이 지시되었다고 결정할 때, 메모리 디바이스는 블록(405)으로 진행할 수 있고, 여기서 메모리 디바이스는 정상 동작에 따라 동작할 것이다. 대안적으로, 메모리 디바이스가 리셋 동작이 지시되지 않았다고 결정할 때, 메모리 디바이스는 블록(425)으로 진행할 수 있다(예를 들어, 메모리 디바이스는 안전 동작 모드에 따라 계속 동작할 수 있음).
도 5는 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 프로세스 흐름(500)의 예를 도시한다. 프로세스 흐름(500)은 도 1 내지 도 3을 참조하여 설명된 시스템들(100, 300) 및 메모리 다이(200)의 양태에 의해 구현될 수 있다. 프로세스 흐름(500)은, 도 3을 참조하여 설명된 호스트 디바이스(305)의 예일 수 있는, 호스트 디바이스(505)에 의해 수행되는 동작을 포함할 수 있다. 호스트 디바이스(505)는 도 1을 참조하여 설명된 바와 같이 외부 메모리 제어기(105)의 양태들을 구현할 수 있다. 프로세스 흐름(500)은, 도 1 내지 도 3을 참조하여 설명된 메모리 디바이스(110), 메모리 어레이(170), 메모리 다이(200), 또는 메모리 디바이스(310)의 예일 수 있는, 메모리 디바이스(510)에 의해 수행되는 동작들을 더 포함할 수 있다.
515에서, 메모리 디바이스(510)는 호스트 디바이스(505)로부터 조정 구성을 수신할 수 있다. 동작 조정을 위한 구성은 레지스터 설정을 위한 시그널링 등과 같은 구성 시그널링에서 수신될 수 있다. 동작 조정을 위한 구성은 자율 동작 조정을 위한 구성 및/또는 이벤트 검출을 위한 하나 이상의 임계값들을 포함할 수 있다.
520에서, 메모리 디바이스(510)는 제1 동작 모드에서 메모리 디바이스(510)의 메모리 어레이를 동작시킬 수 있다. 제1 동작 모드는 본원에서 논의되는 정상 동작 모드에 대응할 수 있다.
525에서, 메모리 디바이스(510)는 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 검출할 수 있다. 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건, 전압 조건, 또는 이들의 조합에 대응할 수 있다.
530에서, 메모리 디바이스(510)는 메모리 디바이스의 동작 모드를 제1 동작 모드에서 제2 동작 모드(예를 들어, 안전 동작 모드)로 조정할지 여부를 결정할 수 있다. 일부 경우에, 530에서의 결정은 525에서 검출된 이벤트에 기초할 수 있다. 메모리 디바이스(510)는 호스트 디바이스(505)로부터 수신된 조정 구성에 기초하여 동작 모드를 조정할지 여부를 결정할 수 있다.
일 예에서, 메모리 디바이스(510)는 검출된 이벤트가 조정 구성의 조건을 만족한다고 결정할 수 있다(예를 들어, 조정 구성은 검출된 이벤트에 대한 응답으로 모드 조정을 수행함을 지시함). 여기서, 메모리 디바이스(510)는 검출된 이벤트가 조건을 만족한다는 결정에 기초하여 메모리 디바이스(510)의 동작을 제1 동작 모드에서 제2 동작 모드로 자율적으로 조정할 수 있다. 일부 경우에, 메모리 디바이스(510)는 조정 구성에 따라 복수의 동작 모드들부터 제2 동작 모드를 선택하는 것에 기초하여 제2 동작 모드로 조정할 수 있다. 복수의 동작 모드들은 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 또는 메모리 어레이에 액세스하기 위한 속도 구성을 조정하는 것 중 하나 이상을 포함할 수 있다.
다른 예에서, 메모리 디바이스(510)는 조정 구성의 조건을 만족하지 않는 제1 이벤트를 검출할 수 있다(예를 들어, 제1 이벤트는 안전 동작 모드에 대한 조정을 보증하지 않음). 그 후, 메모리 디바이스(510)는 조정 구성의 조건을 만족하지 않는 제2 이벤트를 검출할 수 있다(예를 들어, 제2 이벤트는 안전 동작 모드에 대한 조정을 보증하지 않음). 메모리 디바이스(510)는 제1 및 제2 이벤트들의 조합이 하나 이상의 상호의존적 임계값에 따라 조정 구성의 조건을 충족한다고 결정할 수 있다(예를 들어, 제1 및 제2 이벤트의 조합은 안전 동작 모드에 대한 조정을 보증함). 제3 예에서, 메모리 디바이스는 검출된 이벤트가 조정 구성의 조건을 만족하지 않는다고 결정할 수 있고 제1 동작 모드에 따라 메모리 디바이스(510)의 메모리 어레이를 계속 동작시킬 수 있다.
535에서, 메모리 디바이스(510)는 선택적으로 제2 동작 모드에 따라 메모리 디바이스(510)를 동작시킬 수 있다. 즉, 530에서 메모리 디바이스(510)는 메모리 디바이스(510)의 동작 모드를 제2 동작 모드로 조정하도록 결정할 수 있다.
540에서, 메모리 디바이스(510)는 (예를 들어, 525에서 검출된 바와 같이) 이벤트의 지시를 송신할 수 있다. 즉, 메모리 디바이스(510)는 이벤트의 지시를 포함하는 시그널링을 전송할 수 있다. 메모리 디바이스(510)가 메모리 디바이스(510)의 동작 모드를 제2 동작 모드로 조정하기로 결정하면, 시그널링은 제1 동작 모드에서 제2 동작 모드로 메모리 디바이스(510)의 동작 조정의 지시를 포함할 수 있다. 일부 경우에, 시그널링은 메모리 디바이스(510)의 동작을 (예를 들어, 안전 동작 모드로) 조정하는 지시를 포함할 수 있다. 시그널링은 선택된 제2 동작 모드의 지시(예를 들어, 메모리 디바이스(510)에 의해 선택된 안전 동작 모드의 유형)를 포함할 수 있다.
도 6은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 프로세스 흐름(600)의 예를 도시한다. 프로세스 흐름(600)은 도 1 내지 도 3을 참조하여 설명된 시스템들(100, 300) 및 메모리 다이(200)의 양태에 의해 구현될 수 있다. 프로세스 흐름(600)은, 도 3을 참조하여 설명된 호스트 디바이스(305)의 예일 수 있는, 호스트 디바이스(605)에 의해 수행되는 동작을 포함할 수 있다. 호스트 디바이스(605)는 도 1을 참조하여 설명된 바와 같이 외부 메모리 제어기(105)의 양태들을 구현할 수 있다. 프로세스 흐름(600)은, 도 1 내지 도 3을 참조하여 설명된 메모리 디바이스(110), 메모리 어레이(170), 또는 메모리 다이(200), 또는 메모리 디바이스(310)의 예일 수 있는, 메모리 디바이스(610)에 의해 수행되는 동작들을 더 포함할 수 있다.
615에서, 메모리 디바이스(610)는 메모리 디바이스(610)의 메모리 어레이의 데이터 무결성의 감소와 연관된 이벤트를 검출할 수 있다. 일부 경우에, 메모리 디바이스(610)는 615에서 제1 동작 모드(예를 들어, 정상 모드)에 따라 동작할 수 있다.
620에서, 메모리 디바이스는 이벤트의 지시를 호스트 디바이스(605)에 전송할 수 있다. 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건 또는 전압 조건 중 하나 이상에 대응할 수 있다.
625에서, 메모리 디바이스는 선택적으로 제2 동작 모드(예를 들어, 안전 모드)의 지시를 호스트 디바이스(605)에 전송할 수 있다. 즉, 메모리 디바이스(610)는 검출된 이벤트의 유형에 기초하여 안전 모드의 동작 유형을 결정하고 안전 모드 유형의 지시를 호스트 디바이스(605)로 전송할 수 있다. 제2 동작 모드는 메모리 디바이스(610)의 조정된 동작의 복수의 미리 구성된 모드들 중 하나일 수 있다. 일부 경우에, 복수의 미리 구성된 모드들은 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크를 동작시키는 것, 또는 메모리 디바이스에 대한 속도 구성을 조정하는 것을 포함할 수 있다.
630에서, 호스트 디바이스(605)는 메모리 디바이스(610)의 동작 모드를 변경하기 위한 지시를 송신할 수 있다. 즉, 메모리 디바이스(610)는 이벤트의 지시를 전송하는 것에 응답하여 호스트 디바이스(605)로부터 시그널링을 수신할 수 있다. 시그널링은 메모리 디바이스(610)가 제1 동작 모드에서 제2 동작 모드로 변경되어야 함을 지시할 수 있다. 시그널링은 제2 동작 모드의 명시적 지시를 포함하거나 포함하지 않을 수 있다. 즉, 메모리 디바이스(610)는 625에서 제2 동작 모드를 지시할 수 있고 호스트 디바이스(605)는 제2 동작 모드를 명시적으로 지시하지 않고 모드를 변경하도록 지시할 수 있거나, 또는 제2 동작 모드를 명시적으로 지시할 수 있고, 이는 625에서 메모리 디바이스(610)에 의해 지시된 제2 동작 모드와 동일하거나 상이할 수 있다. 일부 예들에서, 시그널링은 호스트 디바이스(605)가 메모리 디바이스(610)에서 레지스터를 설정하는 것을 포함할 수 있다. 여기서, 메모리 디바이스(610)는 호스트 디바이스(605)에 의해 설정된 값을 검출할 수 있으며, 여기서 값은 메모리 디바이스(610)의 동작을 제2 동작 모드로 변경하는 것을 지시한다.
635에서, 메모리 디바이스(610)는 메모리 디바이스(610)의 동작을 제1 동작 모드에서 제2 동작 모드로 스위칭할 수 있다. 메모리 디바이스(610)는 호스트 디바이스(605)로부터 시그널링을 수신하는 것에 기초하여 스위칭할 수 있다. 제2 동작 모드는 메모리 어레이에서 검출된 이벤트에 기초할 수 있다.
도 7은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 디바이스(705)의 블록도(700)를 도시한다. 디바이스(705)는 도 1, 3, 5, 및 6을 참조하여 본원에 개시된 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510), 및 메모리 디바이스(610)의 양태들을 포함할 수 있다. 장치(705)는 동작 모드 관리자(710), 이벤트 검출기(715), 모드 조정 관리자(720), 지시 송신기(725), 지시 수신기(730) 및 모드 선택 관리기(735)를 포함할 수 있다. 이러한 모듈 각각은 서로 직접 또는 간접적으로 통신할 수 있다(예를 들어, 하나 이상의 버스를 통해).
동작 모드 관리기(710)는 메모리 디바이스의 메모리 어레이를 제1 동작 모드로 동작시킬 수 있다.
이벤트 검출기(715)는 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 메모리 디바이스에서의 이벤트를 검출할 수 있다. 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건, 전압 조건, 또는 이들의 조합에 대응할 수 있다. 일부 실시 예에서, 이벤트 검출기(715)는 동작 조정을 위한 구성의 조건을 만족하지 않는 제1 이벤트를 검출할 수 있다. 경우에 따라, 이벤트 검출기(715)는 동작 조정을 위한 구성의 조건을 만족하지 않는 제2 이벤트를 검출할 수 있다. 경우에 따라, 이벤트 검출기(715)는 제1 이벤트 및 제2 이벤트의 조합이 동작 조정을 위한 구성의 조건을 만족한다고 결정할 수 있다.
모드 조정 관리기(720)는, 이벤트 및 동작 조정을 위한 구성에 기초하여, 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정할 수 있다. 일부 실시 예에서, 모드 조정 관리기(720)는 검출된 이벤트가 동작 조정을 위한 설정의 조건을 만족한다고 결정할 수 있다. 여기서, 모드 조정 관리기(720)는 검출된 이벤트가 조건을 만족한다는 결정에 기초하여 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 자율적으로 조정할 수 있다. 다른 예들에서, 모드 조정 관리기(720)는 검출된 이벤트가 동작 조정을 위한 구성의 조건을 만족하지 않는 것으로 결정할 수 있다. 여기서, 모드 조정 관리기(720)는 제1 동작 모드에서 메모리 디바이스의 메모리 어레이를 계속해서 동작시킬 수 있다.
지시 송신기(725)는 이벤트의 지시 또는 제1 동작 모드에서 제2 동작 모드로의 메모리 디바이스의 동작 조정의 지시, 또는 둘 모두를 포함하는 시그널링을 호스트 디바이스로 송신할 수 있다. 일부 경우에, 호스트 디바이스에 대한 시그널링은 메모리 디바이스의 동작을 조정하는 지시를 포함한다. 일부 예들에서, 호스트 디바이스에 대한 시그널링은 선택된 제2 동작 모드의 지시를 포함한다.
지시 수신기(730)는 호스트 디바이스로부터 동작 조정을 위한 구성을 지시하는 시그널링을 수신할 수 있고, 여기서 메모리 디바이스의 동작을 조정할지 여부를 결정하는 것은 구성을 지시하는 시그널링을 수신하는 것에 기초한다.
모드 선택 관리기(735)는 동작 조정을 위한 구성에 따라 동작 모드 세트로부터 제2 동작 모드를 선택할 수 있고, 제1 동작 모드에서 제2 동작 모드로 메모리 디바이스의 동작을 조정하는 것은 선택에 기초한다. 복수의 동작 모드들은 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 메모리 어레이에 액세스하기 위한 속도 구성을 조정하는 것, 또는 이들의 조합을 포함할 수 있다.
이벤트 검출기(715)는, 제1 동작 모드에서, 메모리 디바이스의 메모리 어레이의 데이터 무결성의 감소와 연관된 메모리 디바이스에서의 이벤트를 검출할 수 있다. 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건 또는 전압 조건 중 하나 이상에 대응할 수 있다.
모드 선택 관리기(735)는 (예를 들어, 호스트 디바이스에 지시하기 위해) 제2 동작 모드를 결정할 수 있다. 제2 동작 모드는 메모리 디바이스의 조정된 동작의 미리 구성된 모드들의 세트 중 하나일 수 있고, 여기서 제2 동작 모드는 메모리 어레이에서 검출된 이벤트 유형을 기초로 한다. 경우에 따라, 조정된 동작의 사전 구성된 모드 세트에는 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 또는 메모리 디바이스에 대한 속도 구성을 조정하는 것을 포함한다.
지시 송신기(725)는 이벤트의 지시를 호스트 디바이스로 송신할 수 있다. 일부 예들에서, 지시 송신기(725)는 제2 동작 모드의 지시를 호스트 디바이스에 송신할 수 있고, 여기서, 메모리 디바이스의 동작을 변경하도록 지시하는 시그널링을 호스트 디바이스로부터 수신하는 것은 제2 동작 모드의 지시를 송신하는 것에 기초한다.
지시 수신기(730)는, 이벤트의 지시를 송신하는 것에 응답하여 호스트 디바이스로부터, 메모리 디바이스가 제1 동작 모드에서 제2 동작 모드로 변경되어야 함을 나타내는 시그널링을 수신할 수 있다. 일부 예들에서, 지시 수신기(730)는 메모리 디바이스의 동작을 제2 동작 모드로 변경하기 위한 커맨드를 수신할 수 있다. 일부 다른 예들에서, 지시 수신기(730)는 메모리 디바이스의 레지스터에 대해 호스트 디바이스에 의해 설정된 값을 검출할 수 있으며, 이 값은 메모리 디바이스의 동작을 제2 동작 모드로 변경하기 위해 지시한다.
모드 조정 관리기(720)는 시그널링에 기초하여 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 스위칭할 수 있다.
도 8은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 방법(800)을 예시하는 흐름도를 도시한다. 방법(800)의 동작은 본원에 설명된 메모리 디바이스(예를 들어, 도 1, 3, 5 및 6을 참조하여 본원에 개시된 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510), 및 메모리 디바이스(610)) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작은 도 7을 참조하여 설명된 바와 같이 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 제어하여 아래에서 설명되는 기능들을 수행하기 위한 명령어들의 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태를 수행할 수 있다.
805에서, 메모리 디바이스는 제1 동작 모드에서 메모리 디바이스의 메모리 어레이를 동작시킬 수 있다. 805의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 805의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 동작 모드 관리기에 의해 수행될 수 있다.
810에서, 메모리 디바이스는 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 메모리 디바이스에 의해 검출할 수 있다. 810의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 810의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 이벤트 검출기에 의해 수행될 수 있다.
815에서, 메모리 디바이스는 이벤트 및 동작 조정을 위한 구성에 기초하여, 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정할 수 있다. 815의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 815의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 모드 조정 관리기에 의해 수행될 수 있다.
820에서, 메모리 디바이스는 이벤트의 지시, 또는 제1 동작 모드에서 제2 동작 모드로의 메모리 디바이스의 동작 조정의 지시, 또는 둘 모두를 포함하는 시그널링을 호스트 디바이스에 송신할 수 있다. 820의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 820의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 지시 송신기에 의해 수행될 수도 있다.
본원에 설명된 방법(800) 및 장치의 일부 예는 제1 동작 모드에서 메모리 디바이스의 메모리 어레이를 동작시키고, 메모리 디바이스에 의해 메모리 어레이에 대한 데이터 무결성의 감소와 관련된 이벤트를 검출하고, 동작 조정을 위한 구성 및 이벤트에 기초하여 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정하고, 이벤트의 지시, 또는 제1 동작 모드에서 제2 동작 모드로의 메모리 디바이스의 동작 조정의 지시, 또는 둘 모두를 포함하는 시그널링을 호스트 디바이스에 송신하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본원에 기술된 방법(800) 및 장치의 일부 예에서, 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건, 전압 조건, 또는 이들의 조합에 대응한다.
본원에 설명된 방법(800) 및 장치의 일부 경우는 동작 조정을 위한 구성을 나타내는 시그널링을 호스트 디바이스로부터 수신하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있으며, 여기서 메모리 디바이스의 동작을 조정할지 여부를 결정하는 것은 구성을 지시하는 시그널링을 수신하는 것에 기초할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 예에서, 메모리 디바이스의 동작을 조정할지 여부를 결정하는 것은 검출된 이벤트가 동작 조정을 위한 구성 조건을 만족하는지 결정하고, 검출된 이벤트가 조건을 만족한다는 결정에 기초하여 제1 동작 모드에서 제2 동작 모드로 메모리 디바이스의 동작을 자율적으로 조정하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 경우에, 이벤트를 검출하는 것은 동작 조정을 위한 구성의 조건을 만족하지 않는 제1 이벤트를 검출하고, 동작 조정을 위한 구성의 조건을 만족하지 않는 제2 이벤트를 검출하고, 상기 제1 이벤트와 상기 제2 이벤트의 조합이 동작 조정을 위한 구성 조건을 만족하는지 결정하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 예에서, 호스트 디바이스로의 시그널링은 메모리 디바이스의 동작의 조정의 지시를 포함한다.
본원에 설명된 방법(800) 및 장치의 일부 예는 동작 조정을 위한 구성에 따라 동작 모드들의 세트로부터 제2 동작 모드를 선택하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있으며, 여기서 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 조정하는 것은 선택에 기초할 수 있다.
본원에 기술된 방법(800) 및 장치의 일부 경우에, 동작 모드들의 세트는 메모리 어레이의 리프레시 레이트를 높이고, 메모리 디바이스의 버스 구성을 조정하고, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하고, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하고, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키고, 메모리 어레이에 대한 액세스를 위한 속도 구성을 조정하고, 또는 이들의 조합을 수행하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 예에서, 호스트 디바이스로의 시그널링은 선택된 제2 동작 모드의 지시를 포함한다.
본원에 기술된 방법(800) 및 장치의 일부 경우에, 메모리 디바이스의 동작을 조정할지 여부를 결정하는 것은 검출된 이벤트가 동작 조정을 위한 구성 조건을 만족하지 않는 것으로 결정하고, 제1 동작 모드에서 메모리 디바이스의 메모리 어레이를 계속 동작시키기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
일부 경우에, 메모리 디바이스에 대한 안전 이벤트 검출을 위해 구성된 장치는 범용- 또는 특수-목적 하드웨어를 사용하여 본원에 설명된 기능의 양태들을 수행할 수 있다. 장치는 메모리 셀들의 세트를 갖는 메모리 어레이, 메모리 어레이와 결합되고 호스트 디바이스로부터 커맨드를 수신하도록 동작 가능한 메모리 인터페이스, 및 메모리 어레이 및 메모리 인터페이스와 결합된 회로를 포함할 수 있다. 회로는 디바이스가 제1 동작 모드를 사용하여 호스트 디바이스로부터 수신된 커맨드를 실행하게 하고, 메모리 어레이에 대한 데이터 무결성 감소와 관련된 이벤트를 검출하게 하고, 이벤트를 동작 조정을 위한 구성 조건과 비교하게 하고, 이벤트를 조건과 비교하는 것에 기초하여 메모리 어레이의 동작을 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정하게 하고, 호스트 디바이스에 이벤트를 지시하거나, 제1 동작 모드에서 제2 동작 모드로 메모리 디바이스의 동작 조정을 지시하거나, 둘 모두를 지시하는 시그널링을 전송하게 하도록 동작 가능할 수 있다.
경우에 따라 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건, 전압 조건, 또는 이들의 조합 중 하나 이상에 대응한다.
일부 예들에서, 회로는 이벤트를 조건과 비교하는 것에 기초하여 이벤트가 동작 조정을 위한 구성의 조건을 충족한다고 결정하고, 이벤트가 동작 조정을 위한 구성의 조건을 충족한다는 결정에 기초하여 메모리 어레이의 동작 모드를 제2 동작 모드로 자율적으로 조정하고, 제2 동작 모드를 사용하여 호스트 디바이스로부터 수신된 제2 커맨드를 실행하도록 더 구성될 수 있다.
일부 경우에는, 시그널링은 동작 모드를 제2 동작 모드로 조정하는 것을 지시한다.
일부 경우에, 제2 동작 모드는 검출된 이벤트의 유형에 기초할 수 있고 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 메모리 어레이에 대한 속도 구성을 조정하는 것, 또는 이들의 조합을 포함한다.
일부 예들에서, 회로는 이벤트를 조건과 비교하는 것에 기초하여 이벤트가 동작 조정을 위한 구성의 조건을 만족하지 않는다고 결정하고 제1 동작 모드에 따라 호스트 디바이스로부터 수신된 제2 커맨드를 실행하도록 더 구성될 수 있다.
도 9는 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 방법(900)을 예시하는 흐름도를 도시한다. 방법(900)의 동작은 본원에 설명된 메모리 디바이스(예를 들어, 도 1, 3, 5 및 6을 참조하여 본원에 개시된 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510), 및 메모리 디바이스(610)) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 7을 참조하여 설명된 바와 같이 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 제어하여 아래에서 설명되는 기능들을 수행하기 위한 명령어들의 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태를 수행할 수 있다.
905에서, 메모리 디바이스는 동작 조정을 위한 구성을 나타내는 시그널링을 호스트 디바이스로부터 수신할 수 있고, 여기서 메모리 디바이스의 동작을 조정할지 여부를 결정하는 것은 구성을 지시하는 시그널링을 수신하는 것에 기초한다. 905의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 905의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 지시 수신기에 의해 수행될 수도 있다.
910에서, 메모리 디바이스는 제1 동작 모드에서 메모리 디바이스의 메모리 어레이를 동작시킬 수 있다. 910의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 910의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 동작 모드 관리기에 의해 수행될 수 있다.
915에서, 메모리 디바이스는 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 메모리 디바이스에 의해 검출할 수 있다. 915의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 915의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 이벤트 검출기에 의해 수행될 수 있다.
920에서, 메모리 디바이스는 이벤트 및 동작 조정을 위한 구성에 기초하여, 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정할 수 있다. 920의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 920의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 모드 조정 관리기에 의해 수행될 수 있다.
925에서, 메모리 디바이스는 검출된 이벤트가 동작 조정을 위한 구성의 조건을 충족한다고 결정할 수 있다. 925의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 925의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 모드 조정 관리기에 의해 수행될 수 있다.
930에서, 메모리 디바이스는 검출된 이벤트가 조건을 만족한다는 결정에 기초하여 메모리 디바이스의 동작을 제1 동작 모드에서 제2 동작 모드로 자율적으로 조정할 수 있다. 930의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 930의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 모드 조정 관리기에 의해 수행될 수 있다.
935에서, 메모리 디바이스는 이벤트의 지시 또는 제1 동작 모드에서 제2 동작 모드로 메모리 디바이스의 동작 조정의 지시 또는 둘 모두를 포함하는 시그널링을 호스트 디바이스에 송신할 수 있다. 935의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 935의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 지시 송신기에 의해 수행될 수도 있다.
도 10은 본원에 개시된 메모리 디바이스에 대한 안전 이벤트 검출을 지원하는 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작은 본원에 설명된 메모리 디바이스(예를 들어, 도 1, 3, 5 및 6을 참조하여 본원에 개시된 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510), 및 메모리 디바이스(610)) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 7을 참조하여 설명된 바와 같이 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 제어하여 아래에서 설명되는 기능들을 수행하기 위한 명령어들의 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태를 수행할 수 있다.
1005에서, 메모리 디바이스는 제1 동작 모드의 메모리 디바이스에 의해, 메모리 디바이스의 메모리 어레이의 데이터 무결성의 감소와 연관된 이벤트를 검출할 수 있다. 1005의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 1005의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 이벤트 검출기에 의해 수행될 수 있다.
1010에서, 메모리 디바이스는 이벤트의 지시를 호스트 디바이스에 송신할 수 있다. 1010의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1010의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 지시 송신기에 의해 수행될 수도 있다.
1015에서, 메모리 디바이스는 이벤트의 지시를 송신하는 것에 응답하여 호스트 디바이스로부터 메모리 디바이스가 제1 동작 모드에서 제2 동작 모드로 변경되어야 함을 나타내는 시그널링을 수신할 수 있다. 1015의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1015의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 지시 수신기에 의해 수행될 수도 있다.
1020에서, 메모리 디바이스는 시그널링에 기초하여 메모리 디바이스의 동작을 제1 동작 모드로부터 제2 동작 모드로 스위칭할 수 있다. 1020의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 1020의 동작의 양태는 도 7을 참조하여 설명된 바와 같이 모드 조정 관리기에 의해 수행될 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 제1 동작 모드에서 메모리 디바이스에 의해, 메모리 디바이스의 메모리 어레이의 데이터 무결성의 감소와 연관된 이벤트를 검출하고, 이벤트의 지시를 호스트 디바이스에 전송하고, 이벤트의 지시를 전송하는 것에 응답하여 호스트 디바이스로부터, 메모리 디바이스가 제1 동작 모드에서 제2 동작 모드로 변경되어야 함을 나타내는 시그널링을 수신하고, 그리고 시그널링에 기초하여 메모리 디바이스의 동작을 제1 동작 모드로부터 제2 동작 모드로 스위칭하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본원에 기술된 방법(1000) 및 장치의 일부 경우에, 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 잘못된 커맨드, 온도 조건 또는 전압 조건 중 하나 이상에 대응한다.
본원에 설명된 방법(1000) 및 장치의 일부 예에서, 호스트 디바이스로부터 시그널링을 수신하는 것은 메모리 디바이스의 동작을 제2 동작 모드로 변경하기 위한 커맨드를 수신하고; 또는 메모리 디바이스의 레지스터에 대해 호스트 디바이스에 의해 설정된 값을 검출하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있으며, 여기서 이 값은 메모리 디바이스의 동작을 제2 동작 모드로 변경하는 것을 지시한다.
본원에 설명된 방법(1000) 및 장치의 일부 경우는 제2 동작 모드의 지시를 호스트 디바이스에 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있으며, 여기서 메모리 디바이스의 동작을 변경하도록 지시하는 시그널링을 호스트 디바이스로부터 수신하는 것은 제2 동작 모드의 지시를 송신하는 것에 기초할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예에서, 제2 동작 모드는 메모리 디바이스의 조정된 동작의 미리 구성된 모드의 세트들 중 하나일 수 있고, 여기서 제2 동작 모드는 메모리 어레이에서 검출된 이벤트의 유형에 기초할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예에서, 조정된 동작의 미리 구성된 모드들의 세트는 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 또는 메모리 디바이스에 대한 속도 구성을 조정하는 것을 포함한다.
본원에 설명된 방법은 가능한 구현을 설명하고 동작 및 단계가 재배열되거나 달리 수정될 수 있으며 다른 구현이 가능하다는 점에 유의해야 한다. 또한, 두 가지 이상의 방법의 양태가 결합될 수 있다.
일부 예들에서, 메모리 디바이스에 대한 안전 이벤트 검출을 위해 구성된 장치는 범용- 또는 특수-목적 하드웨어를 사용하여 본원에 설명된 기능의 양태들을 수행할 수도 있다. 장치는 메모리 셀들의 세트를 갖는 메모리 어레이, 메모리 어레이와 결합되고 호스트 디바이스로부터 커맨드를 수신하도록 동작 가능한 메모리 인터페이스, 및 메모리 어레이 및 메모리 인터페이스와 결합된 회로를 포함할 수 있다. 회로는 디바이스로 하여금 제1 동작 모드에 있는 동안 메모리 어레이에 대한 데이터 무결성의 감소와 관련된 이벤트를 검출하게 하고, 이벤트를 나타내는 시그널링을 호스트 디바이스에 전송하게 하고, 이벤트를 나타내는 시그널링에 응답하여 호스트 디바이스로부터, 메모리 어레이의 증가된 데이터 보유와 연관된 제2 동작 모드로 메모리 어레이를 전환하기 위한 지시를 수신하게 하고, 지시 수신에 기초하여 제2 동작 모드를 사용하여 메모리 어레이를 동작시키게 하도록 동작 가능할 수 있다.
일부 경우에, 메모리 인터페이스는 호스트 디바이스로부터 커맨드를 수신하도록 더 구성될 수 있으며, 여기서 커맨드는 메모리 어레이를 제2 동작 모드로 전환하는 것을 지시한다.
일부 예들에서, 회로는 메모리 디바이스의 레지스터에 대해 호스트 디바이스에 의해 설정된 값을 검출하도록 추가로 구성될 수 있으며, 이 값은 제2 동작 모드를 나타내고, 여기서 메모리 어레이를 제2 동작 모드로 전환하라는 지시를 수신하는 것은 레지스터에 저장된 값을 검출하는 것에 기초할 수 있다.
일부 경우에, 회로는 제2 동작 모드의 지시를 호스트 디바이스에 전송하도록 더 동작 가능할 수 있고, 여기서 메모리 어레이를 제2 동작 모드로 전환하라는 지시를 수신하는 것은 호스트 디바이스에 제2 동작 모드의 지시를 전송하는 것에 기초할 수 있다.
일부 경우에, 제2 동작 모드는 메모리 어레이에서 검출된 이벤트의 유형에 기초할 수 있는 메모리 디바이스의 조정된 동작의 미리 구성된 모드들의 세트 중 하나일 수 있다.
일부 예들에서, 메모리 디바이스에 대한 안전 이벤트 검출을 위해 구성된 장치는 범용- 또는 특수-목적 하드웨어를 사용하여 본원에 설명된 기능의 양태들을 수행할 수도 있다. 장치는 메모리 디바이스와 연결된 인터페이스, 인터페이스에 연결된 제어기를 포함할 수 있으며, 제어기는 제1 동작 모드에서 동작하는 메모리 디바이스로부터, 메모리 디바이스의 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 나타내는 시그널링을 수신하고, 이벤트를 동작 조정을 위한 구성에 의해 지시되는 조건과 비교하고, 비교에 기초하여, 메모리 디바이스의 증가된 데이터 보유와 연관된 제1 동작 모드로부터 제2 동작 모드로 메모리 디바이스의 동작 모드를 변경하도록 결정하고, 제2 동작 모드로 변경하라는 지시를 메모리 디바이스에 송신하도록 동작 가능하다.
일부 경우에, 제어기는 제2 동작 모드로의 권장된 변경의 지시를 메모리 디바이스로부터 수신하도록 더 동작 가능할 수 있고, 여기서 동작 모드를 제2 동작 모드로 변경하라는 지시를 송신하는 것은 메모리 디바이스로부터 권장된 변경의 지시를 수신하는 것에 적어도 부분적으로 기초할 수 있다.
일부 예들에서, 제2 동작 모드는 메모리 어레이의 리프레시 레이트를 증가시키는 것, 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드를 차단하는 것, 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 메모리 디바이스에 대한 속도 구성을 조정하는 것, 또는 이들의 조합을 포함한다.
본원에 설명된 정보 및 신호는 다양한 다양한 기술들 및 기법들을 사용하여 표시될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 표현될 수 있다. 일부 도면은 신호들을 단일 신호로 나타낼 수 있다; 그러나, 당업자는 신호가 신호들의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭들을 가질 수 있음을 이해할 것이다.
본원에서 사용된 바와 같이, 용어 "가상 접지(virtual ground)"는 대략 0볼트(0V)의 전압에서 유지되지만 접지와 직접 결합되지 않는 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 약 0V로 되돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 전압 분배기와 같은 다양한 전자 회로 소자를 이용하여 구현될 수 있다. 다른 구현도 가능하다. "가상 접지의" 또는 "가상 접지된"은 약 0V에 연결된 것을 의미한다.
"전자 통신", "도전성 접촉", "연결된" 및 "결합된"이라는 용어는 구성요소들 간의 신호 흐름을 지원하는 구성요소들 간의 관계를 의미할 수 있다. 구성요소들 사이에 언제든지 구성요소들 간의 신호 흐름을 지원할 수 있는 도전성 경로가 있는 경우 구성요소들은 서로 전자 통신하는(또는 도전성 접촉된 또는 연결된 또는 결합된) 것으로 간주된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 도전성 접촉된 또는 연결된 또는 결합된) 구성요소들 간의 도전성 경로는 연결된 구성요소들을 포함하는 디바이스의 동작에 따라 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 사이의 도전성 경로는 구성요소들 사이의 직접 도전성 경로일 수 있거나, 연결된 구성요소들 사이의 도전성 경로는 스위치, 트랜지스터 또는 기타 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접 도전성 경로일 수 있다. 일부 경우에, 연결된 구성요소들 사이의 신호 흐름은 예를 들어 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소들을 사용하여 잠시 중단될 수 있다.
“커플링”이라는 용어는 신호가 현재 도전성 경로를 통해 구성요소들 간에 통신될 수 없는 구성요소들 사이의 개방 회로 관계에서 신호가 도전성 경로를 통해 구성요소들 사이에 통신될 수 있는 구성요소들 사이의 폐쇄 회로 관계로 이동하는 상태를 의미한다. 제어기와 같은 구성요소가 다른 구성요소들을 함께 결합할 때, 구성요소는 이전에 신호 흐름을 허용하지 않았던 도전성 경로를 통해 다른 구성요소들 사이에서 신호 흐름을 허용하는 변경을 개시한다.
"분리된"이라는 용어는 현재 구성요소들 간에 신호가 흐를 수 없는 구성요소들 간의 관계를 나타낸다. 구성요소들 사이에 개방 회로가 있으면 구성요소들이 서로 분리된다. 예를 들어, 구성요소들 사이에 위치한 스위치로 분리된 두 구성요소들은 스위치가 개방되어 있을 때 서로 분리된다. 제어기가 두 구성요소들을 분리할 때, 제어기는 이전에 신호가 흐르도록 허용했던 도전성 경로를 사용하여 구성요소들 간에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
본원에 사용된 바와 같이, 용어 "단락"은 문제의 두 구성요소 사이의 단일 중간 구성요소의 활성화를 통해 구성요소 사이에 도전성 경로가 설정되는 구성요소 간의 관계를 지칭한다. 예를 들어, 제2 구성요소와 단락된 제1 구성요소는 두 구성요소 간의 스위치가 닫힐 때 제2 구성요소와 신호를 교환할 수 있다. 따라서 단락은 전자 통신에 있는 구성 요소(또는 라인) 간의 전하 흐름을 가능하게 하는 동적 작업일 수 있다.
메모리 어레이를 포함하는 본원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도, 또는 기판의 서브 영역은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 논의되는 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자들은 금속과 같은 도전성 물질을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형이면(즉, 대다수 캐리어가 신호임), FET는 n형 FET라고 할 수 있다. 채널이 p형인 경우(즉, 대다수 캐리어가 홀인 경우) FET를 p형 FET라고 할 수 있다. 채널은 절연 게이트 산화물로 덮일 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 도전성이 될 수 있다. 트랜지스터의 문턱 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "켜짐" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가되면 트랜지스터가 "꺼짐" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본원에 기재된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예시를 나타내지는 않는다. 본 문서에서 사용된 "예시된"이라는 용어는 "예시, 예 또는 실례로 작용하는 것"을 의미하며, "바람직한" 또는 "다른 예보다 유리한"을 의미하지 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 특정 세부사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형식으로 표시된다.
첨부된 도면에서 유사한 구성요소 또는 기능은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 참조 라벨 뒤에 대시 및 유사한 구성요소를 구별하는 두 번째 라벨을 사용하여 구분될 수 있다. 본원서 첫 번째 참조 라벨만 사용되는 경우 두 번째 참조 라벨과 관계없이 동일한 첫 번째 참조 라벨을 갖는 유사한 구성요소들 중 하나에 설명이 적용된다.
본원에 설명된 정보 및 신호는 다양한 다양한 기술들 및 기법들을 사용하여 표시될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 나타낼 수 있다.
본원의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본원에 설명된 기능을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 기타 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안적으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스들의 조합으로 구현될 수도 있다(예를 들어, DSP와 마이크로프로세서, 다중 마이크로프로세서들, DSP 코어와 연결된 하나 이상의 마이크로프로세서들, 또는 기타 그러한 구성의 조합).
본원에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 위에서 설명한 기능은 프로세서, 하드웨어, 펌웨어, 하드웨어 배선 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치할 수 있다. 또한, 청구범위를 포함하여 본원에 사용된 바와 같이, 항목 목록에서 사용된 "또는"은 예를 들어 A, B 또는 C 중 적어도 하나의 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 문구가 앞에 오는 항목 목록)은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포함된 목록을 나타낸다. 또한, 본원에 사용된 바와 같이, "에 기초한"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A를 기반"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기반할 수 있다. 다시 말해서, 본 명세서에서 사용되는 "에 기초한"이라는 문구는 "적어도 부분적으로 ~에 기초한"이라는 문구와 동일한 방식으로 해석되어야 한다.
본원의 설명은 당업자가 본 개시내용을 작성하거나 사용할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정은 당업자에게 명백할 것이고, 본원에 정의된 일반적인 원리는 본 개시내용의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시내용은 본원에 기재된 예시 및 설계에 제한되지 않고, 본원에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.

Claims (30)

  1. 방법에 있어서,
    제1 동작 모드에서 메모리 디바이스(memory device)의 메모리 어레이(memory array)를 동작시키는 단계;
    상기 메모리 디바이스에 의해, 상기 메모리 어레이에 대한 데이터 무결성(data integrity)의 감소와 연관된 이벤트(event)를 검출하는 단계;
    상기 이벤트 및 동작 조정을 위한 구성에 적어도 부분적으로 기초하여, 상기 메모리 디바이스의 동작을 상기 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정하는 단계; 및
    상기 이벤트의 지시(indication), 또는 상기 제1 동작 모드에서 상기 제2 동작 모드로의 상기 메모리 디바이스의 상기 동작의 상기 조정의 지시, 또는 둘 모두를 포함하는 시그널링(signaling)을 호스트 디바이스(host device)에 송신하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드(row access command)의 양, 제2 임계값을 충족하지 않는 리프레시 레이트(refresh rate), 버스의 채널에 대한 오류 조건, 유효하지 않은 커맨드(invalid command), 온도 조건, 전압 조건 또는 이들의 조합에 대응하는, 방법.
  3. 제1항에 있어서,
    상기 호스트 디바이스로부터 동작 조정을 위한 구성을 나타내는 시그널링을 수신하는 단계를 더 포함하고, 상기 메모리 디바이스의 상기 동작을 조정할지 여부를 결정하는 단계는 상기 구성을 나타내는 상기 시그널링을 수신하는 것에 적어도 부분적으로 기초하는, 방법.
  4. 제1항에 있어서, 상기 메모리 디바이스의 상기 동작을 조정할지 여부를 결정하는 단계는:
    상기 검출된 이벤트가 동작 조정을 위한 상기 구성의 조건을 만족하는지 결정하는 단계; 및
    상기 검출된 이벤트가 상기 조건을 만족시킨다는 결정에 적어도 부분적으로 기초하여 상기 제1 동작 모드에서 상기 제2 동작 모드로 상기 메모리 디바이스의 상기 동작을 자율적으로 조정하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 이벤트를 검출하는 단계는:
    동작 조정을 위한 상기 구성의 상기 조건을 만족하지 않는 제1 이벤트를 검출하는 단계;
    동작 조정을 위한 상기 구성의 상기 조건을 만족하지 않는 제2 이벤트를 검출하는 단계; 및
    상기 제1 이벤트와 상기 제2 이벤트의 조합이 동작 조정을 위한 상기 구성의 상기 조건을 만족하는지 결정하는 단계를 포함하는, 방법.
  6. 제4항에 있어서, 상기 호스트 디바이스로의 상기 시그널링은 상기 메모리 디바이스의 상기 동작의 상기 조정의 지시를 포함하는, 방법.
  7. 제4항에 있어서,
    동작 조정을 위한 상기 구성에 따라 복수의 동작 모드들 중에서 상기 제2 동작 모드를 선택하는 단계를 더 포함하고, 상기 제1 동작 모드로부터 상기 제2 동작 모드로 상기 메모리 디바이스의 상기 동작을 조정하는 단계는 상기 선택에 적어도 부분적으로 기초하는, 방법.
  8. 제7항에 있어서, 상기 복수의 동작 모드들은:
    상기 메모리 어레이의 리프레시 레이트를 증가시키는 것, 상기 메모리 디바이스의 버스 구성을 조정하는 것, 상기 호스트 디바이스로부터의 하나 이상의 커맨드들을 차단하는 것, 상기 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 상기 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 상기 메모리 어레이에 대한 액세스를 위한 속도 구성을 조정하는 것, 또는 이들의 조합을 포함하는, 방법.
  9. 제7항에 있어서, 상기 호스트 디바이스에 대한 상기 시그널링은 상기 선택된 제2 동작 모드의 지시를 포함하는, 방법.
  10. 제1항에 있어서, 상기 메모리 디바이스의 상기 동작을 조정할지 여부를 결정하는 단계는:
    상기 검출된 이벤트가 동작 조정을 위한 상기 구성의 조건을 만족하지 않는 것으로 결정하는 단계; 및
    상기 제1 동작 모드에서 상기 메모리 디바이스의 상기 메모리 어레이를 계속 동작시키는 단계를 더 포함하는, 방법.
  11. 디바이스에 있어서,
    복수의 메모리 셀들을 갖는 메모리 어레이;
    상기 메모리 어레이와 연결되고 호스트 디바이스로부터 커맨드를 수신하도록 동작 가능한 메모리 인터페이스; 및
    상기 메모리 어레이 및 상기 메모리 인터페이스와 연결된 회로를 포함하고, 상기 회로는 상기 디바이스로 하여금:
    제1 동작 모드를 사용하여 상기 호스트 디바이스로부터 수신된 커맨드를 실행하게 하고;
    상기 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 검출하게 하고;
    상기 이벤트를 동작 조정을 위한 구성의 조건과 비교하게 하고;
    상기 이벤트를 상기 조건과 비교하는 것에 적어도 부분적으로 기초하여 상기 메모리 어레이의 동작을 상기 제1 동작 모드에서 제2 동작 모드로 조정할지 여부를 결정하게 하고; 그리고
    상기 이벤트를 지시하거나 상기 제1 동작 모드에서 상기 제2 동작 모드로의 상기 메모리 어레이의 상기 동작의 상기 조정을 지시하거나 또는 둘 모두에 해당하는 시그널링을 상기 호스트 디바이스에 송신하게 하도록 동작 가능한, 디바이스.
  12. 제11항에 있어서, 상기 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 유효하지 않은 커맨드, 온도 조건, 전압 조건 또는 이들의 조합 중 하나 이상에 대응하는, 디바이스.
  13. 제11항에 있어서, 상기 회로는:
    상기 이벤트를 상기 조건과 비교하는 것에 적어도 부분적으로 기초하여 상기 이벤트가 동작 조정을 위한 상기 구성의 상기 조건을 충족한다고 결정하고;
    상기 이벤트가 동작 조정을 위한 상기 구성의 상기 조건을 충족한다는 결정에 적어도 부분적으로 기초하여 상기 메모리 어레이의 상기 동작을 상기 제2 동작 모드로 자율적으로 조정하고; 그리고
    상기 제2 동작 모드를 사용하여 상기 호스트 디바이스로부터 수신된 제2 명령을 실행하도록 더 동작 가능한, 디바이스.
  14. 제13항에 있어서, 상기 시그널링은 상기 동작을 상기 제2 동작 모드로 조정하는 것을 지시하는, 디바이스.
  15. 제11항에 있어서, 상기 제2 동작 모드는 상기 검출된 이벤트의 유형에 적어도 부분적으로 기초하고, 상기 메모리 어레이의 리프레시 레이트를 증가시키는 것, 상기 디바이스의 버스 구성을 조정하는 것, 상기 호스트 디바이스로부터의 하나 이상의 커맨드들을 차단하는 것, 상기 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 상기 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 상기 메모리 어레이에 대한 속도 구성을 조정하는 것, 또는 이들의 조합을 포함하는, 디바이스.
  16. 제11항에 있어서, 상기 회로는:
    상기 이벤트를 상기 조건과 비교하는 것에 적어도 부분적으로 기초하여 상기 이벤트가 동작 조정을 위한 상기 구성의 상기 조건을 만족하지 않는다고 결정하고; 그리고
    상기 제1 동작 모드에 따라 상기 호스트 디바이스로부터 수신된 제2 커맨드를 실행하도록 더 동작 가능한, 디바이스.
  17. 방법에 있어서,
    제1 동작 모드의 메모리 디바이스에 의해, 상기 메모리 디바이스의 메모리 어레이의 데이터 무결성의 감소와 연관된 이벤트를 검출하는 단계;
    상기 이벤트의 지시를 호스트 디바이스로 송신하는 단계;
    상기 이벤트의 상기 지시를 송신하는 것에 응답하여 상기 호스트 디바이스로부터, 상기 메모리 디바이스가 제1 동작 모드에서 제2 동작 모드로 변경되어야 함을 지시하는 시그널링을 수신하는 단계; 및
    상기 시그널링에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 동작을 상기 제1 동작 모드로부터 상기 제2 동작 모드로 스위칭하는 단계를 포함하는, 방법.
  18. 제17항에 있어서, 상기 이벤트는 실행 오류, 제1 임계값을 충족하는 로우 액세스 커맨드의 양, 제2 임계값을 충족하지 않는 리프레시 레이트, 버스의 채널에 대한 오류 조건, 유효하지 않은 커맨드, 온도 조건, 또는 전압 조건 중 하나 이상에 대응하는, 방법.
  19. 제17항에 있어서, 상기 호스트 디바이스로부터 상기 시그널링을 수신하는 단계는:
    상기 메모리 디바이스의 상기 동작을 상기 제2 동작 모드로 변경하기 위한 커맨드를 수신하는 단계; 또는
    상기 메모리 디바이스의 레지스터에 대해 상기 호스트 디바이스에 의해 설정된 값을 검출하는 단계를 더 포함하고, 상기 값은 상기 메모리 디바이스의 상기 동작을 상기 제2 동작 모드로 변경하는 것을 지시하는, 방법.
  20. 제17항에 있어서,
    상기 제2 동작 모드의 지시를 상기 호스트 디바이스에 송신하는 단계를 더 포함하고, 상기 메모리 디바이스의 상기 동작을 변경하도록 지시하는 시그널링을 상기 호스트 디바이스로부터 수신하는 단계는 상기 제2 동작 모드의 상기 지시를 송신하는 것에 적어도 부분적으로 기초하는, 방법.
  21. 제17항에 있어서, 상기 제2 동작 모드는 상기 메모리 디바이스의 조정된 동작의 복수의 미리 구성된 모드들 중 하나이고, 상기 제2 동작 모드는 상기 메모리 어레이에서 검출된 상기 이벤트의 유형에 적어도 부분적으로 기초하는, 방법.
  22. 제21항에 있어서, 상기 조정된 동작의 복수의 미리 구성된 모드들은 상기 메모리 어레이의 리프레시 레이트를 증가시키는 것, 상기 메모리 디바이스의 버스 구성을 조정하는 것, 상기 호스트 디바이스로부터의 하나 이상의 커맨드들을 차단하는 것, 상기 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 상기 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 상기 메모리 어레이에 대한 속도 구성을 조정하는 것을 포함하는, 방법.
  23. 디바이스에 있어서,
    복수의 메모리 셀들을 갖는 메모리 어레이;
    상기 메모리 어레이와 연결되고 호스트 디바이스로부터 커맨드를 수신하도록 동작 가능한 메모리 인터페이스; 및
    상기 메모리 어레이 및 상기 메모리 인터페이스와 연결된 회로를 포함하고, 상기 회로는 상기 디바이스로 하여금:
    제1 동작 모드에 있는 동안, 상기 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 검출하게 하고;
    상기 이벤트를 지시하는 시그널링을 상기 호스트 디바이스로 송신하게 하고;
    상기 이벤트를 지시하는 상기 시그널링에 응답하여 상기 호스트 디바이스로부터, 상기 메모리 어레이의 증가된 데이터 보유와 연관된 제2 동작 모드로 상기 메모리 어레이를 전환하기 위한 지시를 수신하게 하고; 그리고
    상기 지시를 수신하는 것에 적어도 부분적으로 기초하여 상기 제2 동작 모드를 사용하여 상기 메모리 어레이를 동작시키게 하도록 동작 가능한, 디바이스.
  24. 제23항에 있어서, 상기 메모리 인터페이스는:
    상기 호스트 디바이스로부터 커맨드를 수신하도록 동작 가능하고, 상기 커맨드는 상기 메모리 어레이를 상기 제2 동작 모드로 전환하는 것을 지시하는, 디바이스.
  25. 제23항에 있어서, 상기 회로는:
    상기 메모리 디바이스의 레지스터에 대해 상기 호스트 디바이스에 의해 설정된 값을 검출하도록 더 동작 가능하고, 상기 값은 상기 제2 동작 모드를 지시하며, 상기 메모리 어레이를 상기 제2 동작 모드로 전환하라는 상기 지시를 수신하는 단계는 상기 레지스터에 저장된 상기 값을 검출하는 것에 적어도 부분적으로 기초하는, 디바이스.
  26. 제23항에 있어서, 상기 회로는:
    상기 제2 동작 모드의 지시를 상기 호스트 디바이스에 송신하도록 더 동작 가능하고, 상기 메모리 어레이를 상기 제2 동작 모드로 전환하라는 상기 지시를 수신하는 단계는 상기 제2 동작 모드의 상기 지시를 상기 호스트 디바이스로 송신하는 것에 적어도 부분적으로 기초하는, 디바이스.
  27. 제23항에 있어서, 상기 제2 동작 모드는 상기 메모리 어레이에서 검출된 상기 이벤트의 유형에 적어도 부분적으로 기초하는 메모리 디바이스의 조정된 동작의 복수의 미리 구성된 모드들 중 하나인, 디바이스.
  28. 디바이스에 있어서,
    메모리 디바이스와 연결된 인터페이스; 및
    상기 인터페이스에 연결된 회로를 포함하고, 상기 회로는:
    제1 동작 모드에서 동작하는 상기 메모리 디바이스로부터, 상기 메모리 디바이스의 메모리 어레이에 대한 데이터 무결성의 감소와 연관된 이벤트를 나타내는 시그널링을 수신하고;
    상기 이벤트를 동작 조정을 위한 구성에 의해 지시되는 조건과 비교하고;
    상기 비교에 적어도 부분적으로 기초하여, 상기 메모리 디바이스의 증가된 데이터 보유와 연관된 상기 제1 동작 모드로부터 제2 동작 모드로 상기 메모리 디바이스의 동작 모드를 변경하도록 결정하고; 그리고
    상기 제2 동작 모드로 변경하라는 지시를 상기 메모리 디바이스에 송신하도록 동작 가능한, 디바이스.
  29. 제28항에 있어서, 상기 제어기는:
    상기 메모리 디바이스로부터 상기 제2 동작 모드로의 권장된 변경의 지시를 수신하도록 더 동작 가능하고, 상기 동작 모드를 상기 제2 동작 모드로 변경하라는 상기 지시를 송신하는 단계는 상기 메모리 디바이스로부터 상기 권장된 변경의 상기 지시를 수신하는 것에 적어도 부분적으로 기초하는, 디바이스.
  30. 제28항에 있어서, 상기 제2 동작 모드는 상기 메모리 어레이의 리프레시 레이트를 증가시키는 것, 상기 메모리 디바이스의 버스 구성을 조정하는 것, 호스트 디바이스로부터의 하나 이상의 커맨드들을 차단하는 것, 상기 메모리 어레이의 하나 이상의 뱅크들 또는 섹션들에 대한 커맨드를 차단하는 것, 셀프 리프레시 모드에 따라 상기 메모리 어레이의 하나 이상의 뱅크들을 동작시키는 것, 상기 메모리 어레이에 대한 속도 구성을 조정하는 것 또는 이들의 조합을 포함하는, 디바이스.
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