CN111063385A - 智能封装后修复 - Google Patents

Abstract

本发明涉及智能封装后修复PPR。提供用于将存储器单元的缺陷行的行地址存储到一组非易失性存储元件(例如，熔丝或反熔丝)的技术。在存储器装置已经封装之后，存储器单元的一或多个行可变为有缺陷的。为了修复(例如，替换)所述行，可进行PPR操作以便用所述存储器阵列的冗余行替换所述缺陷行。为了用冗余行替换所述缺陷行，所述缺陷行的地址可以存储(例如，映射)到与冗余行相关联的可用的一组非易失性存储元件。基于所述一组非易失性存储元件所述缺陷行的所述地址，后续存取操作可以利用所述冗余行而不是所述缺陷行。

Description

智能封装后修复

相关申请的交叉引用

本专利申请要求威尔逊在2018年10月16日提交的标题为“智能封装后修复(INTELLIGENT POST-PACKAGING REPAIR)”的第16/161,932号美国专利申请的优先 权，所述申请转让给本受让人且明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及智能封装后修复。

背景技术

下文大体上涉及包含至少一个存储器装置的系统，且更具体来说，涉及智能封装后 修复(PPR)。

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。例如，二进制装置最 常存储通常由逻辑1或逻辑0表示的两种状态中的一个。在其它装置中，可存储多于两 个状态。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所 存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性 RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置 可为易失性或非易失性的。非易失性存储器(例如FeRAM)可维持其所存储的逻辑状态很 长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被 外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。

一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加 可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。例如，一些存储器装置(例如，存储器装置的一些存储器单元)可能会在封装之后产生缺陷，所以可能需 要用于封装后修复(PPR)的改进型系统和技术。

发明内容

描述一种方法。方法可包含接收对应于存储器装置的存储器阵列内的缺陷行的行地 址。方法可包含至少部分地基于接收到行地址而确定存储器装置的多个非易失性存储元 件中的非易失性存储元件可用于存储所接收行地址，其中多个非易失性存储元件中的每 一非易失性存储元件支持存储存储器阵列的行地址。方法可包含至少部分地基于确定非 易失性存储元件可用于存储所接收行地址而在非易失性存储元件中存储所接收行地址。

描述一种设备。设备可包含可用性组件，所述可用性组件与存储器装置的存储器阵 列耦合且配置成至少部分地基于接收到存储器阵列的缺陷行的行地址而确定存储器装置的多个非易失性存储元件中的非易失性存储元件的可用性。设备可包含存储组件，所 述存储组件配置成至少部分地基于非易失性存储元件的可用性而将行地址映射到非易 失性存储元件。

描述一种设备。设备可包含包括多个存储器单元的存储器阵列。设备可包含与存储 器阵列耦合的多个非易失性存储元件。设备可包含与存储器阵列和多个非易失性存储元 件耦合的存储器控制器。存储器控制器可用来使设备接收对应于缺陷行的行地址。存储器控制器可用来使设备至少部分地基于接收到行地址而确定存储器装置的多个非易失 性存储元件中的非易失性存储元件可用于存储所接收行地址。存储器控制器可用来使设 备至少部分地基于确定非易失性存储元件可用而在非易失性存储元件中存储所接收行 地址。

附图说明

图1示出根据本公开的方面的用于在非易失性存储元件中存储行地址且支持智能封 装后修复的系统的实例。

图2示出根据本公开的方面的支持智能封装后修复的存储器裸片的实例。

图3示出根据本公开的方面的包含存储器装置且支持智能封装后修复的系统的实例。

图4示出根据本公开的方面的说明示例性智能封装后修复操作的过程流程图的实例。

图5示出根据本公开的方面的支持智能封装后修复的熔丝逻辑电路的实例。

图6示出根据本公开的方面的支持智能封装后修复的时序图。

图7示出根据本公开的方面的支持智能封装后修复的装置的框图。

图8到10示出根据本公开的方面的说明支持智能封装后修复的方法的流程图。

具体实施方式

存储器装置在经历硅裸片制造之后但在相应存储器裸片被放到芯片封装中之前可 能具有或产生缺陷(例如，有缺陷的存储器单元)。在放到芯片封装中之前，缺陷可以通过封装前修复过程来修复。在封装前修复过程中，可使用配置成修复(例如，“替换”) 存储器单元的缺陷行(例如，原始数据行)的存储器单元。这些替换行可被称作“冗余行”。 在封装前修复过程期间，可以“停用”存储器单元的缺陷行，并且可以“启用”对应的 冗余行以便修复有缺陷的存储器单元。

在一些例子中，存储器装置也可能在存储器裸片被到芯片封装中之后产生缺陷。在 存储器装置已经封装之后，它只能通过封装的节点(例如，引脚)进入。因此，有缺陷的存储器单元可以在组装系统的同时由例如客户进行封装后修复，或在存储器装置的操作期间由主机(例如，在系统外部的存储器控制器)进行封装后修复。此过程可被称作封装 后修复(PPR)。由于能够对存储器装置进行封装后修复的方式有限，PPR通常比封装前 修复更难执行。

一些系统可通过贡献存储器单元的较少个(例如，2个)行(配置成在封装后修复(例 如，“替换”)存储器单元的缺陷行)来提供PPR。这些替换行可被称作“冗余行”或“冗 余PPR行”。相比于专用于封装前修复的行的数目(例如，94行)，冗余PPR行的数目可 能较少。冗余PPR行的数目可以由于操作行所需要的电路系统而相对较少。例如，电路 系统可能既耗空间又耗功率。但是，具有少量冗余PPR行的存储器装置在它能够实行的 PPR操作的量方面受到限制。因此，一些系统可能会牺牲空间和功率(例如，以便包含大 量冗余PPR行)或一定量的潜在PPR操作(例如，由于冗余PPR行的数目较少)。

根据本文中所描述的系统和技术，一种存储器装置可通过提供大体上专用于修复的 行(例如，可用于封装前修复或PPR的专用冗余(替换)行)及用于管理和利用此类灵活的一组冗余存储器单元的技术而支持更大数目个PPR操作，同时缓解对空间和功率消耗的 任何影响。例如，存储器装置可包含经增加数目个冗余PPR行(例如，96个)，而不用牺 牲存储器装置的额外空间和功率消耗。在一些情况下，为了增加存储器装置的冗余PPR 行的量，先前仅专用于封装前修复的行可以同时用于封装前修复和PPR。

例如，存储器装置可包含一或多个非易失性存储元件(例如，熔丝或反熔丝)。如本文中所使用，非易失性存储元件可以指单个非易失性存储元件(例如，单个熔丝或单个反熔丝)，或者可以指配置成作为单元(例如，一组熔丝或一组反熔丝)操作的一群(或一组，或一套，或一行)非易失性存储元件。每一组可包含一套单独非易失性存储元件，至少一 些组可以灵活地用于修复操作，不管是用于封装前修复还是用于PPR。在一些情况下， 非易失性存储元件组可替代地称为非易失性存储元件行(不管有没有物理地布置成行)。 这样的每一组非易失性存储元件可以与冗余行相关联，且与缺陷行相关联的地址可以存 储(例如，映射)到任何这样一组非易失性存储元件。在后续存取操作中(例如，在缺陷地 址——也就是缺陷行的地址——已经存储之后)，如果被替换原始数据行被寻址，那么冗 余行实际上可以基于由相关联的一组非易失性存储元件存储的被替换原始数据行的地 址来存取。通过利用如本文所描述的存储器装置的非易失性存储元件和一套灵活冗余 行，存储器装置可支持经增加数目个PPR操作，而不用牺牲原本可用于额外电路系统的 空间和功率。

尽管存储器装置可包含多组非易失性存储元件，但不是每个非易失性存储元件或每 组非易失性存储都可以在PPR操作中使用。如本文所描述，非易失性存储元件可以与存储器装置的各种操作相关联。因此，可能需要确定特定组的非易失性存储元件是否可供 使用。在一些实例中，存储器装置可包含配置成确定一或多组非易失性存储元件用于 PPR操作的可用性的电路(例如，熔丝逻辑电路)。例如，所述电路可采用一或多个数字 逻辑装置来评估由一组非易失性存储元件存储的一或多个位以确定元件的可用性。如果 确定可用，那么这一组非易失性存储元件可在PPR操作期间接收(例如，存储)缺陷行的 地址。

在一些实例中，用于先前修复操作的存储器单元的一或多个替换行可自行变为有缺 陷的。例如，在第一PPR操作期间，一组非易失性存储元件可以确定为可用，并且可以 配置(例如，所述组中的熔丝可以熔断)成存储缺陷行的行地址。因此，在后续存取操作 期间，可以使用与这一组非易失性存储元件相关联的冗余行(例如，这一组非易失性存储 元件映射到的冗余行)。然而，此冗余行本身随后可变为有缺陷的。因此，在一些实例中， 存储器装置的电路(例如，前述熔丝逻辑电路)可配置成确定一组非易失性存储元件先前 是否已配置成存储缺陷行地址，如果是，那么这意味着先前用于替换一开始有缺陷的原 始行的冗余行现在已自行变为有缺陷的。在这些情况下，可以停用先前用于存储缺陷行 地址的这一组非易失性存储元件，以防映射到存储器单元的相关联的且现在有缺陷的冗 余行，并且缺陷行地址可以存储到不同(例如，新的)且可用的一组非易失性存储元件。

在一些实例中，PPR操作可以由例如主机或本地存储器控制器等装置发起。发起PPR 操作可向存储器装置指示暂时停止普通操作(例如，普通存取操作)，以便修复一或多个 有缺陷的存储器单元(例如，存储器单元的一或多个缺陷行)。当PPR操作开始时，可以识别对应于有缺陷的存储器单元的行地址。如上文所描述，可以确定一组非易失性存储 元件可用和/或未使用，并且可以将对应于有缺陷的存储器单元的所识别行地址存储到这 一组非易失性存储元件。因为这一组非易失性存储元件可以与存储器单元的冗余行相关 联(例如，映射到存储器单元的冗余行)，所以可以在后续存取操作中利用存储器单元的 对应冗余行(例如，而不是缺陷行)。

本公开的特征一开始在存储器系统的上下文中加以描述。本公开的特征在根据本公 开的方面的存储器裸片、包含存储器装置的系统、过程流程图和时序图的上下文中加以描述。本公开的这些和其它特征进一步参考涉及智能封装后修复的设备图、系统图和流 程图加以说明和描述。

图1示出根据本文所公开的方面的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110和多个信道115，所述信道115 耦合外部存储器控制器105与存储器装置110。系统100可包含一或多个存储器装置， 但是为易于描述，一或多个存储器装置可以被描述为单个存储器装置110。

系统100可包含电子装置的方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可以是便携式电子装置的实例。系统100可以是计算机、笔记本电 脑、平板电脑、智能手机、蜂窝式电话、可穿戴装置、连接因特网的装置等等的实例。 存储器装置110可以是系统中配置成存储系统100的一或多个其它组件的数据的组件。 在一些实例中，系统100配置成使用基站或接入点与其它系统或装置进行双向无线通信。 在一些实例中，系统100能够进行机器型通信(MTC)、机器到机器(M2M)通信或装置到 装置(D2D)通信。

系统100的至少部分可以是主机装置的实例。此类主机装置可以是使用存储器来执 行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、笔记本电脑、平板电脑、智能手机、蜂窝式电话、可穿戴装置、连接因特网的装置、 某一其它静止或便携式电子装置等等。在一些情况下，主机装置可以指实施外部存储器 控制器105的功能的硬件、固件、软件或其组合。在一些情况下，外部存储器控制器105 可被称作主机或主机装置。在一些实例中，主机装置可发起PPR操作。例如，主机装置 可确定存储器阵列(例如，存储器阵列170-a)的一或多个存储器单元(例如，存储器单元 的一或多个行)有缺陷。因此，主机装置可请求存储器装置110开始PPR操作。例如， 主机装置可向存储器装置110传输“进入PPR”命令，这可以使存储器装置110停止普 通操作(例如，普通存取操作)。另外地或可替代地，主机装置可向存储器装置传输“ACT 命令”(例如，启动命令)，这可以发起如本文中所描述的PPR操作。

在一些情况下，存储器装置110可以是配置成与系统100的其它组件通信并提供可供系统100使用或引用的物理存储器地址/空间的独立装置或组件。在一些实例中，存储 器装置110可配置成与至少一种或多种不同类型的系统100合作。系统100的组件和存 储器装置110之间的传信可用来支持调制信号的调制方案、用于传送信号的不同引脚设 计、系统100和存储器装置110的不同封装、系统100和存储器装置110之间的时钟传 信和同步、定时惯例和/或其它因素。

存储器装置110可配置成存储系统100的组件的数据。在一些情况下，存储器装置110可充当系统100的从属型装置(例如，响应于并执行系统100通过外部存储器控制器 105提供的命令)。此类命令可包含存取操作的存取命令，例如写入操作的写入命令、读 取操作的读取命令、刷新操作的刷新命令或其它命令。存储器装置110可包含两个或更 多个存储器裸片160(例如，存储器芯片)来支持所要或指定的数据存储容量。包含两个 或更多个存储器裸片的存储器装置110可被称作多裸片存储器或封装(也被称作多芯片 存储器或封装)。

系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130和输入/输出(I/O)控制器135。系统100的组件可以使用总线140与彼此电 子连通。

处理器120可配置成控制系统100的至少部分。处理器120可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻 辑装置、离散门或晶体管逻辑、离散硬件组件，或者它可以是这些类型的组件的组合。 在这些情况下，处理器120可以是中央处理单元(CPU)、图形处理单元(GPU)或系统芯片 (SoC)的实例以及其它实例。

BIOS组件125可以是包含作为固件操作的BIOS的软件组件，它可初始化并运行系统100的各种硬件组件。BIOS组件125还可管理处理器120和系统100的各种组件之 间的数据流，所述各种组件例如是外围组件130、I/O控制器135等。BIOS组件125可 包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软 件。

外围组件125可以是任何输入装置或输出装置或此类装置的接口，并且可以集成到 系统100中或与系统100集成。实例可包含磁盘控制器、声音控制器、图形控制器、以 太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽， 例如外围组件互连(PCI)或加速图形端口(AGP)槽。外围组件125可以是被本领域的技术 人员理解为外围设备的其它组件。

I/O控制器135可管理处理器120和外围组件13、输入装置145或输出装置150之 间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成的外围 设备。在一些情况下，I/O控制器135可表示到外部外围组件的物理连接或端口。

输入145可表示在系统100外部的向系统100或其组件提供信息、信号或数据的装置或信号。这可包含用户接口，或与其它装置介接或在其它装置之间介接。在一些情况 下，输入145可以是通过一或多个外围组件130与系统100介接的外围设备，或者可以 由I/O控制器135管理。

输出150可表示在系统100外部的配置成从系统100或其任一组件接收输出的装置或信号。输出150的实例可包含显示器、音频扬声器、印刷装置或印刷电路板上的另一 处理器，等等。在一些情况下，输出150可以是通过一或多个外围组件130与系统100 介接的外围设备，或者可以由I/O控制器135管理。

系统100的组件可以由设计成实行它们的功能的通用或专用电路系统组成。这可包 含配置成实行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、 电感器、电阻器、放大器或其它有源或无源元件。在一些实例中，系统100可包含与存 储器装置110耦合的主机(未示出)。存储器装置110可包含一或多个存储器阵列及与存 储器阵列耦合的熔丝组(例如，参考图3所描述的熔丝阵列330)，所述存储器阵列包含 多个冗余行(例如，冗余行325-a、325-b和325-c，如参考图3所描述)。在一些实例中， 存储器装置110可包含配置成实行如本文中所描述的PPR操作的一或多个方面的熔丝逻 辑电路(例如，参考图3所描述的熔丝逻辑电路345)。

存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储 器控制器165-b和/或本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列 170-a、存储器阵列170-b和/或存储器阵列170-N)。存储器阵列170可以是存储器单元 的集合(例如，网格)，其中每一存储器单元配置成存储数字数据的至少一个位。参考图 2更详细地描述存储器阵列170的特征和/或存储器单元。在一些实例中，存储器阵列170 可包含配置成在PPR操作中使用的存储器单元的多个冗余行(例如，冗余行325-a、325-b 和325-c)。冗余行可各自对应于一组(行)非易失性存储元件(例如，熔丝或反熔丝组)，并 且冗余行可用作有缺陷原始行(例如，存储器阵列170的缺陷行)的“替换”行。

存储器装置110可以是二维(2D)存储器单元阵列的实例，也可以是三维(3D)存储器 单元阵列的实例。例如，2D存储器装置可包含单个存储器裸片160。3D存储器装置可 包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b和/或任 何数目个存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可以堆叠在 彼此的顶部上。在一些情况下，3D存储器装置中的存储器裸片160-N可被称作板、层 级、层或裸片。3D存储器装置可包含任何数量的堆叠存储器裸片160-N(例如，两个、 三个、四个、五个、六个、七个、八个)。相比于单个2D存储器装置，这可增加可以定 位在衬底上的存储器单元的数目，继而可以降低制造成本或增加存储器阵列的性能或这 两者。在某一3D存储器装置中，不同板可共享至少一个共同存取线，使得一些板可以 共享字线、数字线和/或板线中的至少一个。

装置存储器控制器155可包含配置成控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使得存储器装置110能够执行命令的硬件、固件和软 件，并且可配置成接收、传输或执行与存储器装置110有关的命令、数据或控制信息。 装置存储器控制器155可配置成与外部存储器控制器105、一或多个存储器裸片160或 处理器120通信。在一些情况下，存储器装置110可从外部存储器控制器105接收数据 和/或命令。例如，存储器装置110可接收指示存储器装置110代表系统100的组件(例 如，处理器120)存储特定数据的写入命令或指示存储器装置110向系统100的组件(例 如，处理器120)提供存储于存储器裸片160中的特定数据的读取命令。在一些情况下， 装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描 述的存储器装置110的操作。装置存储器控制器155和/或本地存储器控制器165中包含 的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制 和向外部存储器控制器105传输信号的解码器、逻辑、解码器、放大器、滤波器等等。

本地存储器控制器165(例如，在存储器裸片160本地)可配置成控制存储器裸片160 的操作。并且，本地存储器控制器165可配置成与装置存储器控制器155通信(例如，接收和传输数据和/或命令)。本地存储器控制器165可支持装置存储器控制器155控制本 文中所描述的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储 器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述 的各种功能。因而，本地存储器控制器165可配置成与装置存储器控制器155通信、与 其它本地存储器控制器165通信，或直接与外部存储器控制器105或处理器120通信。

在一些实例中，本地存储器控制器165可有助于PPR操作。例如，本地存储器控制器165可接收对应于(例如，存储器阵列170的)存储器单元的缺陷行的行地址。在一些 实例中，行地址可从主机装置接收。本地存储器控制器165可接着确定非易失性存储元 件的一或多个行的可用性，并且基于特定非易失性存储元件的可用性，在非易失性存储 元件的行中存储所接收行地址。此外，在一些情况下，例如本地存储器控制器165或装 置存储器控制器155的存储器控制器可执行本文中原本归属于参考图3所描述的熔丝逻 辑电路345的一或多个操作或功能。

外部存储器控制器105可配置成启用系统100的组件(例如，处理器120)和存储器装置110之间的信息、数据和/或命令的通信。外部存储器控制器105可充当系统100的 组件和存储器装置110之间的联络人，使得系统100的组件可能不需要知晓存储器装置 的操作的细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105 满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转化在系统 100的组件和存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105 可包含生成共同(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105 可包含生成共同(源)数据时钟信号的共同数据时钟。

在一些情况下，外部存储器控制器105或系统100的其它组件或其在本文中所描述的功能可以由处理器120实施。例如，外部存储器控制器105可以是由处理器120或系 统100的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器105 被描绘为在存储器装置110外部，但是在一些情况下，外部存储器控制器105或其在本 文中所描述的功能可以由存储器装置110实施。例如，外部存储器控制器105可以是由 装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其 某一组合。在一些情况下，外部存储器控制器105可以跨处理器120和存储器装置110 分布，使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器 控制器155或本地存储器控制器165实施。同样地，在一些情况下，本文中归属于装置 存储器控制器155或本地存储器控制器165的一或多个功能可在一些情况下由外部存储 器控制器105(与处理器120分离或包含在处理器120中)执行。

系统100的组件可使用多个信道115与存储器装置110交换信息。在一些实例中，信道115可启用外部存储器控制器105和存储器装置110之间的通信。每一信道115可 在与系统100的组件相关联的端子之间包含一或多个信号路径或传输介质(例如，导体)。 例如，信道115可包含第一端子，所述第一端子包含位于外部存储器控制器105处的一 或多个引脚或垫和位于存储器装置110处的一或多个引脚或垫。引脚可以是系统100的 装置的导电输入或输出点的实例，且引脚可配置成充当信道的部分。在一些情况下，端 子的引脚或垫可以是信道115的信号路径的一部分。额外信号路径可以与信道的端子耦 合以在系统100的组件内路由信号。例如，存储器装置110可包含将信号从信道115的 端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、 本地存储器控制器165、存储器阵列170)的信号路径(例如，在存储器装置110或其组件 内部的信号路径，例如在存储器裸片160内部)。

信道115(和相关联的信号路径和端子)可以专用于传送特定类型的信息。在一些情 况下，信道115可以是聚合信道，并因此可包含多个单独信道。例如，数据信道192可 以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信 号路径)等。

在一些情况下，信道115可包含一或多个命令和地址(CA)信道186。CA信道186 可配置成在外部存储器控制器105和存储器装置110之间传送命令，包含与命令相关联 的控制信息(例如，地址信息)。例如，CA信道186可包含具有所要数据的地址的读取命 令。在一些情况下，CA信道186可以寄存在上升时钟信号边沿和/或下降时钟信号边沿 上。在一些情况下，CA信道186可包含八个或九个信号路径。

在一些情况下，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可配置成在外部存储器控制器105和存储器装置110之间传送一或多个共同时钟信号。每一 时钟信号可配置成在高状态和低状态之间振荡并协调外部存储器控制器105和存储器装 置110的动作。在一些情况下，时钟信号可以是差分输出(例如，CK_t信号和CK_c信 号)，且CK信道188的信号路径可以进行相应配置。在一些情况下，时钟信号可以是单 端的。在一些情况下，时钟信号可以是1.5GHz信号。CK信道188可包含任何数目个 信号路径。在一些情况下，时钟信号CK(例如，CK_t信号和CK_c信号)可提供用于存 储器装置110的命令和寻址操作或存储器装置110的其它全系统操作的定时参考。因此， 时钟信号CK可以不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。 系统时钟信号CK可由系统时钟生成，所述系统时钟可包含一或多个硬件组件(例如，振 荡器、晶体、逻辑门、晶体管等等)。

在一些情况下，信道115可包含一或多个数据(DQ)信道190。数据信道190可配置成在外部存储器控制器105和存储器装置110之间传送数据和/或控制信息。例如，数据 信道190可传送(例如，双向)将写入到存储器装置110的信息或从存储器装置110读取 的信息。数据信道190可传送可以使用各种不同调制方案(例如，NRZ、PAM4)调制的信 号。

在一些情况下，信道115可包含可以专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数目个信号路径。

在一些情况下，其它信道192可包含一或多个写入时钟信号(WCK)信道。尽管WCK中的‘W’名义上可代表“写入”，但是写入时钟信号WCK(例如，WCK_t信号和WCK_c 信号)可提供通常用于存储器装置110的存取操作的定时参考(例如，读取和写入操作两 者的定时参考)。因此，写入时钟信号WCK还可被称作数据时钟信号WCK。WCK信道 可配置成在外部存储器控制器105和存储器装置110之间传送共同数据时钟信号。数据 时钟信号可配置成协调外部存储器控制器105和存储器装置110的存取操作(例如，写入 操作或读取操作)。在一些情况下，写入时钟信号可以是差分输出(例如，WCK_t信号和 WCK_c信号)，且WCK信道的信号路径可以进行相应配置。WCK信道可包含任何数目 个信号路径。数据时钟信号WCK可由数据时钟生成，所述数据时钟可包含一或多个硬 件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。在一些情况下，其它信道192可 包含一或多个错误检测码(EDC)信道。EDC信道可配置成传送错误检测信号，例如校验 和，以便提高系统可靠性。EDC信道可包含任何数目个信号路径。

信道115可使用各种不同架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点对点连接、交叉开关、例如硅插入件的高密度插入件，或在 有机衬底中形成的信道或其某一组合。例如，在一些情况下，信号路径可至少部分地包 含高密度插入件，例如硅插入件或玻璃插入件。

通过信道115传送的信号可以使用各种不同调制方案来调制。在一些情况下，可以使用二进制符号(或二进制级)调制方案来调制在外部存储器控制器105和存储器装置 110之间传送的信号。二进制符号调制方案可以是M进制调制方案的实例，其中M等 于二。二进制符号调制方案的每一符号可配置成表示数字数据的一个位(例如，符号可表 示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零(NRZ)、单极编码、 双极编码、曼彻斯特编码(Manchester encoding)、具有两个符号的脉冲振幅调制(PAM)(例 如，PAM2)等等。

在一些情况下，可以使用多符号(或多级)调制方案来调制在外部存储器控制器105 和存储器装置110之间传送的信号。多符号调制方案可以是M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可配置成表示数字数据的超过一个位 (例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含 但不限于PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)等等。多符号 信号或PAM4信号可以是使用包含至少三个层级对信息的超过一个位进行编码的调制方 案来调制的信号。多符号调制方案和符号可替代地称作非二进制、多位或高阶调制方案 和符号。

图2示出根据本公开的各种实例的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些情况下，存储器裸片200可被称作存 储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程成存储不同逻 辑状态的一或多个存储器单元205。每一存储器单元205可编程成存储两个或更多个状 态。例如，存储器单元205可配置成一次存储数字逻辑的一个位(例如，逻辑0和逻辑 1)。在一些情况下，单个存储器单元205(例如，多级存储器单元)可配置成一次存储数字 逻辑的超过一个位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可在电容器中存储表示可编程状态的电荷。DRAM架构可包含电容器，所述电容器包含存储表示可编程状态的电荷的介电材料。在一些实例中，存储器单 元205可以是动态RAM(DRAM)存储器单元、同步动态RAM(SDRAM)存储器单元、铁 电RAM(FeRAM)存储器单元、磁性RAM(MRAM)存储器单元、电阻RAM(RRAM)存储 器单元、快闪存储器、相变存储器(PCM)或另一类型的存储器单元或存储器装置的实例。

可通过启动或选择例如字线210和/或数字线215的存取线在存储器单元205上执行 例如读取和写入的操作。在一些情况下，数字线215还可被称作位线。对存取线、字线 和数字线或它们的类似物的引用是可互换的，而不会影响理解或操作。启动或选择字线 210或数字线215可包含向相应线施加电压。

存储器裸片200可包含布置成网格状图案的存取线(例如，字线210和数字线215)。存储器单元205可以定位在字线210和数字线215的交叉点处。通过偏置字线210和数 字线215(例如，向字线210或数字线215施加电压)，单个存储器单元205可以在它们 的交叉点处进行存取。

存取存储器单元205可通过行解码器220、列解码器225控制。例如，行解码器220可从本地存储器控制器260接收行地址并基于所接收行地址启动字线210。列解码器225 可从本地存储器控制器260接收列地址并且可基于所接收列地址启动数字线215。例如， 存储器裸片200可包含标记为WL_1到WL_M的多个字线210和标记为DL_1到DL_N 的多个数字线215，其中M和N取决于存储器阵列的大小。因此，通过启动字线210 和数字线215，例如，WL_1和DL_3，可以存取位于它们的交叉点处的存储器单元205。 不管是在二维还是三维配置中，字线210和数字线215的交叉点都可被称作存储器单元 205的地址。

在一些实例中，一或多个存储器单元(例如，存储器单元205)可在操作过程中变为有缺陷的。为了修复有缺陷的存储器单元205(或包含有缺陷的存储器单元205的行)， 可以识别行的地址。在一些实例中，包含有缺陷的存储器单元205的行的地址可以通过 本地存储器控制器260识别并被传送到主机(例如，外部控制器105)，也可以通过主机(例 如，外部控制器105)识别。在一些实例中，缺陷行(包含有缺陷的存储器单元的行)的行 地址可存储到与冗余行相关联的一组(行)非易失性存储元件(例如，熔丝或反熔丝，以便 修复包含有缺陷的存储器单元205的行。通过将与有缺陷的存储器单元205相关联的行 地址存储到这一组非易失性存储元件，曾经有缺陷的存储器单元和包含它的行的后续存 取操作实际上可在存储器单元的替换冗余行上进行。

存储器单元205可包含逻辑存储组件，例如电容器230和开关组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的第一节点可以与开关组件235耦 合，且电容器230的第二节点可以与电压源240耦合。在一些情况下，电压源240是接 地，例如Vss。在一些情况下，电压源240可以是与板线驱动器耦合的板线的实例。开 关组件235可以是选择性地建立或取消建立两个组件之间的电子连通的晶体管或任何其 它类型的开关装置的实例。

可以通过启动或撤销启动开关组件235来实现选择或撤销选择存储器单元205。电容器230可以使用开关组件235与数字线215电子连通。例如，当开关组件235撤销启 动时，电容器230可以与数字线215隔离，并且当开关组件235启动时，电容器230可 以与数字线215耦合。在一些情况下，开关组件235是晶体管，且其操作可以通过向晶 体管栅极施加电压来控制，其中晶体管栅极和晶体管源极之间的电压差可大于或小于晶 体管的阈值电压。在一些情况下，开关组件235可以是p型晶体管或n型晶体管。字线 210可以与开关组件235的栅极电子连通，并且可以基于施加到字线210的电压而启动/ 停用开关组件235。

字线210可以是与存储器单元205电子连通的导电线，它用于在存储器单元205上执行存取操作。在一些架构中，字线210可以与存储器单元205的开关组件235的栅极 电子连通，并且可配置成控制存储器单元的开关组件235。在一些架构中，字线210可 以与存储器单元205的电容器的节点电子连通，并且存储器单元205可能不包含开关组 件。

数字线215可以是连接存储器单元205与感测组件245的导电线。在一些架构中，存储器单元205可以在存取操作的部分期间选择性地与数字线215耦合。例如，字线210 和存储器单元205的开关组件235可配置成耦合和/或隔离存储器单元205的电容器230 和数字线215。在一些架构中，存储器单元205可以与数字线215电子连通(例如，恒定 不变)。

感测组件245可配置成检测存储在存储器单元205的电容器230上的状态(例如，电荷)并基于所存储状态确定存储器单元205的逻辑状态。在一些情况下，由存储器单元 205存储的电荷可能极小。因而，感测组件245可包含一或多个感测放大器，用于放大 由存储器单元205输出的信号。感测放大器可在读取操作期间检测数字线215的电荷的 较小改变，并且可基于检测到的电荷而产生对应于逻辑状态0或逻辑状态1的信号。在 读取操作期间，存储器单元205的电容器230可向其对应的数字线215输出信号(例如， 将电荷放电到其对应的数字线215)。信号可使数字线215的电压改变。感测组件245可 配置成比较跨数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)。 感测组件245可基于比较而确定存储器单元205的所存储状态。例如，在二进制传信中， 如果数字线215具有比参考信号250高的电压，那么感测组件245可确定存储器单元205 的所存储状态是逻辑1，并且如果数字线215具有比参考信号250低的电压，那么感测 组件245可确定存储器单元205的所存储状态是逻辑0。感测组件245可包含各种晶体 管或放大器，用于检测和放大信号的差。检测到的存储器单元205的逻辑状态可以通过 列解码器225作为输出255输出。在一些情况下，感测组件245可以是另一组件(例如， 列解码器225、行解码器220)的一部分。在一些情况下，感测组件245可以与行解码器 220或列解码器225电子连通。

本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225和感测组件245)控制存储器单元205的操作。本地存储器控制器260可以是参考图1所描述的 本地存储器控制器165的实例。在一些情况下，行解码器220、列解码器225和感测组 件245中的一或多个可以与本地存储器控制器260共址。本地存储器控制器260可配置 成从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令和/或 数据，将命令和/或数据转化成可供存储器裸片200使用的信息，在存储器裸片200上执 行一或多个操作，并响应于执行一或多个操作而将数据从存储器裸片200传送到外部存 储器控制器105(或装置存储器控制器155)。本地存储器控制器260可生成行和列地址信 号以启动目标字线210和目标数字线215。本地存储器控制器260还可生成并控制在存 储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的所施加电压 或电流的振幅、形状或持续期间可以进行调整或变化，并且针对在操作存储器裸片200 时论述的不同操作可以是不同的。

在一些实例中，本地存储器控制器260可有助于如本文中所描述的PPR操作。例如，本地存储器控制器260可接收对应于存储器单元(例如，包含存储器单元205)的缺陷行 的行地址。在一些实例中，行地址可以从主机装置(未示出)接收。本地存储器控制器260 可接着确定一或多组非易失性存储元件的可用性，并且基于特定组的可用性，在这一组 非易失性存储元件中存储所接收行地址。在一些实例中，本文中所描述的读取操作或写 入操作可以在与存储所接收行地址的这一组非易失性存储元件相关联的存储器单元的 冗余行上进行。

在一些情况下，本地存储器控制器260可配置成在存储器裸片200的一或多个存储器单元205上执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存 储器单元205可以编程成存储所要逻辑状态。在一些情况下，多个存储器单元205可以 在单个写入操作期间编程。本地存储器控制器260可识别其上执行写入操作的目标存储 器单元205。本地存储器控制器260可识别与目标存储器单元205电子连通的目标字线 210和目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可启 动目标字线210和目标数字线215(例如，向字线210或数字线215施加电压)，以存取 目标存储器单元205。本地存储器控制器260可在写入操作期间向数字线215施加特定 信号(例如，电压)以在存储器单元205的电容器230中存储特定状态(例如，电荷)，所述 特定状态(例如，电荷)可以指示所要逻辑状态。如本文所描述，存储器单元的冗余行可 用于修复(例如，“替换”)存储器单元的缺陷行(例如，包含存储器单元205的行)。通过 将存储器单元的缺陷行的地址存储到一组非易失性存储元件(例如，熔丝或反熔丝组)， 可以在与这一组非易失性存储元件相关联的存储器单元的冗余行上而不是在缺陷行上 进行存取操作。因此，在一些实例中，本文中所描述的写入操作可以在存储器单元的冗 余行(例如，参考图3所描述的冗余行1 325-a)上进行。

在一些情况下，本地存储器控制器260可配置成在存储器裸片200的一或多个存储器单元205上执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储于存储 器裸片200的存储器单元205中的逻辑状态。在一些情况下，可以在单个读取操作期间 感测多个存储器单元205。本地存储器控制器260可识别其上执行读取操作的目标存储 器单元205。本地存储器控制器260可识别与目标存储器单元205电子连通的目标字线 210和目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可启 动目标字线210和目标数字线215(例如，向字线210或数字线215施加电压)，以存取 目标存储器单元205。目标存储器单元205可响应于偏置存取线而将信号转移到感测组 件245。感测组件245可放大信号。本地存储器控制器260可启动感测组件245(例如， 锁存感测组件)，并由此比较从存储器单元205接收的信号与参考信号250。基于所述比 较，感测组件245可确定存储在存储器单元205上的逻辑状态。作为读取操作的部分， 本地存储器控制器260可将存储在存储器单元205上的逻辑状态传送到外部存储器控制 器105(或装置存储器控制器155)。如本文所描述，存储器单元的冗余行可用于修复(例 如，“替换”)存储器单元的缺陷行(例如，包含存储器单元205的行)。通过将存储器单 元的缺陷行的地址存储到一组非易失性存储元件(例如，熔丝或反熔丝组)，可以在与这 一组非易失性存储元件相关联的存储器单元的冗余行上而不是在缺陷行上进行存取操 作。因此，在一些实例中，本文中所描述的读取操作可以在存储器单元的冗余行(例如， 参考图3所描述的冗余行325)上进行。

在一些存储器架构中，存取存储器单元205可劣化或毁坏存储于存储器单元205中的逻辑状态。例如，在DRAM架构中执行的读取操作可部分或完全地对目标存储器单 元的电容器进行放电。本地存储器控制器260可执行重新写入操作或刷新操作以使存储 器单元返回到它的原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态 重新写入到目标存储器单元。在一些情况下，重新写入操作可被视为读取操作的部分。 另外，启动单个存取线，例如字线210，可能会干扰存储在与所述存取线电子连通的一 些存储器单元中的状态。因此，重新写入操作或刷新操作可以在可能尚未存取的一或多 个存储器单元上执行。

存储器裸片200示出二维(2D)存储器单元阵列。在一些情况下，存储器装置可包含三维(3D)阵列或存储器单元。3D存储器阵列可包含堆叠在彼此的顶部上的两个或更多个2D存储器阵列。在一些情况下，3D存储器阵列中的2D存储器阵列可被称作板、层级、 层或裸片。3D存储器阵列可包含任何数量的堆叠2D存储器阵列(例如，两个、三个、 四个、五个、六个、七个、八个)。相比于单个2D存储器装置，这可增加可以定位在单 个裸片或衬底上的存储器单元的数目，继而可以降低制造成本或增加存储器阵列的性能 或这两者。在一些3D存储器装置中，不同板可共享至少一个共同存取线，使得一些板 可以共享字线210或数字线215中的至少一个。

图3示出根据本公开的各种实例的系统300的实例。系统300可以是参考图1所描述的系统100的一或多个方面的实例。系统300可包含存储器装置305，存储器装置305 可包含与本地存储器控制器340和熔丝逻辑电路345耦合的存储器组310。在一些实例 中，存储器装置305可以与主机装置350耦合。如图3所示，存储器组310可包含存储 器阵列315和熔丝阵列330。此外，每当“熔丝”在本文中使用时，应理解，可以使用 反熔丝或其它一次性可编程存储元件，并且在一些情况下，可以使用非易失性但是可重 新编程的存储元件。在一些实例中，存储器阵列315可包含数据行320和冗余行325-a、 325-b和325-c，数据行320还可被称作原始行或原始数据行。另外，熔丝阵列330可包 含熔丝组335-a、335-b和335-c，任何数目个熔丝组可以灵活地用于封装前修复和PPR。 尽管为简单起见示出一个熔丝阵列330，但是应理解，存储器装置305可包含任何数目 个熔丝阵列330和任何数目个熔丝组335，并且灵活地用于封装前修复和PPR的熔丝组 335可以跨任何数目个熔丝阵列330分布。每一熔丝组335可包含任何数目的一或多个 非易失性存储元件，在一些情况下，所述非易失性存储元件可以是一次性可编程存储元 件(例如，熔丝或反熔丝)。在一些情况下，如本文中所使用，熔丝组335可以统称为非 易失性存储元件。在一些实例中，系统300的组件可用于进行如本文中所描述的智能PPR 操作。

在一些实例中，存储器组310可包含存储器阵列315，存储器阵列315包含数据行320(其还可被称作原始行或原始数据行)和一或多个冗余行(例如，冗余行325-a、325-b 和325-c)。在一些实例中，每一单独数据行320可以是连接到单个字线(例如，参考图2 所描述的字线210)的存储器单元行，并且可包含多个存储器单元(例如，参考图2所描 述的多个存储器单元205)。每一数据行320可以与特定地址(行地址)相关联以用于数据 存储。例如，每一数据行320可在一开始被指派(例如，在制造期间)将用于存取操作(例 如，在正常或非PPR操作模式期间)的地址。因此，数据可以使用相应数据行320的特 定行地址从所述相应数据行320的每一存储器单元读取和写入到所述存储器单元。

存储器组310还可包含冗余行325-a、325-b和325-c。在一些实例中，存储器组310可包含多个冗余行325。例如，冗余行1 325-a可表示第一冗余行，冗余行2 325-b可表 示第二冗余行，冗余行N 325-c可表示存储器阵列315的第N冗余行(例如，第96冗余 行)。尽管冗余行325-a、325-b和325-c示出为与数据行320共址(例如，在存储器阵列 315中)，但是在一些实例中，冗余行中的一或多个可以与数据行320物理分离(例如， 位于单独的阵列中或单独衬底上)。

如本文所描述，一或多个数据行320可在存储器装置305封装之前或之后变为有缺陷的。因此，冗余行325可用于响应于重新映射与有缺陷的数据行320相关联的地址而 通过在对应于(例如，映射到)冗余行325的熔丝组335中存储所重新映射地址来选择性 地存储数据。例如，第一数据行320可以被识别为有缺陷的，且其地址可以重新映射(例 如，使用熔丝逻辑电路345和熔丝阵列330)到冗余行2 325-b，使得以前与有缺陷的数 据行320相关联的数据可以存储到冗余行2 325-b并通过冗余行2 325-b存取(例如，从 冗余行2 325-b读取或写入到冗余行2 325-b)。换句话说，在数据行320变为有缺陷的情 况下，可以使用冗余行325来修复(即，“替换”)数据行320。数据行320可在存储器装 置305封装之前或之后变为有缺陷的，并且存储器阵列315中的每一个冗余行325可以 灵活配置，使得可用于封装前修复操作或PPR操作。这意味着无论在封装存储器装置 305之前还是在封装存储器装置305之后，如果一或多个数据行320变成有缺陷的，对 应于有缺陷的数据行320的地址都可以重新映射，使得可以将冗余行325用作替代。通 过使同一套冗余行325可用于封装前或PPR，在封装前修复期间未使用的冗余行325可 以保持可用于PPR，因此存储器装置305可以更高效地支持经增加数目个PPR操作(例 如，而不必包含总数目增加的冗余行或消耗更大功率量)。

在一些实例中，存储器组310可包含熔丝阵列330，熔丝阵列330可包含多个非易失性存储元件(例如，熔丝或反熔丝)组335。熔丝阵列330的每一熔丝组335可包含一 或多个非易失性存储元件。在一些情况下，每一非易失性存储元件可以是一次性可编程 存储元件。

如图3所示，熔丝阵列330可包含熔丝组335-a、335-b和335-c。在一些实例中， 熔丝阵列330可包含多个熔丝组。例如，熔丝组1 335-a可表示第一熔丝组，熔丝组2 325-b 可表示第二熔丝组，熔丝组N 325-c可表示存储器组310的第N熔丝组(例如，第96熔 丝组)。尽管熔丝组335-a、335-b和335-c示出为位于存储器组310内且与存储器阵列 315耦合，但是在一些实例中，熔丝组335可以与存储器组310物理分离，并且可以通 过一或多个组件(例如，本地存储器控制器340)与存储器阵列315间接通信。

在一些实例中，熔丝阵列330可以与存储器阵列315耦合，使得熔丝组335(例如，熔丝组1 335-a、熔丝组2 335-b和熔丝组N 335-c)可以映射与有缺陷的数据行320相关 联的地址。换句话说，数据行320中的一或多个可变为有缺陷的，并且可以使用一或多 个冗余行325(例如，冗余行325-a)来修复(即，“替换”)有缺陷的数据行320，其中熔丝 组335可将与有缺陷的数据行320相关联的地址映射到对应冗余行325。

在一些情况下，因为单独熔丝组335可将与有缺陷的数据行320相关联的地址映射到对应冗余行325，所以可灵活地用于封装前修复或PPR的熔丝组335和冗余行之间可 存在1:1关系。可进行熔丝搜索操作，以识别保持可供在PPR操作中使用的一或多个熔 丝组335。因此，当单独数据行320变为有缺陷的时，识别为可用的熔丝组335可存储 有缺陷的数据行320的地址，这可使得在后续存取操作中存取对应冗余行325(例如，而 不是有缺陷的数据行320)。在一些实例中，熔丝搜索操作可识别可供在PPR操作中使用 的熔丝组335的总数(例如，N个熔丝组335中的一定数目个熔丝组335是可用的)。

在一些实例中，熔丝组335中的每一非易失性存储元件可以是熔丝或反熔丝。熔丝和反熔丝均可以是一次性可编程装置——这意味着每一熔丝组335能够一次存储一个缺陷行地址。熔丝可基于通过熔丝的导电路径是否已经破裂(例如，由于穿过熔丝的电流超过预定义电平)而存储位。相反地，例如，反熔丝可基于是否已经形成通过反熔丝的导电 路径(例如，由于横穿反熔丝的电压超过预定义电平)而存储位。无论非易失性存储元件 是否包括熔丝或反熔丝或某一其它类型的非易失性存储器(一次性可编程或其它)，例如 熔丝组335的一套或一行非易失性存储元件都可配置成存储与有缺陷的数据行320相关 联的行地址，这可允许在后续存取操作期间存取对应冗余行325。

在一些实例中，本地存储器控制器340可与存储器组310通信以促进PPR操作。例如，本地存储器控制器340可接收对应于有缺陷的数据行320的行地址。在一些实例中， 行地址可以从主机装置350接收，这意味着主机装置350可确定数据行是有缺陷的，也 可以从存储器装置305内部的另一控制器(例如，装置存储器控制器155)接收，其中主 机装置350或另一内部控制器可能已经确定数据行320是有缺陷的。在其它实例中，本 地存储器控制器340可独立于主机装置350确定数据行320是有缺陷的。在一些实例中， 本地存储器控制器340可接着确定与有缺陷的数据行320相关联的地址(例如，行地址)。

在接收到缺陷行地址之后，本地存储器控制器340可确定(例如，熔丝阵列330的)熔丝组335是否可用于存储所接收行地址。在一些实例中，此确定可以基于从熔丝逻辑 电路345接收的一或多个信号来做出。例如，熔丝逻辑电路345可确定熔丝组1 335-a 可用，并将它的可用性传送到本地存储器控制器340。

在一些实例中，本地存储器控制器340可接着至少部分地基于确定熔丝组335可用而在熔丝组335(例如，熔丝组1 335-a)中存储(有缺陷的数据行320的)所接收行地址。 通过在熔丝组335中存储所接收行地址，可以使用对应冗余行325(例如，冗余行1 325-a) 来修复(即，“替换”)有缺陷的数据行320。在后续存取操作(例如，读取操作或写入操作) 中，存储在熔丝组335中的所接收行地址可指示将存取与熔丝组335(例如，熔丝组335-a) 相关联的冗余行325(例如，冗余行1 325-a)，而不是有缺陷的数据行320。

另外地或可替代地，本地存储器控制器340可确定所接收行地址先前是否已经存储 在存储器装置305的任何熔丝组335处(例如，在熔丝组2 335-b处)。本地存储器控制器340可配置成停用被识别为已经存储所接收行地址的任何熔丝组335。换句话说，数据 行320先前可能已经确定为有缺陷的，且其相关联的行地址可能已经存储到熔丝阵列330 的熔丝组335。对应冗余行325可接着“替换”缺陷行320。然而，在一些实例中，“替 换”缺陷行320的对应冗余行325可能也已经变为有缺陷的。因此，在一些实例中，本 地存储器控制器340可确定冗余行325(例如，“替换”缺陷行320的冗余行325)本身已 经变为有缺陷的，停用相关联的熔丝组335并将相关联的地址存储到新的未使用的熔丝 组335。因此，新的未使用的冗余行325可以“替换”先前已使用的变为有缺陷的冗余 行325。

如本文所描述，熔丝逻辑电路345可在PPR操作中与存储器组310和本地存储器控制器340通信。在一些实例中，熔丝逻辑电路345可包含配置成有助于PPR操作的一或 多个组件(例如，逻辑门或其它组件)。为了进行PPR操作，熔丝逻辑电路345可与存储 器组310直接通信。在其它实例中，熔丝逻辑电路345可与存储器组310和本地存储器 控制器340两者通信，以便进行操作的一或多个方面。例如，熔丝逻辑电路345可帮助 确定特定熔丝组335是否可用或与存储器单元的有缺陷的数据行320相关联的地址是否 已经存储到熔丝组335。在一些实例中，本文中归属于熔丝逻辑电路345的任何一或多 个功能可由本地存储器控制器340执行。

在一些实例中，熔丝逻辑电路345可进行熔丝搜索和/或熔丝广播操作。例如，熔丝搜索操作可包括扫描熔丝组335以确定或识别保持可用于PPR操作的一或多个熔丝组 335。熔丝搜索操作可在搜索可用熔丝组335时扫描任何数目个熔丝组335。在下文参考 图5更详细地论述熔丝搜索操作。另外地或可替代地，熔丝广播操作可包括扫描熔丝组 335以读取每一熔丝组335的内容(例如，用于将内容转移到模式寄存器或存储器装置305 内的其它存储装置)。例如，可以进行熔丝广播操作以识别已经存储到熔丝组335的(数 据行320的)行地址，以便在后续存取操作期间映射到与那些熔丝组335相关联的冗余行 而不是有缺陷的数据行320。在下文参考图5更详细地论述熔丝广播操作。

另外地或可替代地，熔丝逻辑电路345可使用一或多个数字逻辑装置确定熔丝组335 是否可用。例如，熔丝逻辑电路345可包含可用性组件(例如，参考图5所描述的可用性组件505)，所述可用性组件配置成确定哪些熔丝组335可用(若存在)。在一些实例中， 熔丝逻辑电路345还可包含存储组件(未示出)，所述存储组件配置成将有缺陷的数据行 320的地址存储(例如，映射)到可用熔丝组。在下文参考图5更详细地论述这些组件和 熔丝逻辑电路345的功能。

如本文所描述，主机装置350可以与存储器装置305耦合。在一些实例中，主机装置350可与本地存储器控制器340和/或熔丝逻辑电路345直接通信。主机装置350可向 存储器装置305指示(例如)PPR操作将要开始。在一些实例中，主机装置350可向存储 器装置传输PPR命令、启动命令和/或缺陷行地址。例如，存储器装置305可以在空闲 或操作模式中操作，并且主机装置350可基于确定(例如，数据行320的)存储器单元的 行是有缺陷的而向存储器装置传输进入PPR模式的命令。如本文所描述，此确定可由主 机装置350或本地存储器控制器340做出。

在一些实例中，在传输进入PPR模式的命令之后，主机装置350可向存储器装置305传输启动命令。启动命令可包含有缺陷的数据行320的地址，或者与有缺陷的数据 行320的地址同时或以其它方式相关联地传输。在一些实例中，启动命令还可发起熔丝 搜索和/或熔丝广播操作。在一些实例中，本地存储器控制器340和/或熔丝逻辑电路345 还可确定所接收行地址先前是否已经存储到熔丝组335。如果所接收行地址先前已经存 储，那么可以停用先前配置成存储所接收行地址的熔丝组335，并且可以将所接收行地 址存储到新的可用熔丝组335。在任一实例中，在地址已经存储到可用熔丝组335之后， PPR操作可以结束，并且与地址相关联的任何后续存取操作可以利用对应于新利用的熔 丝组335的冗余行325(例如，而不是有缺陷的原始行320)。

图4示出根据本公开的方面的说明示例性智能封装后修复操作的过程流程图400。在一些实例中，过程流程图400可示出由熔丝逻辑电路(例如，参考图3所描述的熔丝逻 辑电路345)进行的一或多个操作。过程流程图400可示出第一模式405、进入PPR命令 410、启动命令415(例如，ACT命令)、熔丝组可用操作420、冗余匹配操作425、停用 熔丝组操作430、启动熔丝组操作435和退出PPR操作440。

在一些实例中，存储器装置(例如，参考图3所描述的存储器装置305)可以在第一模式中操作。第一模式可以是空闲模式、存储器阵列的普通操作模式或任何其它非PPR 模式。例如，一或多个存取操作(例如，读取操作)可在存储器装置处于第一模式中时进 行。存储器装置可处于第一模式中达任何持续期间，直到存储器装置进入PPR模式为止。

如本文所描述，存储器装置可基于确定存储器单元的行(例如，参考图3所描述的数 据行320)是有缺陷的而接收进入PPR模式的命令。因此，进入PPR命令410可表示存 储器装置基于(例如，参考图3所描述的主机装置350)确定存储器单元的行是有缺陷的 而进入PPR模式。如本文所描述，基于确定存储器单元的行是有缺陷的，存储器装置可 退出第一模式405并进入PPR模式。在一些实例中，在进入PPR模式后，存储器装置 可接收启动或ACT命令415。在一些实例中，ACT命令415可以从主机装置(例如，参 考图3所描述的主机装置350)或本地存储器控制器(例如，参考图3所描述的本地存储 器控制器340)接收，并且可指示缺陷行地址或与缺陷行地址相关联地(例如，同时)接收。 在一些情况下，单个命令或任何其它数目个命令(例如，作为命令序列的部分)可包括进 入PPR命令410和ACT命令415。

在接收到ACT命令415后，存储器装置可开始熔丝组可用操作420，所述熔丝组可用操作420可包含熔丝搜索操作或包含在熔丝搜索操作中。在一些实例中，熔丝组可用 操作420可确定一或多个熔丝组335对PPR操作的可用性。例如，在熔丝组可用操作 420期间，熔丝逻辑电路和/或本地存储器控制器可确定特定熔丝组335可用于存储对应 于有缺陷的数据行320的地址。确定可以例如基于由熔丝组335存储的一或多个位的值 来做出。熔丝组可用操作420可一直执行到熔丝组335确定为可用的为止，或一直执行 到可用熔丝组335的数目被确定为止，或一直执行到确定无熔丝组335可用为止。在一 些实例中，存储器装置可能不具有任何可用熔丝组335，这可致使PPR操作结束(例如， 退出PPR操作440)。

在一些实例中，存储器装置可执行冗余匹配操作425，所述冗余匹配操作425可包含熔丝搜索操作或包含在熔丝搜索操作中。在一些情况下，冗余匹配操作425可与熔丝 组可用操作420并行(例如，完全或部分同时)进行。如本文所描述，冗余匹配操作425 可确定所接收缺陷行地址(例如，作为ACT命令415的部分或与ACT命令415相关联)(先 前)是否已经存储到熔丝组335。例如，PPR操作先前可能已经将与有缺陷的数据行320 相关联的地址存储到特定熔丝组335。在所接收(缺陷)行地址和由熔丝组335存储的行 地址之间检测到匹配的例子中，可以停用存储(因为它先前配置成存储)所接收(缺陷)行地 址的熔丝组335(例如，在停用熔丝组操作430处)。在一些实例中，此类熔丝组335可 以通过停用(例如，“熔断”)熔丝组335中的一或多个熔丝来停用。

在至少进行冗余匹配操作425之后，可执行启动熔丝组操作435。在一些实例中，启动熔丝组操作435可包含将与有缺陷的数据行320相关联的地址存储到可用熔丝组 335。在将与有缺陷的数据行320相关联的地址存储到可用熔丝组335之后，PPR操作 可停止(例如，退出PPR操作440)。在一些情况下，在接收到后续的进入PPR命令410 后，存储器装置可接着再次进入第一模式405或任何其它操作模式，直到后续PPR操作 可以开始为止。

图5示出根据本公开的各种实例的熔丝逻辑电路345-a的实例。熔丝逻辑电路345-a 可以是参考图3所描述的熔丝逻辑电路345的实例。熔丝逻辑电路345-a可包含可用性 组件505和停用组件510。在一些实例中，可用性组件505可配置成确定参考图3所描 述的一或多个熔丝组335的可用性，并且可包含比较组件515和锁存组件520。另外地 或可替代地，停用组件510可配置成确定缺陷行地址先前是否已经存储到参考图3所描 述的熔丝组335，并且可包含锁存组件525、比较组件530和锁存组件535。在一些实例 中，熔丝逻辑电路345-a的组件可直接与存储器组(例如，参考图3所描述的存储器组310) 和/或本地存储器控制器(例如，参考图3所描述的本地存储器控制器340)一起用于进行 如本文中所描述的智能PPR操作。

如本文所描述，熔丝逻辑电路345-a可包含配置成确定熔丝组335的可用性的可用性组件505。在一些实例中，可用性组件505可包含可被称作第一比较组件的比较组件 515和可被称作第一锁存组件的锁存组件520。在一些实例中，比较组件515可以是或 包含一或多个数字逻辑门，例如XOR(例如，异或)门、AND门，或用于比较多个输入 信号的类似数字逻辑装置。锁存组件520可以是或包含一或多个数字逻辑装置，例如SR 锁存器、D锁存器、T锁存器、JK锁存器，或用于锁存一或多个输入信号的类似数字逻 辑装置。

为了确定一或多个熔丝组335的可用性，比较组件515可以由PPR启用信号(例如，其可以是ACT命令415或进入PPR信号410或由ACT命令415或进入PPR信号410 触发)启动，并且可评估启用位信号。在一些实例中，PPR启用信号可指示装置在PPR 模式中启动。启用位输入信号可反映熔丝组335中的一或多个熔丝的内容。

在一些实例中，由比较组件515接收的缺陷行地址(在停用组件510的上下文中示出 为行地址(RA)信号)可包含n个位。类似地，每一熔丝组335可包含n+m个熔丝，并且 因此可配置成存储对应于行地址的n个位和额外的m个位，其中m可以是一或多个， 且额外的m个位可配置成启用或停用熔丝组335。例如，RA输入信号可包含13个位， 且熔丝组335可包含14个非易失性存储元件，并且因此能够存储14个位。在一些实例 中，由熔丝组335存储的m个位中的一或多个可以指定为启用位，并且可以用于确定熔 丝组335是否可用(例如，它是否启动且未使用)。因此，比较组件515可基于由此存储 的一或多个位(例如，一或多个启用位)的状态而确定熔丝组335是否可用。在一些情况 下，比较组件515可通过比较由熔丝组335存储的一或多个位与参考值来确定熔丝组335 是否可用(例如，可评估熔丝组335中包含的熔丝以确定由熔丝存储的位是否指示停用熔 丝组335)。例如，特定位是“1”还是“0”可向比较组件515指示熔丝组335是否可用。 在一些情况下，比较组件515可比较由熔丝组335存储的一个位与由熔丝组335存储的 另一个位(例如，可对由熔丝组335存储的两个位进行XOR运算)，以确定熔丝组335 是否可用。

如本文所描述，比较组件515可以是或包含一或多个数字逻辑装置，例如XOR门 或AND门。依据所使用的数字逻辑装置的类型，比较组件515可指示特定熔丝组335 以不同方式可用。例如，比较组件515可以是AND门，并且当所评估的熔丝组335可 用时，可存在“高”输出信号。或者，在一些实例中，比较组件515可以是XOR门， 并且当所评估的熔丝组335可用时，可存在“低”输出信号。不管数字逻辑装置是什么 类型，比较组件515都可配置成输出指示所评估的熔丝组335可用的可用信号(例如，“高” 信号或“低”信号)。

当可用信号指示作为熔丝搜索程序的部分当前处于评估中的熔丝组335可用时，这 可使(触发)锁存组件520锁存当前处于评估中的熔丝组335的地址。当比较组件515评估每一所扫描熔丝组335的一或多个启用位时，对应熔丝组地址(FBA)输入信号可以提 供给锁存组件520，所述信号可在任何时间包括启用位被比较组件515评估的熔丝组335 的地址。因此，当比较组件515输出可用信号时，可以锁存FBA信号——并因此可以锁 存对应熔丝组335的地址。锁存组件520可接着输出可用组信号，所述信号可包括或以 其它方式指示确定可用于存储所接收行地址(也就是说，可用于存储有缺陷的数据行320 的地址)的熔丝组335的地址。

如本文所描述，熔丝逻辑电路345-a还可包含停用组件510，所述停用组件510配置成确定缺陷行地址先前是否已经存储到参考图3所描述的熔丝组335。在一些实例中， 停用组件510可包含可被称作第二比较组件的比较组件530和可被称作第二锁存组件的 锁存组件535。在一些实例中，停用组件还可包含可被称作第三锁存组件的锁存组件525。 比较组件530可以是或可包含一或多个数字逻辑装置，例如XOR(例如，异或)门、AND 门或用于比较多个输入信号的类似数字逻辑装置。另外地或可替代地，锁存组件525和 /或锁存组件535可以是或可包含一或多个数字逻辑装置，例如SR锁存器、D锁存器、 T锁存器、JK锁存器，或用于锁存一或多个输入信号的类似数字逻辑装置。

在一些实例中，停用组件510可基于锁存组件525接收到RA输入信号和启动命令输入信号而确定缺陷行地址先前是否已经存储到熔丝组335。如上文所解释，RA输入信 号可包含缺陷行地址(例如，参考图3所描述的有缺陷的数据行320的行地址)。在一些 实例中，启动命令输入信号可以从主机装置(例如，参考图3所描述的主机装置350)或 本地存储器控制器(例如，参考图3所描述的本地存储器控制器340)接收。在一些情况 下，RA信号和启动命令输入信号中的一个或两个可以通过参考图1所描述的一或多个 CA信道186接收。启动命令输入信号可向停用组件510指示将发起PPR操作。锁存组 件525可接着基于启动命令输入信号而锁存每一个RA输入信号，并输出锁存RA信 号——也就是说，锁存组件可输出将通过PPR修复(替换)的有缺陷的数据行320的行地 址。

从锁存组件525输出的RA信号可以作为一个输入提供到比较组件530。在一些实例中，比较组件530可接收第二输入，第二输入可以是熔丝总线(FB)输入信号。例如， FB输入信号可以是或包含由作为熔丝搜索程序的部分当前处于评估中的熔丝组335存 储的n个位。换句话说，比较组件530可比较RA输入信号与由熔丝组335存储的地址—— 也就是说，先前修复的数据行320的地址——以确定是否存在匹配。如本文所描述，比 较组件530可以是或包含一或多个数字逻辑装置，例如XOR门或AND门。依据所使用 的数字逻辑装置的类型，比较组件530可指示RA信号以不同方式匹配FB信号。例如， 比较组件530可以是AND门，且“高”输出信号可指示存在匹配。或者，在一些实例 中，比较组件530可以是XOR门，且“低”输出信号可指示存在匹配。不管数字逻辑 装置是什么类型，比较组件530都配置成输出指示RA输入信号和FB输入信号之间是 否存在匹配的信号(例如，“高”信号或“低”信号)。

在一些实例中，从比较组件530输出的匹配信号可以作为输入(例如，定时或触发输 入)提供到锁存组件535。在一些实例中，熔丝组地址(FBA)输入信号作为第二输入提供到锁存组件535。在一些实例中，FBA输入信号与内容被读取以生成并行FB信号的熔 丝组的地址相关联。换句话说，当比较组件530比较RA输入信号与FB输入信号时， 对应FBA输入信号被提供给锁存组件535，其中FBA信号包括经评估以生成FB信号的 熔丝组335的地址。因此，当比较组件530输出匹配信号时，FBA输入信号可以由锁存 组件535锁存。锁存组件535可接着输出存储不良冗余信号，所述信号指示先前用于存 储缺陷行地址的熔丝组335的地址——也就是在先前已经用于修复(替换)具有由RA信 号指示的行地址的数据行320之后因为对应冗余行325本身现在已变为有缺陷的而要停 用的熔丝组335的地址。

尽管论述为独立操作，但是在一些实例中，由可用性组件505和停用组件510执行的操作的一或多个方面可同时进行。例如，可用性组件505可确定特定熔丝组335是否 可用，同时停用组件510确定待修复行地址先前是否已经存储到特定熔丝组335——也 就是说，熔丝组335可以同时在它的可用性和它是否应该停用两方面进行评估。在其它 实例中，由可用性组件505和停用组件510执行的操作的一或多个方面可依序执行。

由可用性组件505和/或停用组件510执行的操作可有助于缺陷地址存储到可用的未 使用熔丝组335。例如，可用组信号可以提供给熔丝逻辑电路345-a的存储组件(未示出)。 存储组件可配置成基于可用性组件505的操作而将缺陷行地址存储(例如，映射)到熔丝 组335。存储不良冗余信号可以提供给熔丝逻辑电路345-a的停用组件(未示出)。如果为停用标记了熔丝组335(具有匹配锁存组件535所锁存的地址的地址)，那么存储器装置 可通过改变由所标记熔丝组335存储的一或多个启用位的值(例如，通过熔断一或多个熔 丝或反熔丝来改变由所标记熔丝组335中包含的对应m个熔丝或反熔丝存储的m个位 的值)来停用所标记熔丝组335。在一些实例中，本地存储器控制器(例如，参考图3所 描述的本地存储器控制器340)可进行或控制另一组件进行如本文所论述的存储组件或 停用组件的一或多个操作。这意味着例如本地存储器控制器可以与熔丝逻辑电路345-a 耦合，并且可配置成将缺陷行地址存储到可用的未使用熔丝组335。

图6示出根据本公开的各种实例的时序图600。时序图600可示出与如本文中所描述的智能PPR操作有关的一或多个操作。例如，时序图600可示出时钟(例如，CLK)信 号605、PPR进入信号610、启动(例如，ACT)信号615、熔丝搜索信号620、停用冗余 信号625和启用冗余信号630。在一些实例中，熔丝搜索信号620可以与熔丝搜索和熔 丝广播操作相关联。

如本文所描述，本地存储器控制器(例如，参考图3所描述的本地存储器控制器340) 可包含生成共同(源)系统时钟信号的系统时钟，所述共同(源)系统时钟信号可以由CLK 信号605表示。在635处，PPR进入信号可以提供给存储器装置(例如，参考图3所描述 的存储器装置305)。PPR进入信号610可以由PPR进入信号610变“高”指示。在一些 实例中，PPR进入信号可向存储器装置传达存在缺陷行并且要开始修复缺陷行的操作(例 如，PPR操作)。如本文所描述，可以例如通过主机装置(例如，参考图3所描述的主机 装置350)将PPR进入信号610提供给存储器装置。

在时间640，ACT命令615可以由存储器装置接收。在一些实例中，ACT命令615 可以由ACT命令信号615变“高”指示。ACT命令615可以从主机装置或本地存储器 控制器(例如，参考图3所描述的本地存储器控制器340)接收。可以完整接收待修复行 的行地址，ACT命令信号615为高可向存储器装置的一或多个组件指示将在PPR操作 期间存储到熔丝组335的缺陷行地址。

在时间645，熔丝搜索信号620可以由存储器装置接收。在一些实例中，熔丝搜索信号620可表示熔丝搜索操作开始，其可以由熔丝搜索信号620变“高”指示。在熔丝 搜索操作期间，例如，可进行熔丝组可用操作420以确定任何熔丝组335是否可供在PPR 操作中使用，如果是，那么识别一或多个可用熔丝组335的地址。例如，存储器装置可 包含各自包含一或多个非易失性存储元件的多个熔丝组335。不是每个熔丝组335都可 用于PPR操作(例如，一或多个熔丝组335可能已经使用或指定用于不同操作)。在一些 情况下，在熔丝搜索操作期间，例如，可进行停用熔丝组操作430以基于相关联的冗余 行325已经变为有缺陷的而确定是否应该停用任何熔丝组335，如由存储待修复行的地 址的熔丝组335所指示。如由图6所示的弯曲虚线指示，可以在比所描绘的(例如，n个 时钟循环)更多或更少个时钟循环(例如，CLK信号605)内进行熔丝搜索操作。

在650处，熔丝搜索操作可以结束，并且停用冗余操作可以开始。在一些实例中，停用冗余操作可停用相关联的冗余行325已变为有缺陷的熔丝组335，如在熔丝搜索操 作期间(例如，在停用熔丝组操作430期间)所确定的。在一些实例中，此操作的开始可 由停用冗余信号625变“高”指示。在一些实例中，停用熔丝组335可包含针对行地址 的一个位熔断熔丝组335的至少一个熔丝。停用冗余信号625为“高”的持续期间(例如， 在650和655之间)可表示熔丝组335的单个熔丝被熔断。

在655处，停用冗余操作可以结束，并且启用冗余信号630可以由存储器装置接收。在一些实例中，启用冗余信号630可表示在熔丝搜索操作期间(例如，在熔丝组可用操作420期间)在确定为可用的熔丝组335处存储所接收缺陷行地址的操作。在一些实例中， 此操作的开始可由启用冗余信号630变“高”指示。在655处进行的操作期间，可以熔 断熔丝组335的一或多个熔丝，以将熔丝组335配置成存储缺陷行地址。在一些实例中， 这可被称作启用熔丝组335。启用冗余信号630为“高”的持续期间(例如，在655和660 之间)可表示熔丝组335的一或多个位(例如，最多n个位)被熔断。因此，在一些实例中， 如图6所示，可以在比停用冗余操作更多数目个时钟循环内进行启用冗余操作。如由图 6所示的弯曲虚线指示，可以在比所描绘的(例如，n个时钟循环)更多或更少的时钟循环 (例如，CLK信号605)内进行启用冗余操作。

在665处，PPR操作可以结束，并且熔丝搜索信号620可再次变为有源(例如，变高)。在一些实例中，熔丝搜索信号620再次变为有源(例如，变高)可表示熔丝广播操作开始。 可以进行熔丝广播操作，例如，以读出已经存储到熔丝组335的行地址(例如，将已经存 储到熔丝组335的行地址转移到模式寄存器或在存储器装置的操作期间利用的其它存储 装置)。例如，在PPR操作进行之后，存储器装置可返回到普通操作。这意味着存取操 作可在存储器阵列(例如，参考图3所描述的存储器阵列315)的一或多个存储器单元上 进行。因为存储器阵列的一或多个存储器单元可变为有缺陷的，并且随后在PPR操作期 间使用冗余行来修复，所以熔丝广播操作可通知存储器装置关于任何修复。例如，在熔 丝广播操作期间，每一熔丝组的内容可被读取并被提供给存储器装置的存储器控制器(例 如，参考图3所描述的本地存储器控制器340)，使得向本地存储器控制器通知关于哪些 地址已经修复。在一些实例中，如图6所示，可以在比所描绘的(例如，n个时钟循环) 更多或更少的时钟循环(例如，CLK信号605)内进行熔丝广播操作。

图7示出根据本公开的方面的支持智能封装后修复的本地存储器控制器705的框图 700。本地存储器控制器705可以是存储器控制器(例如，参考图1所描述的装置存储器控制器155)的方面的实例。本地存储器控制器705可包含接收组件710、确定组件715、 存储组件720、停用组件725、比较组件730和锁存组件735。这些组件中的每一个可与 彼此直接或间接(例如，通过一或多个总线)通信。

接收组件710可接收对应于存储器装置的存储器阵列内的缺陷行的行地址。在一些 实例中，接收组件710可从主机装置接收封装后修复(PPR)命令。在一些实例中，接收 组件710可接收对应于存储器装置的存储器阵列内的第二缺陷行的第二行地址。

确定组件715可至少部分地基于接收到行地址而确定存储器装置的多个非易失性存 储元件中的非易失性存储元件(例如，多个组中的一组)可用于存储所接收行地址。在一些实例中，多个非易失性存储元件中的每一非易失性存储元件(例如，多个组中的每一组)支持存储存储器阵列的行地址。在一些实例中，确定组件715可确定所接收行地址已经 存储在存储器装置的第二非易失性存储元件(例如，第二组)处。在一些实例中，确定组 件715可确定所存储行地址匹配所接收行地址。

在一些实例中，确定组件715可至少部分地基于从主机装置接收到PPR命令而确定所接收行地址对应于缺陷行。在一些实例中，确定组件715可至少部分地基于所接收第 二行地址而确定存储器装置的多个非易失性存储元件中的每一个(例如，多个组中的每一组)不可用。

存储组件720可至少部分地基于确定非易失性存储元件(例如，组)可用于存储所接 收行地址而在非易失性存储元件(例如，组)中存储所接收行地址。

停用组件725可至少部分地基于确定所接收行地址已经存储在第二非易失性存储元 件(例如，第二组)处而停用第二非易失性存储元件(例如，第二组)。

比较组件730可比较存储在第二非易失性存储元件(例如，第二组)处的行地址与所 接收行地址。

锁存组件735可至少部分地基于确定所存储行地址匹配所接收行地址而锁存第二非 易失性存储元件(例如，第二组)的地址。在一些实例中，锁存组件735可在比较与非易失性存储元件的地址(例如，组的地址)相关联的至少一个位和与所接收行地址相关联的至少一个位之后锁存非易失性存储元件的地址(例如，组的地址)。

图8示出根据本公开的方面的说明支持智能封装后修复的方法800的流程图。方法800的操作可由如本文中所描述的本地存储器控制器或其组件实施。例如，方法800的 操作可由参考图7所描述的本地存储器控制器的一或多个组件执行。在一些实例中，本 地存储器控制器可执行控制本地存储器控制器的功能元件执行下文描述的功能的指令 集。另外地或可替代地，本地存储器控制器可使用专用硬件执行下文描述的功能的方面。

在805处，可以接收对应于存储器装置的存储器阵列内的缺陷行的行地址。805的操作可根据本文所描述的方法来执行。在一些实例中，805的操作的方面可由参考图7 所描述的接收组件执行。

在810处，可以基于接收到行地址而确定存储器装置的一套非易失性存储元件中的 非易失性存储元件(例如，一套组中的组)可用于存储所接收行地址。在一些实例中，这一套非易失性存储元件中的每一非易失性存储元件(例如，这一套组中的每一组)可支持存储存储器阵列的行地址。810的操作可根据本文所描述的方法来执行。在一些实例中，810的操作的方面可由参考图7所描述的确定组件执行。

在815处，可以基于确定非易失性存储元件(例如，组)可用于存储所接收行地址而在非易失性存储元件(例如，组)中存储所接收行地址。815的操作可根据本文所描述的 方法来执行。在一些实例中，815的操作的方面可由参考图7所描述的存储组件执行。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法800。设备可包含用于进行以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收对应于存储器装置的存储器阵列内的缺陷行的行地址；至少部分地基于接收到行地址而确定存储器装置的多个非易失性存储元件中的非易失性存 储元件(例如，一套组中的组)可用于存储所接收行地址，其中多个非易失性存储元件中 的每一非易失性存储元件(例如，一套组中的组)支持存储存储器阵列的行地址；以及至 少部分地基于确定非易失性存储元件(例如，组)可用于存储所接收行地址而在非易失性 存储元件(例如，组)中存储所接收行地址。

本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含用 于进行以下操作的操作、特征、构件或指令：确定所接收行地址已经存储在存储器装置的第二非易失性存储元件(例如，第二组)处，以及至少部分地基于确定所接收行地址已 经存储在第二非易失性存储元件(例如，第二组)处而停用第二非易失性存储元件(例如， 第二组)。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，确定所接 收行地址已经存储在第二非易失性存储元件(例如，第二组)处可包含比较存储在第二非 易失性存储元件(例如，第二组)处的行地址与所接收行地址，确定所存储行地址匹配所接收行地址，以及至少部分地基于确定所存储行地址匹配所接收行地址而锁存第二非易失性存储元件的地址(例如，第二组的地址)。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，在确定所 接收行地址已经存储在第二非易失性存储元件(例如，第二组)处的同时，确定非易失性存储元件(例如，组)可用。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，所接收行 地址是从与存储器装置耦合的主机装置接收的。

本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含用 于进行以下操作的操作、特征、构件或指令：从主机装置接收封装后修复(PPR)命令， 以及至少部分地基于从主机装置接收到PPR命令而确定所接收行地址对应于缺陷行。

本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含用 于进行以下操作的操作、特征、构件或指令：接收对应于存储器装置的存储器阵列内的第二缺陷行的第二行地址，以及至少部分地基于所接收第二行地址而确定存储器装置的多个非易失性存储元件中的每一个(例如，多个组中的每一组)不可用。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，确定非易 失性存储元件(例如，组)可用包括比较由非易失性存储元件(例如，组)存储的至少第一位 与由非易失性存储元件(例如，组)存储的至少第二位。

本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含用 于进行以下操作的操作、特征、构件或指令：在比较由非易失性存储元件(例如，组)存储的至少第一位与由非易失性存储元件(例如，组)存储的至少第二位之后锁存非易失性存储元件的地址(例如，组的地址)。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，非易失性 存储元件包括一组熔丝或一组反熔丝。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，在非易失 性存储元件(例如，组)中存储所接收行地址包括使熔丝熔断或使反熔丝熔断。

在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，非易失性 存储元件(例如，组)可用于封装前修复和封装后修复。

图9示出根据本公开的方面的说明支持智能封装后修复的方法900的流程图。方法900的操作可由参考图7所描述的本地存储器控制器的一或多个组件执行。在一些实例 中，本地存储器控制器可执行控制本地存储器控制器的功能元件执行下文描述的功能的 指令集。另外地或可替代地，本地存储器控制器可使用专用硬件执行下文描述的功能的 方面。

在905处，可以接收对应于存储器装置的存储器阵列内的缺陷行的行地址。905的操作可根据本文所描述的方法来执行。在一些实例中，905的操作的方面可由参考图7 所描述的接收组件执行。

在910处，可以基于接收到行地址而确定存储器装置的一套非易失性存储元件中的 非易失性存储元件(例如，一套组中的组)可用于存储所接收行地址。在一些实例中，这一套非易失性存储元件中的每一非易失性存储元件(例如，这一套组中的每一组)可支持存储存储器阵列的行地址。910的操作可根据本文所描述的方法来执行。在一些实例中，910的操作的方面可由参考图7所描述的确定组件执行。

在915处，可以确定所接收行地址已经存储在存储器装置的第二非易失性存储元件 (例如，第二组)处。915的操作可根据本文所描述的方法来执行。在一些实例中，915的操作的方面可由参考图7所描述的确定组件执行。

在920处，可以基于确定所接收行地址已经存储在第二非易失性存储元件(例如，第 二组)处而停用第二非易失性存储元件(例如，第二组)。920的操作可根据本文所描述的方法来执行。在一些实例中，920的操作的方面可由参考图7所描述的停用组件执行。

在925处，可以基于确定非易失性存储元件(例如，组)可用于存储所接收行地址而在非易失性存储元件(例如，组)中存储所接收行地址。925的操作可根据本文所描述的 方法来执行。在一些实例中，925的操作的方面可由参考图7所描述的存储组件执行。

图10示出根据本公开的方面的说明支持智能封装后修复的方法1000的流程图。方法1000的操作可由参考图7所描述的本地存储器控制器的一或多个组件执行。在一些 实例中，本地存储器控制器可执行控制本地存储器控制器的功能元件执行下文描述的功 能的指令集。另外地或可替代地，本地存储器控制器可使用专用硬件执行下文描述的功 能的方面。

在1005处，可以从主机装置接收封装后修复(PPR)命令。1005的操作可根据本文所描述的方法来执行。在一些实例中，1005的操作的方面可由参考图7所描述的接收组件 执行。

在1010处，可以接收对应于存储器装置的存储器阵列内的缺陷行的行地址。1010的操作可根据本文所描述的方法来执行。在一些实例中，1010的操作的方面可由参考图 7所描述的接收组件执行。

在1015处，可以基于从主机装置接收到PPR命令而确定所接收行地址对应于缺陷行。1015的操作可根据本文所描述的方法来执行。在一些实例中，1015的操作的方面 可由参考图7所描述的确定组件执行。

在1020处，可以基于接收到行地址而确定存储器装置的一套非易失性存储元件中的非易失性存储元件(例如，一套组中的组)可用于存储所接收行地址。在一些实例中， 这一套非易失性存储元件中的每一非易失性存储元件(例如，这一套组中的每一组)可支 持存储存储器阵列的行地址。1020的操作可根据本文所描述的方法来执行。在一些实例 中，1020的操作的方面可由参考图7所描述的确定组件执行。

在1025处，可以基于确定非易失性存储元件(例如，组)可用于存储所接收行地址而 在非易失性存储元件(例如，组)中存储所接收行地址。1025的操作可根据本文所描述的方法来执行。在一些实例中，1025的操作的方面可由参考图7所描述的存储组件执行。

应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以 其它方式修改，且其它实施方案是可能的。此外，可组合来自方法的两个或更多个方面。

在一些实例中，一种设备或装置可执行本文中所描述的功能的方面。装置可包含可 用性组件和存储组件，所述可用性组件与存储器装置的存储器阵列耦合且配置成至少部 分地基于接收到存储器阵列的缺陷行的行地址而确定存储器装置的多个非易失性存储元件中的非易失性存储元件(例如，多个组中的组)的可用性，所述存储组件配置成至少 部分地基于非易失性存储元件(例如，组)的可用性而将行地址映射到非易失性存储元件 (例如，组)。

在一些实例中，可用性组件可包含第一比较组件和第一锁存器，所述第一比较组件 配置成比较由非易失性存储元件(例如，组)存储的至少第一位与由非易失性存储元件(例 如，组)存储的至少第二位，所述第一锁存器与第一比较组件耦合且配置成至少部分地基 于第一比较组件比较由非易失性存储元件(例如，组)存储的至少第一位与由非易失性存 储元件(例如，组)存储的至少第二位而锁存非易失性存储元件的地址(例如，组的地址)。

在一些实例中，装置可包含停用组件，所述停用组件与存储器装置的存储器阵列耦 合且配置成确定行地址先前是否已经存储在多个非易失性存储元件内(例如，存储在组内)。

在一些实例中，可用性组件配置成在停用组件确定行地址先前是否已经存储在非易 失性存储元件内(例如，存储在组内)的同时确定非易失性存储元件(例如，组)的可用性。

在一些实例中，停用组件可包含第二比较组件和第二锁存器，所述第二比较组件配 置成比较缺陷行的行地址与存储到多个非易失性存储元件中的第二非易失性存储元件(例如，多个组中的第二组)的行地址，所述第二锁存器与第二比较组件耦合且配置成至 少部分地基于第二比较组件比较缺陷行的行地址与存储到第二非易失性存储元件的行 地址(例如，存储到第二组的地址)而锁存第二非易失性存储元件的地址(例如，第二组的 地址)。

在一些实例中，装置可包含与第二比较组件耦合的第三锁存器，所述第三锁存器配 置成锁存缺陷行的行地址，其中第二比较组件配置成至少部分地基于第三锁存器锁存缺 陷行的行地址而比较缺陷行的行地址与存储到第二非易失性存储元件的行地址(例如，存 储到第二组的地址)。

在一些实例中，装置可包含与存储器装置耦合的主机装置，所述主机装置配置成将 缺陷行的行地址传输到存储器装置，其中可用性组件配置成至少部分地基于从主机装置 接收到缺陷行的行地址而确定存储器装置的非易失性存储元件(例如，组)的可用性。

在一些实例中，存储器装置包括多个非易失性存储元件，并且多个中的每一非易失 性存储元件包括一组熔丝或反熔丝。

在一些实例中，一种设备或装置可执行本文中所描述的功能的方面。装置可包含包 括多个存储器单元的存储器阵列、与存储器阵列耦合的多个非易失性存储元件(例如，组) 以及与存储器阵列和多个非易失性存储元件(例如，组)耦合的存储器控制器。在一些实 例中，存储器控制器可用来接收对应于缺陷行的行地址，至少部分地基于接收到行地址而确定存储器装置的多个非易失性存储元件中的非易失性存储元件(例如，多个组中的组)可用于存储所接收行地址，以及至少部分地基于确定非易失性存储元件(例如，组)可用而在非易失性存储元件(例如，组)中存储所接收行地址。

在一些实例中，存储器控制器可用来使装置确定所接收行地址已经存储在存储器装 置的第二非易失性存储元件(例如，第二组)处并且至少部分地基于确定所接收行地址已 经存储在第二非易失性存储元件(例如，第二组)处而停用存储器装置的第二非易失性存 储元件(例如，第二组)。

在一些实例中，存储器控制器可用来使装置在非易失性存储元件(例如，组)中存储 所接收行地址并且同时停用第二非易失性存储元件(例如，第二组)。

在一些实例中，在非易失性存储元件(例如，组)中存储所接收行地址包括将要修复 的所接收行地址映射到非易失性存储元件(例如，组)。

在一些实例中，多个非易失性存储元件(例如，多个组)各自包括至少一个熔丝或至 少一个反熔丝，并且其中在非易失性存储元件(例如，组)中存储所接收行地址包括使至少一个熔丝熔断或使至少一个反熔丝熔断。

在一些实例中，一种设备或装置可执行本文中所描述的功能的方面。装置可包含用 于接收对应于缺陷行的行地址的构件、用于至少部分地基于接收到行地址而确定存储器 装置的多个非易失性存储元件中的非易失性存储元件可用于存储所接收行地址的构件， 以及用于至少部分地基于确定非易失性存储元件可用而在非易失性存储元件中存储所 接收行地址的构件。

在一些实例中，设备可进一步包含用于确定所接收行地址已经存储在存储器装置的 第二非易失性存储元件处的构件和用于至少部分地基于确定所接收行地址已经存储在第二非易失性存储元件处而停用存储器装置的第二非易失性存储元件的构件。

在一些实例中，设备可进一步包含用于在非易失性存储元件中存储所接收行地址并 且同时停用第二非易失性存储元件的构件。

在一些实例中，在非易失性存储元件中存储所接收行地址可包含将要修复的所接收 行地址映射到非易失性存储元件。

在一些实例中，多个非易失性存储元件可各自包括至少一个熔丝或至少一个反熔丝，并且在非易失性存储元件中存储所接收行地址可包括使至少一个熔丝熔断或使至少一个反熔丝熔断。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如， 可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可 将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号 总线，其中总线可具有多种位宽度。

术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持信号在组 件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导 电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。 在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触， 或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的 导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含 例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些情况下，可例如使用 例如开关或晶体管等一或多个中间组件中断所连接组件之间的信号流动一段时间。

术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号能够通过 导电路径在组件之间传送。

术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在断路，那么它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开 关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先 前准许信号流动的导电路径在组件之间流动。

本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可 为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半 导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控 制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过 任何其它掺杂方法执行掺杂。

本文所论述的开关组件或晶体管可表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极和 漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可由轻掺杂的半 导体区或沟道间隔开。如果沟道是n型(即，大部分载体为信号)，那么FET可被称作n 型FET。如果沟道是p型(即，大部分载体为空穴)，那么FET可被称作p型FET。沟道 可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电 压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体 管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“启动”。当小于晶 体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销启动”。

本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要 求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含特定细节，以便提供对所描述 技术的理解。然而，这些技术可在没有这些特定细节的情况下实践。在一些例子中，以 框图的形式展示众所周知的结构和装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着长划线及区分类似组件的第二标记来区分为相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，而 与第二参考标记无关。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如， 可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中 所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶 体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在 替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实 施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理 器结合DSP核心，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，上文所描述的功能可使用由处理器执行的 软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理 上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如 本文中(包含在权利要求书中)所使用，项目的列表(例如，以例如“中的至少一个”或“中 的一或多个”的短语结尾的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、 B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。例如，在 不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条 件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分 地基于”。

提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术 人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而 不会脱离本公开的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种方法，其包括：

接收对应于存储器装置的存储器阵列内的缺陷行的行地址；

至少部分地基于接收到所述行地址而确定所述存储器装置的多个非易失性存储元件中的非易失性存储元件可用于存储所接收行地址，其中所述多个非易失性存储元件中的每一非易失性存储元件支持存储所述存储器阵列的行地址；以及

至少部分地基于确定所述非易失性存储元件可用于存储所述所接收行地址而在所述非易失性存储元件中存储所述所接收行地址。

2.根据权利要求1所述的方法，其进一步包括：

确定所述所接收行地址已经存储在所述存储器装置的第二非易失性存储元件处；以及

至少部分地基于确定所述所接收行地址已经存储在所述第二非易失性存储元件处而停用所述第二非易失性存储元件。

3.根据权利要求2所述的方法，其中确定所述所接收行地址已经存储在所述第二非易失性存储元件处包括：

比较存储在所述第二非易失性存储元件处的行地址与所述所接收行地址；

确定所存储行地址匹配所述所接收行地址；以及

至少部分地基于确定所述所存储行地址匹配所述所接收行地址而锁存所述第二非易失性存储元件的地址。

4.根据权利要求2所述的方法，其中：

在确定所述所接收行地址已经存储在所述第二非易失性存储元件处的同时确定所述非易失性存储元件可用。

5.根据权利要求1所述的方法，其中所述所接收行地址是从与所述存储器装置耦合的主机装置接收的。

6.根据权利要求5所述的方法，其进一步包括：

从所述主机装置接收封装后修复PPR命令；以及

至少部分地基于从所述主机装置接收到所述PPR命令而确定所述所接收行地址对应于所述缺陷行。

7.根据权利要求1所述的方法，其进一步包括：

接收对应于所述存储器装置的所述存储器阵列内的第二缺陷行的第二行地址；以及

至少部分地基于所接收第二行地址而确定所述存储器装置的所述多个非易失性存储元件中的每一个不可用。

8.根据权利要求1所述的方法，其中：

确定所述非易失性存储元件可用包括比较由所述非易失性存储元件存储的至少第一位与由所述非易失性存储元件存储的至少第二位。

9.根据权利要求8所述的方法，其进一步包括：

在比较由所述非易失性存储元件存储的至少所述第一位与由所述非易失性存储元件存储的至少所述第二位之后，锁存所述非易失性存储元件的地址。

10.根据权利要求1所述的方法，其中所述非易失性存储元件包括一组熔丝或一组反熔丝。

11.根据权利要求10所述的方法，其中：

在所述非易失性存储元件中存储所述所接收行地址包括使熔丝熔断或使反熔丝熔断。

12.根据权利要求1所述的方法，其中所述非易失性存储元件可用于封装前修复和封装后修复PPR。

13.一种设备，其包括：

可用性组件，其与存储器装置的存储器阵列耦合且配置成至少部分地基于接收到所述存储器阵列的缺陷行的行地址而确定所述存储器装置的多个非易失性存储元件中的非易失性存储元件的可用性；以及

存储组件，其配置成至少部分地基于所述非易失性存储元件的所述可用性而将所述行地址映射到所述非易失性存储元件。

14.根据权利要求13所述的设备，其中所述可用性组件包括：

第一比较组件，其配置成比较由所述非易失性存储元件存储的至少第一位与由所述非易失性存储元件存储的至少第二位；以及

与所述第一比较组件耦合的第一锁存器，所述第一锁存器配置成至少部分地基于所述第一比较组件比较由所述非易失性存储元件存储的至少所述第一位与由所述非易失性存储元件存储的至少所述第二位而锁存所述非易失性存储元件的地址。

15.根据权利要求13所述的设备，其进一步包括：

停用组件，其与所述存储器装置的所述存储器阵列耦合且配置成确定所述行地址先前是否已经存储在所述多个非易失性存储元件内。

16.根据权利要求15所述的设备，其中所述可用性组件配置成在所述停用组件确定所述行地址先前是否已经存储在所述非易失性存储元件内的同时确定所述非易失性存储元件的所述可用性。

17.根据权利要求15所述的设备，其中所述停用组件包括：

第二比较组件，其配置成比较所述缺陷行的所述行地址与存储到所述多个非易失性存储元件中的第二非易失性存储元件的行地址；以及

与所述第二比较组件耦合的第二锁存器，所述第二锁存器配置成至少部分地基于所述第二比较组件比较所述缺陷行的所述行地址与存储到所述第二非易失性存储元件的所述行地址而锁存所述第二非易失性存储元件的地址。

18.根据权利要求17所述的设备，其进一步包括：

与所述第二比较组件耦合的第三锁存器，所述第三锁存器配置成锁存所述缺陷行的所述行地址，其中所述第二比较组件配置成至少部分地基于所述第三锁存器锁存所述缺陷行的所述行地址而比较所述缺陷行的所述行地址与存储到所述第二非易失性存储元件的所述行地址。

19.根据权利要求13所述的设备，其进一步包括：

与所述存储器装置耦合的主机装置，所述主机装置配置成将所述缺陷行的所述行地址传输到所述存储器装置，其中所述可用性组件配置成至少部分地基于从所述主机装置接收到所述缺陷行的所述行地址而确定所述存储器装置的所述非易失性存储元件的所述可用性。

20.根据权利要求13所述的设备，其中所述存储器装置包括多个非易失性存储元件，并且其中所述多个中的每一非易失性存储元件包括一组熔丝或反熔丝。

21.一种存储器装置，其包括：

包括多个存储器单元的存储器阵列；

与所述存储器阵列耦合的多个非易失性存储元件；以及

与所述存储器阵列和所述多个非易失性存储元件耦合的存储器控制器，所述存储器控制器可用于使所述设备进行以下操作：

接收对应于缺陷行的行地址；

至少部分地基于接收到所述行地址而确定所述存储器装置的所述多个非易失性存储元件中的非易失性存储元件可用于存储所接收行地址；以及

至少部分地基于确定所述非易失性存储元件可用而在所述非易失性存储元件中存储所述所接收行地址。

22.根据权利要求21所述的存储器装置，其中所述存储器控制器可进一步用于使所述设备进行以下操作：

确定所述所接收行地址已经存储在所述存储器装置的第二非易失性存储元件处；以及

至少部分地基于确定所述所接收行地址已经存储在所述第二非易失性存储元件处而停用所述存储器装置的所述第二非易失性存储元件。

23.根据权利要求22所述的存储器装置，其中所述存储器控制器可进一步用于使所述设备进行以下操作：

在所述非易失性存储元件中存储所述所接收行地址并且同时停用所述第二非易失性存储元件。

24.根据权利要求21所述的存储器装置，其中：

在所述非易失性存储元件中存储所述所接收行地址包括将要修复的所述所接收行地址映射到所述非易失性存储元件。

25.根据权利要求21所述的存储器装置，其中所述多个非易失性存储元件各自包括至少一个熔丝或至少一个反熔丝，并且其中在所述非易失性存储元件中存储所述所接收行地址包括使所述至少一个熔丝熔断或使所述至少一个反熔丝熔断。

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