CN101290806B - 半导体存储器件 - Google Patents

Abstract

一种半导体存储器件，该半导体存储器件可减小行修复所必需的电路面积。该半导体存储器件包括：多个存储体；布置在每个存储体中的多个单元阵列；布置在每个单元阵列中的多个阵列字线；布置在每个单元阵列中的一条或多条修复字线；及多个修复信息存储器，所述修复信息存储器被配置为存储将被所述修复字线替换的所述阵列字线的存储体信息和行地址，其中，所述存储体信息包括所有所述存储体的存储体活动信号，其中，每个修复信息存储器包括多个第一存储单元、第二存储单元以及输出单元。

Description

半导体存储器件

相关申请的交叉引用

本发明要求了2007年4月17日提交的韩国专利申请号10-2007-0037455的优先权，该专利申请的全部内容通过引用结合于此。

技术领域

本发明涉及一种半导体存储器件，特别地，涉及一种用于修复半导体存储器件的缺陷的装置。

背景技术

在半导体存储器件中，可使用X地址和Y地址来修复有缺陷的存储单元。以下描述一种使用X地址的修复装置。

图1为传统半导体存储器件的框图。

参看图1，该传统半导体存储器件包括多个存储体100、110、120和130，每个存储体有多个分别的单元阵列102、112、122和132及修复信息存储器104、114、124及134。

图2为图1中示出的存储体110的框图。

参看图2，存储体110包括多个单元阵列112′112″等，多个修复信息存储器114′、114″等，XHIT块111′、111″等，HITB_SUM块119′等，多个位线读出放大器阵列113′、113″、113″′等，位线读出放大器控制器115′、115″、115″′等及多个行控制电路。

每个单元阵列112′、112″等包括主字线MWL、修复主字线RMWL，分别连接至由块控制块117′、117″等驱动的MWL驱动器116′、116″等和RMWL驱动器118′、118″等。当将包含活动信息和X地址信息的信号BAX<0:M>及包含块选择信息的信号BS施加至块控制块117′、117″等时，根据从修复信息存储器114′、114″等输出的判定信息XHIT和NXE来驱动主字线MWL或修复主字线RMWL。

换言之，修复信息存储器存储关于哪一主字线有缺陷的信息。当半导体存储器件存取该有缺陷的主字线时，修复信息存储器输出用于允许半导体存储器件存取修复主字线RMWL而非有缺陷的主字线MWL的信号。

图3为图1和图2中示出的修复信息存储器的框图。

参看图3，修复信息存储器包括第一存储单元310、第二存储单元320和输出单元330。第一存储单元310存储关于修复信息存储器是否被使用的信息，且第二存储单元320存储待修复的主字线MWL的X地址。当输入的地址ADDRESS<0:N>与第二存储单元320中存储的信息相同时，输出单元330输出用于驱动修复主字线RMWL的信号HITB。

第一存储单元310和第二存储单元320存储关于半导体存储器件的缺陷的信息且包括多个用于存储修复信息的熔丝。

单元阵列的修复主字线RMWL的数目在物理上与修复信息存储器的数目相同。即，当每个单元阵列中提供一个修复主字线RMWL时，每一单元阵列中提供一个修复信息存储器。

在实际使用修复信息存储器来修复半导体存储器件的状况下，如果在特定单元阵列中发现有缺陷的存储单元，则切断第一存储单元310的熔丝以使用修复信息存储器。切断第二存储单元320的对应于指示有缺陷存储单元的X地址的熔丝。当切断第一存储单元310的熔丝时，信号FUSE_PWR和FUSE_EN被激活并传送至第二存储单元320。响应于信号FUSE_PWR及FUSE_EN，第二存储单元320被使能。当输入的地址ADDRESS<0:N>与第二存储单元320中存储的地址相同时，即，当半导体存储器件存取有缺陷的主字线MWL时，第二存储单元320将信号HIT<0:N>输出至输出单元330。输出单元330在接收活动信号ACT及缺陷信息HIT<0:N>时使信号HITB成为低电平。

图3的修复信息存储器例如为图2中所示的修复信息存储器114″。再次参看图2，信号HITB 1被激活至低电平并输入至XHIT块111″和HITB_SUM块119′。XHIT块111″和HITB_SUM块119′激活信号XHIT 1和NXE。响应于信号NXE，块控制块117″不驱动主字线MWL。响应于信号XHIT1，块控制块117″驱动单元阵列112″的修复主字线RMWL1。

换言之，每个单元阵列中提供的修复信息存储器存储关于待修复的主字线MWL的信息。当半导体存储器件存取有缺陷的主字线MWL时，修复信息存储器输出用于允许半导体存储器件存取修复主字线RMWL而非有缺陷的主字线MWL的信号HITB。

如上所述，传统的半导体存储器件包括用于每个单元阵列以修复行的各个修复信息存储器。然而，修复信息存储器在置于行路径上的电路中占用最大面积，导致半导体存储器件的总面积增加。

发明内容

本发明的实施例涉及提供一种半导体存储器件，该半导体存储器件可减小行修复所必需的电路面积。

根据本发明的一方面，提供一种半导体存储器件，该半导体存储器件包括：多个存储体；多个布置在每个存储体中的单元阵列；多个布置在每个单元阵列中的阵列字线；一个或多个布置在每个单元阵列中的修复字线；及多个修复信息存储器，其被配置为存储将被修复字线替换的阵列字线的存储体信息和行地址，其中，存储体信息包括所有存储体的存储体活动信号，其中，每个修复信息存储器包括：其数目与存储体的数目相对应的多个第一存储单元，被配置为响应于存储体活动信号来输出多个使能信号；第二存储单元，被配置为存储待修复的阵列字线的行地址；以及响应于使能信号中的任一个而被使能的输出单元，被配置为当待存取的阵列字线的行地址与第二存储单元中存储的行地址相同时，输出使能修复字线的信号。

根据本发明的一方面，提供一种半导体存储器件，该半导体存储器件包括：多个存储体，每个存储体有多个具有多条字线和修复字线的单位存储块；及多个修复熔丝电路，被配置为存储待修复的字线的存储体信息和行地址，其中，存储体信息包括关于所有存储体的存储体活动信息。

附图说明

图1为传统半导体存储器件的框图。

图2为图1中示出的存储体的框图。

图3为图1和图2中示出的修复信息存储器的框图。

图4为根据本发明的实施例的半导体存储器件的框图。

图5为图4中示出的半导体存储器件的详细框图。

图6为图4中示出的修复信息存储器的框图。

具体实施方式

在下文中，将参照附图详细描述根据本发明的半导体存储器件。

图4为根据本发明的实施例的半导体存储器件的框图。

参看图4，该半导体存储器件包括多个存储体，每个存储体有多个单元阵列。每个单元阵列包括多条字线、一条或多条修复字线和多个修复信息存储器。所述修复信息存储器存储将被修复字线替换的字线的存储体信息和列地址。

根据相关技术，修复信息存储器提供于每个单元阵列中，且一个修复信息存储器管理针对一个单元阵列的行修复。然而，根据本发明的实施例，修复信息存储器并非以1:1的对应关系提供，而是管理若干单元阵列。管理修复意即存储关于待修复的字线的信息。

修复信息存储单元由两个或两个以上存储体共享。在图4中，修复信息存储器由四个存储体410、420、430和440共享。修复信息存储器414′分别连接至存储体410、420、430和440的单元阵列412′、单元阵列422′、单元阵列432′和单元阵列442′，并存储该四个单元阵列的修复信息。修复信息存储器存储待修复的字线的与存储体相关的信息和列地址。

此外，若干修复信息存储器(而非一个修复信息存储器)选择性地管理属于一个单元阵列的字线的修复。例如，单元阵列412′的修复可由修复信息存储器414′或修复信息存储器424′管理。这是因为，不同于现有技术，该多个存储体或单元阵列共享修复信息存储器，且修复信息存储器存储与存储体相关的信息和列地址。

在图4中，一个修复信息存储器管理每个存储体中的一个单元阵列的修复。例如，修复信息存储器414′管理每个存储体中最上端单元阵列(即存储体410中的单元阵列412′、存储体420中的单元阵列422′、存储体430中的单元阵列432′和存储体440中的单元阵列442′)的修复，而修复信息存储器414″管理每个存储体中第二最上端的单元阵列(即分别为单元阵列412″、422″、432″和442″)的修复。相似地，修复信息存储单元424′和修复信息存储单元424″亦分别管理每个存储体中最上端的单元阵列及第二最上端的单元阵列的修复。修复信息存储器可管理不同存储体的单元阵列的修复，而不限于一个单元阵列。可以各种方式设计图4的半导体存储器件。

两种存取控制方案可用于半导体存储器件。在第一种方案中，对存储单元的存取通过使用字线控制，而在第二种方案中，对存储单元的存取通过使用主字线和子字线控制。尽管本文中简单地使用术语字线或修复字线，但其亦可包括主字线或修复主字线，以及子字线或修复子字线。

根据本发明的实施例的半导体存储器件包括多个存储体及多个修复熔丝电路(修复信息存储器)。每个存储体包括多个单位存储块，例如，分别具有多条字线及修复字线的单元阵列。修复熔丝电路存储待修复的字线的存储体信息和行地址。当半导体存储器件存取待修复的主字线时，由若干存储体共享的修复熔丝电路使半导体存储器件存取修复字线，从而减小半导体存储器件的面积。

可根据各种方案修改半导体存储器件。例如，在不同方案中可以控制驱动器和块。

图5为图4中示出的半导体存储器件的详细框图。

参看图5，每个存储体包括多个单元阵列、多个位线读出放大器和多个用于控制位线读出放大器的行控制块和驱动器。以存储体410为例，该存储体包括多个单元阵列512′等，多个位线读出放大器阵列513′等及位线读出放大器控制器515′等。单元阵列512′等中的每一个包括主字线MWL和修复主字线RMWL，该主字线MWL和修复主字线RMWL连接至由块控制块517′等驱动的MWL驱动器516′等和RMWL驱动器518′等。当将包含活动信息和X地址信息的信号BAX<0:M>及包含块选择信息的信号BS00施加至块控制块517′等时，根据从修复信息存储器414′、424′等并经由XHIT块511′、521′等和HITB_SUM块519′等输出的判定信息XHIT U0、XHIT D0和NXE而驱动主字线MWL或修复主字线RMWL。存储体420、430及440以相似方式相似地构建及操作。不同于传统半导体存储器件，上述存储体的单元阵列共享修复信息存储器。

如下所述，不同信号ACT0、ACT1、ACT2及ACT3输入至修复信息存储器。

图6为图4中示出的修复信息存储器的方块图。

参看图6，示范性的修复信息存储器414′包括：第一存储单元611、612、613和614，用于存储关于待修复字线所属的存储体的信息；第二存储单元620，用于存储待修复的字线的行地址；及输出单元630，其由第一存储单元611、612、613和614使能，从而在待存取的行地址ADDRESS<0:N>与第二存储器620中存储的行地址相同时生成用于使能修复字线的信号HITB(例如，图5中的HITB U0或HITB D0)。

第一存储单元611、612、613和614以及第二存储单元620可包括多个用于存储修复信息的熔丝。

第一存储单元611、612、613和614存储关于待修复的字线属于哪一存储体的信息。例如，当修复属于存储体410的字线时，切断第一存储单元611的熔丝，而当修复属于存储体430的字线时，切断第一存储单元613的熔丝。输入第一存储单元611、612、613和614的信号ACT0、ACT1、ACT2和ACT3为具有存储体活动信息的脉冲信号。

第二存储单元620存储待修复的字线的行地址。当待存取的列地址ADDRESS<0:N>与第二存储单元620中存储的列地址相同时，输出单元630输出用于允许半导体存储器件存取修复字线(而非初始字线)的信号HITB。

当切断第一存储单元611、612、613和614的熔丝并激活信号ACT0、ACT1、ACT2及ACT3时，第一存储单元611、612、613及614输出用于使能输出单元630的信号FUSE_EN0、FUSE_EN1、FUSE_EN2和FUSE_EN3。当第二存储单元620中存储的行地址与待存取的行地址ADDRESS<0:N>相同时，第二存储单元620将使能信号FUSE_EN_SUM和HIT<0:N>输出至输出单元630。输出单元630输出信号HITB以允许半导体存储器件使用修复字线，而非初始字线。

信号ACT0、ACT1、ACT2和ACT3为具有存储体活动信息的脉冲信号，而由信号ACT0、ACT1、ACT2和ACT3激活的信号FUSE_EN0、FUSE_EN1、FUSE_EN2和FUSE_EN3亦为脉冲信号。存储体并不同时被使能且确保了裕度tRRD具有预定时间。因此，由于信号FUSE_EN0、FUSE_EN1、FUSE_EN2和FUSE_EN3不彼此干扰，不存在传送修复信息方面的问题。

从修复信息存储器输出的信号HITB传送至图5的XHIT块及HITB_SUM块。XHIT块将信号XHIT同时传送至共享该修复信息存储器的所有存储体的块控制块。注意，图中信号HITB及XHIT有用以指示输出该信号的不同修复信息存储器和XHIT块的后缀。HITB_SUM块生成的信号XNE传送至所有存储体共享的块控制块。然而，并非在所有存储体中以修复字线替换主字线，而仅在第一存储单元611、612、613和614中存储的存储体中进行修复。这意味着意即信号XHIT和NXE由多个存储体共享。共享是可能的，因为信号XHIT和XNE为具有活动信息的脉冲信号，且实际存储体中的激活仅在激活块选择信号BS时发生。

当切断第一存储单元611、612、613和614的熔丝时，输出单元630不管对应于每个熔丝的存储体而输出同一信号HITB。但在每种情况下，根据信号ACT0、ACT1、ACT2和ACT3的使能时序而以不同时序输出信号HITB。修复是在每个存储体中单独地进行的，因为实际存储体中的激活在激活块选择信号BS时发生。再次注意。

修复信息存储器仅存储一个行地址。因此，当切断管理存储体修复的熔丝时，其不能管理另一个存储体的修复。然而，当在对应于另一个存储体中的相同行地址的相同字线中出现缺陷时，可同时管理两个存储体的修复。

以下将详细描述图5中单元阵列512′的有缺陷的字线用修复字线RMWL00替换的情况。由于缺陷出现于存储体410中，根据对应的行地址切断第一存储单元611的熔丝并切断第二存储单元620。当该半导体存储器件存取存储体410时，信号ACT0被激活以使第一存储单元611输出信号FUSE_EN0。此外，当行地址ADDRESS<0:N>与第二存储单元620中存储的行地址熔丝切断信息相同时，第二存储单元620激活信号HIT<0:N>和FUSE_EN_SUM。输出单元630将信号HITB(图5中的HITB U0)激活至低电平。信号HITB U0输入至XHIT_U0块及HITB_SUM块。还激活信号XHIT U0及NXE。信号XNE传送至与其相连的所有块控制块，由此防止字线被驱动。信号XHIT U0驱动修复字线。然而，由于块选择信号BS00选择的存储体为存储体410，只有修复字线RMWL00被驱动，而不驱动修复字线RMWL10、RMWL20和RMWL30。

如上所述，修复信息存储器由不同存储体共享。因此，可减小修复信息存储器的总数目。这对减小半导体存储器件的整个面积是有利的，而可修复的字线的总数由于修复信息存储器数目减小而减小。如图4所示，当四个存储体中的四个单元阵列被配置为共享两个修复信息存储器时，可修复四个存储体中的两个单元阵列。上述缺点可克服。

此外，由于共享修复信息存储器，用于在激活用于使能修复字线的信号HITB和XHIT时通过使用信号XNE来防止驱动主字线的电路可由两个或两个以上存储体共享。因此，可进一步减小半导体存储器件的面积。

根据上述本发明的特定实施例，可减小用于行修复的修复信息存储器的总数且因此可显著地减小半导体存储器件的整个电路面积。

尽管本发明的描述针对特定实施例，但对本领域的技术人员显而易见：在不脱离如下权利要求中界定的本发明的精神及范围的情况下，可做出各种改变和修改。

Claims (9)

1.一种半导体存储器件，包括：

多个存储体；

布置在每个存储体中的多个单元阵列；

布置在每个单元阵列中的多个阵列字线；

布置在每个单元阵列中的一条或多条修复字线；及

多个修复信息存储器，该修复信息存储器被配置为存储将被所述修复字线替换的阵列字线的存储体信息和行地址，其中，所述存储体信息包括所有所述存储体的存储体活动信号，

其中，每个修复信息存储器包括：

其数目与所述存储体的数目相对应的多个第一存储单元，被配置为响应于所述存储体活动信号来输出多个使能信号；

第二存储单元，被配置为存储待修复的阵列字线的行地址；以及

响应于所述使能信号中的任一个而被使能的输出单元，被配置为当待存取的阵列字线的行地址与第二存储单元中存储的行地址相同时，输出使能所述修复字线的信号。

2.根据权利要求1所述的半导体存储器件，其中每个修复信息存储器由两个或两个以上的存储体共享。

3.根据权利要求1所述的半导体存储器件，其中所述修复信息存储器存储属于每个存储体中的单个单元阵列的所述阵列字线的修复信息。

4.根据权利要求1所述的半导体存储器件，其中所述修复信息存储器包括多个熔丝，该熔丝被配置为存储待修复的所述阵列字线的位置。

5.根据权利要求1所述的半导体存储器件，其中所述修复信息存储器允许该半导体存储器件存取所述修复字线，而非待修复的阵列字线。

6.根据权利要求1所述的半导体存储器件，其中第一存储单元和第二存储单元包括多个被配置为存储有关待修复的阵列字线的信息的熔丝。

7.根据权利要求1所述的半导体存储器件，其进一步包括驱动器电路，该驱动器电路被配置为根据所述修复信息存储器中存储的信息驱动所述阵列字线或修复字线。

8.根据权利要求1所述的半导体存储器件，其中每个单元阵列允许两个或两个以上的修复信息存储器选择性地管理属于每个单元阵列的阵列字线的修复。

9.根据权利要求1所述的半导体存储器件，其中进一步包括被配置为在使能所述修复字线的信号被激活时，防止驱动待存取的阵列字线的电路，其中该电路由两个或两个以上的修复信息存储器共享。

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