JPH0196899A

JPH0196899A - 半導体メモリ

Info

Publication number: JPH0196899A
Application number: JP62253516A
Authority: JP
Inventors: Tsuneo Matsumura; 常夫松村; Junichi Inoue; 順一井上
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1989-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関するものであり、特に試験用
として外部端子を新たに設けることなく、試験時間の大
幅な短縮が可能な半導体メモリに関するものである。

〔従来の技術〕

半導体メモリの大容量化に伴い、試験時間の増大が重要
な問題となってきた。この解決策として小規模な試験回
路をチップ上に搭載し、メモリセル部と周辺回路部の試
験を分離して行なう方法が提案され、大幅な試験時間の
短縮が可能となることが示された。さらに、入出力端子
共通方式（Ｉ／Ｑ　　ｃｏｍｍｏｎ）を採る半導体メモ
リへの適用も含めて、端子数削減の観点から試験用の外
部端子を設けない回路構成も提案されている。これは例
えば「半導体メモリ（特願昭６２−２０３０９９号）」
、「冗長構成半導体メモリ　（特願昭６２−２０８（１
０２号）」に詳述されている。

〔発明が解決しようとする問題点〕

しかるに、従来のこの種の半導体メモリは、分離して実
行される周辺回路部、メモリセル部などの試験部分を規
定するために、複数個の試験モード設定信号発生回路を
設け、その信号発生順序を試験順序に対応させていた。

従って、試験モード設定信号発生回路の構成を修正する
ことなしに試験順序は変更できない状況にあった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、複数の上記試験モードの設定に
あたり、外部端子を増設することなく、上記分離して行
なわれる試験部分に対する試験順序の変更を半導体メモ
リ内で容易に行なえ、メモリ容量が増加しても試験時間
の増加を伴わず、コスト増加とならず、従って量産化を
阻害させない半導体メモリを提供することにある。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明は、半導体メ
モリの基本クロックの遷移タイミングおよび試験情報の
書込み識別信号の電圧レベルを検出して試験情報の書込
み、読出し時における伝達経路の変更を制御する回路と
、選択されたワード線に接続された複数個のメモリセル
に一括して通常のデータ入出力用の外部端子から「０」
または「１」の試験情報を書き込む一括書込回路と、前
記選択ワード線に接続された複数個のメモリセルに書き
込まれた試験情報の読出し情報と通常のデータ入出力用
の外部端子から印加された「０」または「１」の期待値
情報との比較を一括して行なう一括比較回路と、期待値
情報を半導体メモリ内にラッチする回路と、データ入出
力回路からマルチプレクサ、ラッチ回路または試験回路
へのデータ線を切り替えるスイッチとを有するようにし
たものである。

〔作用〕

本発明によると、ワード線につながるすべてまたは複数
個のメモリセルに試験情報の一括書込みおよび一括比較
を行なうことができると共に、メモリセル部と周辺回路
部の試験順序を半導体メモリ内で容易に変更することが
でき、試験の効率化が図れる。

〔実施例〕

第１図は本発明の第１の実施例の構成を示す系統図であ
る。図中、１はメモリセルアレイ、２はロウデコーダ、
３はワードドライバ、４はセンス回路、５はマルチプレ
クサ、６はコラムデコーダ、７は試験回路であって、試
験回路７はワード線を単位とした試験情報の一括書込み
と不良検出が行なえる構成を採る。８はスイッチ、９は
試験情報書込み制？ＩＩ線、１０は試験情報書込み制御
回路、１１と１２は試験情報書込み線、１３はラッチ回
路であって、ランチ回路１３は試験情報のう・ノチと共
に、試験情報書込み線１１．１２に相補的な電圧レベル
を持った試験情報を与える。

また、１４はランチ入力線、１５は試験結果出力線、１
６はデータ線、１７はデータ入力回路（ＤＩ）、１８は
データ出力回路（Ｄｏ）、１９はデータ入力端子、２０
はデータ出力端子、２１〜２３は半導体メモリの基本ク
ロックＲＡ　Ｓ　Ｔア、。

σＡ　Ｓ　ｔｔｔ　、　Ｗ　Ｅ　ＴＴＬの入力端子、２
４は試験情報の書込み識別信号に対する入力端子であり
、半導体メモリ内で共用できる端子たとえばアドレス入
力端子である。２５．２５”はバッファ回路（ＢＦ）、
２６は試験モード設定信号発生回路であり、バッファ回
路２５′と試験モード設定信号発生回路２６はスイッチ
８を制御する制御手段を構成する。なお、ＲＡＳＴＴＬ
、σＡＳアＴＬは半導体メモリのロウ系、コラム系の外
部印加の基本クロック、Ｗ下アア、は外部印加の書込み
制御クロ・ツクである。ＴＥは試験モード設定信号であ
り、第２図（ｄ）に示すように、第２図（ｂ）、　（Ｃ
）のＣＡＳ、ＷＥの下降タイミングが第２図（ａ）のπ
ア１より早い場合に発生し、ＷＥが「Ｈ」レベルを維持
すると共にＣＡＳの下降タイミングがＲＡＳより早い場
合に解除される。また、ＴＥは通常、試験モードの解除
サイクルが実行されるまでｒＨＪレベルを維持するが、
書込みモードの設定と読出しモードの設定を区別するよ
うにＴＥを発生させてもよい。

このＴＥはスイッチ８などの制御信号となり、試験時に
おける信号伝搬経路の設定などを行なう。

第２図（ａ）〜（Ｃ）に示した瓦ズ］、σＸ下、ＷＥの
遷移タイミングは公知であり、例えば日経マイクロデバ
イス別冊Ｎｏ、１　ｒ４ＭＤＲＡＭの全貌Ｊ　　（１９
８７年５月、　ｐｐ、　７３〜８０）に記載されている
。また、メモリセルアレイ１内で黒く塗り潰された列は
、後述する周辺回路部の試験で対象とするメモリセル列
の一例を示す。

第１図において、試験回路７の具体的な構成例は「半導
体メモリ　（特願昭６１−２４７６４１号）」、「検出
回路（特願昭６１−２４７６４２号）」に記載されてい
る。試験モード設定信号発生回路２６は例えば電子デバ
イス技術合同協議会（ＪＥＤＥＣ）で決定されたＲＡＳ
、ＣＡＳ、ＷＥの遷移タイミングを検出する回路で、公
知の構成で実現できる。

また、第１図のようにデータ入出力が分離された回路構
成では、試験情報のラッチは必ずしも行なわなくて良い
。従って、ラッチ回路１３を省略した構成も本発明の範
晴に属する。

第３図は第１図の実施例による試験フローの一例を示す
フローチャートである。図中、周辺回路部は試験回路お
よびメモリセル部を除いた回路部分を意味する。この試
験フローでは、周辺回路部または試験回路の試験結果と
して不良が得られた場合、次のフローである試験回路以
後またはメモリセル部の試験を行なわず、すべての試験
を取り止める点に特徴がある。

第４図は、第３図で示したフローチャートに従ってすべ
ての試験を行なった場合の第１の実施例によるタイミン
グチャートである。本図は、基本クロック正τ下、ＲＡ
Ｓ、　ＷＥ、書込み識別信号（第４図（Ａ）、　　（Ｂ
）の（ａｌ〜（ｄ））と、ラッチ入力線１４．試験結果
出力線１５．データ線１６　（第４図（Ａ）、　　（Ｂ
）の（ｅ）〜（ののレベル確定との関係を試験情報の書
込みモードと読出しモードとに分けて表わしており、第
４図（Ａ）が周辺回路部の試験時、　（Ｂ）が試験回路
の試験時、　（Ｃ）がメモリセル部の試験時に相当する
。図中、斜線部は各ラインのレベルが任意で良い期間を
表わす。

一方、斜線を除（部分は各ラインのレベル確定の期間を
表わす。Ｗａ、Ｒａは第１図中のデータ線１６のみを信
号が伝搬する書込みモードサイクルと読出しモードサイ
クルを表わす。この信号伝搬経路を以下、Ａ経路と呼ぶ
。Ｗａ、Ｒａの動作モードはメモリの通常の書込み、読
出しモードと同−であるため、特にこのＡ経路の設定サ
イクルは不要である。Ｗｂ、Ｒｂは第１図中のランチ入
力線１４．試験結果出力線１５を信号が伝搬する書込み
モードサイクルと読出しモードサイクルを表わす。この
信号伝搬経路を以下、Ｂ経路と呼ぶ。

Ａ経路からＢ経路への切替えには経路設定のサイクルが
必要であり、第４図（Ｂ）では、ＣＡＳ。

Ｗ百の下降タイミングがＲＡＳより早く、かつ書込み識
別信号がｒＨＪレベルの場合にこのＢ経路設定がなされ
る。Ｗｂ、Ｒｂによる一連のサイクルが終了後、経路設
定は解除される。解除サイクルにおけるＲＡＳ、στＳ
、ＷＥの設定は第２図で示した場合と同様である。第４
図（Ｂ）におけるＣ経路は書込みモードサイクルがＷ　
ａ　、読出しモードサイクルがＲｂの場合の信号伝搬経
路である。Ｃ経路の設定は、ＣＡＳ、ＷＥの下降タイミ
ングがＲＡＳより早く、かつ書込み識別信号が「Ｌ」レ
ベルの場合に行なわれる。Ｗａ、Ｒｂによる一連のサイ
クルが終了後、経路設定は解除される。なお、Ｂ経路、
Ｃ経路設定における書込み識別信号の電圧レベルは逆に
設定しても良いことは明らかである。また、以上述べて
きた試験フローにおいて、書込みモードと読出しモード
は交互に実行しても良いが、一連の書込みモード終了後
に読出しモードを実行しても良い。さらに、第４図（Ｂ
）におけるＢ経路、Ｃ経路の解除を省略した形態も本実
施例と同様に考えることができる。

次に、第１の実施例による試験の一例を第１図〜第４図
を用いて説明する。まず、第１図においてメモリセルア
レイ１内で黒く塗り潰したメモリセル列を対象に周辺回
路部の試験を行なう（第３図のステップ１０１）。この
場合のタイミングチャートは第４図（Ａ）に対応する。

具体的には、正ＡＳ、στ下、Ｔ下の遷移タイミングを
通常の動作モードに設定し、第１図中のデータ入力端子
１９に試験情報を印加する。試験情報しまデータ入力回
路１７．スイッチ８．データ線１６．マルチプレクサ５
を介してロウデコーダ２とコラムデコーダ６で選ばれた
メモリセル１ビツトに書き込まれる。一方、書き込まれ
た試験情報はマルチプレクサ５．データ線１６．スイッ
チ８．データ出力回路１８を介してデータ出力端子２０
に読み出される。この読出し情報は半導体メモリ外部の
テスタに転送され、テスタ側で期待値情報と比較される
。以上の操作を上記試験対象となるメモリセル列内でメ
モリセルを順次シフトして操り返す。ここでテスタによ
り不良品と判定された半導体メモリは一連の試験フロー
から除外される（第３図のステップ１０２，１０３）。

良品と判定した場合、Ｂ経路の設定サイクルを経て試験
回路の前半の試験フローに移る（第３図のステップ１０
２，１０４）。

上記良品と判定した場合のタイミングチャートは第４図
（Ｂ）に対応する。まず、試験情報は、ランチ入力線１
４．ラッチ回路１３．試験情報書込み線１１と１２．試
験回路７を介して、上記周辺回路部の試験で対象とした
１本のワード線（第１図の縦３本のワード線の内、いず
れか１本のワード線）上の全メモリセルに一括して書き
込まれる。一方、書き込まれた試験情報は、ラッチ人力
線１４．ラッチ回路１３．試験情報書込み線１１と１２
を介して、試験回路７に入力された期待値情報と一括し
て比較される。試験結果は試験結果出力線１５．スイッ
チ８．データ出力回路１８を介してデータ出力端子２０
に読み出される。この試験結果はテスタに転送され、テ
スタ側でその電圧レベルが検出される。ここで試験回路
不良ありの試験結果を出力した場合、半導体メモリは一
連の試験フローから除外される（第３図のステップ１０
５．１０３）。逆に不良なしの試験結果を出力した場合
、Ｃ経路の設定サイクルを経て試験回路に対する後半の
試験フローに移る。ここではまず、試験回路の前半の試
験フローで一括して書き込んだ試験情報の逆情報が、デ
ータ線１６．マルチプレクサ５を介して、コラムデコー
ダ６で選択された上記１本のワード線上のメモリセル１
ビツトに書き込まれる。一方、期待値情報と一括して比
較された試験結果はテスタに転送され、テスタ側でその
電圧レベルが検出される。以上の操作を、逆情報を書き
込むメモリセルをワード線上で順次シフトさせて繰り返
す。ここで試験回路が不良検出結果を出力しない場合、
半導体メモリは一連の試験フローから除外される（第３
図のステップ１０５．１０３）。逆に不良検出結果を出
力した場合、再度、Ｂ経路の設定サイクルを経て、メモ
リセル部の試験フローに移る（第３図のステップ１０５
．１０６）。

上記不良検出結果を出力した場合のタイミングチャート
は第４図（Ｃ）に対応する。まず試験情報は、ランチ入
力線１４．ランチ回路１３．試験情報書込み線１１と１
２．試験回路７を介して、ロウデコーダ２で選択された
ワード線上の全メモリセルに一括して書き込まれる。一
方、書き込まれた試験情報は、ラッチ入力線１４．′ラ
ッチ回路１３、試験情報書込み線１１と１２を介して、
試験回路７に入力された期待値情報と一括して比較され
る。この試験結果は、試験結果出力線１５゜スイッチ８
．データ出力回路１８を介して、データ出力端子２０に
読み出される。さらに、試験結果はテスタに転送され、
テスタ側でその電圧レベルが検出される。以上の操作を
、ワード線を順次シフトさせて繰り返す。ここで不良ビ
ットありの検出結果が出力された場合、半導体メモリは
一連の試験フローから除外される（第３図のステップ１
０７．１０３）。逆に不良ビットなしの検出結果が出力
された場合、半導体メモリは良品と判定される（第３図
のステップ１０７，１０８）。試験モードの解除は第４
図（Ｃ）に示されたサイクルにより行なわれる。

以上述べてきたように、第１の実施例によればワード線
を単位に試験情報の一括書込みおよび一括比較が行なえ
るため、メモリセル１ビツト毎の試験に比べて試験時間
を１／ｎに短縮することができる。ただし、ここでｎは
ワード線に接続される一括書込み・比較が行なわれるメ
モリセル数であり、通常５（１０または１（１００以上
の大きな値を採る。また、試験モードの設定と解除がＲ
ＡＳ、ＣＡＳ、ＷＥの遷移タイミングと書込み識別信号
の電圧レベルで行なえるため、第３図に示した試験フロ
ーにおける試験順序が容易に変更でき、試験の効率化が
図れる。

第５図は、第１の実施例によるメモリセル部の試験に着
目したタイミングチャートの詳細を示している。図中の
数字などは第１図に準じている。

次にメモリセル部の試験を第１図、第５図を用いて説明
する。まず、ワード線を単位とした試験情報の一括書込
みは以下の手順に従う。第５図（ａ）、（Ｃ）に示すＲ
ＡＳ、ＷＥがｒＬＪレベルとなり、半導体メモリは書込
みモードになる。次に、第５図（ｄｌに示すプリチャー
ジクロックφ、がｒＬＪレベルとなり、その後ロウデコ
ーダ２を動作させて１本のワード線を選択する。次に、
第５図（ｅ）に示すワード線駆動クロックをｒＨＪレベ
ルとし、ワードドライバ３を動作させて選択ワード線を
「Ｈ」レベルに立ち上げる。選択ワード線につながる全
メモリセルの情報がビット線上に現れた後、第５図（ｆ
ｌに示すセンス回路駆動クロックφ、Ａを「Ｈ」レベル
にしてセンス回路４を動作させる。この動作によりビッ
ト線の電圧レベルが確定した後、第５図（ｇｌに示すよ
うに、試験情報書込み線１１゜１２に試験情報に応じた
ｒＨＪレベルまたは「Ｌ」レベルを伝達させる。なおこ
こで試験情報は、第５図（Ｊ）に示すように、ＷＥが「
ＬＪレベルの期間にデータ入力端子１９から入力されて
いる。次に、第５図（ｈｌに示すように、試験情報書込
み制御線９をｒＨＪレベルとし、上記試験情報に応じた
電圧レベルをビット線上に伝達させる。この時点でワー
ド線はｒＨＪレベルを保持しており、ワード線を単位と
した試験情報の一括書込みが行なわれる。なお、−括書
込み時、第５図（ｋ）に示すデータ出力端子２０の電圧
レベルは実線ＳＬ、Ｓ２で示すようにハイインピーダン
スである。

次に、ワード線を単位とした一括比較のシーケンスにつ
いて説明する。まず、第５図（ａ）に示すπ肩がｒＬＪ
レベルとなるタイミングで第５図（Ｊ）に示すデータ入
力端子１９からの期待値情報をラッチ回路１３に取り込
む。その後、センス回路４を動作させるタイミングまで
は書込み動作と同様に行なう。次に、ビット線の電圧レ
ベル確定後、ラッチ回路１３に取り込まれた期待値情報
を試験情報書込み線１１．１２に伝達させる。なおこの
時、試験情報書込み制御線９は「Ｌ」レベルに保持させ
ておく。その結果、メモリセルからの読出し情報が誤っ
ている場合、第５図（ｉ）に示す試験結果出力線１５が
ｒＬＪレベルからｒＨＪレベルに変化する。従って、デ
ータ出力端子２０に現れたこの電圧レベル変化の観測に
より、選択ワード線に接続された全メモリセル中に不良
ビットが存在していることが検出できる。これを第５図
（ｋｌに示す。第５図ｆｋｌにおいて、ｒＨＪレベルは
不良ビットがある場合を示し、ｒＬＪレベルは全ピット
良または書込み中の場合を示す。

第６図は、第１図における試験情報書込み制御回路１０
の構成例を示す回路図である。図中、φ３　Ａ　（ｄ）
はセンス回路駆動クロックの遅延信号で、試験情報書込
み制御線９がｒＨＪレベルとなるタイミングを設定する
。試験モード設定信号ＴＥは、周辺回路部ならびに試験
回路の後半の試験において誤って試験情報の一括書込み
を生じさせないために印加される。なお、メモリセル部
の試験などにおいて、試験情報の全ワード線分の書込み
および読出しの開始、終了のタイミング設定を半導体メ
モリ内部で行なうためには、試験情報書込み制御回路１
０にアドレスカウンタ回路の出力情報を入力して制御信
号に用いれば良い。

第７図は、第１図におけるラッチ回路１３の構成例を示
す回路図である。図中、ＴＧはトランスファゲートで、
このＴＧおよびインバータ２段により情報のラッチを行
なう。矢印で示した入力信号がｒＨＪレベルの時、ＴＧ
はオン状態となる。

情報のラッチは、読出し時、酊τ下がｒＨＪレベルから
ｒＬＪレベルになるタイミングで行なわれる。また、ラ
ッチされた情報は、φ５Ａ（ｄ）’が「Ｌ」レベルから
ｒＨＪレベルになるタイミングで、試験情報書込み線１
１．１２に送出される。ここでφ５ａｆｔｉ）’はセン
ス回路駆動クロックの遅延信号で、試験情報書込み制御
回路１０に印加されたφｓ　ａ　（ｄｌより遅延量が少
なく設定される。

第８図は、第１図におけるスイッチ８の構成例を示す回
路図である。信号伝搬経路の設定は試験モード設定信号
ＴＥおよび書込み制御信号Ｗ１を用いて行なわれる。こ
こでＢ経路、Ｃ経路の設定は主に、試験モード設定信号
ＴＥおよびその遅延信号Ｔ　Ｅ　（ｄ）の制御により書
込み制御信号ＷＥをラッチする回路の出力を用いて行な
われる。図中、ＴＧはトランスファゲートで、矢印で示
した入力信号がｒＨＪレベルの時にオン状態となる。

第９図は、第１図におけるデータ入力回路（ＤＩ）１７
の構成例を示す回路図である。試験回路およびメモリセ
ル部の試験において読出し時にデータ入力端子１９から
の期待値情報が取り込める構成を採る。

第１０図は本発明の第２の実施例の構成を示す系統図で
ある。第１０図は、入出力端子共通方式（１１０Ｃ０Ｍ
Ｍ０Ｎ）を採る半導体メモリへの適用例を示したもので
、データ入出力回路の周辺部分のみを抜粋している。こ
こで図示されていないメモリセルアレイ、試験回路、ラ
ッチ回路などは第１図に示した回路系を用いることがで
きる。図中、２７はスイッチ、２８はデータ入出力回路
（Ｄ　Ｉ　０）２９はデータ入出力端子である。また、
第２の実施例によりすべての試験を実行した場合の、試
験モード設定信号、書込み制御クロックとラッチ人力線
１４．試験結果出力線１５．データ線１６のレベル確定
との関係は第４図（Ａ）〜（Ｃ）に示したタイミングチ
ャートと同じである。

第１１図は、第２の実施例によるメモリセル部の試験に
着目したタイミングチャートを示しており、第５図に示
したタイミングチャート中のデータ入力端子１９．デー
タ出力端子２゛０をデータ入出力端子２９で置き換えた
ものである。図中の数字などは第１図、第１０図に準じ
ている。

次に、第１図、第１０図、第１１図を用いて、第２の実
施例によるメモリセル部の試験のうち、ワード線を単位
とした一括比較のシーケンスについて説明する。なお、
−括書込みのシーケンスについては前記第１の実施例と
同様に説明できるため省略する。まず、第１１図（ａ）
に示すＲＡＳが「Ｌ」レベルとなるタイミングで第１１
図０１に示すデータ入出力端子２９からの期待値情報を
ラッチ回路１３に取り込む。データ入出力回路２８は、
この期待値情報取り込み後にラッチ入力線１４をフロー
ティング状態にする。センス回路４の動作によるビット
線の電圧レベル確定後、試験情報書込み線１１．１２に
、ラッチ回路１３に取り込まれた期待値情報を伝達させ
る。なおこの時、試験情報書込み制御線９はｒＬＪレベ
ルに保持させておく。その結果、メモリセルからの読出
し情報が誤っている場合、第１１図（１１に示す試験結
果出力線１５がｒＬＪレベルからｒＨＪレベルに変化す
る。従って、スイッチ２７を介してデータ入出力端子２
９に現れたこの電圧レベルの変化を観測することにより
、選択ワード線に接続された全メモリセル中に不良ビッ
トが存在していることが検出できる。具体的には、第１
１図（Ｊ）において、「Ｈ」レベルは不良ビットがある
場合、ｒＬＪレベルは全ピット良または書込み中の場合
を示す。

第１２図は第１０図におけるスイッチ２７の構成例を示
している。図中、ＴＯはトランスファゲートで、矢印で
示した入力信号がｒＨＪレベルの時にオン状態となる。

第１３図は第１０図におけるデータ入出力回路２８の構
成例を示している。図中、■ＡＳ（ｄ）、’Ｗπ（ｄ）
はＲＡＳ、ＷＥの遅延信号であり、ランチ回路１３への
期待値情報取り込み後にラッチ入力線１４をフローティ
ング状態とする役割を果たす。

３０はＰＭＯＳトランジスタ、３１はＮＭｏ５トランジ
スタテあり、ＷＥ、ＷＥ（ｄ）、ＲＡＳ（ｄ）などを入
力とするＮＡＮＤ　（ナンド）回路、ＮＯＲ（ノア）回
路の出力によって、上記ラッチ入力線１４のフローティ
ング、試験情報読出し時における信号線３２のフローテ
ィング、試験情報書込み時における信号線３３のフロー
ティングを実現する役割を果たす。

第１４図は本発明の第３の実施例の構成を示す系統図で
ある。本実施例は欠陥救済用の冗長構成を採る半導体メ
モリに対する適用例を示したものである。図中、工１は
本体メモリセルアレイ、１″は予備メモリセルアレイ、
３°は予備ワードドライバ、４ｆは予備センス回路、５
′は予備マルチプレクサ、７′は試験回路であり、ワー
ド線を単位とした試験情報の一括書込みと不良検出が行
なえると共に、不良ビット線対がつながる試験回路の一
部を予備ビット線対がつながる後述の予備試験回路７′
′の一部に切り替える回路構成を持つ。

７″は予備試験回路であり、試験回路７゛のみが動作す
る場合は本回路７′が不良検出動作を実行せず、不良ビ
ット線の救済が行なわれた場合は本回路７″が試験回路
７“と共に動作する回路構成を採る。３４．３５はデコ
ーダ機能停止回路１香地置換回路としての予備デコーダ
であり、欠陥救済時の不良ラインの不活性化と不良ライ
ン選択の判定を行なう回路である。メモリセルアレイ１
１内で黒く塗り潰された列は、周辺回路部の試験で対象
とするメモリセル列の一例である。また、メモリセルア
レイ１”内にのびた斜線部の列は、試験時に上記メモリ
セル列と同時に試験情報の一括書込み、読出し対象とな
るメモリセル列である。不良ビット線の救済が行なわれ
ない限り、この斜線部のメモリセル列からの読出し情報
は予備試験回路７″内での不良検出動作の対象とはなら
ない。なお第１４図において第１図と同一部分又は相当
部分には同一符号が付しである。また、デコーダ機能停
止回路３４．予備デコーダ３５は公知の構成で実現でき
る。更に、欠陥救済に係わる他の構成手段の使用も本発
明の範喝に属することは明らかである。

第１５図は第３の実施例による試験のフローチャート例
を示している。このフローチャートは以下に述べる２点
の特徴を有する。第１点は、欠陥救済不可能なチップの
早期検出とフェイルビットマツプの早期作成に主眼をお
いた試験順序である。

具体的には、メモリセル部の試験において第１４図で示
した試験回路を用いたワード線単位の一括試験を行ない
、その試験結果より不良ビットの存在が判明したワード
線のみを対象に通常の１ビツト毎の試験を実行する。た
だし、周辺回路部の不良などによりビット線上の本体メ
モリセル全体が不良と検出されると、全ワード線を対象
に１ビツト毎の試験を行なう必要が生じ、試験時間の短
縮が図れない。従って、はじめに周辺回路部の試験を行
なってビット線不良を検出し、試験回路の試験実行前に
予備ビット線への置換を行なう。次に第２点百の特徴は
、周辺回路部の試験において欠陥教法不可能と判定され
た場合又は周辺回路部の試験において欠陥救済可でも試
験回路の試験で不良ありと判定された場合、試験回路以
後又はメモリセル部の試験を実行せずにすべての試験を
取り止めることである。

第１５図で示したフローチャートに従ってすべての試験
を行なった場合の基本クロック■ＣＡＳおよびＷＥ、書
込み識別信号と、ラッチ人力ｖＡ１４．試験結果出力線
１５□データ線１６のレベル確定との関係は第４図と同
様に表わすことができる。また、試験モード設定信号Ｔ
Ｅの発生および解除に関しても第２図のタイミングチャ
ートを同様に用いることができる。

次に、第３の実施例による試験の一例を第４図、第１４
図、第１５図を用いて説明する。まず、第１４図におい
て黒く塗り潰した本体メモリセル列を対象に、第４図（
Ａ）で示したタイミングに従ってデータ入力端子１９か
ら試験情報を印加することにより周辺回路部の試験を行
なう（第１５図のステップ１１１）。試験情報は、デー
タ入力回路１７．スイッチ８．データ線１６．マルチプ
レクサ５を介して、ロウデコーダ２とコラムデコーダ６
で選ばれたメモリセル１ビツトに書き込まれる。一方、
書き込まれた試験情報は、マルチプレクサ５．データ線
１６．スイッチ８．データ出力回路１８を介して、デー
タ出力端子２０に読み出される。この読出し情報Ｇよ半
導体メモリ外部のテスタに転送され、テスタ側で期待値
情報と比較される。以上の操作を上記試験対象となる本
体メモリセル列内でメモリセルを順次シフトして繰り返
す。ここでテスタが予備ライン数以上のロウおよびコラ
ムの番地が異なる不良ビットを検出した場合、この半導
体メモリは不良品と判定され、−連の試験フローから除
外される（第１５図のステップ１１２，１１３，１１４
）。一方、予備ラインへの置換により欠陥教法が可能で
、再試験によって不良ビットを含まないワード線が得ら
れた場合、第４図（Ｂ）に示したＢ経路の設定サイクル
を経て試験回路の前半の試験フローに移る（第１５図の
ステップ１１３，１１５，１１１，１１２．１１６）。

前半の試験フローにおいて、試験情報は、ラッチ入力線
１４．ラッチ回路１３．試験情報書込み線１１と１２．
試験回路７°、予備試験回路７′′を介して、上記周辺
回路部の試験で対象とした１本のワード線上の予備メモ
リセルを含む全メモリセルに一括して書き込まれる。一
方、書き込まれた試験情報は、ラッチ人力線１４．ラン
チ回路１３、試験情報書込み線１１と１２を介して、試
験回路７′、予備試験回路７″に入力された期待値情報
と一括して比較される。ここで周辺回路部の試験によっ
て予備ビット線への置換が行なわれた場合、試験回路７
“では不良ビット線対がつながる試験回路の一部が他の
試験回路の部分に対して切り離されている。従って、置
換済の不良個所が除かれた形態で不良検出動作が実行さ
れる。試験結果は試験結果出力線１５．スイッチ８．デ
ータ出力回路１８を介してデータ出力端子２ｏに読み出
される。この試験結果はテスタに転送され、テスタ側で
その電圧レベルが検出される。ここで試験回路不良あり
の試験結果を出力した場合、半導体メモリは一連の試験
フローから除外される（第１５図のステップ１１７，１
１４）。逆に不良なしの試験結果を出力した場合、第４
図（Ｂ）に示し赳Ｃ経路の設定サイクルを経て、試験回
路に対する後半の試験フローに移る。ここではまず、試
験回路の前半の試験フローで一括して書き込んだ試験情
報の逆情報が、データ線１６．マルチプレクサ５を介し
て、コラムデコーダ６で選択された上記１本のワード線
上の本体メモリセルまたは予備メモリセルの１ビツトに
書き込まれる。一方、期待値情報と一括して比較された
試験結果はテスタに転送され、テスタ側でその電圧レベ
ルが検出される。以上の操作を、逆情報を書き込むメモ
リセルをワード線上で順次シフトさせて繰り返す。

ここで試験回路の機能不良により不良ビットの検出結果
が出力されない場合、半導体メモリは一連の試験フロー
から除外される（第１５図のステップ１１７．１１４）
。逆に不良検出結果が出力された場合、第４図（Ｃ）で
示したように、Ｂ経路の設定サイクルを再度実行してメ
モリセル部の試験フローに移る（第１５図のステップ１
１７，１１８）。

メモリセル部の試験フローにおいて、まず試験情報は、
ラッチ入力線１４．ラッチ回路１３．試験情報書込み線
１１と１２．試験回路７゛、予備試験回路７″を介して
、ロウデコーダ２で選択されたワード線上の予備メモリ
セルを含む全メモリセルに一括して書き込まれる。一方
、書き込まれた試験情報は、ラッチ入力線１４．ラッチ
回路１３、試験情報書込み線１１と１２を介して、試験
回路７°、予備試験回路７゛′に入力された期待値情報
と一括して比較される。ここで周辺回路部の試験によっ
て予備ビット線への置換が行なわれた場合、試験回路７
′では不良ビット線対がつながる試験回路の一部が他の
試験回路の部分に対して切り離されている。試験結果は
試験結果出力線１５、スイッチ８．データ出力回路１８
を介してデータ出力端子２０に読み出される。さらに、
試験結果はテスタに転送され、テスタ側でその電圧レベ
ルが検出される。以上の操作を、ワード線を順次シフト
させて繰り返す。ここでテスタが未使用の予備ラインに
よる欠陥救済が不可能であると判定した場合、半導体メ
モリは不良品となる（第１５図のステップ１１９，１２
０，１１４）。一方、予備ラインへの置換により欠陥救
済が可能で、再試験の結果として不良ビットなしと判定
された場合、半導体メモリは良品となる（第１５図のス
テップ１１９，１２０，１２１，１１８，１１９゜１２
２）。以上述べた一連の試験モードの解除は第４図（Ｂ
）で示したサイクルにより行なわれる。

第１４図において、試験回路７′、予備試験回路７″の
具体的な構成例は「半導体メモリ　（特願昭６１−２４
７６４１号）」、「冗長構成半導体メモリ（特願昭６２
−２０８（１０．２号）」、「検出回路（特願昭６１−
２４７６４２号）」に記載されている。また、試験情報
書込み制御回路１０は第６図に示した構成が適用でき、
データ入力回路１７は第９図に示した構成が適用できる
。さらに、この第３の実施例に対して入出力端子共通方
式（Ｉｌｏ　Ｃ０ＭＭ０Ｎ）を併用した場合に関しては
、前記第１０図で示した構成の適用が可能である。

以上述べてきたように、第３の実施例によればワード線
を単位に試験情報の一括書込みおよび一括比較が行なえ
るため、メモリセル１ビツト毎の試験に比べて試験時間
を１　／　ｎに短縮することができる。ただし、ここで
ｎはワード線に接続させる一括書込み・比較が行なわれ
るメモリセル数であり、通常５（１０または１（１００
以上の大きな値を採る。また、試験モードの設定と解除
が瓦τ下、ＣＸ下、ｗｇの遷移タイミングと書込み識別
信号の電圧レベルで行なえるため、第１５図に示した試
験フローにおける試験順序が容易に変更でき、試験の効
率化が図れる。

なお、本発明の詳細な説明では、書込み識別信号の入力
端子を半導体メモリ内で共用でき得る端子例えばアドレ
ス入力端子であるとしたが、データ入力端子またはデー
タ入出力端子であっても良（、さらに試験用端子を新設
しても良い。また、本発明の詳細な説明では、ワード線
を単位とした試験情報の一括書込み・比較の方法を対象
としたが、例えば複数のワード線をまとめて多重選択さ
せて、数回の書込み動作でメモリセルアレイ内の全メモ
リセルに試験情報を書き込むことも可能である。さらに
、メモリセルアレイ内で分割された多分割ワード線を単
位としても良い。従って、本発明は試験情報の一括書込
み・比較の単位がワード線１本には限定されない。１本
または複数本のワード線を単位としても良く、またワー
ド線の一部を単位としても良い。

さらに、本発明はビット線の階層化、センス回路のメモ
リセルアレイ両側への分散配置などを行なった超大容量
半導体メモリ用の高密度メモリセルアレイ構成に対して
も同様に適用できる。これらの半導体メモリを対象とし
た試験情報の一括書込み・比較方法の概要については「
半導体メモリ（特願昭６１−２４７６４１号）」に詳細
が記載されている。

〔発明の効果〕

以上説明したように本発明は、選択されたワード線、予
備ワード線に接続された複数個のメモリセル、予備メモ
リセルに一括して通常のデータ入出力用の外部端子から
「０」または「１」の試験情報を書き込み、上記選択さ
れたワード線、予備ワード線に接続された複数個のメモ
リセル、予備メモリセルに書き込まれた試験情報と通常
のデータ入出力用の外部端子から印加された「０」また
は「１」の期待値情報との比較を一括して行なうことに
より、書込み・比較の時間を大幅に短縮することができ
るため、試験時間の大幅な短縮が可能な半導体メモリを
実現できる効果がある。

また、分離して実行される周辺回路部、メモリセル部な
どの試験順序を半導体メモリ内で容易に変更できるため
、試験の効率化が図れるという効果を有する。

さらに、複数のワード線、予備ワード線を多重選択させ
ることにすれば、１回または数回の書込み動作で試験情
報を全メモリセルに書き込むことができるので、上記と
同様の効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す系統図、第２図は
試験モードの設定、解除に関する従来のクロック遷移タ
イミングを示すタイミング図、第３図は本発明の第１の
実施例による試験フローチャート、第４図（Ａ）、　　
（Ｂ）、　　（Ｃ）は本発明の第１の実施例によるタイ
ミング図、第５図は本発明の第１の実施例によるメモリ
セル部の試験に関するタイミング図、第６図は第１図に
おける試験情報書込み制御回路の構成例を示す回路図、
第７図は第１図におけるラッチ回路の構成例を示す回路
図、第８図は第１図におけるスイッチの構成例を示す回
路図、第９図は第１図におけるデータ入力回路の構成例
を示す回路図、第１０図は本発明の第２の実施例を示す
系統図、第１１図は本発明の第２の実施例によるメモリ
セル部の試験に関するタイミング図、第１２図は第１０
図におけるスイッチの構成例を示す回路図、第１３図は
第１Ｏ図におけるデータ入出力回路の構成例を示す回路
図、第１４図は本発明の第３の実施例を示す系統図、第
１５図は本発明の第３の実施例による試験フローチャー
トである。１．１′・・・メモリセルアレイ、１″・・予備メモリ
セルアレイ、２・・・ロウデコーダ、３・・・ワードド
ライバ、３′・・・予備ワードドライバ、４・・・セン
ス回路、４″・・・予備センス回路、５・・・マルチプ
レクサ、５°・・・予備マルチプレクサ、６・・・コラ
ムデコーダ、７，７°・・・試験回路、７″・・・予備
試験回路、８・・・スイッチ、９・・・試験情報書込み
制御線、１０・・・試験情報書込み制御回路、１１．１
２・・・試験情報書込み線、１３・・・ラッチ回路、１
４・・・ラッチ入力線、１５・・・試験結果出力線、１
６・・・データ線、１７・・・データ入力回路、１８・
・・データ出力回路、１９・・・データ入力端子、２０
・・・データ出力端子、２１〜２３・・・基本クロック
入力端子、２４・・・書込み識別信号入力端子、２５．
２５”・・・バッファ回路、２６・・・試験モード設定
信号発生回路、３４・・・デコーダ機能停止回路、３５
・・・予備デコーダ。第６図第７図第１２図第１３図

Claims

【特許請求の範囲】

（１）メモリセルが複数個マトリクス状に配列されたメ
モリセルアレイと、ワード線とビット線の選択によりメモリセルアレイ内の
メモリセルに情報の書込み、読出しを行なう周辺回路と
、選択されたワード線につながる複数個のメモリセルに一
括して情報を書き込み、さらに前記選択されたワード線
につながる複数個のメモリセルからの読出し情報と期待
値情報との比較を一括して行ない、さらに複数の比較結
果をもとに選択されたワード線上の不良ビットの有無に
関する情報を出力する試験回路と、半導体メモリ内のデータ入出力回路系からマルチプレク
サまたは前記試験回路への情報伝搬経路を切り替えるス
イッチと、半導体メモリの基本クロックの遷移タイミングおよび試
験情報の書込み識別信号の電圧レベルを検出して前記ス
イッチを制御する制御手段とを有することを特徴とする半導体メモリ。
（２）基本クロックがロウ系制御クロックＲＡＳ、コラ
ム系制御クロックＣＡＳおよび書込み制御クロックＷＥ
であることを特徴とする特許請求の範囲第１項記載の半
導体メモリ。
（３）書込み識別信号の入力端子が、半導体メモリ内で
共用された外部端子であることを特徴とする特許請求の
範囲第１項記載の半導体メモリ。
（４）メモリセルが複数個マトリクス状に配列されたメ
モリセルアレイと、ワード線とビット線の選択によりメモリセルアレイ内の
メモリセルに情報の書込み、読出しを行なう周辺回路と
、選択されたワード線につながる複数個のメモリセルに一
括して情報を書き込み、さらに前記選択されたワード線
につながる複数個のメモリセルからの読出し情報と期待
値情報との比較を一括して行ない、さらに複数の比較結
果をもとに選択されたワード線上の不良ビットの有無に
関する情報を出力する試験回路と、期待値情報を半導体メモリ内にラッチする回路と、半導
体メモリ内のデータ入出力回路系からマルチプレクサ、
前記試験回路または前記ラッチ回路への情報伝搬経路を
切り替えるスイッチと、半導体メモリの基本クロックの遷移タイミングおよび試
験情報の書込み識別信号の電圧レベルを検出して前記ス
イッチを制御する制御手段とを有することを特徴とする半導体メモリ。
（５）基本クロックがロウ系制御クロックＲＡＳ、コラ
ム系制御クロックＣＡＳおよび書込み制御クロックＷＥ
であることを特徴とする特許請求の範囲第４項記載の半
導体メモリ。
（６）書込み識別信号の入力端子が、半導体メモリ内で
共用された外部端子であることを特徴とする特許請求の
範囲第４項記載の半導体メモリ。
（７）メモリセルおよび欠陥救済のための予備メモリセ
ルが複数個配列されたメモリセルアレイと、ワード線と
ビット線、予備ワード線とビット線、ワード線と予備ビ
ット線、予備ワード線と予備ビット線の選択動作により
メモリセルアレイ内のメモリセル、予備メモリセルに情
報の書込み、読出しを行なう周辺回路と、複数個のメモリセル内に存在する不良ビットの番地を予
備メモリセルの番地に置換する番地置換回路と、選択されたワード線、予備ワード線につながる複数個の
メモリセル、予備メモリセルに一括して情報を書き込み
、さらに前記選択されたワード線、予備ワード線につな
がる複数個のメモリセル、予備メモリセルからの読出し
情報と期待値情報との比較を一括して行ない、さらに複
数の比較結果をもとに選択されたワード線、予備ワード
線上の不良ビットの有無に関する情報を出力する試験回
路と、半導体メモリ内のデータ入出力回路系からマルチプレク
サまたは前記試験回路への情報伝搬経路を切り替えるス
イッチと、半導体メモリの基本クロックの遷移タイミングおよび試
験情報の書込み識別信号の電圧レベルを検出して前記ス
イッチを制御する制御手段とを有し、前記試験回路は、予備メモリセルに置換された不良ビッ
トに係わる試験回路の部分を他の試験回路の部分と切り
離すとともに、前記不良ビットに係わる試験回路の部分
を置換済の予備メモリセルに係わる試験回路の部分に切
り替えることを特徴とする半導体メモリ。
（８）基本クロックがロウ系制御クロックＲＡＳ、コラ
ム系制御クロックＣＡＳおよび書込み制御クロックＷＥ
であることを特徴とする特許請求の範囲第７項記載の半
導体メモリ。
（９）書込み識別信号の入力端子が、半導体メモリ内で
共用された外部端子であることを特徴とする特許請求の
範囲第７項記載の半導体メモリ。
（１０）メモリセルおよび欠陥救済のための予備メモリ
セルが複数個配列されたメモリセルアレイと、ワード線
とビット線、予備ワード線とビット線、ワード線と予備
ビット線、予備ワード線と予備ビット線の選択動作によ
りメモリセルアレイ内のメモリセル、予備メモリセルに
情報の書込み、読出しを行なう周辺回路と、複数個のメモリセル内に存在する不良ビットの番地を予
備メモリセルの番地に置換する番地置換回路と、選択されたワード線、予備ワード線につながる複数個の
メモリセル、予備メモリセルに一括して情報を書き込み
、さらに前記選択されたワード線、予備ワード線につな
がる複数個のメモリセル、予備メモリセルからの読出し
情報と期待値情報との比較を一括して行ない、さらに複
数の比較結果をもとに選択されたワード線、予備ワード
線上の不良ビットの有無に関する情報を出力する試験回
路と、期待値情報を半導体メモリ内にラッチする回路と、半導
体メモリ内のデータ入出力回路系からマルチプレクサ、
前記試験回路またはラッチ回路への情報伝搬経路を切り
替えるスイッチと、半導体メモリの基本クロックの遷移タイミングおよび試
験情報の書込み識別信号の電圧レベルを検出して前記ス
イッチを制御する制御手段とを有し、前記試験回路は、予備メモリセルに置換された不良ビッ
トに係わる試験回路の部分を他の試験回路の部分と切り
離すとともに、前記不良ビットに係わる試験回路の部分
を置換済の予備メモリセルに係わる試験回路の部分に切
り替えることを特徴とする半導体メモリ。
（１１）基本クロックがロウ系制御クロック■コラム系
制御クロック■および書込み制御クロック■であること
を特徴とする特許請求の範囲第１０項記載の半導体メモ
リ。
（１２）書込み識別信号の入力端子が、半導体メモリ内
で共用された外部端子であることを特徴とする特許請求
の範囲第１０項記載の半導体メモリ。