JP2019013006A - 半導体装置 - Google Patents

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敦司 梅崎
Atsushi Umezaki
敦司 梅崎
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Abstract

【課題】消費電力を小さくでき、トランジスタ数が少ない半導体装置を提供する。【解決手段】ソース及びドレインの一方が第１の配線と電気的に接続され、ソース及びドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース及びドレインの一方が第１の配線と電気的に接続され、ゲートが第１のトランジスタのゲートと電気的に接続された第２のトランジスタと、一方の電極が第３の配線と電気的に接続され、他方の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続された容量素子と、を有する。【選択図】図１６

Description

本発明の一態様は、半導体装置及び表示装置に関する。
液晶表示装置やＥＬ表示装置等の表示装置の大型化に伴い、より付加価値の高い表示装置
の開発が進められている。特に、表示装置の駆動回路を一導電型のトランジスタのみを用
いて構成する技術開発が活発に進められている（特許文献１、非特許文献１参照）。
図１７（Ａ）は、特許文献１において開示された駆動回路を示す。特許文献１の駆動回路
は、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３及びトランジスタＭ４によ
って構成されている。信号ＩＮがハイレベルである場合には、トランジスタＭ１がオフに
なり、トランジスタＭ２、トランジスタＭ３及びトランジスタＭ４がオンになる。そして
、信号ＯＵＴはハイレベルになる。一方、信号ＩＮがロウレベルである場合には、トラン
ジスタＭ１がオンになり、トランジスタＭ２及びトランジスタＭ４がオフになり、トラン
ジスタＭ３が一旦オンになった後にオフになる。そして、信号ＯＵＴはロウレベルになる
。
図１７（Ｂ）は、非特許文献１において開示された駆動回路を示す。非特許文献１の駆動
回路は、トランジスタＭ１１乃至トランジスタＭ１９、及び容量素子Ｃ１１等によって構
成される。信号ＩＮがハイレベルである場合には、トランジスタＭ１２、トランジスタＭ
１４、トランジスタＭ１６及びトランジスタＭ１７がオンになり、トランジスタＭ１１、
トランジスタＭ１３及びトランジスタＭ１５がオフになり、トランジスタＭ１８及びトラ
ンジスタＭ１９が一旦オンになった後にオフになる。そして、信号ＯＵＴがロウレベルに
なる。一方、信号ＩＮがロウレベルである場合には、トランジスタＭ１２、トランジスタ
Ｍ１４、トランジスタＭ１６、トランジスタＭ１７及びトランジスタＭ１８がオフになり
、トランジスタＭ１１、トランジスタＭ１５及びＭ１９がオンになり、トランジスタＭ１
３が一旦オンになった後にオフになる。そして、信号ＯＵＴがハイレベルになる。
特開２００２−３２８６４３号公報
Ｅｒｉ Ｆｕｋｕｍｏｔｏ， Ｔｏｓｈｉａｋｉ Ａｒａｉ， Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ， Ｋａｚｕｈｉｋｏ Ｔｏｋｕｎａｇａ， Ｙａｓｕｈｉｒｏ Ｔｅｒａｉ，Ｔａｋａｓｈｉｇｅ Ｆｕｊｉｍｏｒｉ ａｎｄ Ｔａｔｓｕｙａ Ｓａｓａｏｋａ、「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ ｆｏｒ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＡＭ−ＯＬＥＤ」、ＩＤＷ’１０、ｐｐ．６３１−６３４
特許文献１の駆動回路では、信号ＩＮがハイレベルになると、トランジスタＭ３とトラン
ジスタＭ４との双方がオンになっていた。したがって、信号ＩＮがハイレベルとなる期間
においては、電位ＶＤＤが供給される配線からトランジスタＭ３及びトランジスタＭ４を
順に介して電位ＶＳＳが供給される配線に電流が流れ続けるため、消費電力が大きくなっ
ていた。
また、特許文献１の駆動回路では、信号ＩＮがハイレベルとなる期間において、トランジ
スタＭ１のゲートの電位をトランジスタＭ１がオフになる程度まで下げる必要があった。
そのために、トランジスタＭ４のＷ（Ｗ：チャネル幅）／Ｌ（Ｌ：チャネル長）をトラン
ジスタＭ３のＷ／Ｌよりも十分に大きくする必要があったが、これは必ずしも容易ではな
い。なぜなら、トランジスタＭ３のＷ／Ｌを大きくすると、トランジスタＭ４のＷ／Ｌも
大きくする必要があるため、レイアウト面積が増大するからである。したがって、信号Ｉ
Ｎがハイレベルとなる期間において、トランジスタＭ３がオンになり、電位ＶＤＤをトラ
ンジスタＭ１のゲートに供給する場合、トランジスタＭ１のゲートの電位が所定の電位に
達するまでの時間が長くなっていた。これにより、トランジスタＭ１がオンになるタイミ
ングが遅くなり、またトランジスタＭ１のＶｇｓが小さくなるため、信号ＯＵＴの立ち上
がり時間が長くなっていた。よって、信号ＯＵＴに遅延又はなまり等が生じていた。
また、非特許文献１の駆動回路では、特許文献１の駆動回路と比較しても明らかなように
、多数のトランジスタ及び容量素子等の素子を必要としていた。
そこで、本発明の一態様では、回路の配線間にトランジスタを介して流れる電流を抑え、
回路の消費電力を小さくすることを課題の一とする。また、回路からの出力信号の立ち上
がり時間を短くし、出力信号の遅延又はなまりを抑えることを課題の一とする。また、回
路のトランジスタ及び容量素子等の素子数を減らすことを課題の一とする。また、新規の
回路構成を提供することを課題の一とする。なお、課題は効果と表裏一体の関係にあり、
本明細書等で効果を述べる場合には、その効果に対応する課題が存在することは自明な事
項である。逆に、本明細書等で課題を述べる場合には、その課題に対応する効果を奏する
ことは自明な事項である。
本発明の一態様は、ソース及びドレインの一方が第１の配線と電気的に接続され、ソース
及びドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース及
びドレインの一方が第１の配線と電気的に接続され、ゲートが第１のトランジスタのゲー
トと電気的に接続された第２のトランジスタと、一方の電極が第３の配線と電気的に接続
され、他方の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続され
た容量素子と、を有することを特徴とする半導体装置である。
なお、上記本発明の一態様において、第１のトランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌ
はチャネル長）は、第２のトランジスタのＷ／Ｌよりも大きくてもよい。
なお、上記本発明の一態様において、第１のトランジスタと第２のトランジスタとは、同
じ導電型であってもよい。
本発明の一態様は、回路の配線間にトランジスタを介して流れる電流を抑え、回路の消費
電力を小さくすることができる。また、回路からの出力信号の立ち上がり時間を短くする
ことができ、出力信号の遅延又はなまりを抑えることができる。また、回路のトランジス
タ及び容量素子等の素子数を減らすことができる。
本発明の一態様に係るインバータ回路を説明するための図。 本発明の一態様に係るインバータ回路を説明するための図。 本発明の一態様に係るインバータ回路を説明するための図。 本発明の一態様に係るインバータ回路で使用される回路を説明するための図。 本発明の一態様に係るインバータ回路を説明するための図。 本発明の一態様に係るインバータ回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係る表示装置を説明するための図。 本発明の一態様に係るトランジスタを説明するための図。 本発明の一態様に係る表示装置を説明するための図。 本発明の一態様に係る電子機器を説明するための図。 本発明の一態様に係る半導体装置を説明するための図。 従来の駆動回路を説明するための図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお
、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、
当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定
されない。
（実施の形態１）
本実施の形態では、本発明の一態様に係るインバータ回路（半導体装置又は駆動回路とも
いう）について説明する。
本実施の形態のインバータ回路の構成について、図１（Ａ）を参照して説明する。
図１（Ａ）のインバータ回路は、回路１００と、回路２００と、を有する。回路１００は
、配線１１、配線１２、配線１３、配線１４、及び回路２００と接続される。また、回路
２００は、配線１１、配線１３、配線１４、及び回路１００と接続される。
回路１００は、トランジスタ１０１と、トランジスタ１０２と、を有する。トランジスタ
１０１の第１の端子（ソース及びドレインの一方ともいう）は配線１１と接続され、トラ
ンジスタ１０１の第２の端子（ソース及びドレインの他方ともいう）は配線１２と接続さ
れる。トランジスタ１０２の第１の端子は配線１３と接続され、トランジスタ１０２の第
２の端子は配線１２と接続され、トランジスタ１０２のゲートは配線１４と接続される。
回路２００は、トランジスタ２０１と、トランジスタ２０２と、トランジスタ２０３と、
容量素子２０４と、を有する。トランジスタ２０１の第１の端子は配線１１と接続され、
トランジスタ２０１のゲートはトランジスタ１０１のゲートと接続される。トランジスタ
２０２の第１の端子は配線１３と接続され、トランジスタ２０２の第２の端子はトランジ
スタ２０１の第２の端子と接続され、トランジスタ２０２のゲートは配線１４と接続され
る。トランジスタ２０３の第１の端子は配線１３と接続され、トランジスタ２０３の第２
の端子はトランジスタ２０１のゲートと接続され、トランジスタ２０３のゲートは配線１
４と接続される。容量素子２０４の第１の電極（一方の電極ともいう）は配線１４と接続
され、容量素子２０４の第２の電極（他方の電極ともいう）はトランジスタ２０１の第２
の端子と接続される。
なお、トランジスタ１０１のゲートとトランジスタ２０１のゲートとトランジスタ２０３
の第２の端子との接続箇所をノードＮ１と示す。また、トランジスタ２０１の第２の端子
とトランジスタ２０２の第２の端子と容量素子２０４の第２の電極との接続箇所をノード
Ｎ２と示す。
なお、本実施の形態のインバータ回路が有するトランジスタは、同じ導電型であることが
好ましい。例えば、図１（Ａ）のインバータ回路では、トランジスタ１０１、トランジス
タ１０２、トランジスタ２０１、トランジスタ２０２及びトランジスタ２０３は、同じ導
電型であることが好ましい。本実施の形態では、トランジスタ１０１、トランジスタ１０
２、トランジスタ２０１、トランジスタ２０２及びトランジスタ２０３がＮチャネル型で
ある場合について説明する。
なお、本明細書等において接続とは電気的な接続を意味しており、電流、電圧、電位、信
号又は電荷等を供給又は伝送可能な状態に相当する。よって、「接続されている」とは、
直接接続されている状態に加えて、例えば配線、導電膜、抵抗、ダイオード、トランジス
タ、スイッチング素子などの素子を介して間接的に接続している状態も、その範疇に含む
。
配線１１（電源線ともいう）には電位ＶＤＤが供給され、配線１１は電位ＶＤＤを伝達す
る機能を有する。電位ＶＤＤは一定の電位である。
配線１３（電源線ともいう）には電位ＶＳＳが供給され、配線１３は電位ＶＳＳを伝達す
る機能を有する。電位ＶＳＳは一定の電位であり、電位ＶＤＤ未満の電位である。
配線１４（信号線ともいう）には信号ＩＮが入力され、配線１４は信号ＩＮを伝達する機
能を有する。信号ＩＮは図１（Ａ）のインバータ回路の入力信号である。また、信号ＩＮ
はトランジスタ１０２、トランジスタ２０２、及びトランジスタ２０３の導通又は非導通
を制御するための信号である。
配線１２（信号線ともいう）からは信号ＯＵＴが出力され、配線１２は信号ＯＵＴを伝達
する機能を有する。信号ＯＵＴは図１（Ａ）のインバータ回路の出力信号である。
なお、配線１１、配線１３及び配線１４には、上述した信号又は電位に限定されず、他に
も様々な信号又は電位等を入力することができる。
回路１００（バッファ回路ともいう）は、回路２００の出力信号に応じて、配線１１の電
位ＶＤＤを配線１２に供給する機能を有する。また、回路１００は、信号ＩＮに応じて配
線１３の電位ＶＳＳを配線１２に供給する機能を有する。また、回路１００は、回路２０
０の出力信号及び信号ＩＮに応じて、配線１１の電位ＶＤＤ及び配線１３の電位ＶＳＳの
一方を配線１２に供給する機能を有する。
回路２００（制御回路ともいう）は、信号ＩＮに応じて、回路１００が配線１１の電位Ｖ
ＤＤを配線１２に供給するタイミングを制御する信号（ノードＮ１の電位）を生成する機
能を有する。
トランジスタ１０１は配線１１と配線１２との導通又は非導通を制御する機能を有する。
また、トランジスタ１０１は配線１１の電位ＶＤＤを配線１２に供給する機能を有する。
また、トランジスタ１０１は配線１２とノードＮ１との電位差を保持する機能を有する。
トランジスタ１０２は配線１３と配線１２との導通又は非導通を制御する機能を有する。
また、トランジスタ１０２は配線１３の電位ＶＳＳを配線１２に供給する機能を有する。
トランジスタ２０１は配線１１とノードＮ２との導通又は非導通を制御する機能を有する
。また、トランジスタ２０１は配線１１の電位ＶＤＤをノードＮ２に供給する機能を有す
る。また、トランジスタ２０１はノードＮ１とノードＮ２との電位差を保持する機能を有
する。
トランジスタ２０２は配線１３とノードＮ２との導通又は非導通を制御する機能を有する
。また、トランジスタ２０２は配線１３の電位ＶＳＳをノードＮ２に供給する機能を有す
る。
トランジスタ２０３は配線１３とノードＮ１との導通又は非導通を制御する機能を有する
。また、トランジスタ２０３は配線１３の電位ＶＳＳをノードＮ１に供給する機能を有す
る。
容量素子２０４は配線１４とノードＮ２との電位差を保持する機能を有する。
次に、図１（Ａ）のインバータ回路の駆動方法の一例について、図１（Ｂ）を参照して説
明する。図１（Ｂ）は、図１（Ａ）のインバータ回路の駆動方法を説明するためのタイミ
ングチャートの一例を示す。
なお、信号ＩＮがハイレベルの電位が電位ＶＤＤと等しく、ロウレベルの電位が電位ＶＳ
Ｓと等しいデジタル信号であるものとして説明する。また、信号ＩＮがハイレベルである
場合と、信号ＩＮがロウレベルである場合とに分けて説明する。
まず、信号ＩＮがハイレベルになる場合には、トランジスタ１０２、トランジスタ２０２
及びトランジスタ２０３がオンになる。
トランジスタ２０３がオンになると、配線１３の電位ＶＳＳがノードＮ１に供給される。
よって、ノードＮ１の電位が電位ＶＳＳまで下がる。ノードＮ１の電位が電位ＶＳＳまで
下がると、トランジスタ１０１及びトランジスタ２０１がオフになる。
また、トランジスタ２０２がオンになると、配線１３の電位ＶＳＳがノードＮ２に供給さ
れる。よって、ノードＮ２の電位が電位ＶＳＳまで下がる。
また、トランジスタ１０２がオンになると、配線１３の電位ＶＳＳが配線１２に供給され
る。よって、配線１２の電位が電位ＶＳＳまで下がる。つまり、信号ＯＵＴがロウレベル
になる。
次に、信号ＩＮがロウレベルになる場合には、トランジスタ１０２、トランジスタ２０２
及びトランジスタ２０３がオフになる。
トランジスタ２０３がオフになると、ノードＮ１が浮遊状態になる。よって、ノードＮ１
の電位が電位ＶＳＳのままになるため、トランジスタ１０１及びトランジスタ２０１がオ
フのままになる。
また、トランジスタ２０２がオフになると、ノードＮ２が浮遊状態になる。このとき、容
量素子２０４には、信号ＩＮがハイレベルである期間における、配線１４とノードＮ２と
の電位差が保持されている。よって、信号ＩＮがロウレベルになることに伴って、ノード
Ｎ２の電位も下がる。ノードＮ２の電位がノードＮ１の電位（例えば電位ＶＳＳ）からト
ランジスタ２０１の閾値電圧を引いた電位未満まで下がれば、トランジスタ２０１がオン
になる。
トランジスタ２０１がオンになると、配線１１の電位ＶＤＤがノードＮ２に供給される。
よって、ノードＮ２の電位が上昇する。このとき、トランジスタ２０１のゲートと第２の
端子との間にはトランジスタ２０２がオフになったときのノードＮ１とノードＮ２との電
位差が保持されている。よって、ノードＮ２の電位の上昇に伴って、ノードＮ１の電位も
上昇する。ノードＮ２の電位は電位ＶＤＤまで上昇し、ノードＮ１の電位は電位ＶＤＤよ
りも高い電位となる。いわゆる、ブートストラップ動作である。そして、ノードＮ１の電
位が上昇することにより、トランジスタ１０１がオンになる。
トランジスタ１０１がオンになると、配線１１の電位ＶＤＤが配線１２に供給される。ま
た、前述したように、ノードＮ１の電位は電位ＶＤＤよりも高くなる。よって、配線１２
の電位は電位ＶＤＤまで上昇する。すなわち、信号ＯＵＴがハイレベルとなる。
以上のとおり、図１（Ａ）のインバータ回路は、トランジスタ１０１及びトランジスタ１
０２の双方が同時にオンになる期間がない。また、トランジスタ２０１及びトランジスタ
２０２の双方が同時にオンになる期間がない。よって、配線１１と配線１３との間に電流
が流れ続ける経路をなくすことができる。また、従来の駆動回路よりも少ないトランジス
タ数で、信号ＯＵＴのハイレベルの電位を配線１１の電位ＶＤＤまで上昇させることがで
きる。
また、信号ＩＮがロウレベルとなる場合において、トランジスタ２０１の第２の端子の電
位が上昇することに伴うとともに、トランジスタ１０１の第２の端子の電位が上昇するこ
とにも伴って、ノードＮ１の電位が上昇する。よって、ノードＮ１の電位が所定の電位に
達するまでの時間を短くすることができるため、トランジスタ１０１がオンになるタイミ
ングを早くすることができる。また、ノードＮ１の電位をより高くすることができるため
、トランジスタ１０１のＶｇｓをより大きくすることができる。図１（Ａ）のインバータ
回路では、トランジスタ１０１がオンになるタイミングを早くすることができることと、
トランジスタ１０１のＶｇｓを大きくすることができることが相乗的に作用し、信号ＯＵ
Ｔの立ち上がり時間を大幅に短くすることができる。
次に、図１（Ａ）とは異なるインバータ回路について、図２乃至図６を参照して説明する
。
まず、図２（Ａ）のインバータ回路は、図１（Ａ）のインバータ回路に回路３００Ａを設
けた構成である。
回路３００Ａの第１の端子（入力端子ともいう）は配線１４と接続され、回路３００Ａの
第２の端子（出力端子ともいう）はトランジスタ２０３のゲートと接続される。
回路３００Ａは第１の端子に入力された信号（例えば信号ＩＮ）に応じた信号を第２の端
子から出力する機能を有する。また、回路３００Ａは第１の端子に入力された信号よりも
遅延した及び／又はなまった信号を第２の端子から出力する機能を有する。
なお、例えば、第１の信号よりも第２の信号のほうが遅延しているとは、第１の信号が立
ち上がるタイミング又は立ち下がるタイミングよりも、第２の信号が立ち上がるタイミン
グ又は立ち下がるタイミングのようが遅いことをいう。また、例えば、第１の信号よりも
第２の信号のほうがなまっているとは、第１の信号の立ち上がり時間又は立ち下がり時間
よりも、第２の信号の立ち上がり時間又は立ち下がり時間のほうが長いことをいう。
図２（Ａ）のインバータ回路では、信号ＩＮがハイレベルからロウレベルになっても、所
定の期間、回路３００Ａの第２の端子から出力される信号はハイレベルのままとなる。言
い換えると、信号ＩＮがハイレベルからロウレベルになっても、所定の期間、トランジス
タ２０３はオンのままとなり、ノードＮ１に電位ＶＳＳが供給されるままとなる。
したがって、図２（Ａ）のインバータ回路では、ノードＮ２の電位が容量素子２０４の容
量結合によって下がるとき、ノードＮ１に配線１３の電位ＶＳＳを供給することができる
。よって、ノードＮ２の電位が下がることに伴い、ノードＮ１の電位も下がることを抑制
することができる。すなわち、ノードＮ１とノードＮ２との電位差を大きくすることがで
きる。ノードＮ１とノードＮ２との電位差を大きくすることができれば、ノードＮ２の電
位が電位ＶＤＤになったときのノードＮ１の電位をより高くすることができ、トランジス
タ１０１のＶｇｓをより大きくすることができる。よって、信号ＯＵＴの立ち上がり時間
を短くすることができる。
なお、図２（Ａ）のインバータ回路において、容量素子２０４の第１の電極を回路３００
Ａの第２の端子と接続してもよい。
次に、図２（Ｂ）のインバータ回路は、図２（Ａ）のインバータ回路に回路３００Ｂを設
けた構成である。
回路３００Ｂの第１の端子は配線１４と接続され、回路３００Ｂの第２の端子は容量素子
２０４の第１の電極と接続される。
回路３００Ｂは回路３００Ａと同様の機能を有する。ただし、回路３００Ｂの第２の端子
から出力される信号は、回路３００Ａの第２の端子から出力される信号よりも遅延してい
ない、及び／又はなまっていないことが好ましい。
図２（Ｂ）のインバータ回路では、信号ＩＮがハイレベルからロウレベルになっても、所
定の期間、回路３００Ａの第２の端子及び回路３００Ｂの第２の端子から出力される信号
はハイレベルのままとなる。言い換えると、信号ＩＮがハイレベルからロウレベルになっ
ても、所定の期間、トランジスタ２０３はオンのままとなり、ノードＮ１に電位ＶＳＳが
供給されるままとなる。また、所定の期間、容量素子２０４の第１の電極に入力される信
号はハイレベルのままとなる。
その後、回路３００Ｂの第２の端子から出力される信号がハイレベルからロウレベルにな
っても、所定の期間、回路３００Ａから出力される信号はハイレベルのままとなる。言い
換えると、回路３００Ｂの第２の端子から出力される信号がハイレベルからロウレベルに
なっても、所定の期間、トランジスタ２０３はオンのままになり、ノードＮ１に電位ＶＳ
Ｓが供給されたままになる。
したがって、図２（Ｂ）のインバータ回路では、トランジスタ２０２がオフになった後に
、容量素子２０４の第１の電極の電位を下げることができる。すなわち、ノードＮ２を確
実に浮遊状態とした後に、ノードＮ２の電位を容量素子２０４の容量結合により下げるこ
とができる。よって、ノードＮ２の電位をより低くすることができる。また、図２（Ａ）
のインバータ回路と同様に、ノードＮ２の電位が容量素子２０４の容量結合によって下が
るとき、ノードＮ１に配線１３の電位ＶＳＳを供給することができる。よって、ノードＮ
２の電位が下がることに伴い、ノードＮ１の電位も下がることを抑制することができる。
また、図２（Ｂ）のインバータ回路では、ノードＮ２の電位をより低くすることができる
ことと、ノードＮ１の電位が下がることを抑制することができることとが相乗的に作用し
、ノードＮ１とノードＮ２との電位差をより大きくすることができる。ノードＮ１とノー
ドＮ２との電位差をより大きくすることができれば、ノードＮ２の電位が電位ＶＤＤとな
ったときのノードＮ１の電位をより高くすることができ、トランジスタ１０１のＶｇｓを
より大きくすることができる。よって、信号ＯＵＴの立ち上がり時間をより短くすること
ができる。
次に、図３（Ａ）のインバータ回路は、図２（Ａ）のインバータ回路に回路３００Ｃを設
けた構成である。
回路３００Ｃの第１の端子は配線１４と接続され、回路３００Ｃの第２の端子は回路３０
０Ａの第１の端子及び容量素子２０４の第１の電極と接続される。
回路３００Ｃは回路３００Ａと同様の機能を有する。
図３（Ａ）のインバータ回路では、信号ＩＮがハイレベルからロウレベルになっても、所
定の期間、回路３００Ａの第２の端子及び回路３００Ｃの第２の端子から出力される信号
はハイレベルのままとなる。言い換えると、信号ＩＮがハイレベルからロウレベルになっ
ても、所定の期間、トランジスタ２０３はオンのままとなり、ノードＮ１に電位ＶＳＳが
供給されるままとなる。また、所定の期間、容量素子２０４の第１の電極に入力される信
号はハイレベルのままとなる。
その後、回路３００Ｃの第２の端子から出力される信号がハイレベルからロウレベルにな
っても、所定の期間、回路３００Ａから出力される信号はハイレベルのままとなる。言い
換えると、回路３００Ｃの第２の端子から出力される信号がハイレベルからロウレベルに
なっても、所定の期間、トランジスタ２０３はオンのままになり、ノードＮ１に電位ＶＳ
Ｓが供給されたままになる。
したがって、図３（Ａ）のインバータ回路では、図２（Ｂ）のインバータ回路と同様の動
作を行うことができる。よって、図２（Ｂ）のインバータ回路が奏する効果と同様の効果
を奏することができる。
さらに、図３（Ａ）のインバータ回路では、回路３００Ａ及び回路３００Ｃが直列に接続
されていることにより、回路３００Ａの第２の端子から出力される信号は、回路３００Ｃ
の第２の端子から出力される信号に対して遅延した及び／又はなまった信号となる。よっ
て、回路３００Ａの回路規模の低減又は素子のサイズの低減を図ることができる。
次に、図３（Ｂ）のインバータ回路は、図２（Ａ）のインバータ回路のトランジスタ１０
２のゲートがトランジスタ２０３のゲートと接続された構成である。
図３（Ｂ）のインバータ回路では、トランジスタ１０２のゲートが回路３００Ａを経ずに
配線１４と接続される場合と比較して、トランジスタ１０２がオンになるタイミングを遅
くすることができる。よって、トランジスタ１０１とトランジスタ１０２の双方が同時に
オンになる時間を短くすることができる。つまり、配線１１と配線１３との間に流れる貫
通電流を抑制することができる。よって、消費電力の削減を図ることができる。
なお、図３（Ｂ）のインバータ回路と同様に、図２（Ｂ）又は図３（Ａ）等の上述したイ
ンバータ回路においても、トランジスタ１０２のゲートをトランジスタ２０３のゲートと
接続してもよい。
ここで、回路３００Ａ、回路３００Ｂ及び回路３００Ｃの具体的な構成例について、図４
（Ａ）〜図４（Ｆ）を参照して説明する。図４（Ａ）〜図４（Ｆ）は、回路３００Ａ、回
路３００Ｂ及び回路３００Ｃに用いることが可能な回路３００を示す。
図４（Ａ）の回路３００は、抵抗素子３０１を有する。
抵抗素子３０１の一方の端子は回路３００の第１の端子と接続され、抵抗素子３０１の他
方の端子は回路３００の第２の端子と接続される。
図４（Ｂ）の回路３００は、図４（Ａ）の回路３００に容量素子３０２を設けた構成であ
る。
容量素子３０２の第１の電極は配線１３と接続され、容量素子３０２の第２の電極は回路
３００の第２の端子と接続される。
なお、容量素子３０２の第１の電極を配線１１又は配線１４等と接続してもよい。
なお、容量素子３０２の第２の電極を回路３００の第１の端子と接続してもよい。
図４（Ｃ）の回路３００は、トランジスタ３０３を有する。
トランジスタ３０３の第１の端子は回路３００の第１の端子と接続され、トランジスタ３
０３の第２の端子は回路３００の第２の端子と接続され、トランジスタ３０３のゲートは
配線１１と接続される。
図４（Ｄ）の回路３００は、図４（Ｃ）の回路３００にトランジスタ３０４を設けた構成
である。
トランジスタ３０４の第１の端子は回路３００の第１の端子と接続され、トランジスタ３
０４の第２の端子は回路３００の第２の端子と接続され、トランジスタ３０４のゲートは
回路３００の第１の端子と接続される。
図４（Ｄ）の回路３００では、第１の端子に入力される信号がロウレベルである場合には
、トランジスタ３０３がオンになり、トランジスタ３０４がオフになる。一方、第１の端
子に入力される信号がハイレベルである場合には、トランジスタ３０３及びトランジスタ
３０４の双方がオンになる。
したがって、図４（Ｄ）の回路３００では、第１の端子に入力される信号がロウレベルで
ある場合には、信号を遅延させて第２の端子から出力することができる。一方で、第１の
端子に入力される信号がハイレベルである場合には、信号をなるべく遅延させずに第２の
端子から出力することができる。
なお、図４（Ａ）及び図４（Ｂ）等の上述した回路３００においても、トランジスタ３０
４を設けてもよい。
図４（Ｅ）の回路３００は、図４（Ｃ）の回路３００にトランジスタ３０５を設けた構成
である。
トランジスタ３０５の第１の端子は配線１１と接続され、トランジスタ３０５の第２の端
子は回路３００の第２の端子と接続され、トランジスタ３０５のゲートは回路３００の第
１の端子と接続される。
図４（Ｅ）の回路３００では、第１の端子に入力される信号がロウレベルである場合には
、トランジスタ３０３がオンになり、トランジスタ３０５がオフになる。一方、第１の端
子に入力される信号がハイレベルである場合には、トランジスタ３０３及びトランジスタ
３０５の双方がオンになる。
したがって、図４（Ｄ）の回路３００と同様の効果を奏することができる。
なお、図４（Ａ）及び図４（Ｂ）等の上述した回路３００においても、トランジスタ３０
５を設けてもよい。
図４（Ｆ）の回路３００は、図４（Ｃ）の回路３００にトランジスタ３０６及びトランジ
スタ３０７を設けた構成である。
トランジスタ３０６の第１の端子は配線１１と接続され、トランジスタ３０６の第２の端
子は回路３００の第２の端子と接続される。トランジスタ３０７の第１の端子は回路３０
０の第１の端子と接続され、トランジスタ３０７の第２の端子はトランジスタ３０６のゲ
ートと接続され、トランジスタ３０７のゲートは配線１１と接続される。
図４（Ｆ）の回路３００では、第１の端子に入力される信号がロウレベルである場合には
、トランジスタ３０３がオンになり、トランジスタ３０６がオフになる。一方、第１の端
子に入力される信号がハイレベルである場合には、トランジスタ３０３及びトランジスタ
３０６の双方がオンになる。特に、第１の端子に入力される信号がハイレベルである場合
には、ブートストラップ動作により、トランジスタ３０６のゲートの電位が電位ＶＤＤよ
りも高い電位となる。
したがって、図４（Ｄ）の回路３００と同様の効果に加えて、第２の端子から出力される
信号のハイレベルの電位を電位ＶＤＤとすることができる。さらに、図４（Ｄ）の回路３
００よりも、第１の端子に入力される信号がハイレベルである場合の信号の遅延を小さく
することができる。
なお、図４（Ｆ）の回路３００を図２（Ａ）のインバータ回路に用いる場合、容量素子２
０４の第１の電極をトランジスタ３０６のゲートと接続してもよい。トランジスタ３０６
のゲートの電位の最小値と最大値との差は信号ＩＮの振幅電圧よりも大きいため、ノード
Ｎ２の電位をより下げることができる。
なお、図４（Ａ）及び図４（Ｂ）等の上述した回路３００においても、トランジスタ３０
６及びトランジスタ３０７を設けてもよい。
なお、回路３００が有するトランジスタ（例えばトランジスタ３０４、トランジスタ３０
５、トランジスタ３０６及びトランジスタ３０７）は、トランジスタ１０１と同じ導電型
であることが好ましい。
なお、回路３００Ａ、回路３００Ｂ及び回路３００Ｃとしては、同じ構成である必要はな
く、図４（Ａ）〜図４（Ｆ）のいずれかを適宜適用すればよい。
なお、図５（Ａ）のインバータ回路は、図２（Ａ）のインバータ回路において、回路３０
０Ａに図４（Ｄ）の回路３００を適用した場合の構成例である。
なお、図５（Ｂ）のインバータ回路は、図２（Ａ）のインバータ回路において、回路３０
０Ａに図４（Ｆ）の回路３００を適用した場合の構成例である。
次に、図６（Ａ）のインバータ回路は、図１（Ａ）のインバータ回路にトランジスタ２０
５を設けた構成である。
トランジスタ２０５の第１の端子はトランジスタ２０３の第２の端子と接続され、トラン
ジスタ２０５の第２の端子はトランジスタ１０１のゲート及びトランジスタ２０１のゲー
トと接続され、トランジスタ２０５のゲートは配線１１と接続される。
トランジスタ２０５は、トランジスタ１０１のゲート及びトランジスタ２０１のゲートと
トランジスタ２０３の第２の端子との間の導通又は非導通を制御する機能を有する。
図６（Ａ）のインバータ回路では、信号ＩＮがロウレベルになる期間において、トランジ
スタ２０３の第２の端子の電位がトランジスタ２０５のゲートの電位（電位ＶＤＤ）から
トランジスタ２０５の閾値電圧を引いた電位まで上昇したところで、トランジスタ２０５
がオフになる。よって、トランジスタ２０３の第２の端子の電位を低くすることができる
ため、トランジスタ２０３の劣化及び／又は破壊を抑制することができる。
なお、図６（Ａ）のインバータ回路と同様に、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図
３（Ｂ）、図５（Ａ）及び図５（Ｂ）等の上述したインバータ回路においても、トランジ
スタ２０５を設けてもよい。
次に、図６（Ｂ）のインバータ回路は、図１（Ａ）のインバータ回路において、配線１１
及び配線１３を複数の配線に分割した構成である。
配線１１は配線１１Ａ及び配線１１Ｂに分割され、トランジスタ１０１の第１の端子が配
線１１Ａと接続され、トランジスタ２０１の第１の端子が配線１１Ｂと接続される。また
、配線１３が配線１３Ａ、配線１３Ｂ及び配線１３Ｃに分割され、トランジスタ１０２の
第１の端子が配線１３Ａと接続され、トランジスタ２０２の第１の端子が配線１３Ｂと接
続され、トランジスタ２０３の第１の端子が配線１３Ｃと接続される。
図６（Ｂ）のインバータ回路において、配線１１Ａ及び配線１１Ｂに電位ＶＤＤを供給し
、配線１３Ａ、配線１３Ｂ及び配線１３Ｃに電位ＶＳＳを供給すれば、図１（Ａ）と同様
の動作を行うことができる。ただし、配線１１Ａ及び配線１１Ｂに異なる電位を供給して
もよい。また、配線１３Ａ、配線１３Ｂ及び配線１３Ｃに異なる電位を供給してもよい。
なお、配線１１と配線１３の一方のみを複数の配線に分割してもよい。
なお、配線１３を複数の配線に分割する場合において、配線１３Ｃを省略し、トランジス
タ２０３の第１の端子を配線１３Ａ又は配線１３Ｂと接続してもよい。または、配線１３
Ａを省略し、トランジスタ１０２の第１の端子を配線１３Ｂ又は配線１３Ｃと接続しても
よい。
なお、図６（Ｂ）のインバータ回路と同様に、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図
３（Ｂ）、図５（Ａ）、図５（Ｂ）及び図６（Ａ）等の上述したインバータ回路において
も、配線１１及び／又は配線１３を複数の配線に分割してもよい。
なお、図示はしないが、図１（Ａ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）
、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）等の上述したインバータ回路にお
いて、第１の電極がトランジスタ１０１の第２の端子と接続され、第２の電極がトランジ
スタ１０１のゲートと接続された容量素子を設けてもよい。
なお、図示はしないが、図１（Ａ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、図３（Ｂ）
、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）等の上述したインバータ回路にお
いて、第１の電極がトランジスタ２０１の第２の端子と接続され、第２の電極がトランジ
スタ２０１のゲートと接続された容量素子を設けてもよい。
なお、トランジスタ１０１が駆動する負荷（例えば配線１２に接続される負荷）は、トラ
ンジスタ２０１、トランジスタ２０２及びトランジスタ２０３が駆動する負荷（例えばノ
ードＮ１又はノードＮ２と接続される負荷）よりも大きい。また、トランジスタ１０１の
Ｗ／Ｌが大きいほど、信号ＯＵＴの立ち上がり時間を短くすることができる。よって、ト
ランジスタ１０１のＷ／Ｌは、トランジスタ２０１のＷ／Ｌ、トランジスタ２０２のＷ／
Ｌ及びトランジスタ２０３のＷ／Ｌよりも大きいことが好ましい。
同様に、トランジスタ１０２が駆動する負荷（例えば配線１２に接続される負荷）は、ト
ランジスタ２０１、トランジスタ２０２及びトランジスタ２０３が駆動する負荷よりも大
きい。また、トランジスタ１０２のＷ／Ｌが大きいほど、信号ＯＵＴの立ち下がり時間を
短くすることができる。よって、トランジスタ１０２のＷ／Ｌは、トランジスタ２０１の
Ｗ／Ｌ、トランジスタ２０２のＷ／Ｌ及びトランジスタ２０３のＷ／Ｌよりも大きいこと
が好ましい。
また、トランジスタ１０１がオンになるときのＶｇｓはトランジスタ１０２がオンになる
ときのＶｇｓよりも小さい場合が多い。よって、トランジスタ１０１のＷ／Ｌは、トラン
ジスタ１０２のＷ／Ｌよりも大きいことが好ましい。つまり、トランジスタ１０１は、本
実施の形態のインバータ回路が有するトランジスタの中で一番Ｗ／Ｌが大きいことが好ま
しい。
なお、信号ＩＮのロウレベルの電位は、トランジスタ１０２、トランジスタ２０２及びト
ランジスタ２０３がオフになる程度の電位であれば、本実施の形態のインバータ回路は正
常に動作する。よって、信号ＩＮのロウレベルの電位を電位ＶＳＳよりも低い電位として
もよい。こうすれば、トランジスタ２０１、トランジスタ２０２及びトランジスタ２０３
がオフになるときのＶｇｓを負の電圧とすることができる。よって、トランジスタ２０１
、トランジスタ２０２及びトランジスタ２０３がノーマリーオンである場合、又はトラン
ジスタ２０１、トランジスタ２０２及びトランジスタ２０３のゲートとソースとの間の電
位差が０［Ｖ］であるときのドレイン電流が大きい場合においても、正常に動作すること
ができる。
なお、信号ＩＮのハイレベルの電位がトランジスタ１０２、トランジスタ２０２及びトラ
ンジスタ２０３がオンになる程度の電位であれば、本実施の形態のインバータ回路は正常
に動作する。よって、信号ＩＮのハイレベルの電位を電位ＶＤＤよりも低い電位としても
よい。こうすれば、配線１４に信号を出力する回路の駆動電圧を小さくすることができる
。また、本実施の形態のインバータ回路では、信号ＩＮのハイレベルの電位が電位ＶＤＤ
より低い電位であっても、信号ＯＵＴのハイレベルの電位を電位ＶＤＤとすることができ
る。
なお、信号ＩＮは、トランジスタ１０２、トランジスタ２０２及びトランジスタ２０３が
オフになる電位と、トランジスタ１０２、トランジスタ２０２及びトランジスタ２０３が
オンになる電位と、を有していれば、デジタル信号に限定されない。例えば、信号ＩＮは
、３つ以上の電位を有してもよいし、アナログ信号でもよい。
なお、配線１１にクロック信号等の信号を入力すれば、信号ＩＮがロウレベルである場合
に配線１１の信号を配線１２に出力することができる。特に、図６（Ｂ）のインバータ回
路のように、配線１１を配線１１Ａ及び配線１１Ｂに分割する場合には、配線１１Ａにク
ロック信号等の信号を入力し、配線１１Ｂに電位ＶＤＤを供給することが好ましい。こう
すれば、ノードＮ１の電位を高い電位にできるため、トランジスタ１０１がオンになりや
すくなる。よって、安定して配線１１Ａの信号を配線１２に出力することができる。
なお、配線１３に、トランジスタ１０２、トランジスタ２０２及びトランジスタ２０３が
オンになる期間（例えば信号ＩＮがハイレベルになる期間）においてロウレベルとなる信
号を入力すれば、本実施の形態のインバータ回路は正常に動作する。また、配線１３に、
トランジスタ１０２、トランジスタ２０２及びトランジスタ２０３がオフになる期間（例
えば信号ＩＮがロウレベルになる期間）の全て又は一部においてハイレベルとなる信号を
入力すれば、トランジスタ１０２、トランジスタ２０２及びトランジスタ２０３に逆バイ
アスを印加することができる。よって、トランジスタ１０２、トランジスタ２０２及びト
ランジスタ２０３の劣化を緩和することができる。
ここで、本発明の一態様は、以下の構成を含む。
本発明の一態様は、トランジスタ１０１と、トランジスタ２０１と、容量素子２０４と、
を有する半導体装置である。トランジスタ１０１の第１の端子は配線１１と接続され、ト
ランジスタ１０１の第２の端子は配線１２と接続される。トランジスタ２０１の第１の端
子は配線１１と接続され、トランジスタ２０１のゲートはトランジスタ１０１のゲートと
接続される。容量素子２０４の第１の電極は配線１４と接続され、容量素子２０４の第２
の電極はトランジスタ２０１の第２の端子と接続される（図１６（Ａ）参照）。
なお、上記本発明の一態様において、配線１４の電位の下降に伴って、トランジスタ２０
１の第２の端子の電位が下がる。また、トランジスタ２０１の第２の端子の電位が下がる
ことによって、トランジスタ２０１がオンになるとともに、配線１１の電位がトランジス
タ２０１の第２の端子に供給され、トランジスタ２０１の第２の端子の電位が上昇する（
図１６（Ｂ）参照）。また、トランジスタ２０１の第２の端子の電位の上昇に伴って、ト
ランジスタ２０１のゲートの電位が上昇する。また、トランジスタ２０１のゲートの電位
が上昇することによって、トランジスタ１０１がオンになるとともに、配線１１の電位が
配線１２に供給され、配線１２の電位が上昇する（図１６（Ｃ）参照）。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様に係るシフトレジスタ回路（半導体装置又は駆動回路
ともいう）について説明する。
本実施の形態のシフトレジスタ回路は複数のフリップフロップ回路（半導体装置又は駆動
回路ともいう）を有する。そこで、まずフリップフロップ回路について説明し、その後フ
リップフロップ回路を有するシフトレジスタ回路について説明する。
本実施の形態のシフトレジスタ回路が有するフリップフロップ回路について、図７（Ａ）
を参照して説明する。
図７（Ａ）のフリップフロップ回路は、トランジスタ４０１、トランジスタ４０２、トラ
ンジスタ４０３、トランジスタ４０４、トランジスタ４０５、及び回路５００を有する。
トランジスタ４０１の第１の端子は配線２１と接続され、トランジスタ４０１の第２の端
子は配線２２と接続される。トランジスタ４０２の第１の端子は配線１３と接続され、ト
ランジスタ４０２の第２の端子は配線２２と接続される。トランジスタ４０３の第１の端
子は配線１３と接続され、トランジスタ４０３の第２の端子はトランジスタ４０１のゲー
トと接続される。トランジスタ４０４の第１の端子は配線２３と接続され、トランジスタ
４０４の第２の端子はトランジスタ４０１のゲートと接続され、トランジスタ４０４のゲ
ートは配線２３と接続される。トランジスタ４０５の第１の端子は配線１３と接続され、
トランジスタ４０５の第２の端子はトランジスタ４０１のゲートと接続され、トランジス
タ４０５のゲートは配線２４と接続される。回路５００の第１の端子（入力端子ともいう
）はトランジスタ４０１のゲートと接続され、回路５００の第２の端子（出力端子ともい
う）はトランジスタ４０２のゲート及びトランジスタ４０３のゲートと接続される。
なお、回路５００としては、実施の形態１のインバータ回路を用いることができる。回路
５００の第１の端子が実施の形態１のインバータ回路の配線１４に対応し、回路５００の
第２の端子が実施の形態１のインバータ回路の配線１２に対応する。
なお、トランジスタ４０１のゲートとトランジスタ４０３の第２の端子とトランジスタ４
０４の第２の端子とトランジスタ４０５の第２の端子と回路５００の第１の端子との接続
箇所をノードＮ３と示す。また、トランジスタ４０２のゲートとトランジスタ４０３のゲ
ートと回路５００の第２の端子との接続箇所をノードＮ４と示す。
なお、本実施の形態のフリップフロップ回路が有するトランジスタは、同じ導電型である
ことが好ましい。例えば、図７（Ａ）のフリップフロップ回路では、トランジスタ４０１
、トランジスタ４０２、トランジスタ４０３、トランジスタ４０４及びトランジスタ４０
５、及び回路５００が有するトランジスタは、同じ導電型であることが好ましい。
配線２１（信号線ともいう）には信号ＣＫが入力され、配線２１は信号ＣＫを伝達する機
能を有する。信号ＣＫはハイレベルとロウレベルとを繰り返すクロック信号である。
配線２２（信号線ともいう）からは信号ＳＯＵＴが出力され、配線２２は信号ＳＯＵＴを
伝達する機能を有する。信号ＳＯＵＴは、図７（Ａ）のフリップフロップ回路の出力信号
である。
配線２３（信号線ともいう）には信号ＳＰが入力され、配線２３は信号ＳＰを伝達する機
能を有する。信号ＳＰは図７（Ａ）のフリップフロップ回路の入力信号である。
配線２４（信号線ともいう）には信号ＲＥが入力され、配線２４は信号ＲＥを伝達する機
能を有する。信号ＲＥは図７（Ａ）のフリップフロップ回路の入力信号である。
なお、配線２１、配線２３及び配線２４には、上述した信号又は電位に限定されず、他に
も様々な信号又は電位等を入力することができる。
トランジスタ４０１は配線２１と配線２２との導通又は非導通を制御する機能を有する。
また、トランジスタ４０１は配線２１の信号ＣＫを配線２２に供給する機能を有する。ま
た、トランジスタ４０１は配線２２とノードＮ３との電位差を保持する機能を有する。
トランジスタ４０２は配線１３と配線２２との導通又は非導通を制御する機能を有する。
また、トランジスタ４０２は配線１３の電位ＶＳＳを配線２２に供給する機能を有する。
トランジスタ４０３は配線１３とノードＮ３との導通又は非導通を制御する機能を有する
。また、トランジスタ４０３は配線１３の電位ＶＳＳをノードＮ３に供給する機能を有す
る。
トランジスタ４０４は配線２３とノードＮ３との導通又は非導通を制御する機能を有する
。また、トランジスタ４０４は配線２３の信号ＳＰをノードＮ３に供給する機能を有する
。
トランジスタ４０５は配線１３とノードＮ３との導通又は非導通を制御する機能を有する
。また、トランジスタ４０５は電位ＶＳＳをノードＮ３に供給する機能を有する。
次に、図７（Ａ）のフリップフロップ回路の駆動方法の一例について、図７（Ｂ）を参照
して説明する。図７（Ｂ）は、図７（Ａ）のフリップフロップ回路の駆動方法を説明する
ためのタイミングチャートの一例を示す。
なお、信号ＣＫ、信号ＳＰ及び信号ＲＥがハイレベルの電位が電位ＶＤＤと等しく、ロウ
レベルの電位が電位ＶＳＳと等しいデジタル信号であるものとして説明する。また、期間
Ｔａ、期間Ｔｂ、期間Ｔｃ及び期間Ｔｄに分けて説明する。
期間Ｔａにおいて、信号ＳＰがハイレベルになり、信号ＲＥがロウレベルになり、信号Ｃ
Ｋがロウレベルになる。よって、トランジスタ４０４がオンになり、トランジスタ４０５
がオフになる。
トランジスタ４０４がオンになると、配線２３の信号ＳＰがノードＮ３に供給される。信
号ＳＰはハイレベルであるため、ノードＮ３の電位は上昇する。ノードＮ３の電位が上昇
すると、回路５００の出力信号がロウレベルになる。よって、トランジスタ４０２及びト
ランジスタ４０３がオフになる。また、ノードＮ３の電位が上昇すると、トランジスタ４
０１がオンになる。
トランジスタ４０１がオンになると、配線２１の信号ＣＫが配線２２に供給される。信号
ＣＫはロウレベルであるため、配線２２の電位は電位ＶＳＳとなる。すなわち、信号ＳＯ
ＵＴはロウレベルになる。
なお、ノードＮ３の電位がトランジスタ４０４のゲートの電位（電位ＶＤＤ）からトラン
ジスタ４０４の閾値電圧を引いた電位まで上昇すると、トランジスタ４０４がオフになる
。よって、ノードＮ３は浮遊状態となる。
次に、期間Ｔｂにおいて、信号ＳＰがロウレベルになり、信号ＲＥがロウレベルのままに
なり、信号ＣＫがハイレベルになる。よって、トランジスタ４０４及びトランジスタ４０
５がオフのままになる。また、回路５００の出力信号はロウレベルのままとなる。よって
、トランジスタ４０２及びトランジスタ４０３はオフのままになる。
トランジスタ４０３、トランジスタ４０４及びトランジスタ４０５がオフのままであるた
め、ノードＮ３は浮遊状態とままとなる。よって、ノードＮ３の電位は高い電位のままと
なるため、トランジスタ４０１がオンのままとなる。
トランジスタ４０１がオンのままであるため、配線２１の信号ＣＫが配線２２に供給され
たままとなる。信号ＣＫはハイレベルであるため、配線２２の電位は上昇し始める。この
とき、トランジスタ４０１のゲートと第２の端子との間には期間ＴａにおけるノードＮ３
と配線２２との電位差が保持されている。よって、配線２２の電位の上昇に伴って、ノー
ドＮ３の電位も上昇する。その結果、配線２２の電位は、信号ＣＫと等しい電位である電
位ＶＤＤまで上昇する。すなわち、信号ＳＯＵＴはハイレベルとなる。
次に、期間Ｔｃにおいて、信号ＳＰがロウレベルのままとなり、信号ＲＥがハイレベルと
なり、信号ＣＫがロウレベルとなる。よって、トランジスタ４０４がオフのままになり、
トランジスタ４０５がオンになる。
トランジスタ４０５がオンになると、配線１３の電位ＶＳＳがノードＮ３に供給される。
よって、ノードＮ３の電位は電位ＶＳＳまで下がる。よって、トランジスタ４０１がオフ
になる。また、回路５００の出力信号がハイレベルになり、トランジスタ４０２及びトラ
ンジスタ４０３がオンになる。
トランジスタ４０２がオンになると、配線１３の電位ＶＳＳが配線２２に供給される。よ
って、配線２２の電位が電位ＶＳＳまで下がる。つまり、信号ＳＯＵＴがロウレベルにな
る。
次に、期間Ｔｄにおいて、信号ＳＰがロウレベルのままとなり、信号ＲＥがロウレベルと
なり、信号ＣＫがロウレベルとハイレベルとを繰り返す。よって、トランジスタ４０４が
オフのままになり、トランジスタ４０５がオフになる。また、回路５００の出力信号はハ
イレベルのままになる。よって、トランジスタ４０２及びトランジスタ４０３はオンのま
まになる。
トランジスタ４０３がオンのままになると、配線１３の電位ＶＳＳがノードＮ３に供給さ
れたままになる。よって、ノードＮ３の電位が電位ＶＳＳに維持されるため、トランジス
タ４０１がオフのままになる。
また、トランジスタ４０２がオンのままになると、配線１３の電位ＶＳＳが配線２２に供
給されたままになる。よって、配線２２の電位は電位ＶＳＳのままになる。つまり、信号
ＳＯＵＴがロウレベルのままになる。
以上のとおり、図７（Ａ）のフリップフロップ回路は、実施の形態１のインバータ回路を
有することにより、実施の形態１のインバータ回路と同様の効果を奏することができる。
次に、図７（Ａ）とは異なるフリップフロップ回路について、図８及び図９を参照して説
明する。なお、図７（Ａ）と異なる部分について説明する。
まず、図８（Ａ）のフリップフロップ回路は、図７（Ａ）のフリップフロップ回路にトラ
ンジスタ４０６を設けた構成である。
トランジスタ４０６の第１の端子は配線１３と接続され、トランジスタ４０６の第２の端
子は配線２２と接続され、トランジスタ４０６のゲートは配線２５と接続される。
配線２５（信号線ともいう）には信号ＣＫＢが入力され、配線２５は信号ＣＫＢを伝達す
る機能を有する。信号ＣＫＢは信号ＣＫの反転信号又は信号ＣＫから位相がずれた信号で
ある。
トランジスタ４０６は、配線１３と配線２２との導通又は非導通を制御する機能を有する
。また、トランジスタ４０６は、配線１３の電位ＶＳＳを配線２２に供給する機能を有す
る。
図８（Ａ）のフリップフロップ回路では、期間Ｔｄにおいて、信号ＣＫＢがハイレベルに
なる毎に、トランジスタ４０６がオンになる。よって、期間Ｔｄにおいて、信号ＣＫＢが
ハイレベルになる毎に、配線１３の電位ＶＳＳが配線２２に供給される。
特に、信号ＣＫＢが信号ＣＫの反転信号である場合には、期間Ｔａ及び期間Ｔｃにおいて
、信号ＣＫＢがハイレベルになり、トランジスタ４０６がオンになる。よって、期間Ｔｃ
において、配線１３の電位ＶＳＳがトランジスタ４０２とトランジスタ４０６の双方を介
して配線２２に供給されるため、信号ＳＯＵＴの立ち下がり時間を短くすることができる
。
なお、フリップフロップ回路がトランジスタ４０６を有していれば、期間Ｔｄにおいて、
配線２２の電位を電位ＶＳＳに維持することができる。よって、トランジスタ４０２を省
略してもよい。トランジスタ４０２を省略すれば、トランジスタ数の削減、及びレイアウ
ト面積の縮小等を図ることができる。
次に、図８（Ｂ）のフリップフロップ回路は、図７（Ａ）のフリップフロップ回路にトラ
ンジスタ４０７を設けた構成である。
トランジスタ４０７の第１の端子は配線１３と接続され、トランジスタ４０７の第２の端
子は配線２２と接続され、トランジスタ４０７のゲートは配線２４と接続される。
トランジスタ４０７は、配線１３と配線２２と導通又は非導通を制御する機能を有する。
また、トランジスタ４０７は、配線１３の電位ＶＳＳを配線２２に供給する機能を有する
。
図８（Ｂ）のフリップフロップ回路では、期間Ｔａ、期間Ｔｂ及び期間Ｔｄにおいて、ト
ランジスタ４０７がオフになる。また、期間Ｔｃにおいて、トランジスタ４０７がオンに
なる。期間Ｔｃにおいて、トランジスタ４０７がオンになると、配線１３の電位ＶＳＳが
配線２２に供給される。
したがって、期間Ｔｃにおいて、配線１３の電位ＶＳＳがトランジスタ４０２及びトラン
ジスタ４０７の双方を介して配線２２に供給されるため、信号ＳＯＵＴの立ち下がり時間
を短くすることができる。
なお、図８（Ｂ）のフリップフロップ回路と同様に、図８（Ａ）等の上述したフリップフ
ロップ回路においても、トランジスタ４０７を設けてもよい。
次に、図９（Ａ）のフリップフロップ回路は、図７（Ａ）のフリップフロップ回路にトラ
ンジスタ４０８を設けた構成である。
トランジスタ４０８の第１の端子は配線１１と接続され、トランジスタ４０８の第２の端
子はノードＮ４と接続され、トランジスタ４０８のゲートは配線２４と接続される。
トランジスタ４０８は、配線１１とノードＮ４との導通又は非導通を制御する機能を有す
る。また、トランジスタ４０８は、配線１１の電位ＶＤＤをノードＮ４に供給する機能を
有する。
図９（Ａ）のフリップフロップ回路では、期間Ｔａ、期間Ｔｂ及び期間Ｔｄにおいて、ト
ランジスタ４０８がオフになる。また、期間Ｔｃにおいて、トランジスタ４０８がオンに
なる。期間Ｔｃにおいて、トランジスタ４０８がオンになると、配線１１の電位ＶＤＤが
ノードＮ４に供給される。
したがって、ノードＮ４の電位が所定の値に達するまでの時間を短くすることができるた
め、トランジスタ４０２及びトランジスタ４０３がオンになるタイミングを早くすること
ができる。その結果、配線１３の電位ＶＳＳが配線２２に供給されるタイミングも早くな
るため、信号ＳＯＵＴの立ち下がり時間を短くすることができる。
なお、図９（Ａ）のフリップフロップ回路と同様に、図８（Ａ）及び図８（Ｂ）等の上述
したフリップフロップ回路においても、トランジスタ４０８を設けてもよい。
なお、フリップフロップ回路がトランジスタ４０８を有していれば、期間Ｔｃにおいて、
トランジスタ４０２及びトランジスタ４０３がオンになる。よって、トランジスタ４０５
を省略してもよい。トランジスタ４０５を省略すれば、トランジスタ数の削減、及びレイ
アウト面積の縮小等を図ることができる。
なお、トランジスタ４０８を図８（Ａ）のフリップフロップ回路で用い、かつトランジス
タ４０８の第１の端子を配線２５と接続してもよい。トランジスタ４０８の第１の端子が
配線２５と接続されても、期間Ｔｃにおいては、配線２５の信号ＣＫＢはハイレベルとな
るためトランジスタ４０８がオンになり、上述したように動作することができる。
次に、図９（Ｂ）のフリップフロップ回路は、図７（Ａ）のフリップフロップ回路にトラ
ンジスタ４０９を設けた構成である。
トランジスタ４０９の第１の端子は配線２１と接続され、トランジスタ４０９の第２の端
子が配線２６と接続され、トランジスタ４０９のゲートはノードＮ３と接続される。
なお、図９（Ｂ）のフリップフロップ回路では、配線２２から出力される信号を信号ＳＯ
ＵＴａと示し、配線２６から出力される信号を信号ＳＯＵＴｂと示す。信号ＳＯＵＴｂは
フリップフロップ回路の出力信号である。また、配線２６（信号線ともいう）は信号ＳＯ
ＵＴｂを伝達する機能を有する。
トランジスタ４０９はトランジスタ４０１と同様の機能を有し、例えばトランジスタ４０
９は配線２１と配線２６との導通又は非導通を制御する機能を有する。
図９（Ｂ）のフリップフロップ回路では、信号ＳＯＵＴａと同様の信号である信号ＳＯＵ
Ｔｂを生成することができる。よって、例えば、信号ＳＯＵＴａを配線２２と接続される
負荷を駆動するための信号として用いて、信号ＳＯＵＴｂを配線２６と接続される別の段
のフリップフロップ回路を駆動するための信号として用いることができる。
なお、図９（Ｂ）のフリップフロップ回路と同様に、図８（Ａ）、図８（Ｂ）及び図９（
Ａ）等の上述したフリップフロップ回路においても、トランジスタ４０９を設けてもよい
。
なお、図示はしないが、図７（Ａ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ
）等の上述したフリップフロップ回路において、トランジスタ４０４の第１の端子を配線
１１又は配線２５と接続してもよい。この場合、期間Ｔａにおいて、ノードＮ３には配線
１１又は配線２５の電位又は信号等が供給されるため、配線２３に信号ＳＰを供給する回
路の負荷を小さくすることができる。
なお、図示はしないが、図７（Ａ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ
）等の上述したフリップフロップ回路において、一方の電極が配線２２と接続され、他方
の電極がノードＮ３と接続された容量素子を設けてもよい。該容量素子をフリップフロッ
プ回路に設ければ、トランジスタ４０１のゲートと第２の端子との間の容量値を大きくす
ることができるため、ブートストラップ動作を行いやすくなる。
なお、図示はしないが、図７（Ａ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ
）等の上述したフリップフロップ回路において、第１の端子が配線２２と接続され、第２
の端子がノードＮ３と接続され、ゲートが配線２１と接続されたトランジスタを設けても
よい。こうすれば、期間Ｔｄのうち信号ＣＫがハイレベルになる期間において、ノードＮ
３の電位ＶＳＳを配線２２に供給、または配線２２の電位をノードＮ３に供給することが
できる。よって、トランジスタ４０２及びトランジスタ４０３の一方を省略してもよい。
トランジスタ４０２及びトランジスタ４０３の一方を省略する場合には、回路５００の負
荷が小さくなるため、回路５００が有するトランジスタのＷ／Ｌを小さくすることができ
る。
なお、図示はしないが、図７（Ａ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ
）等の上述したフリップフロップ回路において、第１の端子が配線２３と接続され、第２
の端子がノードＮ３と接続され、ゲートが配線２５と接続されたトランジスタを設けても
よい。この場合、期間Ｔａにおいて、ノードＮ３の電位を早く上昇させることができる。
なお、図示はしないが、図７（Ａ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ
）等の上述したフリップフロップ回路において、トランジスタ４０４の第２の端子とトラ
ンジスタ４０１のゲートとを接続せずに、第１の端子がトランジスタ４０４の第２の端子
と接続され、第２の端子がトランジスタ４０１のゲートと接続され、ゲートが配線１１又
は配線２５と接続されたトランジスタを新たに設けてもよい。こうすれば、トランジスタ
４０４、及びトランジスタ４０４の第２の端子と接続されるトランジスタに印加される電
圧を小さくすることができるため、トランジスタの劣化又は破壊等を防止することができ
る。なお、回路５００の第１の端子は、トランジスタ４０４の第２の端子又はトランジス
タ４０１のゲートと接続されればよい。また、トランジスタ４０５の第２の端子は、トラ
ンジスタ４０４の第２の端子又はトランジスタ４０１のゲートと接続されればよい。
なお、図示はしないが、図９（Ｂ）等の上述したフリップフロップ回路において、第１の
端子が配線１３と接続され、第２の端子が配線２６と接続され、ゲートがノードＮ４、配
線２４又は配線２５と接続されたトランジスタを設けてもよい。こうすれば、配線１３の
電位ＶＳＳを配線２６に供給することができるため、配線２６の電位を電位ＶＳＳに維持
しやすくなる。
次に、回路５００として実施の形態１のインバータ回路を用いた具体例について説明する
。
図１０（Ａ）のフリップフロップ回路は、図７（Ａ）のフリップフロップ回路において、
回路５００として図１（Ａ）のインバータ回路を用いた構成である。
図１０（Ｂ）のフリップフロップ回路は、図１０（Ａ）のフリップフロップ回路において
、トランジスタ１０１の第１の端子及びトランジスタ２０１の第１の端子を配線２１と接
続した構成である。
図１０（Ｂ）のフリップフロップ回路では、期間Ｔａ及び期間Ｔｂにおいて、配線１３の
電位ＶＳＳがノードＮ４に供給され、期間Ｔｃ及び期間Ｔｄにおいて、配線２１の信号Ｃ
ＫがノードＮ４に供給される。期間Ｔｄにおいて、配線２１の信号ＣＫがノードＮ４に供
給されれば、ノードＮ４の電位が電位ＶＤＤと電位ＶＳＳとを繰り返すことになり、トラ
ンジスタ４０２及びトランジスタ４０３がオンとオフとを繰り返す。つまり、期間Ｔｄに
おいて、配線１３の電位ＶＳＳが配線２２に定期的に供給され、且つトランジスタ４０２
及びトランジスタ４０３がオンになる時間が短くなる。よって、配線２２の電位を電位Ｖ
ＳＳに維持でき、且つトランジスタ４０２及びトランジスタ４０３の劣化を抑制すること
ができる。
なお、図１０（Ｂ）のフリップフロップ回路と同様に、図８（Ａ）、図８（Ｂ）、図９（
Ａ）及び図９（Ｂ）等の上述したフリップフロップ回路において、回路５００として実施
の形態１のいずれかのインバータ回路を用いた場合でも、トランジスタ１０１の第１の端
子及びトランジスタ２０１の第１の端子を配線２１と接続してもよい。
次に、本実施の形態のシフトレジスタ回路について、図１１を参照して説明する。
図１１のシフトレジスタ回路は、Ｎ（Ｎは自然数）個のフリップフロップ回路６００を有
する。ただし、図１１には、１段目乃至３段目のフリップフロップ回路６００（フリップ
フロップ回路６００＿１、フリップフロップ回路６００＿２、フリップフロップ回路６０
０＿３）のみを示す。
図１１のシフトレジスタ回路では、フリップフロップ回路６００として、図７（Ａ）のフ
リップフロップ回路が用いられている。ただし、フリップフロップ回路６００としては、
図７（Ａ）のフリップフロップ回路に限定されない。
図１１のシフトレジスタ回路は、Ｎ本の配線３１、配線３２、配線３３及び配線３４と接
続される。ｉ（ｉは２乃至Ｎ−１のいずれか一）段目のフリップフロップ回路６００は、
ｉ段目の配線３１、ｉ−１段目の配線３１、ｉ＋１段目の配線３１、配線３３と配線３４
との一方と接続される。また、配線２２がｉ段目の配線３１と接続され、配線２３がｉ−
１段目の配線３１と接続され、配線２４がｉ＋１段目の配線３１と接続され、配線２１が
配線３３又は配線３４と接続される。
なお、ｉ段目のフリップフロップ回路６００において配線２１が配線３３と接続される場
合、ｉ−１段目及びｉ＋１段目のフリップフロップ回路６００では配線２１が配線３４と
接続される。
なお、１段目のフリップフロップ回路６００もｉ段目のフリップフロップ回路６００と同
様の接続関係ではあるが、１段目のフリップフロップ回路６００に対応するｉ−１段目の
配線３１が存在しない。そこで、１段目のフリップフロップ回路では、配線２３が配線３
２と接続される。
なお、Ｎ段目のフリップフロップ回路６００もｉ段目のフリップフロップ回路６００と同
様の接続関係ではあるが、Ｎ段目のフリップフロップ回路６００にはｉ＋１段目の配線３
１が存在しない。そこで、Ｎ段目のフリップフロップ回路６００では、配線２４が配線３
２と接続される。ただし、Ｎ段目のフリップフロップ回路６００において、配線２４を配
線３３又は配線３４と接続してもよい。または、信号ＲＥに対応する信号が入力された配
線と接続してもよい。
Ｎ本の配線３１（信号線ともいう）のそれぞれから信号ＳＯＵＴ＿１乃至信号ＳＯＵＴ＿
Ｎが出力され、Ｎ本の配線３１は信号ＳＯＵＴ＿１乃至信号ＳＯＵＴ＿Ｎを伝達する機能
を有する。例えば、ｉ段目の配線３１からは信号ＳＯＵＴ＿ｉが出力され、ｉ段目の配線
３１は信号ＳＯＵＴ＿ｉを伝達する機能を有する。
配線３２（信号線ともいう）には信号ＳＳＰが入力され、配線３２は信号ＳＳＰを伝達す
る機能を有する。信号ＳＳＰは、図１１のシフトレジスタ回路のスタートパルスである。
配線３３（信号線ともいう）には信号ＣＫが入力され、配線３３は信号ＣＫを伝達する機
能を有する。
配線３４（信号線ともいう）には信号ＣＫＢが入力され、配線３４は信号ＣＫＢを伝達す
る機能を有する。
なお、配線３２、配線３３及び配線３４には、上述した信号又は電位等に限定されず、他
にも様々な信号又は電位等を入力してもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
ＥＬ表示装置を例に挙げて、本発明の一態様に係る表示装置の、画素と駆動回路の断面構
造について、図１２を用いて説明する。図１２に、画素８４０と駆動回路８４１の断面図
を一例として示す。
画素８４０は、発光素子８３２と、発光素子８３２に電流を供給する機能を備えるトラン
ジスタ８３１とを有する。なお、画素８４０は、発光素子８３２及びトランジスタ８３１
に加えて、画像信号の画素８４０への入力を制御するトランジスタや、画像信号の電位を
保持する容量素子など、各種の半導体素子を有していてもよい。
駆動回路８４１は、トランジスタ８３０と、トランジスタ８３０のゲート電圧を保持する
ための容量素子８３３とを有する。駆動回路８４１は、実施の形態１のインバータ回路、
実施の形態２のフリップフロップ回路又はシフトレジスタ回路等に対応する。具体的には
、トランジスタ８３０は、実施の形態１のトランジスタ１０１、又は実施の形態２のトラ
ンジスタ４０１等に相当する。なお、駆動回路８４１は、トランジスタ８３０及び容量素
子８３３に加えて、トランジスタや容量素子などの各種の半導体素子を有していても良い
。
トランジスタ８３１は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜
８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置において
ゲート絶縁膜８０２上に位置する半導体膜８１７と、ソース端子またはドレイン端子とし
て機能し、半導体膜８１７上に位置する導電膜８１５及び導電膜８１８とを有する。導電
膜８１６は走査線としても機能する。
トランジスタ８３０は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜
８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置において
ゲート絶縁膜８０２上に位置する半導体膜８１３と、ソース端子またはドレイン端子とし
て機能し、半導体膜８１３上に位置する導電膜８１４及び導電膜８１９とを有する。
容量素子８３３は、絶縁表面を有する基板８００上に、導電膜８１２と、導電膜８１２上
のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位
置する導電膜８１９とを有する。
また、導電膜８１４、導電膜８１５、導電膜８１８、導電膜８１９上には、絶縁膜８２０
及び絶縁膜８２１が、順に積層されるように設けられている。そして、絶縁膜８２１上に
は、陽極として機能する導電膜８２２が設けられている。導電膜８２２は、絶縁膜８２０
及び絶縁膜８２１に形成されたコンタクトホール８２３を介して、導電膜８１８に接続さ
れている。
また、導電膜８２２の一部が露出するような開口部を有した絶縁膜８２４が、絶縁膜８２
１上に設けられている。導電膜８２２の一部及び絶縁膜８２４上には、ＥＬ層８２５と、
陰極として機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２
２と、ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子８３２に相当す
る。
なお、本発明の一態様では、トランジスタ８３０及びトランジスタ８３１は、非晶質、微
結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が半導体膜に用
いられていても良いし、酸化物半導体などのワイドギャップ半導体が半導体膜に用いられ
ていても良い。
トランジスタ８３０及びトランジスタ８３１の半導体膜に、非晶質、微結晶、多結晶又は
単結晶である、シリコン又はゲルマニウムなどの半導体が用いられる場合、一導電性を付
与する不純物元素を上記半導体膜に添加して、ソース端子またはドレイン端子として機能
する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体膜に添加することで、
ｎ型の導電性を有する不純物領域を形成することができる。また、例えば、ボロンを上記
半導体膜に添加することで、ｐ型の導電性を有する不純物領域を形成することができる。
トランジスタ８３０及びトランジスタ８３１の半導体膜に、酸化物半導体が用いられる場
合、ドーパントを上記半導体膜に添加して、ソース端子またはドレイン端子として機能す
る不純物領域を形成しても良い。ドーパントの添加は、イオン注入法を用いることができ
る。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、
ヒ素、アンチモンなどの１５族元素などを用いることができる。例えば、窒素をドーパン
トとして用いた場合、不純物領域中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×
１０２２／ｃｍ３以下であることが望ましい。
なお、シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリ
ング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理によ
り結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入した後に
表層部を剥離した単結晶シリコンなどを用いることができる。
酸化物半導体膜としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の
元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓ
ｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸
化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−
Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化
物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体
、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎと
ＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一ま
たは複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、また
はＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の
金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲
に収めることで、移動度の向上を実現することができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。
そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性
を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ
以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減
され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いる
ことにより、トランジスタのオフ電流を下げることができる。
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低
いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチ
ャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電
圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定
限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オ
フ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ
／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子
に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オ
フ電流密度の測定を行うことができる。当該測定では、上記トランジスタに高純度化され
た酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移
から当該トランジスタのオフ電流密度を測定している。その結果、トランジスタのソース
端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、極めて低いオフ電
流密度が得られることが分かっている。従って、高純度化された酸化物半導体膜をチャネ
ル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトラ
ンジスタに比べて著しく低いことが分かる。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端
子の電位を基準としたときのゲートの電位が０以下であるときに、ソース端子とドレイン
端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル
型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも低い電位とした状
態において、ソース端子の電位を基準としたときのゲートの電位が０以上であるときに、
ソース端子とドレイン端子の間に流れる電流のことを意味する。
酸化物半導体膜は、例えばＩｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を
含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸
化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：
Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：
４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有する
Ｉｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結
晶または後述するＣＡＡＣが形成されやすくなる。
また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ま
しくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成
膜した酸化物半導体膜は緻密な膜となる。
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記タ
ーゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好
ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することによ
り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ
ッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気
すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭
素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（
水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成し
やすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化
物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために
、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を
施す。
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させ
ることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下
程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行
えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素
欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲ
ート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜
を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与され
るようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含ま
れる酸化物半導体の、化学量論的組成を満たすことができる。酸化物半導体膜には、化学
量論的組成を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜
をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽
減し、電気的特性の向上を実現することができる。
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希
ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃
以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以
下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。結
晶部は、成膜した際に、または成膜後に加熱処理などの結晶化処理を行うことにより形成
される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことが考えられる。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持した
まま基板に到達することで、ＣＡＡＣ−ＯＳ膜が成膜されるものと考えられる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶が崩れることを抑制できる。
例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素など）を低減すればよい
。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、
好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが促進されると考えられる。したがって、基板加熱温度を１００℃以上７４０
℃以下、好ましくは２００℃以上５００℃以下として成膜することが好ましい。成膜時の
基板加熱温度を高めることで、基板に到達した平板状のスパッタリング粒子が基板上でマ
イグレーションし、スパッタリング粒子の平らな面が基板に平行となるように酸化物半導
体膜が形成されるものと考えられる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここ
で、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、
２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である
。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ター
ゲットによって適宜変更すればよい。
次いで、本発明の半導体装置が有するトランジスタの、具体的な構成の一例について説明
する。
図１３（Ａ）に示すトランジスタは、チャネルエッチ構造の、ボトムゲート型である。
そして、図１３（Ａ）に示すトランジスタは、絶縁表面上に形成されたゲート電極（ゲー
ト）１６０２と、ゲート電極１６０２上のゲート絶縁膜１６０３と、ゲート絶縁膜１６０
３上においてゲート電極１６０２と重なっている半導体膜１６０４と、半導体膜１６０４
上に形成された導電膜１６０５、導電膜１６０６とを有する。さらに、トランジスタは、
半導体膜１６０４、導電膜１６０５及び導電膜１６０６上に形成された絶縁膜１６０７を
、その構成要素に含めても良い。
なお、図１３（Ａ）に示したトランジスタは、半導体膜１６０４と重なる位置において絶
縁膜１６０７上に形成されたバックゲート電極を、更に有していても良い。
図１３（Ｂ）に示すトランジスタは、チャネル保護構造の、ボトムゲート型である。
そして、図１３（Ｂ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６１
２と、ゲート電極１６１２上のゲート絶縁膜１６１３と、ゲート絶縁膜１６１３上におい
てゲート電極１６１２と重なっている半導体膜１６１４と、半導体膜１６１４上に形成さ
れたチャネル保護膜１６１８と、半導体膜１６１４上に形成された導電膜１６１５、導電
膜１６１６とを有する。さらに、トランジスタは、チャネル保護膜１６１８、導電膜１６
１５及び導電膜１６１６上に形成された絶縁膜１６１７を、その構成要素に含めても良い
。
なお、図１３（Ｂ）に示したトランジスタは、半導体膜１６１４と重なる位置において絶
縁膜１６１７上に形成されたバックゲート電極を、更に有していても良い。
チャネル保護膜１６１８を設けることによって、半導体膜１６１４のチャネル形成領域と
なる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜
減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させること
ができる。
図１３（Ｃ）に示すトランジスタは、ボトムコンタクト構造の、ボトムゲート型である。
そして、図１３（Ｃ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６２
２と、ゲート電極１６２２上のゲート絶縁膜１６２３と、ゲート絶縁膜１６２３上の導電
膜１６２５、導電膜１６２６と、ゲート絶縁膜１６２３上においてゲート電極１６２２と
重なっており、なおかつ導電膜１６２５、導電膜１６２６上に形成された半導体膜１６２
４とを有する。さらに、トランジスタは、導電膜１６２５、導電膜１６２６、及び半導体
膜１６２４上に形成された絶縁膜１６２７を、その構成要素に含めても良い。
なお、図１３（Ｃ）に示したトランジスタは、半導体膜１６２４と重なる位置において絶
縁膜１６２７上に形成されたバックゲート電極を、更に有していても良い。
図１３（Ｄ）に示すトランジスタは、ボトムコンタクト構造の、トップゲート型である。
そして、図１３（Ｄ）に示すトランジスタは、絶縁表面上に形成された導電膜１６４５、
導電膜１６４６と、絶縁表面及び導電膜１６４５、導電膜１６４６上に形成された半導体
膜１６４４と、導電膜１６４５、導電膜１６４６、及び半導体膜１６４４上に形成された
ゲート絶縁膜１６４３と、ゲート絶縁膜１６４３上において半導体膜１６４４と重なって
いるゲート電極１６４２とを有する。さらに、トランジスタは、ゲート電極１６４２上に
形成された絶縁膜１６４７を、その構成要素に含めても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
図１４に、表示装置の一形態に相当する、パネルの一例について説明する。図１４に示す
パネルは、基板７００と、基板７００上の画素部７０１、信号線駆動回路７０２、走査線
駆動回路７０３、及び端子７０４とを有する。
画素部７０１は複数の画素を有し、各画素には、表示素子と、当該表示素子の動作を制御
する単数または複数のトランジスタとが設けられている。走査線駆動回路７０３は、各画
素に接続された走査線への電位の供給を制御することで、画素部７０１が有する画素を選
択する。信号線駆動回路７０２は、走査線駆動回路７０３により選択された画素への画像
信号の供給を制御する。
信号線駆動回路７０２及び走査線駆動回路７０３の一方又は双方は、実施の形態１のイン
バータ回路、実施の形態２のフリップフロップ回路又は実施の形態２のシフトレジスタ回
路を含む。こうすれば、実施の形態１及び実施の形態２で説明した効果を奏することがで
きるとともに、画素部７０１を大きくすることができる。また、画素部７０１に多くの画
素を設けることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などの電子機
器に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることがで
きる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデ
オカメラやデジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタル
オーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現
金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体
例を図１５に示す。
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。携帯型ゲーム機の駆動回路に、本発明の一態様に係る半導体
装置を用いることで、消費電力が低く、動作が安定した携帯型ゲーム機を提供することが
できる。表示部５００３または表示部５００４に本発明の一態様に係る半導体装置を用い
ることで、高画質の携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示し
た携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有
する。表示機器の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電
力が低く、動作が安定した表示機器を提供することができる。表示部５２０２に本発明の
一態様に係る半導体装置を用いることで、高画質の表示機器を提供することができる。な
お、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全て
の情報表示用表示機器が含まれる。
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。ノート型パーソナ
ルコンピュータの駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電
力が低く、動作が安定したノート型パーソナルコンピュータを提供することができる。表
示部５４０２に本発明の一態様に係る半導体装置を用いることで、高画質のノート型パー
ソナルコンピュータを提供することができる。
図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により可動となっている。第１表示部５６０３における映像を、第１筐体５６０
１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１
表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能
が付加された半導体表示装置を用いるようにしても良い。なお、位置入力装置としての機
能は、半導体表示装置にタッチパネルを設けることで付加することができる。或いは、位
置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体表示装置の
画素部に設けることでも、付加することができる。携帯情報端末の駆動回路に、本発明の
一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定した携帯情報端末
を提供することができる。第１表示部５６０３、或いは第２表示部５６０４に本発明の一
態様に係る半導体装置を用いることで、高画質の携帯情報端末を提供することができる。
図１５（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、
音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携
帯電話の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く
、動作が安定した携帯電話を提供することができる。表示部５８０２に本発明の一態様に
係る半導体装置を用いることで、高画質の携帯電話を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１１ 配線
１１Ａ 配線
１１Ｂ 配線
１２ 配線
１３ 配線
１３Ａ 配線
１３Ｂ 配線
１３Ｃ 配線
１４ 配線
２１ 配線
２２ 配線
２３ 配線
２４ 配線
２５ 配線
２６ 配線
３１ 配線
３２ 配線
３３ 配線
３４ 配線
１００ 回路
１０１ トランジスタ
１０２ トランジスタ
２００ 回路
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ 容量素子
２０５ トランジスタ
３００ 回路
３００Ａ 回路
３００Ｂ 回路
３００Ｃ 回路
３０１ 抵抗素子
３０２ 容量素子
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
５００ 回路
６００ フリップフロップ回路
６００＿１ フリップフロップ回路
６００＿２ フリップフロップ回路
６００＿３ フリップフロップ回路
７００ 基板
７０１ 画素部
７０２ 信号線駆動回路
７０３ 走査線駆動回路
７０４ 端子
８００ 基板
８０２ ゲート絶縁膜
８１２ 導電膜
８１３ 半導体膜
８１４ 導電膜
８１５ 導電膜
８１６ 導電膜
８１７ 半導体膜
８１８ 導電膜
８１９ 導電膜
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 導電膜
８２３ コンタクトホール
８２４ 絶縁膜
８２５ ＥＬ層
８２６ 導電膜
８３０ トランジスタ
８３１ トランジスタ
８３２ 発光素子
８３３ 容量素子
８４０ 画素
８４１ 駆動回路
１６０２ ゲート電極
１６０３ ゲート絶縁膜
１６０４ 半導体膜
１６０５ 導電膜
１６０６ 導電膜
１６０７ 絶縁膜
１６１２ ゲート電極
１６１３ ゲート絶縁膜
１６１４ 半導体膜
１６１５ 導電膜
１６１６ 導電膜
１６１７ 絶縁膜
１６１８ チャネル保護膜
１６２２ ゲート電極
１６２３ ゲート絶縁膜
１６２４ 半導体膜
１６２５ 導電膜
１６２６ 導電膜
１６２７ 絶縁膜
１６４２ ゲート電極
１６４３ ゲート絶縁膜
１６４４ 半導体膜
１６４５ 導電膜
１６４６ 導電膜
１６４７ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 表示部
５８０３ 音声入力部
５８０４ 音声出力部
５８０５ 操作キー
５８０６ 受光部
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｍ１１ トランジスタ
Ｍ１２ トランジスタ
Ｍ１３ トランジスタ
Ｍ１４ トランジスタ
Ｍ１５ トランジスタ
Ｍ１６ トランジスタ
Ｍ１７ トランジスタ
Ｍ１８ トランジスタ
Ｍ１９ トランジスタ
Ｃ１１ 容量素子
ＶＤＤ 電位
ＶＳＳ 電位
Ｎ１ ノード
Ｎ２ ノード
Ｎ３ ノード
Ｎ４ ノード
ＳＰ 信号
ＲＥ 信号
ＣＫ 信号
ＣＫＢ 信号
ＩＮ 信号
ＳＳＰ 信号
ＯＵＴ 信号
ＳＯＵＴ 信号
ＳＯＵＴａ 信号
ＳＯＵＴｂ 信号
ＳＯＵＴ＿１ 信号
ＳＯＵＴ＿ｉ 信号
ＳＯＵＴ＿Ｎ 信号

Claims (2)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と他のトランジスタを介さずに接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記容量素子の第１の電極と他のトランジスタを介さずに接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の配線と他のトランジスタを介さずに接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と他のトランジスタを介さずに接続され、
    前記容量素子の第２の電極は、第３の配線と他のトランジスタを介さずに接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと直接接続されておらず、
    前記容量素子の第２の電極は、前記第２のトランジスタのゲートと直接接続されていない半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と他のトランジスタを介さずに接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記容量素子の第１の電極と他のトランジスタを介さずに接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の配線と他のトランジスタを介さずに接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第２の配線と他のトランジスタを介さずに接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと他のトランジスタを介さずに接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２配線と他のトランジスタを介さずに接続され、
    前記第３のトランジスタのゲートは、前記第２のトランジスタのゲートと他のトランジスタを介さずに接続され、
    前記容量素子の第２の電極は、第３の配線と他のトランジスタを介さずに接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと直接接続されておらず、
    前記容量素子の第２の電極は、前記第２のトランジスタのゲートと直接接続されていない半導体装置。
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