TWI591963B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明的一個實施例關於一種半導體裝置及顯示裝置。
隨著液晶顯示裝置及EL顯示裝置等的顯示裝置的大型化，對附加價值更高的顯示裝置的研究開發不斷進展。尤其是僅使用具有一種導電型的電晶體構成顯示裝置的驅動電路的技術不斷進展(參照專利文獻1、非專利文獻1)。
圖17A示出專利文獻1中公開的驅動電路。專利文獻1的驅動電路由電晶體M1、電晶體M2、電晶體M3及電晶體M4構成。當信號IN為高位準時，電晶體M1變為截止，電晶體M2、電晶體M3及電晶體M4變為導通。並且，信號OUT變為高位準。另一方面，當信號IN為低位準時，電晶體M1變為導通，電晶體M2及電晶體M4變為截止，電晶體M3暫時變為導通後變為截止。並且，信號OUT變為低位準。
圖17B示出非專利文獻1中公開的驅動電路。非專利文獻1的驅動電路由電晶體M11至電晶體M19及電容器C11等構成。當信號IN為高位準時，電晶體M12、電晶體M14、電晶體M16及電晶體M17變為導通，電晶體M11、電晶體M13及電晶體M15變為截止，電晶體M18 及電晶體M19暫時變為導通後變為截止。並且，信號OUT變為低位準。另一方面，當信號IN為低位準時，電晶體M12、電晶體M14、電晶體M16、電晶體M17及電晶體M18變為截止，電晶體M11、電晶體M15及電晶體M19變為導通，電晶體M13暫時變為導通後變為截止。並且，信號OUT變為高位準。
[專利文獻1]日本專利申請公開第2002-328643號公報
[非專利文獻1]Eri Fukumoto，Toshiaki Arai，Narihiro Morosawa，Kazuhiko Tokunaga，Yasuhiro Terai，Takashige Fujimori and Tatsuya Sasaoka，“High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED”,IDW’10,pp.631-634
在專利文獻1的驅動電路中，當信號IN變為高位準時，電晶體M3與電晶體M4都變為導通。因此，在信號IN變為高位準的期間中，電流從被提供電位VDD的佈線依次藉由電晶體M3及電晶體M4流過被提供電位VSS的佈線，而使耗電量增大。
另外，在專利文獻1的驅動電路中，在信號IN變為高位準的期間中，需要使電晶體M1的閘極電位降至電晶體M1變為截止的程度。為此，需要使電晶體M4的W(W：通道寬度)/L(L：通道長度)充分地大於電晶體M3的W/L，但是這並不容易。這是因為要想增大電晶體M3的W/L必須增大電晶體M4的W/L，而這樣會導致佈 局面積的增大。因此，在信號IN變為高位準的期間中，電晶體M3變為導通，當對電晶體M1的閘極提供電位VDD時，電晶體M1的閘極電位達到預定電位的時間變長。因此，電晶體M1變為導通的時序變遲，電晶體M1的Vgs變小，信號OUT的上升時間變長。因此，發生信號OUT的延遲或失真等。
另外，明確的是：與專利文獻1的驅動電路相比，非專利文獻1的驅動電路需要多個電晶體及電容器等元件。
於是，本發明的一個實施例的目的之一是減小電路的佈線間的藉由電晶體流過的電流來降低電路的耗電量。另外，本發明的一個實施例的目的之一是縮短來自電路的輸出信號的上升時間以抑制輸出信號的延遲或失真。另外，本發明的一個實施例的目的之一是減少電路的電晶體及電容器等的元件數。另外，本發明的一個實施例的目的之一是提供一種新穎的電路結構。另外，課題與效果是密不可分的，當本說明書等中記述效果時，必然存在對應於該效果的課題。另一方面，當本說明書等中記述課題時，也必然有對應於該課題的效果。
本發明的一個實施例是一種半導體裝置，該半導體裝置包括：源極和汲極中的一個與第一佈線電連接，源極和汲極中的另一個與第二佈線電連接的第一電晶體；源極和汲極中的一個與第一佈線電連接，閘極與第一電晶體的閘 極電連接的第二電晶體；以及一個電極與第三佈線電連接，另一個電極與第二電晶體的源極和汲極中的另一個電連接的電容器。
另外，在上述本發明的一個實施例中，可以使第一電晶體的W/L(W是通道寬度、L是通道長度)比第二電晶體的W/L大。
另外，在上述本發明的一個實施例中，可以使第一電晶體與第二電晶體具有相同導電型。
本發明的一個實施例可以抑制電路的佈線間的藉由電晶體而流過的電流來降低電路的耗電量。另外，本發明的一個實施例可以縮短來自電路的輸出信號的上升時間由此可以抑制輸出信號的延遲或失真。另外，本發明的一個實施例可以減少電路的電晶體及電容器等的元件數。
下面，參照圖式說明來說明本發明的實施例的一個例子。注意，所屬技術領域的普通技術人員可以很容易地理解一個事實就是實施例的內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不侷限在以下所示的實施例所記載的內容中。
實施例1
在本實施例中對根據本發明的一個實施例的反相器電路(也稱為半導體裝置或驅動電路)進行說明。
參照圖1A對本實施例的反相器電路的結構進行說明。
圖1A的反相器電路包括電路100和電路200。電路100與佈線11、佈線12、佈線13、佈線14及電路200連接。另外，電路200與佈線11、佈線13、佈線14及電路100連接。
電路100包括電晶體101和電晶體102。電晶體101的第一端子(也稱為源極和汲極中的一個)與佈線11連接，電晶體101的第二端子(也稱為源極和汲極中的另一個)與佈線12連接。電晶體102的第一端子與佈線13連接，電晶體102的第二端子與佈線12連接，電晶體102的閘極與佈線14連接。
電路200包括電晶體201、電晶體202、電晶體203以及電容器204。電晶體201的第一端子與佈線11連接，電晶體201的閘極與電晶體101的閘極連接。電晶體202的第一端子與佈線13連接，電晶體202的第二端子與電晶體201的第二端子連接，電晶體202的閘極與佈線14連接。電晶體203的第一端子與佈線13連接，電晶體203的第二端子與電晶體201的閘極連接，電晶體203的閘極與佈線14連接。電容器204的第一電極(也稱為一個電極)與佈線14連接，電容器204的第二電極(也稱為另一個電極)與電晶體201的第二端子連接。
另外，將電晶體101的閘極、電晶體201的閘極與電晶體203的第二端子的連接部分稱為節點N1。另外，將 電晶體201的第二端子、電晶體202的第二端子與電容器204的第二電極的連接部分稱為節點N2。
另外，較佳的是本實施例的反相器電路所具有的電晶體具有相同導電型。例如，在圖1A的反相器電路中，較佳的是電晶體101、電晶體102、電晶體201、電晶體202及電晶體203具有相同導電型。在本實施例中，對電晶體101、電晶體102、電晶體201、電晶體202及電晶體203為N通道型時的情況進行說明。
另外，在本說明書等中“連接”是指電連接，相當於，能夠提供或傳輸電流、電壓、電位、信號或電荷等的狀態。因此，“連接”除了包括直接連接的狀態外，還包括藉由如佈線、導電膜、電阻、二極體、電晶體、切換元件等元件間接連接的狀態。
佈線11(也稱為電源線)被提供電位VDD，佈線11具有傳輸電位VDD的功能。電位VDD為固定電位。
佈線13(也稱為電源線)被提供電位VSS，佈線13具有傳輸電位VSS的功能。電位VSS為固定電位並小於電位VDD。
佈線14(也稱為信號線)被輸入信號IN，佈線14具有傳輸信號IN的功能。信號IN為圖1A的反相器電路的輸入信號。另外，信號IN是用來控制電晶體102、電晶體202及電晶體203的導通或非導通的信號。
從佈線12(也稱為信號線)輸出信號OUT，佈線12具有傳輸信號OUT的功能。信號OUT為圖1A的反相器 電路的輸出信號。
另外，不侷限於上述信號或電位，也可以對佈線11、佈線13及佈線14輸入各種各樣的信號或電位等。
電路100(也稱為緩衝電路)具有根據電路200的輸出信號將佈線11的電位VDD提供至佈線12的功能。另外，電路100具有根據信號IN將佈線13的電位VSS提供至佈線12的功能。另外，電路100具有根據電路200的輸出信號及信號IN將佈線11的電位VDD和佈線13的電位VSS中的一個提供至佈線12的功能。
電路200(也稱為控制電路)具有根據信號IN產生控制電路100向佈線12提供佈線11的電位VDD的時序的信號(節點N1的電位)的功能。
電晶體101具有控制佈線11與佈線12的導通或非導通的功能。另外，電晶體101具有將佈線11的電位VDD提供至佈線12的功能。另外，電晶體101具有保持佈線12與節點N1的電位差的功能。
電晶體102具有控制佈線13與佈線12的導通或非導通的功能。另外，電晶體102具有將佈線13的電位VSS提供至佈線12的功能。
電晶體201具有控制佈線11與節點N2的導通或非導通的功能。另外，電晶體201具有將佈線11的電位VDD提供至節點N2的功能。另外，電晶體201具有保持節點N1與節點N2的電位差的功能。
電晶體202具有控制佈線13與節點N2的導通或非 導通的功能。另外，電晶體202具有將佈線13的電位VSS提供至節點N2的功能。
電晶體203具有控制佈線13與節點N1的導通或非導通的功能。另外，電晶體203具有將佈線13的電位VSS提供至節點N1的功能。
電容器204具有保持佈線14與節點N2的電位差的功能。
接著，參照圖1B對圖1A的反相器電路的驅動方法的一個例子進行說明。圖1B示出用來說明圖1A的反相器電路的驅動方法的時序圖的一個例子。
另外，對信號IN為與電位VDD相等的高位準電位且與電位VSS相等的低位準電位的數位信號的情況進行說明。另外，分開說明信號IN為高位準時的情況及信號IN為低位準時的情況。
首先，當信號IN變為高位準時，電晶體102、電晶體202及電晶體203變為導通。
當電晶體203變為導通時，佈線13的電位VSS被提供至節點N1。因此，節點N1的電位降至電位VSS。當節點N1的電位降至電位VSS時，電晶體101及電晶體201變為截止。
另外，當電晶體202變為導通時，佈線13的電位VSS被提供至節點N2。因此，節點N2的電位降至電位VSS。
另外，當電晶體102變為導通時，佈線13的電位 VSS被提供至佈線12。因此，佈線12的電位降至電位VSS。即，信號OUT變為低位準。
接著，當信號IN變為低位準時，電晶體102、電晶體202及電晶體203變為截止。
當電晶體203變為截止時，節點N1變為浮動狀態。因此，節點N1的電位仍保持電位VSS，因此電晶體101及電晶體201保持截止。
另外，當電晶體202變為截止時，節點N2變為浮動狀態。此時，電容器204保持信號IN為高位準期間時的佈線14與節點N2的電位差。因此，隨著信號IN變為低位準，節點N2的電位也降低。當節點N2的電位從節點N1的電位(例如電位VSS)降至小於減去電晶體201的臨界電壓的電位時，電晶體201變為導通。
當電晶體201變為導通時，佈線11的電位VDD被提供至節點N2。因此，節點N2的電位上升。此時，電晶體201的閘極與第二端子之間保持電晶體202變為截止時的節點N1與節點N2的電位差。因此，隨著節點N2的電位上升，節點N1的電位也上升。節點N2的電位上升至電位VDD，節點N1的電位變成比電位VDD高的電位。即所謂的自舉。並且，由於節點N1的電位上升，電晶體101變為導通。
當電晶體101變為導通時，佈線11的電位VDD被提供至佈線12。另外，如之前說述，節點N1的電位變為比電位VDD高的電位。因此，佈線12的電位上升至電位 VDD。即，信號OUT變為高位準。
如上所述，在圖1A的反相器電路中不存在電晶體101和電晶體102同時變為導通的期間。另外，不存在電晶體201和電晶體202同時變為導通的期間。因此，可以消除佈線11與佈線13之間電流不斷流過的路徑。另外，與現有驅動電路相比可以以更少的電晶體使信號OUT的高位準電位上升至佈線11的電位VDD。
另外，當信號IN變為低位準時，隨著電晶體201的第二端子的電位上升以及電晶體101的第二端子的電位上升，節點N1的電位也上升。因此，可以縮短節點N1的電位達到預定電位的時間，由此可以提前電晶體101變為導通的時序。另外，由於可以進一步提高節點N1的電位，因此可以進一步增大電晶體101的Vgs。在圖1A的反相器電路中，由於可以提前電晶體101變為導通的時序並且可以增大電晶體101的Vgs，因此可以大幅縮短信號OUT的上升時間。
接著，參照圖2A至圖6B對與圖1A不同的反相器電路進行說明。
首先，圖2A的反相器電路是在圖1A的反相器電路中設置電路300A的結構。
電路300A的第一端子(也稱為輸入端子)與佈線14連接，電路300A的第二端子(也稱為輸出端子)與電晶體203的閘極連接。
電路300A具有從第二端子輸出對應於輸入到第一端 子的信號(例如信號IN)的信號的功能。另外，電路300A具有從第二端子輸出比輸入到第一端子的信號延遲及/或失真的信號的功能。
另外，例如，“與第一信號相比第二信號延遲”是指與第一信號的上升時序或下降時序相比第二信號的上升時序或下降時序更遲。另外，例如，“與第一信號相比第二信號失真”是指與第一信號的上升時間或下降時間相比第二信號的上升時間或下降時間更長。
在圖2A的反相器電路中，即使信號IN從高位準變為低位準，在預定的期間中，從電路300A的第二端子輸出的信號仍保持高位準。也就是說，即使信號IN從高位準變為低位準，在預定的期間中，電晶體203仍為導通，節點N1仍被提供電位VSS。
因此，在圖2A的反相器電路中，當節點N2的電位因電容器204的電容耦合而下降時，可以對節點N1提供佈線13的電位VSS。因此，可以抑制節點N1的電位隨著節點N2的電位下降而下降。也就是說，可以增大節點N1與節點N2的電位差。藉由增大節點N1與節點N2的電位差，可以進一步提高節點N2的電位變為電位VDD時的節點N1的電位，由此可以進一步增大電晶體101的Vgs。因此，可以縮短信號OUT的上升時間。
另外，在圖2A的反相器電路中，可以使電容器204的第一電極與電路300A的第二端子連接。
另外，圖2B的反相器電路是在圖2A的反相器電路 中設置電路300B的結構。
電路300B的第一端子與佈線14連接，電路300B的第二端子與電容器204的第一電極連接。
電路300B具有與電路300A同樣的功能。但是，較佳的是，與從電路300A的第二端子輸出的信號相比，從電路300B的第二端子輸出的信號不延遲及/或失真。
在圖2B的反相器電路中，即使信號IN從高位準變為低位準，在預定的期間中，從電路300A的第二端子及電路300B的第二端子輸出的信號仍為高位準。也就是說，即使信號IN從高位準變為低位準，在預定的期間中，電晶體203仍為導通，節點N1仍被提供電位VSS。另外，在預定的期間中，輸入到電容器204的第一電極的信號仍為高位準。
並且，即使從電路300B的第二端子輸出的信號從高位準變為低位準，在預定的期間中，從電路300A輸出的信號仍為高位準。也就是說，即使從電路300B的第二端子輸出的信號從高位準變為低位準，在預定的期間中，電晶體203仍為導通，節點N1仍被提供電位VSS。
因此，在圖2B的反相器電路中，可以在電晶體202變為截止後，降低電容器204的第一電極的電位。即，可以在確實地使節點N2變為浮動狀態之後，利用電容器204的電容耦合降低節點N2的電位。因此，可以進一步降低節點N2的電位。另外，與圖2A的反相器電路相同，當節點N2的電位因電容器204的電容耦合而下降 時，可以對節點N1提供佈線13的電位VSS。因此，可以抑制節點N1的電位隨著節點N2的電位下降而下降。
另外，圖2B的反相器電路可以進一步降低節點N2的電位並可以抑制節點N1的電位下降，由於該協同相互作用可以進一步增大節點N1與節點N2的電位差。藉由進一步增大節點N1與節點N2的電位差，可以進一步提高節點N2的電位為電位VDD時的節點N1的電位，由此可以進一步增大電晶體101的Vgs。因此，可以進一步縮短信號OUT的上升時間。
另外，圖3A的反相器電路是在圖2A的反相器電路中設置電路300C的結構。
電路300C的第一端子與佈線14連接，電路300C的第二端子與電路300A的第一端子及電容器204的第一電極連接。
電路300C具有與電路300A同樣的功能。
在圖3A的反相器電路中，即使信號IN從高位準變為低位準，在預定的期間中，從電路300A的第二端子及電路300C的第二端子輸出的信號仍為高位準。也就是說，即使信號IN從高位準變為低位準，在預定的期間中，電晶體203仍為導通，節點N1仍被提供電位VSS。另外，在預定的期間中，輸入到電容器204的第一電極的信號仍為高位準。
另外，即使從電路300C的第二端子輸出的信號從高位準變為低位準，在預定的期間中，從電路300A輸出的 信號仍為高位準。也就是說，即使從電路300C的第二端子輸出的信號從高位準變為低位準，在預定的期間中，電晶體203仍為導通，節點N1仍被提供電位VSS。
因此，圖3A的反相器電路可以進行與圖2B的反相器電路相同的工作。因此，能夠起到與圖2B的反相器電路同樣的效果。
並且，在圖3A的反相器電路中，由於電路300A與電路300C串聯連接，從電路300A的第二端子輸出的信號比從電路300C的第二端子輸出的信號延遲及/或失真。由此，可以縮小電路300A的電路規模或電路300A中的元件尺寸。
另外，圖3B的反相器電路相當於使圖2A的反相器電路的電晶體102的閘極與電晶體203的閘極連接的結構。
在圖3B的反相器電路中，與電晶體102的閘極不藉由電路300A與佈線14連接的情況相比，可以使電晶體102變為導通的時序延後。因此，可以縮短電晶體101與電晶體102同時變為導通的時間。即，可以抑制佈線11與佈線13之間流過的貫通電流。因此，可以降低耗電量。
另外，與圖3B的反相器電路同樣，也可以使圖2B或圖3A等中所述的反相器電路的電晶體102的閘極與電晶體203的閘極連接。
這裏，參照圖4A至4F對電路300A、電路300B及 電路300C的具體結構例進行說明。圖4A至4F示出能夠用作電路300A、電路300B及電路300C的電路300。
圖4A的電路300具有電阻器301。
電阻器301的一個端子與電路300的第一端子連接，電阻器301的另一個端子與電路300的第二端子連接。
圖4B的電路300是在圖4A的電路300中設置電容器302的結構。
電容器302的第一電極與佈線13連接，電容器302的第二電極與電路300的第二端子連接。
另外，也可以使電容器302的第一電極與佈線11或佈線14等連接。
另外，也可以使電容器302的第二電極與電路300的第一端子連接。
圖4C的電路300具有電晶體303。
電晶體303的第一端子與電路300的第一端子連接，電晶體303的第二端子與電路300的第二端子連接，電晶體303的閘極與佈線11連接。
圖4D的電路300是在圖4C的電路300中設置電晶體304的結構。
電晶體304的第一端子與電路300的第一端子連接，電晶體304的第二端子與電路300的第二端子連接，電晶體304的閘極與電路300的第一端子連接。
在圖4D的電路300中，當被輸入第一端子的信號為低位準時，電晶體303變為導通，電晶體304變為截止。 另一方面，當輸入到第一端子的信號為高位準時，電晶體303及電晶體304都變為導通。
因此，在圖4D的電路300中，當輸入到第一端子的信號為低位準時，可以使信號延遲並從第二端子輸出該信號。另一方面，當輸入到第一端子的信號為高位準時，圖4D的電路300可以儘量不使信號遲延地從第二端子輸出該信號。
另外，也可以在圖4A和4B等上述電路300中設置電晶體304。
圖4E的電路300是在圖4C的電路300中設置電晶體305的結構。
電晶體305的第一端子與佈線11連接，電晶體305的第二端子與電路300的第二端子連接，電晶體305的閘極與電路300的第一端子連接。
在圖4E的電路300中，當輸入到第一端子的信號為低位準時，電晶體303變為導通，電晶體305變為截止。另一方面，當輸入到第一端子的信號為高位準時，電晶體303及電晶體305都變為導通。
因此，圖4E的電路300可以具有與圖4D的電路300同樣的效果。
另外，也可以在圖4A和4B等上述電路300中設置電晶體305。
圖4F的電路300是在圖4C的電路300中設置電晶體306及電晶體307的結構。
電晶體306的第一端子與佈線11連接，電晶體306的第二端子與電路300的第二端子連接。電晶體307的第一端子與電路300的第一端子連接，電晶體307的第二端子與電晶體306的閘極連接，電晶體307的閘極與佈線11連接。
在圖4F的電路300中，當輸入到第一端子的信號為低位準時，電晶體303變為導通，電晶體306變為截止。另一方面，當輸入到第一端子的信號為高位準時，電晶體303及電晶體306都變成導通。尤其是當輸入到第一端子的信號為高位準時，藉由自舉電晶體306的閘極電位變成高於電位VDD的電位。
因此，不但可以具有與圖4D的電路300相同的效果，還可以將從第二端子輸出的信號的高位準電位設定為電位VDD。並且，與圖4D的電路300相比，能夠縮短當輸入到第一端子的信號為高位準時的信號延遲。
另外，當將圖4F的電路300用於圖2A的反相器電路時，可以使電容器204的第一電極與電晶體306的閘極連接。由於電晶體306的閘極電位的最小值與最大值的差比信號IN的振幅電壓大，由此可以進一步降低節點N2的電位。
另外，也可以在圖4A和4B等中所述的電路300中設置電晶體306及電晶體307。
另外，較佳的是電路300所具有的電晶體(例如電晶體304、電晶體305、電晶體306及電晶體307)與電晶 體101具有相同導電型。
另外，作為電路300A、電路300B及電路300C，沒有必要必須具有相同的結構，而可以適當地採用圖4A至4F中的任一種結構。
另外，圖5A的反相器電路是將圖4D的電路300用作圖2A的反相器電路中的電路300A的結構例。
另外，圖5B的反相器電路是將圖4F的電路300用作圖2A的反相器電路中的電路300A的結構例。
另外，圖6A的反相器電路是在圖1A的反相器電路中設置電晶體205的結構。
電晶體205的第一端子與電晶體203的第二端子連接，電晶體205的第二端子與電晶體101的閘極以及電晶體201的閘極連接，電晶體205的閘極與佈線11連接。
電晶體205具有控制電晶體101的閘極及電晶體201的閘極與電晶體203的第二端子之間的導通或非導通的功能。
作為圖6A的反相器電路，在信號IN變為低位準的期間中，當電晶體203的第二端子的電位上升至電晶體205的閘極電位(電位VDD)減去電晶體205的臨界電壓的電位時，電晶體205變為截止。因此，可以降低電晶體203的第二端子的電位，由此可以抑制電晶體203的劣化及/或損壞。
另外，與圖6A的反相器電路同樣地，也可以在圖2A、圖2B、圖3A、圖3B、圖5A及圖5B等中所述的反 相器電路中設置電晶體205。
另外，圖6B的反相器電路是將圖1A的反相器電路中的佈線11及佈線13分割為多個佈線的結構。
佈線11被分割為佈線11A及佈線11B，電晶體101的第一端子與佈線11A連接，電晶體201的第一端子與佈線11B連接。另外，佈線13被分割為佈線13A、佈線13B及佈線13C，電晶體102的第一端子與佈線13A連接，電晶體202的第一端子與佈線13B連接，電晶體203的第一端子與佈線13C連接。
在圖6B的反相器電路中，對佈線11A及佈線11B提供電位VDD，對佈線13A、佈線13B及佈線13C提供電位VSS，即可進行與圖1A同樣的工作。但是，也可以對佈線11A及佈線11B提供不同的電位。另外，也可以對佈線13A、佈線13B及佈線13C提供不同的電位。
另外，也可以僅將佈線11和佈線13中的一個分割為多個佈線。
另外，當將佈線13分割為多個佈線時，可以省略佈線13C而將電晶體203的第一端子與佈線13A或佈線13B連接。或者，可以省略佈線13A而將電晶體102的第一端子與佈線13B或佈線13C連接。
另外，與圖6B的反相器電路同樣地，也可以將圖2A、圖2B、圖3A、圖3B、圖5A、圖5B及圖6A等中所述的反相器電路中的佈線11及/或佈線13分割為多個佈線。
另外，雖然沒有圖示，也可以在圖1A、圖2A、圖2B、圖3A、圖3B、圖5A、圖5B、圖6A及圖6B等中所述的反相器電路中設置第一電極與電晶體101的第二端子連接而第二電極與電晶體101的閘極連接的電容器。
另外，雖然沒有圖示，也可以在圖1A、圖2A、圖2B、圖3A、圖3B、圖5A、圖5B、圖6A及圖6B等中所述的反相器電路中設置第一電極與電晶體201的第二端子連接且第二電極與電晶體201的閘極連接的電容器。
另外，由電晶體101驅動的負載(例如連接於佈線12的負載)比由電晶體201、電晶體202及電晶體203驅動的負載(例如連接於節點N1或節點N2的負載)大。另外，電晶體101的W/L越大越可以縮短信號OUT的上升時間。因此，較佳的是電晶體101的W/L大於電晶體201的W/L、電晶體202的W/L以及電晶體203的W/L。
同樣地，由電晶體102驅動的負載(例如連接於佈線12的負載)比由電晶體201、電晶體202及電晶體203驅動的負載大。另外，電晶體102的W/L越大越可以縮短信號OUT的下降時間。因此，較佳的是電晶體102的W/L大於電晶體201的W/L、電晶體202的W/L以及電晶體203的W/L。
另外，電晶體101為導通時的Vgs比電晶體102為導通時的Vgs小的情況較多。因此，較佳的是電晶體101的W/L大於電晶體102的W/L。即，較佳的是電晶體101的W/L在本實施例的反相器電路所具有的電晶體中最大。
另外，當信號IN的低位準電位為使電晶體102、電晶體202及電晶體203變為截止程度的電位時，本實施例的反相器電路正常工作。因此，可以使信號IN的低位準電位低於電位VSS。如此，可以使電晶體201、電晶體202及電晶體203變為截止時的Vgs為負電壓。由此，即使在電晶體201、電晶體202及電晶體203為常導通或電晶體201、電晶體202及電晶體203的閘極與源極間的電位差為0[V]時的汲極電流較大的情況下，也可以正常工作。
另外，當信號IN的高位準電位為使電晶體102、電晶體202及電晶體203變為導通程度的電位時，本實施例的反相器電路正常工作。因此，可以使信號IN的高位準電位低於電位VDD。如此，可以降低對佈線14輸出信號的電路的驅動電壓。另外，作為本實施例的反相器電路，即使在信號IN的高位準電位為低於電位VDD的電位的情況下，也可以將信號OUT的高位準電位設定為電位VDD。
另外，只要信號IN具有使電晶體102、電晶體202及電晶體203變為截止並使電晶體102、電晶體202及電晶體203變為導通的電位，就不侷限於數位信號。例如，信號IN可以為三個以上的電位，也可以為類比信號。
另外，藉由對佈線11輸入時脈信號等信號，可以在信號IN為低位準時將佈線11的信號輸出至佈線12。尤其是當如圖6B的反相器電路那樣將佈線11分割為佈線 11A及佈線11B時，較佳為對佈線11A輸入時脈信號等信號並對佈線11B提供電位VDD。如此，可以使節點N1的電位為高電位，電晶體101容易變為導通。因此，可以穩定地將佈線11A的信號輸出至佈線12。
另外，當在電晶體102、電晶體202及電晶體203變為導通的期間(例如信號IN變為高位準期間)中對佈線13輸入成為低位準的信號時，本實施例的反相器電路正常工作。另外，當在整個電晶體102、電晶體202及電晶體203變為截止期間(例如信號IN變為低位準期間)或部分期間中對佈線13輸入成為高位準的信號時，可以對電晶體102、電晶體202及電晶體203施加反向偏置。因此，可以緩和電晶體102、電晶體202及電晶體203的劣化。
這裏，本發明的一個實施例具有如下結構。
本發明的一個實施例是具有電晶體101、電晶體201及電容器204的半導體裝置。電晶體101的第一端子與佈線11連接，電晶體101的第二端子與佈線12連接。電晶體201的第一端子與佈線11連接，電晶體201的閘極與電晶體101的閘極連接。電容器204的第一電極與佈線14連接，電容器204的第二電極與電晶體201的第二端子連接(參照圖16A)。
另外，在上述本發明的一個實施例中，隨著佈線14的電位下降，電晶體201的第二端子的電位下降。另外，由於電晶體201的第二端子的電位下降，電晶體201變為 導通並且佈線11的電位被提供至電晶體201的第二端子而使電晶體201的第二端子的電位上升(參照圖16B)。另外，隨著電晶體201的第二端子的電位上升，電晶體201的閘極的電位上升。另外，由於電晶體201的閘極電位上升，電晶體101變為導通並且佈線11的電位被提供至佈線12而使佈線12的電位上升(參照圖16C)。
本實施例可以與其他的實施例等適當地組合而實施。
實施例2
在本實施例中對根據本發明的一個實施例的移位暫存器電路(也稱為半導體裝置或驅動電路)進行說明。
本實施例的移位暫存器電路具有多個正反器電路(也稱為半導體裝置或驅動電路)。首先，對正反器電路進行說明，然後對具有正反器電路的移位暫存器電路進行說明。
參照圖7A對本實施例的移位暫存器電路所具有的正反器電路進行說明。
圖7A的正反器電路包括電晶體401、電晶體402、電晶體403、電晶體404、電晶體405及電路500。電晶體401的第一端子與佈線21連接，電晶體401的第二端子與佈線22連接。電晶體402的第一端子與佈線13連接，電晶體402的第二端子與佈線22連接。電晶體403的第一端子與佈線13連接，電晶體403的第二端子與電晶體401的閘極連接。電晶體404的第一端子與佈線23 連接，電晶體404的第二端子與電晶體401的閘極連接，電晶體404的閘極與佈線23連接。電晶體405的第一端子與佈線13連接，電晶體405的第二端子與電晶體401的閘極連接，電晶體405的閘極與佈線24連接。電路500的第一端子(也稱為輸入端子)與電晶體401的閘極連接，電路500的第二端子(也稱為輸出端子)與電晶體402的閘極及電晶體403的閘極連接。
另外，電路500可以使用實施例1的反相器電路。電路500的第一端子對應於實施例1的反相器電路的佈線14，電路500的第二端子對應於實施例1的反相器電路的佈線12。
另外，將電晶體401的閘極、電晶體403的第二端子、電晶體404的第二端子、電晶體405的第二端子、電路500的第一端子的連接部分稱為節點N3。另外，將電晶體402的閘極、電晶體403的閘極、電路500的第二端子的連接部分稱為節點N4。
另外，較佳的是本實施例的正反器電路所具有的電晶體具有相同導電型。例如，在圖7A的正反器電路中，較佳的是電晶體401、電晶體402、電晶體403、電晶體404及電晶體405及電路500所具有電晶體具有相同導電型。
佈線21(也稱為信號線)被輸入信號CK，佈線21具有傳輸信號CK的功能。信號CK是重複高位準與低位準的時脈信號。
從佈線22(也稱為信號線)輸出信號SOUT，佈線 22具有傳輸信號SOUT的功能。信號SOUT是圖7A的正反器電路的輸出信號。
佈線23(也稱為信號線)被輸入信號SP，佈線23具有傳輸信號SP的功能。信號SP是圖7A的正反器電路的輸入信號。
佈線24(也稱為信號線)被輸入信號RE，佈線24具有傳輸信號RE的功能。信號RE是圖7A的正反器電路的輸入信號。
另外，不侷限於上述信號或電位，也可以對佈線21、佈線23及佈線24輸入各種各樣的信號或電位等。
電晶體401具有控制佈線21與佈線22的導通或非導通的功能。另外，電晶體401具有將佈線21的信號CK提供至佈線22的功能。另外，電晶體401具有保持佈線22與節點N3的電位差的功能。
電晶體402具有控制佈線13與佈線22的導通或非導通的功能。另外，電晶體402具有將佈線13的電位VSS提供至佈線22的功能。
電晶體403具有控制佈線13與節點N3的導通或非導通的功能。另外，電晶體403具有將佈線13的電位VSS提供至節點N3的功能。
電晶體404具有控制佈線23與節點N3的導通或非導通的功能。另外，電晶體404具有將佈線23的信號SP提供至節點N3的功能。
電晶體405具有控制佈線13與節點N3的導通或非 導通的功能。另外，電晶體405具有將電位VSS提供至節點N3的功能。
接著，參照圖7B對圖7A的正反器電路的驅動方法的一個例子進行說明。圖7B示出用來說明圖7A的正反器電路的驅動方法的時序圖的一個例子。
另外，對信號CK、信號SP及信號RE分別為具有等於電位VDD的高位準電位且具有等於電位VSS的低位準電位的數位信號的情況進行說明。另外，分期間Ta、期間Tb、期間Tc及期間Td進行說明。
在期間Ta中，信號SP變為高位準，信號RE處於低位準，信號CK變為低位準。因此，電晶體404變為導通，電晶體405變為截止。
當電晶體404變為導通時，佈線23的信號SP被提供至節點N3。由於信號SP為高位準，節點N3的電位上升。當節點N3的電位上升時，電路500的輸出信號變為低位準。因此，電晶體402及電晶體403變為截止。此外，當節點N3的電位上升時，電晶體401變為導通。
當電晶體401變為導通時，佈線21的信號CK被提供至佈線22。由於信號CK為低位準，所以佈線22的電位變為電位VSS。即，信號SOUT變為低位準。
另外，當節點N3的電位上升至電晶體404的閘極電位(電位VDD)減去電晶體404的臨界電壓的電位時，電晶體404變為截止。因此，節點N3變為浮動狀態。
接著，在期間Tb中，信號SP變為低位準，信號RE 仍為低位準，信號CK變為高位準。因此，電晶體404及電晶體405仍為截止。另外，電路500的輸出信號仍為低位準。因此，電晶體402及電晶體403仍為截止。
由於電晶體403、電晶體404及電晶體405仍為截止，節點N3仍為浮動狀態。因此，節點N3的電位仍為高電位，而電晶體401仍為導通。
由於電晶體401仍為導通，佈線21的信號CK仍被提供至佈線22。由於信號CK為高位準，所以佈線22的電位開始上升。此時，電晶體401的閘極與第二端子間保持期間Ta中的節點N3與佈線22的電位差。因此，隨著佈線22的電位上升，節點N3的電位也上升。因此，佈線22的電位上升至與信號CK相等的電位VDD。即，信號SOUT變為高位準。
接著，在期間Tc中，信號SP仍為低位準，信號RE變為高位準，信號CK變為低位準。因此，電晶體404仍為截止，電晶體405變為導通。
當電晶體405變為導通時，佈線13的電位VSS被提供至節點N3。因此，節點N3的電位降至電位VSS。因此，電晶體401變為截止。另外，電路500的輸出信號變為高位準，電晶體402及電晶體403變為導通。
當電晶體402變為導通時，佈線13的電位VSS被提供至佈線22。因此，佈線22的電位降至電位VSS。即，信號SOUT變為低位準。
接著，在期間Td中，信號SP仍為低位準，信號RE 變為低位準，信號CK重複低位準與高位準。因此，電晶體404仍為截止，電晶體405變為截止。另外，電路500的輸出信號仍為高位準。因此，電晶體402及電晶體403仍為導通。
當電晶體403仍為導通時，佈線13的電位VSS被提供至節點N3。因此，由於節點N3的電位維持電位VSS，因此電晶體401仍為截止。
另外，當電晶體402仍為導通時，佈線13的電位VSS仍被提供至佈線22。因此，佈線22的電位仍為電位VSS。即，信號SOUT仍為低位準。
如上所述，藉由使圖7A的正反器電路具有實施例1的反相器電路，可以使其具有與實施例1的反相器電路同樣的效果。
接著，參照圖8A和8B及圖9A和9B對與圖7A不同的正反器電路進行說明。另外，對與圖7A不同的部分進行說明。
首先，圖8A的正反器電路是在圖7A的正反器電路中設置電晶體406的結構。
電晶體406的第一端子與佈線13連接，電晶體406的第二端子與佈線22連接，電晶體406的閘極與佈線25連接。
佈線25(也稱為信號線)被輸入信號CKB，佈線25具有傳輸信號CKB的功能。信號CKB是相位與信號CK相反的信號或與信號CK相位不同的信號。
電晶體406具有控制佈線13與佈線22的導通或非導通的功能。另外，電晶體406具有將佈線13的電位VSS提供至佈線22的功能。
作為圖8A的正反器電路，在期間Td中，每當信號CKB變為高位準時，電晶體406變為導通。因此，在期間Td中，每當信號CKB變為高位準時，佈線13的電位VSS被提供至佈線22。
尤其是當信號CKB為信號CK的反轉信號時，在期間Ta及期間Tc中，信號CKB變為高位準，電晶體406變為導通。因此，在期間Tc中，佈線13的電位VSS藉由電晶體402及電晶體406提供至佈線22，由此可以縮短信號SOUT的下降時間。
另外，藉由使正反器電路具有電晶體406，在期間Td中，可以將佈線22的電位維持為電位VSS。因此，可以省略電晶體402。藉由省略電晶體402，可以削減電晶體數目並縮小佈局面積等。
另外，圖8B的正反器電路是在圖7A的正反器電路中設置電晶體407的結構。
電晶體407的第一端子與佈線13連接，電晶體407的第二端子與佈線22連接，電晶體407的閘極與佈線24連接。
電晶體407具有控制佈線13與佈線22的導通或非導通的功能。另外，電晶體407具有將佈線13的電位VSS提供至佈線22的功能。
作為圖8B的正反器電路，在期間Ta、期間Tb及期間Td中，電晶體407變為截止。另外，在期間Tc中，電晶體407變為導通。在期間Tc中，電晶體407變為導通，佈線13的電位VSS被提供至佈線22。
因此，在期間Tc中，佈線13的電位VSS藉由電晶體402及電晶體407被提供至佈線22，因此可以縮短信號SOUT的下降時間。
另外，與圖8B的正反器電路同樣地，也可以在圖8A等中所述的正反器電路中設置電晶體407。
另外，圖9A的正反器電路是在圖7A的正反器電路中設置電晶體408的結構。
電晶體408的第一端子與佈線11連接，電晶體408的第二端子與節點N4連接，電晶體408的閘極與佈線24連接。
電晶體408具有控制佈線11與節點N4的導通或非導通的功能。另外，電晶體408具有將佈線11的電位VDD提供至節點N4的功能。
在圖9A的正反器電路中，在期間Ta、期間Tb及期間Td中電晶體408變為截止。另外，在期間Tc中，電晶體408變為導通。在期間Tc中，電晶體408變為導通，佈線11的電位VDD被提供至節點N4。
因此，由於可以縮短節點N4的電位到達預定的值的時間，可以提前電晶體402及電晶體403變為導通的時序。由此，佈線13的電位VSS提供至佈線22的時序也 被提前，因此可以縮短信號SOUT的下降時間。
另外，與圖9A的正反器電路同樣地，也可以在圖8A和8B等中所述的正反器電路中設置電晶體408。
另外，當正反器電路具有電晶體408時，在期間Tc中，電晶體402及電晶體403變為導通。因此，可以省略電晶體405。藉由省略電晶體405，可以削減電晶體數目並縮小佈局面積等。
另外，可以將電晶體408用於圖8A的正反器電路，並使電晶體408的第一端子與佈線25連接。即使電晶體408的第一端子與佈線25連接，由於在期間Tc中佈線25的信號CKB變為高位準而電晶體408變為導通，因此可以進行上述工作。
另外，圖9B的正反器電路是對圖7A的正反器電路設置電晶體409的結構。
電晶體409的第一端子與佈線21連接，電晶體409的第二端子與佈線26連接，電晶體409的閘極與節點N3連接。
另外，在圖9B的正反器電路中，將從佈線22輸出的信號稱為信號SOUTa，將從佈線26輸出的信號稱為信號SOUTb。信號SOUTb是正反器電路的輸出信號。另外，佈線26(也稱為信號線)具有傳輸信號SOUTb的功能。
電晶體409具有與電晶體401同樣的功能，例如電晶體409具有控制佈線21與佈線26的導通或非導通的功能。
在圖9B的正反器電路中，可以產生與信號SOUTa同樣的信號的信號SOUTb。因此，例如，可以將信號SOUTa用作用來使與佈線22連接的負載驅動的信號，將信號SOUTb用作用來使與佈線26連接的其他級的正反器電路驅動的信號。
另外，與圖9B的正反器電路同樣地，也可以在圖8A、圖8B及圖9A等中所述的正反器電路中設置電晶體409。
另外，雖然沒有圖示，也可以在圖7A、圖8A、圖8B、圖9A及圖9B等中所述的正反器電路中使電晶體404的第一端子與佈線11或佈線25連接。此時，在期間Ta中，節點N3被提供佈線11或佈線25的電位或信號等，因此可以降低對佈線23提供信號SP的電路的負載。
另外，雖然沒有圖示，也可以在圖7A、圖8A、圖8B、圖9A及圖9B等中所述的正反器電路中設置一個電極與佈線22連接且另一個電極與節點N3連接的電容器。藉由將該電容器設置於正反器電路，可以使電晶體401的閘極與第二端子間的電容值增大，由此易於進行自舉。
另外，雖然沒有圖示，也可以對圖7A、圖8A、圖8B、圖9A及圖9B等中所述的正反器電路設置第一端子與佈線22連接、第二端子與節點N3連接、閘極與佈線21連接的電晶體。如此，在期間Td中的信號CK變為高位準的期間中，可以將節點N3的電位VSS提供至佈線 22或將佈線22的電位提供至節點N3。因此，可以省略電晶體402和電晶體403中的一個。藉由省略電晶體402和電晶體403中的一個，電路500的負載降低，由此可以減小電路500所具有的電晶體的W/L。
另外，雖然沒有圖示，也可以對圖7A、圖8A、圖8B、圖9A及圖9B等中所述的正反器電路設置第一端子與佈線23連接、第二端子與節點N3連接、閘極與佈線25連接的電晶體。此時，在期間Ta中，可以使節點N3的電位迅速上升。
另外，雖然沒有圖示，在圖7A、圖8A、圖8B、圖9A及圖9B等中所述的正反器電路中，也可以不使電晶體404的第二端子與電晶體401的閘極連接，而增置第一端子與電晶體404的第二端子連接、第二端子與電晶體401的閘極連接、閘極與佈線11或佈線25連接的電晶體。如此，可以降低施加到電晶體404及與電晶體404的第二端子連接的電晶體上的電壓，由此可以防止電晶體的劣化或損壞等。另外，電路500的第一端子可以與電晶體404的第二端子或電晶體401的閘極連接。另外，電晶體405的第二端子可以與電晶體404的第二端子或電晶體401的閘極連接。
另外，雖然沒有圖示，也可以對圖9B等中所述的正反器電路設置第一端子與佈線13連接、第二端子與佈線26連接、閘極與節點N4、佈線24或佈線25連接的電晶體。如此，可以將佈線13的電位VSS提供至佈線26，由 此易於將佈線26的電位維持為電位VSS。
接著，作為電路500對使用實施例1的反相器電路的具體例子進行說明。
圖10A的正反器電路具有如下結構，即在圖7A的正反器電路中作為電路500使用圖1A的反相器電路。
圖10B的正反器電路具有將圖10A的正反器電路的電晶體101的第一端子及電晶體201的第一端子與佈線21連接的結構。
作為圖10B的正反器電路，在期間Ta和期間Tb中，佈線13的電位VSS被提供至節點N4，在期間Tc和期間Td中，佈線21的信號CK被提供至節點N4。在期間Td中，當佈線21的信號CK被提供至節點N4時，節點N4的電位重複電位VDD與電位VSS，電晶體402和電晶體403重複導通、截止。即，在期間Td中，佈線13的電位VSS定期地被提供至佈線22並且電晶體402及電晶體403變為導通的時間變短。因此，可以將佈線22的電位維持為電位VSS並可以抑制電晶體402及電晶體403的劣化。
另外，與圖10B的正反器電路同樣地，在圖8A、圖8B、圖9A及圖9B等中所述的正反器電路中，無論作為電路500使用實施例1中的哪一種反相器電路，都可以將電晶體101的第一端子及電晶體201的第一端子與佈線21連接。
接著，參照圖11對本實施例的移位暫存器電路進行 說明。
圖11的移位暫存器電路具有N(N為自然數)個的正反器電路600。但是，圖11僅示出第1級至第3級的正反器電路600(正反器電路600_1、正反器電路600_2、正反器電路600_3)。
在圖11的移位暫存器電路中，作為正反器電路600使用圖7A的正反器電路。但是，正反器電路600不侷限於圖7A的正反器電路。
圖11的移位暫存器電路與N個佈線31、佈線32、佈線33及佈線34連接。第i(i為2至N-1中的任一個)級的正反器電路600與第i級的佈線31、第i-1級的佈線31、第i+1級的佈線31、佈線33和佈線34中的一個連接。另外，佈線22與第i級的佈線31連接，佈線23與第i-1級的佈線31連接，佈線24與第i+1級的佈線31連接，佈線21與佈線33或佈線34連接。
另外，當在第i級的正反器電路600中佈線21與佈線33連接時，在第i-1級及第i+1級的正反器電路600中佈線21與佈線34。
另外，第1級的正反器電路600與第i級的正反器電路600也具有同樣的連接關係，但是不存在對應於第1級的正反器電路600的第i-1級的佈線31。因此，在第1級的正反器電路中佈線23與佈線32連接。
另外，雖然第N級的正反器電路600與第i級的正反器電路600也具有同樣的連接關係，但是第N級的正反 器電路600不存在第i+1級的佈線31。因此，在第N級的正反器電路600中佈線24與佈線32連接。但是，在第N級的正反器電路600中，也可以使佈線24與佈線33或佈線34連接。或者，也可以與輸入有對應於信號RE的信號的佈線連接。
分別從N個佈線31(也稱為信號線)輸出信號SOUT_1至信號SOUT_N，N個佈線31具有傳輸信號SOUT_1至信號SOUT_N的功能。例如，從第i級的佈線31輸出信號SOUT_i，第i級的佈線31具有傳輸信號SOUT_i的功能。
佈線32(也稱為信號線)被輸入信號SSP，佈線32具有傳輸信號SSP的功能。信號SSP是圖11的移位暫存器電路的起始脈衝。
佈線33(也稱為信號線)被輸入信號CK，佈線33具有傳輸信號CK的功能。
佈線34(也稱為信號線)被輸入信號CKB，佈線34具有傳輸信號CKB的功能。
另外，不侷限於上述信號或電位等，也可以對佈線32、佈線33及佈線34輸入各種各樣的信號或電位等。
本實施例可以與其他的實施例適當地組合而實施。
實施例3
以EL顯示裝置為例，使用圖12對根據本發明的一個實施例的顯示裝置的像素和驅動電路的剖面結構進行說 明。圖12示出像素840和驅動電路841的剖面圖的一個例子。
像素840包括發光元件832以及具有對發光元件832提供電流的功能的電晶體831。另外，像素840除了包括發光元件832及電晶體831之外，還可以包括控制對像素840輸入影像信號的電晶體、保持影像信號的電位的電容器等各種各樣的半導體元件。
驅動電路841包括電晶體830以及用來保持電晶體830的閘極電壓的電容器833。驅動電路841相當於實施例1的反相器電路、實施例2的正反器電路或移位暫存器電路等。具體來說，電晶體830相當於實施例1的電晶體101或實施例2的電晶體401等。另外，驅動電路841除了包括電晶體830及電容器833之外，還可以包括電晶體、電容器等各種各樣的半導體元件。
電晶體831在具有絕緣表面的基板800上包括：用作閘極的導電膜816；導電膜816上的閘極絕緣膜802；在與導電膜816重疊的位置位於閘極絕緣膜802上的半導體膜817；用作源極端子或汲極端子的位於半導體膜817上的導電膜815及導電膜818。導電膜816也用作掃描線。
電晶體830在具有絕緣表面的基板800上包括：用作閘極的導電膜812；導電膜812上的閘極絕緣膜802；在與導電膜812重疊的位置位於閘極絕緣膜802上的半導體膜813；用作源極端子或汲極端子的位於半導體膜813上的導電膜814及導電膜819。
電容器833在具有絕緣表面的基板800上包括：導電膜812；導電膜812上的閘極絕緣膜802；在與導電膜812重疊的位置位於閘極絕緣膜802上的導電膜819。
另外，在導電膜814、導電膜815、導電膜818、導電膜819上依次層疊有絕緣膜820及絕緣膜821。並且，在絕緣膜821上設置有用作陽極的導電膜822。導電膜822藉由形成於絕緣膜820及絕緣膜821中的接觸孔823與導電膜818連接。
另外，具有使導電膜822的一部分露出的開口部的絕緣膜824設置在絕緣膜821上。導電膜822的一部分及絕緣膜824上依次層疊有EL層825及用作陰極的導電膜826。導電膜822、EL層825及導電膜826彼此重疊的區域相當於發光元件832。
另外，在本發明的一個實施例中，電晶體830及電晶體831既可以使用為非晶、微晶、多晶或單晶的矽或鍺等半導體作為半導體膜，也可以使用如氧化物半導體等的寬能隙半導體作為半導體膜。
當作為電晶體830及電晶體831的半導體膜使用為非晶、微晶、多晶或單晶的矽或鍺等的半導體時，對上述半導體膜添加賦予一種導電性的雜質元素來形成用作源極端子或汲極端子的雜質區。例如，藉由對上述半導體膜添加磷或砷，可以形成具有n型導電性的雜質區。另外，例如，藉由對上述半導體膜添加硼，可以形成具有p型導電性的雜質區。
當作為電晶體830及電晶體831的半導體膜使用氧化物半導體時，可以對上述半導體膜添加摻雜劑來形成用作源極端子或汲極端子的雜質區。可以使用離子植入法添加摻雜劑。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族元素等。例如，在將氮用作摻雜劑的情況下，雜質區中的氮原子的濃度較佳為5×1019/cm3以上且1×1022/cm3以下。
另外，作為矽半導體可以使用：藉由電漿CVD法等的氣相生長法或濺射法形成的非晶矽；藉由雷射退火法等處理使非晶矽結晶化而得到的多晶矽；在對單晶矽晶片注入氫離子等之後剝離了表層部的單晶矽等。
氧化物半導體膜至少含有選自In、Ga、Sn及Zn中的一種以上的元素。例如，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元系金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；一元系金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。此外，也可以使用使上述氧化物半導體含有In、Ga、Sn、Zn以外的元素如SiO2 而得到的氧化物半導體。
例如，In-Ga-Zn-O類氧化物半導體是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體，並且對其組成沒有限制。
另外，作為氧化物半導體膜，可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。在此，M表示選自Zn、Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳設定為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳的是為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用來形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。藉由將Zn的比率設定為上述範圍內，可以提高遷移率。
另外，藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺陷被高度純化的氧化物半導體(purified Oxide Semiconductor)成為i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。另外，氧化物半導體的能隙為2eV 以上，較佳為2.5eV以上，更佳的是為3eV以上。藉由使用藉由充分減少水分或氫等的雜質濃度並減少氧缺陷而被高度純化的氧化物半導體膜，可以降低電晶體的截止電流。
明確而言，根據各種試驗可以證明將被高度純化的氧化物半導體用作半導體膜的電晶體的截止電流低。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極端子與汲極端子之間的電壓(汲極電壓)為1V至10V的範圍內獲得截止電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知相當於以截止電流除以電晶體的通道寬度的值的截止電流密度為100zA/μm以下。此外，可以使用如下電路進行截止電流密度的測量，在該電路中電容器與電晶體彼此連接且由該電晶體控制流入到電容器或從電容器流出的電荷。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，並根據電容器的單位時間的電荷量推移測量該電晶體的截止電流密度。由該測量可知當電晶體的源極端子與汲極端子之間的電壓為3V時，可以獲得為幾十yA/μm的極低的截止電流密度。由此，可知將被高度純化的氧化物半導體膜用作通道形成區的電晶體的截止電流顯著地低於使用具有結晶性的矽的電晶體的截止電流。
此外，在沒有特別的說明的情況下，本說明書所述的截止電流在n通道型電晶體中是指在使汲極端子的電位高於源極端子及閘極的電位的狀態下，當以源極端子的電位 為標準時的閘極的電位為0V以下時，流過源極端子與汲極端子之間的電流。或者，本說明書所述的截止電流在p通道型電晶體中是指在使汲極端子的電位低於源極端子及閘極的電位的狀態下，當以源極端子的電位為標準時的閘極的電位為0V以上時，流過源極端子與汲極端子之間的電流。
例如，氧化物半導體膜可以藉由使用包含In(銦)、Ga(鎵)和Zn(鋅)的靶材的濺射法形成。在藉由濺射法形成In-Ga-Zn類氧化物半導體膜的情況下，較佳為使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn類氧化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶材形成氧化物半導體膜，容易形成多晶或後述CAAC。
另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
並且，具體地，可以藉由將基板放置在保持為減壓狀態的處理室內邊去除處理室內的殘留水分邊導入被去除了氫及水分的濺射氣體，並使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空 泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，排出例如氫原子、水(H2O)等的包含氫原子的化合物(更佳的是為包含碳原子的化合物)等，由此可以降低該處理室中形成的氧化物半導體膜所包含的雜質的濃度。
另外，有時在藉由濺射等形成的氧化物半導體膜中包含多量的作為雜質的水分或氫(包括羥基)。由於水分或氫容易形成施體能階，因此對於氧化物半導體來說水分或氫是雜質。於是，在本發明的一個實施例中，為了減少氧化物半導體膜中的水分或氫等雜質(脫水化或脫氫化)，較佳為在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜進行加熱處理。
藉由對氧化物半導體膜進行加熱處理，可以使氧化物半導體膜中的水分或氫脫離。明確而言，可以在250℃以上且750℃以下，較佳為在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此即使在超過玻璃基板的應變點的溫度下也可以進行處 理。
此外，有時由於上述加熱處理，從氧化物半導體膜氧脫離而在氧化物半導體膜內形成氧缺損。由此，在本發明一個實施例中，作為接觸於氧化物半導體膜的閘極絕緣膜等的絕緣膜，使用包含氧的絕緣膜。並且，藉由在形成包含氧的絕緣膜之後進行加熱處理，從上述絕緣膜將氧供應到氧化物半導體膜。藉由採用上述結構，可以降低成為施體的氧缺損，而滿足包括在氧化物半導體膜中的氧化物半導體的化學計量組成。氧化物半導體膜較佳為包含超過化學計量組成的氧。由此可以使氧化物半導體膜趨近於i型，減輕因氧缺損而導致的電晶體的電特性偏差，從而可以提高電特性。
在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳為以200℃以上且400℃以下，例如以250℃以上且350℃以下進行用來將氧供應到氧化物半導體膜的加熱處理。上述氣體的含水量較佳為20ppm以下，更佳的是為1ppm以下，進一步較佳的是為10ppb以下。
氧化物半導體膜為單晶、多晶(polycrystal)或非晶等狀態。
較佳的是氧化物半導體膜為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非 晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，在利用TEM觀察時的影像中，在CAAC-OS膜中不能觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比率高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於 CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。藉由在進行成膜時或成膜之後進行加熱處理等的晶化處理形成結晶部。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
另外，構成氧化物半導體膜的氧的一部分也可以用氮取代。
作為CAAC-OS膜，例如使用多晶的氧化物半導體濺射靶材並利用濺射法形成。當離子碰撞到該濺射靶材時，包含在濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，該平板狀的濺射粒子可以保持結晶狀態到達基板，由此可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳的是應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，可以降低存在於沉積室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由提高成膜時的基板加熱溫度，可以促進濺 射粒子到達基板後濺射粒子的遷移。因此，將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由提高成膜時的基板加熱溫度，到達基板的平板狀的濺射粒子在基板上遷移，而可以以濺射粒子的平坦的面與基板平行的方式形成氧化物半導體膜。
另外，較佳的是，藉由提高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOx粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合莫耳數比可以根據所製造的濺射靶材適當地改變。
接著，對本發明的半導體裝置所具有的電晶體的具體結構的一個例子進行說明。
圖13A所示的電晶體是通道蝕刻結構的底閘極型電晶體。
並且，圖13A所示的電晶體包括：形成在絕緣表面 上的閘極電極(閘極)1602；閘極電極1602上的閘極絕緣膜1603；在閘極絕緣膜1603上與閘極電極1602重疊的半導體膜1604；以及形成在半導體膜1604上的導電膜1605及導電膜1606。並且，電晶體還可以包括形成在半導體膜1604、導電膜1605及導電膜1606上的絕緣膜1607。
另外，圖13A所示的電晶體還可以包括在與半導體膜1604重疊的位置形成在絕緣膜1607上的背閘極電極。
圖13B所示的電晶體是通道保護結構的底閘極型電晶體。
並且，圖13B所示的電晶體包括：形成在絕緣表面上的閘極電極1612；閘極電極1612上的閘極絕緣膜1613；在閘極絕緣膜1613上與閘極電極1612重疊的半導體膜1614；形成在半導體膜1614上的通道保護膜1618；以及形成在半導體膜1614上的導電膜1615及導電膜1616。並且，電晶體還可以包括形成在通道保護膜1618、導電膜1615及導電膜1616上的絕緣膜1617。
另外，圖13B所示的電晶體還可以包括在與半導體膜1614重疊的位置形成在絕緣膜1617上的背閘極電極。
藉由設置通道保護膜1618，可以防止在後面的製程中對半導體膜1614中的成為通道形成區的部分造成諸如蝕刻時的電漿或蝕刻劑所導致的膜減少等的損傷。由此，可以提高電晶體的可靠性。
圖13C所示的電晶體是底接觸結構的底閘極型電晶 體。
並且，圖13C所示的電晶體包括：形成在絕緣表面上的閘極電極1622；閘極電極1622上的閘極絕緣膜1623；閘極絕緣膜1623上的導電膜1625、導電膜1626；以及在閘極絕緣膜1623上與閘極電極1622重疊且形成在導電膜1625、導電膜1626上的半導體膜1624。並且，電晶體還可以包括形成在導電膜1625、導電膜1626及半導體膜1624上的絕緣膜1627。
另外，圖13C所示的電晶體還可以包括在與半導體膜1624重疊的位置形成在絕緣膜1627上的背閘極電極。
圖13D所示的電晶體是底接觸結構的頂閘極型電晶體。
並且，圖13D所示的電晶體包括：形成在絕緣表面上的導電膜1645、導電膜1646；形成在絕緣表面及導電膜1645、導電膜1646上的半導體膜1644；形成在導電膜1645、導電膜1646及半導體膜1644上的閘極絕緣膜1643；以及在閘極絕緣膜1643上與半導體膜1644重疊的閘極電極1642。並且，電晶體還可以包括形成在閘極電極1642上的絕緣膜1647。
本實施例可以與其他實施例適當地組合而實施。
實施例4
在圖14中說明相當於顯示裝置的一個實施例的面板的一個例子。圖14所示的面板包括：基板700；基板700 上的像素部701；信號線驅動電路702；掃描線驅動電路703；以及端子704。
像素部701包括多個像素，各像素中設置有顯示元件以及控制該顯示元件的工作的一個或多個電晶體。掃描線驅動電路703藉由控制對與各像素連接的掃描線的電位提供來選擇像素部701所具有的像素。信號線驅動電路702控制對藉由掃描線驅動電路703被選擇的像素的影像信號的提供。
信號線驅動電路702和掃描線驅動電路703中的一者或兩者具有實施例1的反相器電路、實施例2的正反器電路或實施例2的移位暫存器電路。如此，可以具有實施例1及實施例2中說明的效果並能夠增大像素部701。另外，可以在像素部701中設置多個像素。
本實施例可以與其他的實施例適當地組合而實施。
實施例5
根據本發明的一個實施例的半導體裝置可以用於顯示設備、個人電腦、具備儲存媒體的影像再現裝置(典型地是，能夠再現如DVD(Digital Versatile Disc：數位通用光磁)等儲存媒體並具有能夠顯示其影像的顯示器的裝置)等電子裝置。此外，作為能夠使用根據本發明的一個實施例的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、例如攝像機和數位相機等影像拍攝裝置、護目鏡型顯 示器(頭戴式顯示器)、導航系統、音頻再現裝置(例如，汽車音頻系統和數位音頻播放器等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動售貨機等。圖15A至15E示出這些電子裝置的具體例子。
圖15A是可攜式遊戲機，其包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007、觸控筆5008等。藉由將根據本發明的一個實施例的半導體裝置用於可攜式遊戲機的驅動電路，可以提供耗電量低且工作穩定的可攜式遊戲機。藉由將根據本發明的一個實施例的半導體裝置用於顯示部5003或顯示部5004，可以提供高影像品質的可攜式遊戲機。另外，圖15A所示的可攜式遊戲機具有顯示部5003及顯示部5004兩個顯示部，但是可攜式遊戲機所具有的顯示部的數目不侷限於此。
圖15B是顯示設備，其包括外殼5201、顯示部5202、支架5203等。藉由將根據本發明的一個實施例的半導體裝置用於顯示設備的驅動電路，可以提供耗電量低且工作穩定的顯示設備。藉由將根據本發明的一個實施例的半導體裝置用於顯示部5202，可以提供高影像品質的顯示設備。注意，顯示裝置包括顯示資訊的所有顯示設備，例如用於個人電腦、電視廣播接收以及廣告顯示等的顯示設備。
圖15C是筆記本式個人電腦，其包括外殼5401、顯 示部5402、鍵盤5403及指向裝置5404等。藉由將根據本發明的一個實施例的半導體裝置用於筆記本式個人電腦的驅動電路，可以提供耗電量低且工作穩定的筆記本式個人電腦。藉由將根據本發明的一個實施例的半導體裝置用於顯示部5402，可以提供高影像品質的筆記本式個人電腦。
圖15D是可攜式資訊終端，其包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605、操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601與第二外殼5602藉由連接部5605連接，第一外殼5601與第二外殼5602之間的角度可以藉由連接部5605改變。第一顯示部5603中的影像可以根據由連接部5605形成的第一外殼5601與第二外殼5602之間的角度進行切換。另外，也可以對第一顯示部5603和第二顯示部5604中的至少一個使用附加有位置輸入裝置的功能的半導體顯示裝置。另外，可以藉由對半導體顯示裝置設置觸控螢幕來使其具有位置輸入裝置的功能。或者，也可以藉由在半導體顯示裝置的像素部中設置被稱為光電感測器的光電轉換元件來使其具有位置輸入裝置的功能。藉由將根據本發明的一個實施例的半導體裝置用於可攜式資訊終端的驅動電路，可以提供耗電量低且工作穩定的可攜式資訊終端。藉由將根據本發明的一個實施例的半導體裝置用於第一顯示部5603或第二顯示部 5604，也可以提供高影像品質的可攜式資訊終端。
圖15E是行動電話，其包括外殼5801、顯示部5802、聲音輸入部5803、音聲輸出部5804、操作鍵5805、光接收部5806等。藉由將由光接收部5806接收的光轉換為電信號，可以提取外部的影像。藉由將根據本發明的一個實施例的半導體裝置用於行動電話的驅動電路，可以提供耗電量低且工作穩定的行動電話。藉由將根據本發明的一個實施例的半導體裝置用於顯示部5802，可以提供高影像品質的行動電話。
本實施例可以與其他的實施例適當地組合而實施。
11‧‧‧佈線
11A‧‧‧佈線
11B‧‧‧佈線
12‧‧‧佈線
13‧‧‧佈線
13A‧‧‧佈線
13B‧‧‧佈線
13C‧‧‧佈線
14‧‧‧佈線
21‧‧‧佈線
22‧‧‧佈線
23‧‧‧佈線
24‧‧‧佈線
25‧‧‧佈線
26‧‧‧佈線
31‧‧‧佈線
32‧‧‧佈線
33‧‧‧佈線
34‧‧‧佈線
100‧‧‧電路
101‧‧‧電晶體
102‧‧‧電晶體
200‧‧‧電路
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
204‧‧‧電容器
205‧‧‧電晶體
300‧‧‧電路
300A‧‧‧電路
300B‧‧‧電路
300C‧‧‧電路
301‧‧‧電阻器
302‧‧‧電容器
303‧‧‧電晶體
304‧‧‧電晶體
305‧‧‧電晶體
306‧‧‧電晶體
307‧‧‧電晶體
401‧‧‧電晶體
402‧‧‧電晶體
403‧‧‧電晶體
404‧‧‧電晶體
405‧‧‧電晶體
406‧‧‧電晶體
407‧‧‧電晶體
408‧‧‧電晶體
409‧‧‧電晶體
500‧‧‧電路
600‧‧‧正反器電路
600_1‧‧‧正反器電路
600_2‧‧‧正反器電路
600_3‧‧‧正反器電路
700‧‧‧基板
701‧‧‧像素部
702‧‧‧信號線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧端子
800‧‧‧基板
802‧‧‧閘極絕緣膜
812‧‧‧導電膜
813‧‧‧半導體膜
814‧‧‧導電膜
815‧‧‧導電膜
816‧‧‧導電膜
817‧‧‧半導體膜
818‧‧‧導電膜
819‧‧‧導電膜
820‧‧‧絕緣膜
821‧‧‧絕緣膜
822‧‧‧導電膜
823‧‧‧接觸孔
824‧‧‧絕緣膜
825‧‧‧EL層
826‧‧‧導電膜
830‧‧‧電晶體
831‧‧‧電晶體
832‧‧‧發光元件
833‧‧‧電容器
840‧‧‧像素
841‧‧‧驅動電路
1602‧‧‧閘極電極
1603‧‧‧閘極絕緣膜
1604‧‧‧半導體膜
1605‧‧‧導電膜
1606‧‧‧導電膜
1607‧‧‧絕緣膜
1612‧‧‧閘極電極
1613‧‧‧閘極絕緣膜
1614‧‧‧半導體膜
1615‧‧‧導電膜
1616‧‧‧導電膜
1617‧‧‧絕緣膜
1618‧‧‧通道保護膜
1622‧‧‧閘極電極
1623‧‧‧閘極絕緣膜
1624‧‧‧半導體膜
1625‧‧‧導電膜
1626‧‧‧導電膜
1627‧‧‧絕緣膜
1642‧‧‧閘極電極
1643‧‧‧閘極絕緣膜
1644‧‧‧半導體膜
1645‧‧‧導電膜
1646‧‧‧導電膜
1647‧‧‧絕緣膜
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5201‧‧‧外殼
5202‧‧‧顯示部
5203‧‧‧支架
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧顯示部
5803‧‧‧音頻輸入部
5804‧‧‧音頻輸出部
5805‧‧‧操作鍵
5806‧‧‧光接收部
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M11‧‧‧電晶體
M12‧‧‧電晶體
M13‧‧‧電晶體
M14‧‧‧電晶體
M15‧‧‧電晶體
M16‧‧‧電晶體
M17‧‧‧電晶體
M18‧‧‧電晶體
M19‧‧‧電晶體
C11‧‧‧電容器
VDD‧‧‧電位
VSS‧‧‧電位
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
SP‧‧‧信號
RE‧‧‧信號
CK‧‧‧信號
CKB‧‧‧信號
IN‧‧‧信號
SSP‧‧‧信號
OUT‧‧‧信號
SOUT‧‧‧信號
SOUTa‧‧‧信號
SOUTb‧‧‧信號
SOUT_1‧‧‧信號
SOUT_i‧‧‧信號
SOUT_N‧‧‧信號
在圖式中：圖1A和1B是說明根據本發明的一個實施例的反相器電路的圖；圖2A和2B是說明根據本發明的一個實施例的反相器電路的圖；圖3A和3B是說明根據本發明的一個實施例的反相器電路的圖；圖4A至4F是說明根據本發明的一個實施例的反相器電路所使用的電路的圖；圖5A和5B是說明根據本發明的一個實施例的反相器電路的圖；圖6A和6B是說明根據本發明的一個實施例的反相 器電路的圖；圖7A和7B是說明根據本發明的一個實施例的移位暫存器電路的圖；圖8A和8B是說明根據本發明的一個實施例的移位暫存器電路的圖；圖9A和9B是說明根據本發明的一個實施例的移位暫存器電路的圖；圖10A和10B是說明根據本發明的一個實施例的移位暫存器電路的圖；圖11是說明根據本發明的一個實施例的移位暫存器電路的圖；圖12是說明根據本發明的一個實施例的顯示裝置的圖；圖13A至13D是說明根據本發明的一個實施例的電晶體的圖；圖14是說明根據本發明的一個實施例的顯示裝置的圖；圖15A至15E是說明根據本發明的一個實施例的電子裝置的圖；圖16A至16C是說明根據本發明的一個實施例的半導體裝置的圖；圖17A和17B是說明習知的驅動電路的圖。
11‧‧‧佈線
12‧‧‧佈線
14‧‧‧佈線
101‧‧‧電晶體
201‧‧‧電晶體
204‧‧‧電容器
VDD‧‧‧電位
IN‧‧‧信號
OUT‧‧‧信號

Claims (22)

  1. 一種半導體裝置，包括：第一佈線，組構成被施加固定電位；輸入端子及輸出端子；分別包括第一端子、第二端子及閘極的第一和第二電晶體；以及包括第一和第二電極的電容器，其中，該第一電晶體的該第一端子、該第二端子及該閘極分別電連接到該第一佈線、該輸出端子及該第二電晶體的該閘極，該第二電晶體的該第一端子和該第二端子分別電連接到該第一佈線和該第二電極，該第一電極直接連接到該輸入端子，並且，該第二電晶體的該閘極不與該第二電晶體的該第二端子直接連接。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一和第二電晶體具有相同的導電型。
  3. 一種反相器電路，包括根據申請專利範圍第1項之半導體裝置。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第一和第二電晶體包括氧化物半導體。
  5. 一種半導體裝置，包括：第一佈線，組構成被施加第一固定電位；第二佈線，組構成被施加第二固定電位； 輸入端子及輸出端子；分別包括第一端子、第二端子及閘極的第一至第五電晶體；以及包括第一和第二電極的電容器，其中，該第一電晶體的該第一端子、該第二端子及該閘極分別電連接到該第一佈線、該輸出端子及該第五電晶體的該第二端子，該第二電晶體的該第一端子、該第二端子及該閘極分別電連接到該第二佈線、該輸出端子及該輸入端子，該第三電晶體的該第一端子、該第二端子及該閘極分別電連接到該第一佈線、該第二電極及該第五電晶體的該第二端子，該第四電晶體的該第一端子、該第二端子及該閘極分別電連接到該第二佈線、該第二電極及該輸入端子，該第五電晶體的該第一端子和該閘極分別電連接到該第二佈線和該輸入端子，並且，該第一電極電連接到該輸入端子。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第二固定電位低於該第一固定電位。
  7. 根據申請專利範圍第5項之半導體裝置，還包括能夠延遲對其輸入的信號的第一電路，其中該第五電晶體的該閘極藉由該第一電路電連接到該輸入端子。
  8. 根據申請專利範圍第5項之半導體裝置，還包括能夠延遲對其輸入的信號的第二電路，其中該第一電極藉由 該第二電路電連接到該輸入端子。
  9. 根據申請專利範圍第5項之半導體裝置，還分別包括能夠延遲對其輸入的信號的第一和第二電路，其中該第五電晶體的該閘極藉由該第一和第二電路電連接到該輸入端子，其中該第一電極藉由該第二電路電連接到該輸入端子，並且其中該第一電極藉由該第一電路電連接到該第五電晶體的該閘極。
  10. 根據申請專利範圍第5項之半導體裝置，還包括能夠延遲對其輸入的信號的第一電路，其中該第二電晶體的該閘極和該第五電晶體的該閘極都藉由該第一電路電連接到該輸入端子。
  11. 根據申請專利範圍第5項之半導體裝置，還包括包括第一端子、第二端子及閘極的第六電晶體，其中該第三電晶體的該閘極藉由該第六電晶體電連接到該第五電晶體的該第二端子，並且其中該第六電晶體的該閘極電連接到該第一佈線。
  12. 一種半導體裝置，包括：第一佈線；第二佈線，組構成被施加第一固定電位；輸出端子；分別包括第一端子、第二端子及閘極的第一至第五電晶體；以及反相器電路，其中，該第一電晶體的該第一端子、該第二端子及該 閘極分別電連接到該第一佈線、該輸出端子及該第四電晶體的該第二端子，該第二電晶體的該第一端子、該第二端子及該閘極分別電連接到該第二佈線、該輸出端子及該反相器電路，該第三電晶體的該第一端子、該第二端子及該閘極分別電連接到該第二佈線、該第四電晶體的該第二端子及該反相器電路，該第四電晶體的該第一端子和該閘極彼此電連接，並且，該第五電晶體的該第一端子及該第二端子分別電連接到該第二佈線及該第四電晶體的該第二端子。
  13. 根據申請專利範圍第12項之半導體裝置，其中該第一佈線配置為被輸入在高位準與低位準間振盪的時脈信號。
  14. 根據申請專利範圍第5或12項中任一項之半導體裝置，其中該第一至第五電晶體具有相同的導電型。
  15. 根據申請專利範圍第12項之半導體裝置，還包括包括第一端子、第二端子及閘極的第六電晶體，其中該第六電晶體的該第一端子、該第二端子及該閘極分別電連接到該第二佈線、該輸出端子及該第五電晶體的該閘極。
  16. 根據申請專利範圍第12項之半導體裝置，還包括第三佈線以及包括第一端子、第二端子及閘極的第六電晶體，其中該第六電晶體的該第一端子、該第二端子及該閘極分別電連接到該第二佈線、該輸出端子及該第三佈線，其中該第一佈線配置為被輸入在高位準與低位準間振盪的 時脈信號，並且其中該第三佈線配置為被輸入其相位與該時脈信號相反的信號。
  17. 一種電子裝置，包括根據申請專利範圍第1、5或12項中任一項之半導體裝置。
  18. 根據申請專利範圍第1項之半導體裝置，其中該輸出端子組構成根據施加至該輸入端子的電位來輸出不同的兩個電位。
  19. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的該第二端子與該輸出端子具有相同的電位。
  20. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的該第二端子直接連接到該輸出端子。
  21. 根據申請專利範圍第5項之半導體裝置，其中該第二固定電位低於該第一固定電位。
  22. 根據申請專利範圍第1或5項中任一項之半導體裝置，其中該輸入端子組構成被施加第一電位以及與該第一電位不同的第二電位。
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