JP2011151711A - オペアンプ回路 - Google Patents

Abstract

【課題】差動入力信号の伝達遅延時間を小さくすることができるオペアンプ回路を提供することである。
【解決手段】本発明にかかるオペアンプ回路１０は、第１の差動対を構成するトランジスタ１１、１２を備える第１の差動入力部１と、第１の差動対を構成するトランジスタ１１、１２よりもトランジスタサイズが大きい第２の差動対を構成するトランジスタ２１、２２を備える第２の差動入力部２と、第１および第２の差動入力部１、２からの出力に応じて信号を生成する中間段３と、中間段３で生成された信号に応じて出力信号を生成する出力段トランジスタＭＰ１、ＭＮ１を備えた出力段８と、中間段３で生成された信号に応じて、第１の差動入力部１を使用する場合または第１の差動入力部１および第２の差動入力部２を使用する場合のいずれかを選択する差動入力部選択回路と、を有する。
【選択図】図１

Description

本発明はオペアンプ回路に関し、特に複数の差動入力部を備えるオペアンプ回路に関する。

近年、液晶表示装置等に利用されるＬＣＤパネルは大型化および高精細化してきている。その流れの中で、ＬＣＤパネルへの書き込み動作の高速化に対応するために、液晶駆動装置内のガンマ補正回路から出力オペアンプへの信号伝達時間の短縮の要求が高まってきている。

図９は、一般的な液晶表示装置のブロック図である。図９の液晶表示装置１００は、ＬＣＤパネル１０１とソースドライバ１０２とで構成されている。ソースドライバ１０２は、画像データ１０３を取り込むデータレジスタ１０４と、ＳＴＢ信号１０５に同期してデジタル表示信号をラッチするラッチ回路１０６と、並列ｎ段のＤ／Ａコンバータ１０８と、液晶の特性に応じたガンマ変換特性をもつガンマ補正回路１０７と、Ｄ／Ａコンバータ１０８から出力される電圧をバッファする出力オペアンプ回路１１０を備える出力オペアンプ部１０９とを有する。

図１０は、特許文献１に開示されている差動増幅回路（オペアンプ回路）を説明するための回路図である。図１０に示すように、特許文献１に開示されている差動増幅回路は、Ｐ型トランジスタ２０１〜２０７と、Ｎ型トランジスタ２０８、２０９とを備える。Ｐ型トランジスタ２０１のソースは電源と接続されており、ゲートにはバイアス電圧が供給される。Ｐ型トランジスタ２０１のドレインはＰ型トランジスタ２０２、２０５、２０４、２０７のソースとそれぞれ接続されている。

Ｐ型トランジスタ２０２、２０５のゲートには、それぞれ出力駆動制御回路２１０から出力されるスイッチ制御信号が供給される。また、Ｐ型トランジスタ２０２、２０５のドレインは、それぞれＰ型トランジスタ２０３、２０６のソースと接続されている。また、Ｐ型トランジスタ２０３、２０４のゲートには第１入力信号ＩＮ１が供給され、Ｐ型トランジスタ２０６、２０７のゲートには第２入力信号ＩＮ２が供給される。Ｐ型トランジスタ２０３、２０４のドレインはＮ型トランジスタ２０８のドレインおよびゲート、Ｎ型トランジスタ２０９のゲートと接続されている。また、Ｐ型トランジスタ２０６、２０７のドレインはＮ型トランジスタ２０９のドレインと接続されている。Ｎ型トランジスタ２０８、２０９のソースは接地電位と接続されている。また、Ｎ型トランジスタ２０９のドレインから差動出力信号ＯＵＴが出力される。出力駆動制御回路２１０は入力信号レベルが規定値になったことを検出して出力のレベルを反転する回路である。

図１１は、特許文献１に開示されている差動増幅回路（オペアンプ回路）の動作を説明するためのタイミングチャートである。図１０に示す差動増幅回路では、バイアス電圧をＰ型トランジスタ２０１のゲートに印加し、ローレベル（以下、Ｌレベルと記載する）のスイッチ制御信号をＰ型トランジスタ２０２、２０５のゲートに印加した状態で、Ｐ型トランジスタ２０３、２０４のゲートに第１入力信号ＩＮ１を、Ｐ型トランジスタ２０６、２０７のゲートに第２入力信号ＩＮ２を印加する。ここで、Ｐ型トランジスタ２０３、２０６は大電流を流すことができるゲート長が小さいトランジスタである。また、Ｐ型トランジスタ２０４、２０７はオフセットばらつきが小さいゲート長の大きいトランジスタである。このような動作により、Ｐ型トランジスタ２０３、２０４、２０６、２０７に電流が流れ、図１１に示すように差動出力信号ＯＵＴは短時間で目標電圧に到達しようとする。

そして、差動増幅回路が動作し始めてから一定時間の後に、スイッチ制御信号をＬレベルからハイレベル（以下、Ｈレベルと記載する）にすることでＰ型トランジスタ２０２、２０５をオフにする。Ｐ型トランジスタ２０２、２０５がオフした状態では、大電流を流すためのゲート長の小さいＰ型トランジスタ２０３、２０６には電流が流れない。よって、図１１に示すように、差動出力信号はオフセットばらつきを小さくするためのゲート長の大きいＰ型トランジスタ２０４、２０７の動作のみで目標電圧に収束する。

特開２００３−１４２９６２号公報

図１０に示した特許文献１にかかる差動増幅回路（出力オペアンプ）では、大電流を流すことができるゲート長が小さいＰ型トランジスタ２０３、２０６と、オフセットばらつきが小さいゲート長の大きいＰ型トランジスタ２０４、２０７とを備えているため、出力オペアンプの差動入力の容量を小さくすることができない。

このような出力オペアンプを図９に示す液晶表示装置の出力オペアンプ部１０９に使用した場合、差動入力信号に対する入力時定数が大きくなるため、差動入力信号を高速に伝達することが困難になる。このため、図９に示した液晶表示装置１００において、ソースドライバ１０２からＬＣＤパネル１０１への書き込み動作を高速化することが困難になるという問題がある。

本発明にかかるオペアンプ回路は、第１の差動対を構成するトランジスタを備える第１の差動入力部と、前記第１の差動対を構成するトランジスタよりもトランジスタサイズが大きい第２の差動対を構成するトランジスタを備える第２の差動入力部と、前記第１および第２の差動入力部からの出力に応じて信号を生成する中間段と、前記中間段で生成された信号に応じて出力信号を生成する出力段トランジスタを備えた出力段と、前記中間段で生成された信号に応じて、前記第１の差動入力部を使用する場合または前記第１の差動入力部および前記第２の差動入力部を使用する場合のいずれかを選択する差動入力部選択回路と、を有する。

このような構成を有する本発明にかかるオペアンプ回路では、オペアンプ回路の動作状態を検知し、動作状態に応じて前記第１の差動入力部を使用する場合または前記第１の差動入力部および前記第２の差動入力部を使用する場合のいずれかを選択することができるので、一時的に差動入力部の入力時定数を小さくすることができ、差動入力信号の伝達遅延時間を小さくすることができる。

本発明により差動入力信号の伝達遅延時間を小さくすることができるオペアンプ回路を提供することが可能となる。

実施の形態１にかかるオペアンプ回路を示す回路図である。 実施の形態１にかかるオペアンプ回路が備える制御信号生成部の一例を示す回路図である。 実施の形態１にかかるオペアンプ回路が備える比較回路の一例を示す回路図である。 実施の形態１にかかるオペアンプ回路の動作を示すタイミングチャートである。 実施の形態２にかかるオペアンプ回路を示す回路図である。 実施の形態２にかかるオペアンプ回路が備える制御信号生成部の一例を示す回路図である。 実施の形態２にかかるオペアンプ回路が備える比較回路の一例を示す回路図である。 実施の形態２にかかるオペアンプ回路の動作を示すタイミングチャートである。 一般的な液晶表示装置のブロック図である。 特許文献１に開示されている差動増幅回路を説明するための回路図である。 特許文献１に開示されている差動増幅回路の動作を示すタイミングチャートである。

実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態にかかるオペアンプ回路１０を示す回路図である。本実施の形態にかかるオペアンプ回路１０は、第１の差動対を構成するトランジスタ１１、１２を備える第１の差動入力部１と、第１の差動対を構成するトランジスタ１１、１２よりもトランジスタサイズが大きい第２の差動対を構成するトランジスタ２１、２２を備える第２の差動入力部２と、第１および第２の差動入力部１、２からの出力に応じて信号を生成する中間段３と、中間段３で生成された信号に応じて出力信号を生成する出力段トランジスタＭＰ１、ＭＮ１を備えた出力段８と、中間段３で生成された信号に応じて、第１の差動入力部１を使用する場合または第１の差動入力部１および前記第２の差動入力部２を使用する場合のいずれかを選択する差動入力部選択回路と、を有する。ここで、差動入力部選択回路は、制御信号生成部４と、制御信号生成部４から出力された第１の制御信号４１を反転し第２の制御信号７１を生成するインバータ７と、第１および第２の差動入力制御部（ＳＷ１、ＳＷ２）とで構成される。以下、本実施の形態にかかるオペアンプ回路１０について詳細に説明する。

第１の差動入力部１は、差動接続されたＰＭＯＳトランジスタ１１、１２と、ＰＭＯＳトランジスタ１１、１２のソース側に電流を供給するための高位側電源Ｖｄｄに接続された定電流回路１３とを有する。また、第２の差動入力部２は、差動接続されたＰＭＯＳトランジスタ２１、２２と、ＰＭＯＳトランジスタ２１、２２のソース側に電流を供給するための高位側電源Ｖｄｄに接続された定電流回路２３とを有する。第１の差動入力部１のＰＭＯＳトランジスタ１１、１２と、第２の差動入力部２のＰＭＯＳトランジスタ２１、２２のドレインは中間段３の入力に接続されている。

入力端子（非反転入力端子）５から入力される入力信号Ｖｉｎは第１の差動入力部１のＰＭＯＳトランジスタ１２のゲートに供給される。また、入力信号Ｖｉｎは第２の差動入力部２のＰＭＯＳトランジスタ２２のゲートに、第２の差動入力制御部（ＳＷ２）を介して供給される。つまり、第２の差動入力部２のＰＭＯＳトランジスタ２２のゲートに入力信号Ｖｉｎを供給するか否かは、インバータ７から出力される第２の制御信号７１により制御される。

また、出力段８から出力される出力信号Ｖｏｕｔは、第１の差動入力部１のＰＭＯＳトランジスタ１１のゲートおよび第２の差動入力部２のＰＭＯＳトランジスタ２１のゲートに供給される。つまり、オペアンプ回路１０はいわゆるボルテージフォロア接続されたオペアンプ回路である。また、第１の差動入力制御部（ＳＷ１）は第１の差動入力部１のＰＭＯＳトランジスタ１１のゲートと第２の差動入力部２のＰＭＯＳトランジスタ２２のゲートとの間に設けられており、第１の制御信号４１に基づきこれらの接続が制御される。

ここで、第１の差動入力部１のＰＭＯＳトランジスタ１１、１２のトランジスタサイズと、第２の差動入力部２のＰＭＯＳトランジスタ２１、２２のトランジスタサイズは下記の関係にある。

（第１の差動入力部１のＰＭＯＳトランジスタ１１、１２のトランジスタサイズ） ＜ （第２の差動入力部２のＰＭＯＳトランジスタ２１、２２のトランジスタサイズ）・・・式１

中間段３は、高位側電源Ｖｄｄと低位側電源Ｖｓｓと接続され、第１の差動入力部１のＰＭＯＳトランジスタ１１、１２のドレインおよび第２の差動入力部２のＰＭＯＳトランジスタ２１、２２のドレインからの出力に基づき、出力段トランジスタＭＰ１、ＭＮ１を動作させるための信号を生成し、ノード３１、３２に出力する。

出力段８はＰ型の出力段トランジスタＭＰ１（第１のＰ型トランジスタ）とＮ型の出力段トランジスタＭＮ１（第１のＮ型トランジスタ）を備える。出力段トランジスタＭＰ１のソースは高位側電源Ｖｄｄに接続され、ゲートはノード３１に接続され、ドレインはノード８１に接続されている。また、出力段トランジスタＭＮ１のドレインはノード８１に接続され、ゲートはノード３２に接続され、ソースは低位側電源Ｖｓｓに接続されている。出力段８は、中間段からノード３１、３２に出力される信号に応じた出力信号Ｖｏｕｔをノード８１に出力する。

制御信号生成部４は、高位側電源Ｖｄｄと低位側電源Ｖｓｓと接続され、中間段３からノード３１、３２に出力される信号に応じて第１の制御信号４１を生成し、この第１の制御信号４１を第１の差動入力制御部（ＳＷ１）とインバータ７に出力する。インバータ７は第１の制御信号４１を反転して第２の制御信号７１を生成し、この第２の制御信号７１を第２の差動入力制御部（ＳＷ２）へ出力する。

第１の差動入力制御部（ＳＷ１）と第２の差動入力制御部（ＳＷ２）は、それぞれ第１の制御信号４１、第２の制御信号７１に基づき接続をオン・オフする。これにより、第１の差動入力制御部（ＳＷ１）と第２の差動入力制御部（ＳＷ２）は、（１）第１の差動入力部１を使用する場合、（２）第１の差動入力部１および第２の差動入力部２を使用する場合、のいずれかを選択することができる。

つまり、（１）第１の差動入力部１を使用する場合、第１の差動入力制御部（ＳＷ１）をオンし、第２の差動入力制御部（ＳＷ２）をオフし、第２の差動入力部２の正極と負極（ＰＭＯＳトランジスタ２１、２２のゲート）をノード８１と短絡させる。

また、（２）第１の差動入力部１および第２の差動入力部２を使用する場合、第１の差動入力制御部（ＳＷ１）をオフし、第２の差動入力制御部（ＳＷ２）をオンし、第２の差動入力部２のＰＭＯＳトランジスタ２２のゲートを入力端子５と短絡させる。これにより、第１の差動入力部１のＰＭＯＳトランジスタ１２のゲートと第２の差動入力部２のＰＭＯＳトランジスタ２２のゲートのそれぞれに入力信号Ｖｉｎが供給される。なお、第１の差動入力制御部（ＳＷ１）と第２の差動入力制御部（ＳＷ２）が同時にオンする場合はない。

図２は本実施の形態にかかるオペアンプ回路１０を構成する制御信号生成部４の一例を示す回路図である。図２に示す制御信号生成部４は、検出回路４３と比較回路４４とを備える。検出回路４３はＰ型トランジスタＭＰ２（第２のＰ型トランジスタ）、ＭＰ３（第３のＰ型トランジスタ）とＮ型トランジスタＭＮ２（第２のＮ型トランジスタ）、ＭＮ３（第３のＮ型トランジスタ）とを備える。Ｐ型トランジスタＭＰ２のソースは高位側電源Ｖｄｄと接続され、ゲートはノード３１（中間段３からの第１の信号）と接続され、ドレインはノード４５と接続されている。Ｎ型トランジスタＭＮ２のドレインはノード４５と接続され、ゲートはノード３２（中間段３からの第２の信号）と接続され、ソースは低位側電源Ｖｓｓと接続されている。

同様に、Ｐ型トランジスタＭＰ３のソースは高位側電源Ｖｄｄと接続され、ゲートはノード３１（中間段３からの第１の信号）と接続され、ドレインはノード４６と接続されている。Ｎ型トランジスタＭＮ３のドレインはノード４６と接続され、ゲートはノード３２（中間段３からの第２の信号）と接続され、ソースは低位側電源Ｖｓｓと接続されている。

このとき、Ｐ型トランジスタＭＰ１〜ＭＰ３、Ｎ型トランジスタＭＮ１〜ＭＮ３のトランジスタサイズは以下の関係を有する。

（ＭＰ２のトランジスタサイズ／ＭＰ１のトランジスタサイズ）
＞ （ＭＮ２のトランジスタサイズ／ＭＮ１のトランジスタサイズ） ・・・式２

（ＭＰ３のトランジスタサイズ／ＭＰ１のトランジスタサイズ）
＜ （ＭＮ３のトランジスタサイズ／ＭＮ１のトランジスタサイズ） ・・・式３

Ｐ型トランジスタＭＰ２およびＮ型トランジスタＭＮ２で生成された検出信号ＣＯＭＰ１と、Ｐ型トランジスタＭＰ３およびＮ型トランジスタＭＮ３で生成された検出信号ＣＯＭＰ２は比較回路４４に供給され、比較回路４４は制御信号４１を生成する。制御信号４１は第１の差動入力制御部（ＳＷ１）とインバータ７に供給される。

図３は、比較回路４４の一例を示す回路図である。図３に示すように比較回路４４はＥＸＯＲ回路４７を備える。ＥＸＯＲ回路４７の入力には検出回路４３の検出信号ＣＯＭＰ１、ＣＯＭＰ２が入力される。ＥＸＯＲ回路４７はこの検出信号ＣＯＭＰ１、ＣＯＭＰ２に基づく演算結果をノード４１に出力する。

次に、本実施の形態にかかるオペアンプ回路１０の動作について、図４を用いて説明する。図４は、本実施の形態にかかるオペアンプ回路の動作を説明するためのタイミングチャートである。なお、図４に示すタイミングチャートは、図１に示す制御信号生成部４として図２に示す検出回路４３と比較回路４４とを備えるオペアンプ回路１０の動作を示している。

ここで、比較回路４４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２の２つの電位が同じ論理レベルであるときには、オペアンプ１０の動作状態が変動状態であると判定し、第１の制御信号４１として第１の差動入力制御部（ＳＷ１）をオンにする制御信号を出力する。このとき、第１および第２の差動入力部１、２のうち、第１の差動入力部１が使用される。なお、変動状態とは入力信号Ｖｉｎの変動が比較的大きい状態を意味する。

一方、比較回路４４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２の２つの電位が異なる論理レベルであるときには、オペアンプ１０の動作状態が平衡状態であると判定し、第１の制御信号４１として第１の差動入力制御部（ＳＷ１）をオフにする制御信号を出力する。このとき、第２の制御信号７１として第２の差動入力制御部（ＳＷ２）をオンにする制御信号が出力されるため、第１の差動入力部１および前記第２の差動入力部２の両方が使用される。なお、平衡状態とは入力信号Ｖｉｎの変動が比較的小さい状態を意味する。

図４に示すように、オペアンプ１０の動作状態はＴ１からＴ２までとＴ３からＴ４までの平衡状態と、Ｔ０からＴ１までとＴ２からＴ３までの変動状態の２つに大別できる。さらに変動状態は、Ｔ０からＴ１までの充電状態とＴ２からＴ３までの放電状態の２つに分けることができる。

まず、Ｔ０からＴ１まで、つまり変動状態でかつ充電状態のときの動作について説明する。図４に示すようにＴ０のタイミングで入力信号Ｖｉｎが立ち上がる。このとき、中間段３は出力段トランジスタＭＰ１のゲートに接続されているノード３１の電位を下げる。このとき、出力段トランジスタＭＮ１のゲートに接続されているノード３２の電位は変わらない。よって、出力段トランジスタＭＰ１のゲートの電位が下がるため、ノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは増加する。

また、このとき図２に示す検出回路４３では、Ｐ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも大きいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＨレベルとなる。つまり、ノード３１の電位が下がるためＰ型トランジスタＭＰ２に流れるドレイン電流が増加する。一方、ノード３２の電位は低い状態であるのでＮ型トランジスタＭＮ２に流れるドレイン電流は小さい。このため、ノード４５がＨレベルとなる。

また、同様に図２に示す検出回路４３では、Ｐ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも大きいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＨレベルとなる。つまり、ノード３１の電位が下がるためＰ型トランジスタＭＰ３に流れるドレイン電流が増加する。一方、ノード３２の電位は低い状態であるのでＮ型トランジスタＭＮ３に流れるドレイン電流は小さい。このため、ノード４６がＨレベルとなる。

比較回路４４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが同じ論理レベル（Ｈレベル）であるため、第１の差動入力制御部（ＳＷ１）をオンにする第１の制御信号４１（Ｌレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオフにする第２の制御信号７１（Ｈレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２のうち、トランジスタサイズが小さいＰＭＯＳトランジスタ１１、１２を備えた第１の差動入力部１のみが使用される。このため、入力ゲート容量が小さくなり、差動入力信号に対する入力時定数は小さくなり、差動入力信号の伝達遅延時間が小さくなる。このとき、第２の差動入力部２のＰＭＯＳトランジスタ２１、２２のゲートには出力信号Ｖｏｕｔが供給されているので、ＰＭＯＳトランジスタ２１、２２のゲートは入力信号Ｖｉｎの電位に従い充電される。

次に、Ｔ１からＴ２まで、つまり平衡状態のときの動作について説明する。図４に示すようにＴ１以降では入力信号Ｖｉｎ、出力信号Ｖｏｕｔは一定となる。このとき、中間段３は出力段トランジスタＭＰ１のゲートに接続されているノード３１にＨレベルの一定電圧を出力する。また、中間段３は出力段トランジスタＭＮ１のゲートに接続されているノード３２にＬレベルの一定電圧を出力する。よって、この場合はノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは一定に保持される。

また、このとき図２に示す検出回路４３では、前述した式２よりＰ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも大きいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＨレベルとなる。つまり、ノード３１の電位がＨレベルで一定となるためＰ型トランジスタＭＰ２がオフし、ノード３２の電位がＬレベルで一定となるためＮ型トランジスタＭＮ２もオフする。しかし、このときＰ型トランジスタＭＰ２、Ｎ型トランジスタＭＮ２にはリーク電流が流れている。そして、前述の式２に示したトランジスタサイズの関係から、Ｐ型トランジスタＭＰ２に流れるリーク電流はＮ型トランジスタＭＮ２に流れるリーク電流よりも大きい。このため、ノード４５がＨレベルとなる。

また、同様に図２に示す検出回路４３では、前述した式３よりＰ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも小さいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＬレベルとなる。つまり、ノード３１の電位がＨレベルで一定となるためＰ型トランジスタＭＰ３がオフし、ノード３２の電位がＬレベルで一定となるためＮ型トランジスタＭＮ３もオフする。しかし、このときＰ型トランジスタＭＰ３、Ｎ型トランジスタＭＮ３にはリーク電流が流れている。そして、前述の式３に示したトランジスタサイズの関係から、Ｐ型トランジスタＭＰ３に流れるリーク電流はＮ型トランジスタＭＮ３に流れるリーク電流よりも小さい。このため、ノード４６がＬレベルとなる。

比較回路４４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが異なる論理レベルであるため、第１の差動入力制御部（ＳＷ１）をオフにする第１の制御信号４１（Ｈレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオンにする第２の制御信号７１（Ｌレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２の両方が使用される。つまり、第１および第２の差動入力部１、２に入力信号Ｖｉｎが入力されるため、オペアンプ間のオフセット量を、第１の差動入力部１にのみ入力信号Ｖｉｎが入力された場合と比べて小さくすることができる。

次に、Ｔ２からＴ３まで、つまり変動状態でかつ放電状態のときの動作について説明する。図４に示すようにＴ２のタイミングで入力信号Ｖｉｎが立ち下がる。このとき、中間段３は出力段トランジスタＭＮ１のゲートに接続されているノード３２の電位を上げる。このとき、出力段トランジスタＭＰ１のゲートに接続されているノード３１の電位は変わらない。よって、出力段トランジスタＭＮ１のゲートの電位が上がるため、ノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは減少する。

また、このとき図２に示す検出回路４３では、Ｐ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも小さいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＬレベルとなる。つまり、ノード３１の電位が高い状態であるためＰ型トランジスタＭＰ２に流れるドレイン電流は小さい。一方、ノード３２の電位が上がるためＮ型トランジスタＭＮ２に流れるドレイン電流は増加する。このため、ノード４５がＬレベルとなる。

また、同様に図２に示す検出回路４３では、Ｐ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも小さいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＬレベルとなる。つまり、ノード３１の電位が高い状態であるためＰ型トランジスタＭＰ３に流れるドレイン電流は小さい。一方、ノード３２の電位は上がるためＮ型トランジスタＭＮ３に流れるドレイン電流は増加する。このため、ノード４６がＬレベルとなる。

比較回路４４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが同じ論理レベル（Ｌレベル）であるため、第１の差動入力制御部（ＳＷ１）をオンにする第１の制御信号４１（Ｌレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオフにする第２の制御信号７１（Ｈレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２のうち、トランジスタサイズが小さいＰＭＯＳトランジスタ１１、１２を備えた第１の差動入力部１のみが使用される。このため、入力ゲート容量が小さくなり、差動入力信号に対する入力時定数は小さくなり、差動入力信号の伝達遅延時間が小さくなる。

次に、Ｔ３からＴ４まで、つまり平衡状態のときの動作について説明する。図４に示すようにＴ３以降では入力信号Ｖｉｎ、出力信号Ｖｏｕｔは一定となる。このとき、中間段３は出力段トランジスタＭＰ１のゲートに接続されているノード３１にＨレベルの一定電圧を出力する。また、中間段３は出力段トランジスタＭＮ１のゲートに接続されているノード３２にはＬレベルの一定電圧を出力する。よって、この場合はノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは一定に保持される。

また、このとき図２に示す検出回路４３では、前述した式２よりＰ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも大きいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＨレベルとなる。つまり、ノード３１の電位がＨレベルで一定となるためＰ型トランジスタＭＰ２がオフし、ノード３２の電位がＬレベルで一定となるためＮ型トランジスタＭＮ２もオフする。しかし、このときＰ型トランジスタＭＰ２、Ｎ型トランジスタＭＮ２にはリーク電流が流れている。そして、前述の式２に示したトランジスタサイズの関係から、Ｐ型トランジスタＭＰ２に流れるリーク電流はＮ型トランジスタＭＮ２に流れるリーク電流よりも大きい。このため、ノード４５がＨレベルとなる。

また、同様に図２に示す検出回路４３では、前述した式３よりＰ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも小さいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＬレベルとなる。つまり、ノード３１の電位がＨレベルで一定となるためＰ型トランジスタＭＰ３がオフし、ノード３２の電位がＬレベルで一定となるためＮ型トランジスタＭＮ３もオフする。しかし、このときＰ型トランジスタＭＰ３、Ｎ型トランジスタＭＮ３にはリーク電流が流れている。そして、前述の式３に示したトランジスタサイズの関係から、Ｐ型トランジスタＭＰ３に流れるリーク電流はＮ型トランジスタＭＮ３に流れるリーク電流よりも小さい。このため、ノード４６がＬレベルとなる。

比較回路４４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが異なる論理レベルであるため、第１の差動入力制御部（ＳＷ１）をオフにする第１の制御信号４１（Ｈレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオンにする第２の制御信号７１（Ｌレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２の両方が使用される。つまり、第１および第２の差動入力部１、２に入力信号Ｖｉｎが入力されるため、オペアンプ間のオフセット量を、第１の差動入力部１にのみ入力信号Ｖｉｎが入力された場合と比べて小さくすることができる。

以上で説明したように、本実施の形態にかかるオペアンプ回路は、第１の差動対を構成するトランジスタ１１、１２を備える第１の差動入力部１と、第１の差動対を構成するトランジスタ１１、１２よりもトランジスタサイズが大きい第２の差動対を構成するトランジスタ２１、２２を備える第２の差動入力部２と、を有する。そして、入力信号Ｖｉｎの変動が大きい場合（変動状態の場合）、トランジスタサイズが小さい第１の差動対を構成するトランジスタ１１、１２を備える第１の差動入力部１のみを用いることで、差動入力部の入力ゲート容量を小さくすることができる。このため、差動入力信号に対する入力時定数を小さくすることができ、差動入力信号の伝達遅延時間を小さくすることができる。

一方、入力信号Ｖｉｎの変動が小さい場合（平衡状態の場合）、トランジスタサイズが小さい第１の差動対を構成するトランジスタ１１、１２を備える第１の差動入力部１に加えて、トランジスタサイズが大きい第２の差動対を構成するトランジスタ２１、２２を備える第２の差動入力部２を用いる。これにより、オペアンプ間のオフセット量を、第１の差動入力部１にのみ入力信号Ｖｉｎが入力された場合と比べて小さくすることができる。

このように、本実施の形態にかかるオペアンプ回路では、オペアンプ回路の動作状態を検知し、動作状態に応じて第１および第２の差動入力部１、２を切り替えることができるので、一時的に差動入力部の入力時定数を小さくすることができ、差動入力信号の伝達遅延時間を小さくすることができる。

なお、上記で説明した本実施の形態において、Ｐ型トランジスタの代わりにＮ型トランジスタを用いてもよく、またＮ型トランジスタの代わりにＰ型トランジスタを用いてもよい。また、図２、図３に示した検出回路４３と比較回路４４は一例であり、同様の動作をする回路であればどのような回路を用いてもよい。

実施の形態２
次に、本発明の実施の形態２について図５を用いて説明する。図５は本実施の形態にかかるオペアンプ回路２０を説明するための回路図である。本実施の形態にかかるオペアンプ回路２０は、図１に示した実施の形態１にかかるオペアンプ回路１０と比べて制御信号生成部９（図１では制御信号生成部４）にＳＴＢ信号（タイミング信号）を印加するＳＴＢ信号端子１５が設けられている点が異なる。また、図６は本実施の形態にかかるオペアンプ回路２０の制御信号生成部９を示す回路図である。図６に示す制御信号生成部９は、図２に示した実施の形態１にかかるオペアンプ回路１０の制御信号生成部４と比べて、ＳＴＢ信号端子１５から比較回路９４にＳＴＢ信号が印加される点が異なる。これ以外の部分は実施の形態１にかかるオペアンプ回路１０と同様であるので重複した説明は省略する。なお、実施の形態１にかかる部分と同一の構成要素には同一の符号を付している。

図７は、図６に示した比較回路９４の一例を示す回路図である。比較回路９４はＥＸＮＯＲ回路９５とＮＯＲ回路９８とを備える。比較回路９４のＥＸＮＯＲ回路９５の入力には検出回路からの検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２が供給される。ＥＸＮＯＲ回路９５は検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２に基づく演算結果をＮＯＲ回路９８の一方の入力９６に供給する。ＮＯＲ回路９８の他方の入力９７にはＳＴＢ信号が供給される。そして、ＮＯＲ回路９８はＥＸＮＯＲ回路９５の演算結果とＳＴＢ信号とに基づく演算結果を第１の制御信号４１として出力する。

次に、本実施の形態にかかるオペアンプ回路２０の動作について、図８を用いて説明する。図８は、本実施の形態にかかるオペアンプ回路２０の動作を説明するためのタイミングチャートである。なお、図８に示すタイミングチャートは、図５に示す制御信号生成部９として図６に示す検出回路４３と比較回路９４とを備えるオペアンプ回路２０の動作を示している。

ここで、比較回路９４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２の２つの電位が同じ論理レベルであるときには、オペアンプ１０の動作状態が変動状態であると判定し、第１の制御信号４１として第１の差動入力制御部（ＳＷ１）をオンにする制御信号を出力する。このとき、第１および第２の差動入力部１のうち、第１の差動入力部１が使用される。なお、変動状態とは入力信号Ｖｉｎの変動が比較的大きい状態を意味する。

一方、比較回路９４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２の２つの電位が異なる論理レベルであるときには、オペアンプ２０の動作状態が平衡状態であると判定し、第１の制御信号４１として第１の差動入力制御部（ＳＷ１）をオフにする制御信号を出力する。このとき、第２の制御信号７１として第２の差動入力制御部（ＳＷ２）をオンにする制御信号が出力されるため、第１の差動入力部１および前記第２の差動入力部２の両方が使用される。なお、平衡状態とは入力信号Ｖｉｎの変動が比較的小さい状態を意味する。

ここで、本実施の形態にかかるオペアンプ回路２０では、第１および第２の制御信号４１、７１はＳＴＢ信号の立ち上がりエッジに従い出力される。すなわち、図７に示すように、検出信号ＣＯＭＰ１とＣＯＭＰ２をＥＸＮＯＲ回路９５に入力し、ＥＸＮＯＲ回路９５の出力信号とＳＴＢ信号をＮＯＲ回路９８に入力することで、ＳＴＢ信号の立ち上がりのタイミングで第１の制御信号４１を出力することができる。

図８に示すように、オペアンプ２０の動作状態はＴ１からＴ２までとＴ３からＴ４までの平衡状態と、Ｔ０からＴ１までとＴ２からＴ３までの変動状態の２つに大別できる。さらに変動状態は、Ｔ０からＴ１までの充電状態とＴ２からＴ３までの放電状態の２つに分けることができる。

まず、Ｔ０からＴ１まで、つまり変動状態でかつ充電状態のときの動作について説明する。図８に示すようにＴ０のタイミングで入力信号Ｖｉｎが立ち上がる。このとき、中間段３は出力段トランジスタＭＰ１のゲートに接続されているノード３１の電位を下げる。このとき、出力段トランジスタＭＮ１のゲートに接続されているノード３２の電位は変わらない。よって、出力段トランジスタＭＰ１のゲートの電位が下がるため、ノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは増加する。

また、このとき図６に示す検出回路４３では、Ｐ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも大きいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＨレベルとなる。

また、同様に図６に示す検出回路４３では、Ｐ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも大きいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＨレベルとなる。

比較回路９４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが同じ論理レベル（Ｈレベル）であるため、ＳＴＢ信号の立ち上がりのタイミングで第１の差動入力制御部（ＳＷ１）をオンにする第１の制御信号４１（Ｌレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオフにする第２の制御信号７１（Ｈレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２のうち、トランジスタサイズが小さいＰＭＯＳトランジスタ１１、１２を備えた第１の差動入力部１のみが使用される。このため、入力ゲート容量が小さくなり、差動入力信号に対する入力時定数は小さくなり、差動入力信号の伝達遅延時間が小さくなる。このとき、第２の差動入力部２のＰＭＯＳトランジスタ２１、２２のゲートには出力信号Ｖｏｕｔが供給されているので、ＰＭＯＳトランジスタ２１、２２のゲートは入力信号Ｖｉｎの電位に従い充電される。

次に、Ｔ１からＴ２まで、つまり平衡状態のときの動作について説明する。図８に示すようにＴ１以降では入力信号Ｖｉｎ、出力信号Ｖｏｕｔは一定となる。このとき、中間段３は出力段トランジスタＭＰ１のゲートに接続されているノード３１にＨレベルの一定電圧を出力する。また、中間段３は出力段トランジスタＭＮ１のゲートに接続されているノード３２にＬレベルの一定電圧を出力する。よって、この場合はノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは一定に保持される。

また、このとき図６に示す検出回路４３では、前述した式２よりＰ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも大きいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＨレベルとなる。また、同様に図６に示す検出回路４３では、前述した式３よりＰ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも小さいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＬレベルとなる。この理由は実施の形態１で説明した場合と同様であるので説明を省略する。

比較回路９４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが異なる論理レベルであるため、ＳＴＢ信号の立ち上がりのタイミングで第１の差動入力制御部（ＳＷ１）をオフにする第１の制御信号４１（Ｈレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオンにする第２の制御信号７１（Ｌレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２の両方が使用される。つまり、第１および第２の差動入力部１、２に入力信号Ｖｉｎが入力されるため、オペアンプ間のオフセット量を、第１の差動入力部１にのみ入力信号Ｖｉｎが入力された場合と比べて小さくすることができる。

次に、Ｔ２からＴ３まで、つまり変動状態でかつ放電状態のときの動作について説明する。図８に示すようにＴ２のタイミングで入力信号Ｖｉｎが立ち下がる。このとき、中間段３は出力段トランジスタＭＮ１のゲートに接続されているノード３２の電位を上げる。このとき、出力段トランジスタＭＰ１のゲートに接続されているノード３１の電位は変わらない。よって、出力段トランジスタＭＮ１のゲートの電位が上がるため、ノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは減少する。

また、このとき図６に示す検出回路４３では、Ｐ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも小さいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＬレベルとなる。

また、同様に図６に示す検出回路４３では、Ｐ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも小さいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＬレベルとなる。

比較回路９４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが同じ論理レベル（Ｌレベル）であるため、ＳＴＢ信号の立ち上がりのタイミングで第１の差動入力制御部（ＳＷ１）をオンにする第１の制御信号４１（Ｌレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオフにする第２の制御信号７１（Ｈレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２のうち、トランジスタサイズが小さいＰＭＯＳトランジスタ１１、１２を備えた第１の差動入力部１のみが使用される。このため、入力ゲート容量が小さくなり、差動入力信号に対する入力時定数は小さくなり、差動入力信号の伝達遅延時間が小さくなる。

次に、Ｔ３からＴ４まで、つまり平衡状態のときの動作について説明する。図８に示すようにＴ３以降では入力信号Ｖｉｎ、出力信号Ｖｏｕｔは一定となる。このとき、中間段３は出力段トランジスタＭＰ１のゲートに接続されているノード３１にＨレベルの一定電圧を出力する。また、中間段３は出力段トランジスタＭＮ１のゲートに接続されているノード３２にはＬレベルの一定電圧を出力する。よって、この場合はノード８１の電位、つまり出力段８の出力信号Ｖｏｕｔは一定に保持される。

また、このとき図６に示す検出回路４３では、前述した式２よりＰ型トランジスタＭＰ２に流れるドレイン電流はＮ型トランジスタＭＮ２に流れるドレイン電流よりも大きいため、ノード４５（つまり、検出信号ＣＯＭＰ１）はＨレベルとなる。また、同様に図６に示す検出回路４３では、前述した式３よりＰ型トランジスタＭＰ３に流れるドレイン電流はＮ型トランジスタＭＮ３に流れるドレイン電流よりも小さいため、ノード４６（つまり、検出信号ＣＯＭＰ２）はＬレベルとなる。この理由は実施の形態１で説明した場合と同様であるので説明を省略する。

比較回路９４は、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２とが異なる論理レベルであるため、ＳＴＢ信号の立ち上がりのタイミングで第１の差動入力制御部（ＳＷ１）をオフにする第１の制御信号４１（Ｈレベルの信号）を出力する。このとき、インバータ７は第２の差動入力制御部（ＳＷ２）をオンにする第２の制御信号７１（Ｌレベルの信号）を出力する。よって、この場合は第１および第２の差動入力部１、２の両方が使用される。つまり、第１および第２の差動入力部１、２に入力信号Ｖｉｎが入力されるため、オペアンプ間のオフセット量を、第１の差動入力部１にのみ入力信号Ｖｉｎが入力された場合と比べて小さくすることができる。

以上で説明した本実施の形態にかかるオペアンプ回路２０でも実施の形態１にかかるオペアンプ回路１０と同様の効果を得ることができる。特に本実施の形態にかかるオペアンプ回路２０では、制御信号生成部９にＳＴＢ信号を印加することで、第１の制御信号４１と第２の制御信号７１が出力されるタイミングをＳＴＢ信号の立ち上がりのタイミングと同期させることができる。つまり、実施の形態１にかかるオペアンプ回路１０の比較回路９４では、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２の論理レベルの変化だけで第１の制御信号４１を切り替えていたのに対して、本実施の形態にかかるオペアンプ回路２０の比較回路９４では、検出信号ＣＯＭＰ１と検出信号ＣＯＭＰ２の論理レベルの変化に加えて、ＳＴＢ信号の論理レベルの変化で第１の制御信号４１を切り替えることができる。

なお、上記で説明した本実施の形態において、Ｐ型トランジスタの代わりにＮ型トランジスタを用いてもよく、またＮ型トランジスタの代わりにＰ型トランジスタを用いてもよい。また、図６、図７に示した検出回路４３と比較回路９４は一例であり、同様の動作をする回路であればどのような回路を用いてもよい。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１ 第１の差動入力部
２ 第２の差動入力部
３ 中間段
４ 制御信号生成部
５ 入力端子（非反転入力端子）
６ 出力端子
７ インバータ
８ 出力段
９ 制御信号生成部
１１、１２ 第１の差動対を構成するトランジスタ
１３ 定電流回路
１５ ＳＴＢ信号入力端子
２１、２２ 第２の差動対を構成するトランジスタ
２３ 定電流回路
３１、３２ ノード
４１ 第１の制御信号
４３ 検出回路
４４ 比較回路
４５、４６ ノード
４７ ＥＸＯＲ回路
７１ 第２の制御信号
９４ 比較回路
９５ ＥＸＮＯＲ回路
９６ ＮＯＲ回路の一方の入力
９７ ＮＯＲ回路の他方の入力
９８ ＮＯＲ回路

Claims (11)

1. 第１の差動対を構成するトランジスタを備える第１の差動入力部と、
   前記第１の差動対を構成するトランジスタよりもトランジスタサイズが大きい第２の差動対を構成するトランジスタを備える第２の差動入力部と、
   前記第１および第２の差動入力部からの出力に応じて信号を生成する中間段と、
   前記中間段で生成された信号に応じて出力信号を生成する出力段トランジスタを備えた出力段と、
   前記中間段で生成された信号に応じて、前記第１の差動入力部を使用する場合または前記第１の差動入力部および前記第２の差動入力部を使用する場合のいずれかを選択する差動入力部選択回路と、
   を有するオペアンプ回路。
2. 前記差動入力部選択回路は、前記第１の差動入力部に入力される入力信号の立ち上がりのタイミング又は立ち下がりのタイミングにおいて、前記第１の差動入力部のみを選択する、請求項１に記載のオペアンプ回路。
3. 前記差動入力部選択回路は、前記第１の差動入力部に入力される入力信号が平衡状態の場合は、前記第１の差動入力部および前記第２の差動入力部を選択する、請求項１または２に記載のオペアンプ回路。
4. 前記差動入力部選択回路はタイミング信号を入力し、前記第１の差動入力部を使用する場合または前記第１の差動入力部および前記第２の差動入力部を使用する場合のいずれかを選択する制御信号を、前記タイミング信号に応じて出力する、請求項１乃至３のいずれか一項に記載のオペアンプ回路。
5. 前記差動入力部選択回路は、
   前記中間段で生成された信号を検出し第１および第２の検出信号を生成する検出回路と、
   前記第１および第２の検出信号を比較し、当該比較結果に基づき制御信号を生成する比較回路と、
   を有する請求項１乃至４のいずれか一項に記載のオペアンプ回路。
6. 前記比較回路は、前記タイミング信号を入力し、当該タイミング信号に応じて前記制御信号を出力する、請求項５に記載のオペアンプ回路。
7. 前記差動入力部選択回路は、更に前記比較回路で生成された前記制御信号に基づき前記第１の差動入力部を使用する場合または前記第１の差動入力部および前記第２の差動入力部を使用する場合のいずれかを切り替える差動入力制御部を有する、請求項５または６に記載のオペアンプ回路。
8. 前記差動入力制御部は、
   前記第１の差動入力部を使用する場合は、前記第１の差動対を構成するトランジスタの一方のゲートに入力信号が供給され、他方のゲートに前記出力段からの出力信号が供給されると共に、前記第２の差動対を構成するトランジスタの両方のゲート端子に前記出力段からの出力信号が供給されるように制御し、
   前記第１の差動入力部および前記第２の差動入力部を使用する場合は、前記第１の差動対を構成するトランジスタの一方のゲートに入力信号が供給され、他方のゲートに前記出力段からの出力信号が供給されると共に、前記第２の差動対を構成するトランジスタの一方のゲートに入力信号が供給され、他方のゲートに前記出力段からの出力信号が供給されるように制御する、請求項７に記載のオペアンプ回路。
9. 前記出力段トランジスタは、
   ソースに高位側の電源が供給され、ゲートに前記中間段で生成された信号のうちの第１の信号が供給され、ドレインが前記出力信号を出力する端子と接続された第１のＰ型トランジスタと、
   ドレインが前記出力信号を出力する端子と接続され、ゲートに前記中間段で生成された信号のうちの第２の信号が供給され、ソースに低位側の電源が供給された第１のＮ型トランジスタと、
   を有する請求項１乃至８のいずれか一項に記載のオペアンプ回路。
10. 前記検出回路は、
    ソースに高位側の電源が供給され、ゲートに前記中間段で生成された信号のうちの第１の信号が供給され、ドレインが前記第１の検出信号を出力するノードと接続された第２のＰ型トランジスタと、
    ドレインが前記第１の検出信号を出力するノードと接続され、ゲートに前記中間段で生成された信号のうちの第２の信号が供給され、ソースに低位側の電源が供給された第２のＮ型トランジスタと、
    ソースに高位側の電源が供給され、ゲートに前記中間段で生成された信号のうちの第１の信号が供給され、ドレインが前記第２の検出信号を出力するノードと接続された第３のＰ型トランジスタと、
    ドレインが前記第２の検出信号を出力するノードと接続され、ゲートに前記中間段で生成された信号のうちの第２の信号が供給され、ソースに低位側の電源が供給された第３のＮ型トランジスタと、
    を備える、請求項５乃至９のいずれか一項に記載のオペアンプ回路。
11. 前記第１乃至第３のＰ型トランジスタ、および前記第１乃至第３のＮ型トランジスタは、
    （第２のＰ型トランジスタのトランジスタサイズ／第１のＰ型トランジスタのトランジスタサイズ）＞（第２のＮ型トランジスタのトランジスタサイズ／第１のＮ型トランジスタのトランジスタサイズ）の関係、および
    （第３のＰ型トランジスタのトランジスタサイズ／第１のＰ型トランジスタのトランジスタサイズ）＜（第３のＮ型トランジスタのトランジスタサイズ／第１のＮ型トランジスタのトランジスタサイズ）の関係、
    を有する請求項１０に記載のオペアンプ回路。

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