JP2001077640A - 演算増幅装置 - Google Patents
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Abstract
(57)【要約】
【課題】 通常のＬＳＩプロセスで作成でき、１〜２ｍ
Ｖ程度の高精度にオフセット補償された演算増幅装置を
提供することを目的とするものである。 【解決手段】 差動増幅器とシングル出力演算増幅器と
が、互いに容量値が等しい２つの容量を介して接続され
ているものである。
Ｖ程度の高精度にオフセット補償された演算増幅装置を
提供することを目的とするものである。 【解決手段】 差動増幅器とシングル出力演算増幅器と
が、互いに容量値が等しい２つの容量を介して接続され
ているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号処理
ＬＳＩ等において制御回路、コンパレータ等に用いられ
る演算増幅器であって、高精度にオフセット電圧を補償
する演算増幅装置に関するものである。
ＬＳＩ等において制御回路、コンパレータ等に用いられ
る演算増幅器であって、高精度にオフセット電圧を補償
する演算増幅装置に関するものである。
【０００２】
【従来の技術】図１１は、現在一般的に使用されている
シングル出力演算増幅器９００の回路構成を示す図であ
る。
シングル出力演算増幅器９００の回路構成を示す図であ
る。
【０００３】図１２は、従来の演算増幅器９００の入出
力電圧特性の一例を示す図である。
力電圧特性の一例を示す図である。
【０００４】図１２に示すように、演算増幅器の電圧利
得は非常に大きく、オフセット電圧Ｖos1が存在する
と、差動入力電圧の原点からＶos1だけずれたところ
で、その出力電圧が急峻に変動する。このために、通常
の演算増幅器を使って帰還回路を構成すると、オフセッ
ト電圧Ｖos1の制御電圧誤差が発生する。
得は非常に大きく、オフセット電圧Ｖos1が存在する
と、差動入力電圧の原点からＶos1だけずれたところ
で、その出力電圧が急峻に変動する。このために、通常
の演算増幅器を使って帰還回路を構成すると、オフセッ
ト電圧Ｖos1の制御電圧誤差が発生する。
【０００５】また、演算増幅器をコンパレータとして使
用し、入力電圧の大小を比較する場合、入力電圧差が｜
Ｖos1｜よりも小さいと、比較判定の誤りが起こる。
用し、入力電圧の大小を比較する場合、入力電圧差が｜
Ｖos1｜よりも小さいと、比較判定の誤りが起こる。
【０００６】演算増幅器のオフセット電圧の原因として
は、入力回路の非対称性等によって発生するシステマテ
ィックオフセットと、ＩＣプロセスばらつき（トランジ
スタの閾値電圧ばらつき）等によって発生するランダム
オフセットがある。システマティックオフセットについ
ては、差動入カトランジスタのドレイン電圧（図１１に
示すＡ、Ｂ点の電位等）を揃える等によって、低減させ
ることができる。
は、入力回路の非対称性等によって発生するシステマテ
ィックオフセットと、ＩＣプロセスばらつき（トランジ
スタの閾値電圧ばらつき）等によって発生するランダム
オフセットがある。システマティックオフセットについ
ては、差動入カトランジスタのドレイン電圧（図１１に
示すＡ、Ｂ点の電位等）を揃える等によって、低減させ
ることができる。
【０００７】しかし、システマティックオフセット除去
後も、１０ｍＶ程度のランダムオフセット電圧が存在
し、これを補償して精度を高める必要がある。
後も、１０ｍＶ程度のランダムオフセット電圧が存在
し、これを補償して精度を高める必要がある。
【０００８】図１３は、従来のシングル出力演算増幅器
における一般的なオフセット補償法を示す図である。
における一般的なオフセット補償法を示す図である。
【０００９】始めにスイッチＳ1〜Ｓ3を閉じ、スイッチ
Ｓ4〜Ｓ5を開く。このときの電圧関係は、ＶREF1＝０で
あるとすると、 （ＶX＋ＶOS1）・（−Ａ1）＝ＶX ∴ ＶX＝−Ａ1・ＶOS1／（１＋Ａ1）≒−ＶOS1 ……（１） となり、オフセット電圧を補償する電圧が容量Ｃに保存
される。
Ｓ4〜Ｓ5を開く。このときの電圧関係は、ＶREF1＝０で
あるとすると、 （ＶX＋ＶOS1）・（−Ａ1）＝ＶX ∴ ＶX＝−Ａ1・ＶOS1／（１＋Ａ1）≒−ＶOS1 ……（１） となり、オフセット電圧を補償する電圧が容量Ｃに保存
される。
【００１０】図１４は、従来の差動出力演算増幅器にお
ける一般的なオフセット補償法を示す図である。
ける一般的なオフセット補償法を示す図である。
【００１１】図１５は、従来例の差動出力演算増幅器に
おける入出力特性の一例を示す図である。
おける入出力特性の一例を示す図である。
【００１２】差動出力演算増幅器は、出力端子を２つ有
し、図１５に示すような入出力電圧特性を持つ。このた
めに、通常のオフセット補償では、図１４に示すよう
に、２つの容量を用いる。オフセット補償の原理は、シ
ングル出力の演算増幅器の場合と同じである。すなわ
ち、始めにスイッチＳ1〜Ｓ4を閉じ、スイッチＳ5〜Ｓ6
を開くことによって、オフセット電圧を補償する電圧が
２つの容量Ｃ1、Ｃ2に保存される。
し、図１５に示すような入出力電圧特性を持つ。このた
めに、通常のオフセット補償では、図１４に示すよう
に、２つの容量を用いる。オフセット補償の原理は、シ
ングル出力の演算増幅器の場合と同じである。すなわ
ち、始めにスイッチＳ1〜Ｓ4を閉じ、スイッチＳ5〜Ｓ6
を開くことによって、オフセット電圧を補償する電圧が
２つの容量Ｃ1、Ｃ2に保存される。
【００１３】
【発明が解決しようとする課題】上記従来のオフセット
補償法では、シングル出力の演算増幅器において、実使
用時に、スイッチＳ1〜Ｓ3を開き、スイッチＳ4〜Ｓ5を
閉じる。この時に、スイッチＳ3の開閉に伴う電荷移動
によって、容量Ｃに新たに電圧が発生し、これが新たな
オフセット電圧となる。演算増幅器におけるスイッチＳ
3の開閉に伴う電荷移動をΔq3とすると、新たなオフセ
ット電圧（Ｖ’OS1）は、 Ｖ’OS1＝Δq3／Ｃ …… （２） となり、通常のＬＳＩプロセスで作成されるスイッチお
よび容量において、数ｍＶのオフセットが発生するとい
う問題がある。
補償法では、シングル出力の演算増幅器において、実使
用時に、スイッチＳ1〜Ｓ3を開き、スイッチＳ4〜Ｓ5を
閉じる。この時に、スイッチＳ3の開閉に伴う電荷移動
によって、容量Ｃに新たに電圧が発生し、これが新たな
オフセット電圧となる。演算増幅器におけるスイッチＳ
3の開閉に伴う電荷移動をΔq3とすると、新たなオフセ
ット電圧（Ｖ’OS1）は、 Ｖ’OS1＝Δq3／Ｃ …… （２） となり、通常のＬＳＩプロセスで作成されるスイッチお
よび容量において、数ｍＶのオフセットが発生するとい
う問題がある。
【００１４】また、従来のオフセット補償法では、差動
出力の演算増幅器において、実使用時にスイッチＳ1〜
Ｓ4を開き、スイッチＳ5〜Ｓ6を閉じる。この時に、ス
イッチＳ3とＳ4との開閉に伴う電荷移動によって、２つ
の容量Ｃ1、Ｃ2に電圧が発生し、これが新たなオフセッ
ト電圧となる。差動出力の演算増幅器におけるスイッチ
Ｓ3、Ｓ4の開閉に伴う電荷移動を、それぞれΔq3、Δq4
とすると、新たなオフセット電圧（Ｖ’OS1）は、 Ｖ’OS1＝（Δq3−Δq4）／Ｃ …… （３） となり、式（２）の場合と同様に、通常のＬＳＩプロセ
スで作成されるスイッチおよび容量において、数ｍＶの
オフセットが発生するという問題がある。
出力の演算増幅器において、実使用時にスイッチＳ1〜
Ｓ4を開き、スイッチＳ5〜Ｓ6を閉じる。この時に、ス
イッチＳ3とＳ4との開閉に伴う電荷移動によって、２つ
の容量Ｃ1、Ｃ2に電圧が発生し、これが新たなオフセッ
ト電圧となる。差動出力の演算増幅器におけるスイッチ
Ｓ3、Ｓ4の開閉に伴う電荷移動を、それぞれΔq3、Δq4
とすると、新たなオフセット電圧（Ｖ’OS1）は、 Ｖ’OS1＝（Δq3−Δq4）／Ｃ …… （３） となり、式（２）の場合と同様に、通常のＬＳＩプロセ
スで作成されるスイッチおよび容量において、数ｍＶの
オフセットが発生するという問題がある。
【００１５】本発明は、通常のＬＳＩプロセスで作成で
き、１〜２ｍＶ程度の高精度にオフセット補償された演
算増幅装置を提供することを目的とするものである。
き、１〜２ｍＶ程度の高精度にオフセット補償された演
算増幅装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】本発明は、差動増幅器と
シングル出力演算増幅器とが、互いに容量値が等しい２
つの容量を介して接続されているものである。
シングル出力演算増幅器とが、互いに容量値が等しい２
つの容量を介して接続されているものである。
【００１７】
【発明の実施の形態および実施例】［第１の実施例］図
１は、本発明の第１の実施例であるオフセット補償され
た演算増幅装置１００を示す図である。
１は、本発明の第１の実施例であるオフセット補償され
た演算増幅装置１００を示す図である。
【００１８】演算増幅装置１００は、差動増幅器Ａ１２
と第１のシングル出力演算増幅器Ａ１１とが、互いに容
量値が等しい２つの容量Ｃ１、Ｃ２を介して接続されて
いるものである。
と第１のシングル出力演算増幅器Ａ１１とが、互いに容
量値が等しい２つの容量Ｃ１、Ｃ２を介して接続されて
いるものである。
【００１９】つまり、演算増幅装置１００は、第１のシ
ングル出力演算増幅器Ａ１１と、第１の差動増幅器Ａ１
２と、第１の容量Ｃ１と、第２の容量Ｃ２と、第１のス
イッチＳ１と、第２のスイッチＳ２と、第３のスイッチ
Ｓ３と、第４のスイッチＳ４と、第５のスイッチＳ５
と、第６のスイッチＳ６とを有する。
ングル出力演算増幅器Ａ１１と、第１の差動増幅器Ａ１
２と、第１の容量Ｃ１と、第２の容量Ｃ２と、第１のス
イッチＳ１と、第２のスイッチＳ２と、第３のスイッチ
Ｓ３と、第４のスイッチＳ４と、第５のスイッチＳ５
と、第６のスイッチＳ６とを有する。
【００２０】第１の容量Ｃ１は、シングル出力演算増幅
器Ａ１１の第１の入力端子と差動増幅器Ａ１２の第１の
出力端子との間に接続され、第２の容量Ｃ２は、シング
ル出力演算増幅器Ａ１１の第２の入力端子と差動増幅器
Ａ１２の第２の出力端子との間に接続されている。
器Ａ１１の第１の入力端子と差動増幅器Ａ１２の第１の
出力端子との間に接続され、第２の容量Ｃ２は、シング
ル出力演算増幅器Ａ１１の第２の入力端子と差動増幅器
Ａ１２の第２の出力端子との間に接続されている。
【００２１】第１のスイッチＳ１は、シングル出力演算
増幅器Ａ１２の第１の入力端子と第１の基準電位ＶＲＥ
Ｆ１との間に接続され、第２のスイッチＳ２は、シング
ル出力演算増幅器Ａ１２の第２の入力端子と第１の基準
電位ＶＲＥＦ１との間に接続され、第３のスイッチＳ３
は、差動増幅器Ａ１２の第１の入力端子と第２の基準電
位ＶＲＥＦ２との間に接続され、第４のスイッチＳ４
は、差動増幅器Ａ１２の第２の入力端子と第２の基準電
位ＶＲＥＦ２との間に接続され、第５のスイッチＳ５
は、差動増幅器Ａ１２の第１の入力端子に接続、第６の
スイッチＳ６は、差動増幅器Ａ１２の第２の入力端子に
接続されている。
増幅器Ａ１２の第１の入力端子と第１の基準電位ＶＲＥ
Ｆ１との間に接続され、第２のスイッチＳ２は、シング
ル出力演算増幅器Ａ１２の第２の入力端子と第１の基準
電位ＶＲＥＦ１との間に接続され、第３のスイッチＳ３
は、差動増幅器Ａ１２の第１の入力端子と第２の基準電
位ＶＲＥＦ２との間に接続され、第４のスイッチＳ４
は、差動増幅器Ａ１２の第２の入力端子と第２の基準電
位ＶＲＥＦ２との間に接続され、第５のスイッチＳ５
は、差動増幅器Ａ１２の第１の入力端子に接続、第６の
スイッチＳ６は、差動増幅器Ａ１２の第２の入力端子に
接続されている。
【００２２】次に、演算増幅装置１００の動作について
説明する。
説明する。
【００２３】オフセット補償する場合、始めにスイッチ
Ｓ1〜Ｓ4を閉じ、スイッチＳ5〜Ｓ6を開く。このとき
に、差動増幅器のオフセット電圧ＶOS2の電圧利得Ａ2倍
の電圧が、容量Ｃ1とＣ2とに保存される。
Ｓ1〜Ｓ4を閉じ、スイッチＳ5〜Ｓ6を開く。このとき
に、差動増幅器のオフセット電圧ＶOS2の電圧利得Ａ2倍
の電圧が、容量Ｃ1とＣ2とに保存される。
【００２４】この後、スイッチＳ1〜Ｓ4を開き、スイッ
チＳ5〜Ｓ6を閉じると、最終的なオフセット電圧Ｖeff
が決まり、この最終的なオフセット電圧Ｖeffは、 Ｖeff＝（Δq1−Δq2）／Ａ2Ｃ＋ＶOS1／Ａ2 ……（４） になる。ここで、Δq1、Δq2は、それぞれスイッチ
Ｓ1、Ｓ2開閉に伴う移動電荷量であり、ＶOS1は、演算
増幅器のオフセット電圧である。また、第１の容量Ｃ1
の値＝第２の容量Ｃ2の値＝Ｃであるとした。
チＳ5〜Ｓ6を閉じると、最終的なオフセット電圧Ｖeff
が決まり、この最終的なオフセット電圧Ｖeffは、 Ｖeff＝（Δq1−Δq2）／Ａ2Ｃ＋ＶOS1／Ａ2 ……（４） になる。ここで、Δq1、Δq2は、それぞれスイッチ
Ｓ1、Ｓ2開閉に伴う移動電荷量であり、ＶOS1は、演算
増幅器のオフセット電圧である。また、第１の容量Ｃ1
の値＝第２の容量Ｃ2の値＝Ｃであるとした。
【００２５】ここで、電荷（Δq1−Δq2）によって発生
するオフセット電圧は、式（４）に示すように、従来技
術におけるオフセット電圧を示す式（２）よりも、電圧
利得Ａ2分の１に低減される。
するオフセット電圧は、式（４）に示すように、従来技
術におけるオフセット電圧を示す式（２）よりも、電圧
利得Ａ2分の１に低減される。
【００２６】図２は、差動増幅器Ａ２の回路構成を示す
図である。
図である。
【００２７】図３は、図２に示す差動増幅器Ａ２におけ
る入出力電圧特性を示す図である。
る入出力電圧特性を示す図である。
【００２８】ここで、差動増幅器のオフセット電圧を補
償するためには、差動入力電圧が０である時に、出力が
オーバーフローせず遷移領域にある必要がある。したが
って、 −ＶDD／２＜Ａ2・ＶOS2＜ＶDD／２ ……（５） を満たすように、差動増幅器Ａ１２の電圧利得を設定す
る。
償するためには、差動入力電圧が０である時に、出力が
オーバーフローせず遷移領域にある必要がある。したが
って、 −ＶDD／２＜Ａ2・ＶOS2＜ＶDD／２ ……（５） を満たすように、差動増幅器Ａ１２の電圧利得を設定す
る。
【００２９】通常の差動増幅器の電圧利得は、５〜１０
程度であるので、式（５）の条件を容易に満たすことが
でき、｜ＶOS1｜≒１０ｍＶとすると、最終的なオフセ
ット電圧を、２ｍＶ程度に低減することができる。
程度であるので、式（５）の条件を容易に満たすことが
でき、｜ＶOS1｜≒１０ｍＶとすると、最終的なオフセ
ット電圧を、２ｍＶ程度に低減することができる。
【００３０】また、上記差動増幅器Ａ１２の代わりに、
低利得の差動出力演算増幅器を用いるようにしてもよ
い。
低利得の差動出力演算増幅器を用いるようにしてもよ
い。
【００３１】図４は、上記実施例に用いる低利得の差動
出力演算増幅器Ａ１２１の一例を示す図である。
出力演算増幅器Ａ１２１の一例を示す図である。
【００３２】低利得の差動出力演算増幅器Ａ１２１にお
いて、一般に用いられる差動出力演算増幅器の入力用ト
ランジスタＭ１、Ｍ２のソース端子に、抵抗ＲSを接続
することによって、負帰還をかけ、電圧利得を低下させ
る。抵抗ＲSの値を調整することによって、図３に示す
特性と同様の入出力電圧特性を持つことができる。
いて、一般に用いられる差動出力演算増幅器の入力用ト
ランジスタＭ１、Ｍ２のソース端子に、抵抗ＲSを接続
することによって、負帰還をかけ、電圧利得を低下させ
る。抵抗ＲSの値を調整することによって、図３に示す
特性と同様の入出力電圧特性を持つことができる。
【００３３】電圧利得を充分小さくする（２０程度以下
にする）ことによって、式（５）の条件を満たすことが
でき、しかも、オフセット電圧を１ｍＶ以下に低減する
ことができる。
にする）ことによって、式（５）の条件を満たすことが
でき、しかも、オフセット電圧を１ｍＶ以下に低減する
ことができる。
【００３４】図５は、上記実施例に用いる他の低利得の
差動出力演算増幅器Ａ１２２を示す図である。
差動出力演算増幅器Ａ１２２を示す図である。
【００３５】一般に用いられる差動出力演算増幅器の出
力端子間を抵抗ＲCで接続することによって、電圧利得
を低下させている。抵抗ＲCの値を調整することによっ
て、図３に示す特性と同様の入出力電圧特性を持つこと
ができる。電圧利得を充分小さくする（２０程度以下に
する）ことによって、式（５）の条件を満たすことがで
き、しかも、オフセット電圧を１ｍＶ以下に低減するこ
とができる。
力端子間を抵抗ＲCで接続することによって、電圧利得
を低下させている。抵抗ＲCの値を調整することによっ
て、図３に示す特性と同様の入出力電圧特性を持つこと
ができる。電圧利得を充分小さくする（２０程度以下に
する）ことによって、式（５）の条件を満たすことがで
き、しかも、オフセット電圧を１ｍＶ以下に低減するこ
とができる。
【００３６】［第２の実施例］図６は、本発明の第２の
実施例であるオフセット補償された演算増幅装置２００
を示す図である。
実施例であるオフセット補償された演算増幅装置２００
を示す図である。
【００３７】演算増幅装置２００では、通常の演算増幅
器Ａ１１の入力に、容量を介して、電圧利得の相等しい
２つの低利得演算増幅器Ａ２１、Ａ２２が接続されてい
る。つまり、演算増幅装置２００は、演算増幅装置１０
０において、差動増幅器Ａ１２の代わりに、第１の低利
得演算増幅器Ａ２１、第２の低利得演算増幅器Ａ２２を
設けたものである。
器Ａ１１の入力に、容量を介して、電圧利得の相等しい
２つの低利得演算増幅器Ａ２１、Ａ２２が接続されてい
る。つまり、演算増幅装置２００は、演算増幅装置１０
０において、差動増幅器Ａ１２の代わりに、第１の低利
得演算増幅器Ａ２１、第２の低利得演算増幅器Ａ２２を
設けたものである。
【００３８】すなわち、演算増幅装置２００は、第１の
シングル出力演算増幅器Ａ１１と、第１の低利得シング
ル出力演算増幅器Ａ２１と、第２の低利得シングル出力
演算増幅器Ａ２２と、第１の容量Ｃ１と、第２の容量Ｃ
２と、第１〜第６のスイッチＳ１〜Ｓ６とを有する。
シングル出力演算増幅器Ａ１１と、第１の低利得シング
ル出力演算増幅器Ａ２１と、第２の低利得シングル出力
演算増幅器Ａ２２と、第１の容量Ｃ１と、第２の容量Ｃ
２と、第１〜第６のスイッチＳ１〜Ｓ６とを有する。
【００３９】第１の容量Ｃ１は、第１のシングル出力演
算増幅器Ａ１１の第１の入力端子と第１の低利得シング
ル出力演算増幅器Ａ２１の出力端子との間に接続され、
第２の容量Ｃ２は、第１のシングル出力演算増幅器Ａ１
１の第２の入力端子と第２の低利得シングル出力演算増
幅器Ａ２２の出力端子との間に接続され、第１の容量Ｃ
１の値と第２の容量Ｃ２の値とは等しい。
算増幅器Ａ１１の第１の入力端子と第１の低利得シング
ル出力演算増幅器Ａ２１の出力端子との間に接続され、
第２の容量Ｃ２は、第１のシングル出力演算増幅器Ａ１
１の第２の入力端子と第２の低利得シングル出力演算増
幅器Ａ２２の出力端子との間に接続され、第１の容量Ｃ
１の値と第２の容量Ｃ２の値とは等しい。
【００４０】また、第１のスイッチＳ１は、第１のシン
グル出力演算増幅器Ａ１１の第１の入力端子と第１の基
準電位ＶＲＥＦ１との間に接続され、第２のスイッチＳ
２は、第１のシングル出力演算増幅器Ａ１１の第２の入
力端子と第１の基準電位ＶＲＥＦ１との間に接続され、
第３のスイッチＳ３は、第１の低利得シングル出力演算
増幅器Ａ２１の第１の入力端子と第２の基準電位ＶＲＥ
Ｆ２との間に接続され、第４のスイッチＳ４は、第１の
低利得シングル出力演算増幅器Ａ２１の第２の入力端子
と第２の基準電位ＶＲＥＦ２との間に接続され、第５の
スイッチＳ５は、第１の低利得シングル出力演算増幅器
Ａ２１の第１の入力端子に接続され、第６のスイッチＳ
６は、第１の低利得シングル出力演算増幅器Ａ２１の第
２の入力端子に接続されている。
グル出力演算増幅器Ａ１１の第１の入力端子と第１の基
準電位ＶＲＥＦ１との間に接続され、第２のスイッチＳ
２は、第１のシングル出力演算増幅器Ａ１１の第２の入
力端子と第１の基準電位ＶＲＥＦ１との間に接続され、
第３のスイッチＳ３は、第１の低利得シングル出力演算
増幅器Ａ２１の第１の入力端子と第２の基準電位ＶＲＥ
Ｆ２との間に接続され、第４のスイッチＳ４は、第１の
低利得シングル出力演算増幅器Ａ２１の第２の入力端子
と第２の基準電位ＶＲＥＦ２との間に接続され、第５の
スイッチＳ５は、第１の低利得シングル出力演算増幅器
Ａ２１の第１の入力端子に接続され、第６のスイッチＳ
６は、第１の低利得シングル出力演算増幅器Ａ２１の第
２の入力端子に接続されている。
【００４１】さらに、第１の低利得シングル出力演算増
幅器Ａ２１の第１の入力端子が第２の低利得シングル出
力演算増幅器Ａ２２の第２の入力端子に接続され、第１
の低利得シングル出力演算増幅器Ａ２１の第２の入力端
子が第２の低利得シングル出力演算増幅器Ａ２２の第１
の入力端子に接続されている。
幅器Ａ２１の第１の入力端子が第２の低利得シングル出
力演算増幅器Ａ２２の第２の入力端子に接続され、第１
の低利得シングル出力演算増幅器Ａ２１の第２の入力端
子が第２の低利得シングル出力演算増幅器Ａ２２の第１
の入力端子に接続されている。
【００４２】次に、演算増幅装置２００の動作について
説明する。
説明する。
【００４３】オフセット補償は、始めにスイッチＳ1〜
Ｓ4を閉じ、スイッチＳ5〜Ｓ6を開く。このときに、低
利得演算増幅器Ａ２１、Ａ２２のオフセット電圧
ＶOS2、ＶOS3の電圧利得Ａ2倍の電圧が、容量Ｃ1、Ｃ2
にそれぞれ保存される。この後、スイッチＳ1〜Ｓ4を開
き、スイッチＳ5〜Ｓ6を閉じると、最終的なオフセット
電圧Ｖ effが得られ、この最終的なオフセット電圧Ｖeff
は、 Ｖeff＝（Δq1−Δq2）／Ａ2・Ｃ＋ＶOS1／２・Ａ2 …… （６） になる。
Ｓ4を閉じ、スイッチＳ5〜Ｓ6を開く。このときに、低
利得演算増幅器Ａ２１、Ａ２２のオフセット電圧
ＶOS2、ＶOS3の電圧利得Ａ2倍の電圧が、容量Ｃ1、Ｃ2
にそれぞれ保存される。この後、スイッチＳ1〜Ｓ4を開
き、スイッチＳ5〜Ｓ6を閉じると、最終的なオフセット
電圧Ｖ effが得られ、この最終的なオフセット電圧Ｖeff
は、 Ｖeff＝（Δq1−Δq2）／Ａ2・Ｃ＋ＶOS1／２・Ａ2 …… （６） になる。
【００４４】ここで、Δq1、Δq2は、それぞれスイッチ
Ｓ1、Ｓ2の開閉に伴う移動電荷量であり、ＶOS1は、演
算増幅器のオフセット電圧である。また、第１の容量Ｃ
１の値＝第２の容量Ｃ２の値＝Ｃであり、低利得演算増
幅器Ａ２１の電圧利得＝低利得演算増幅器Ａ２２の電圧
利得＝Ａ2であるとした。
Ｓ1、Ｓ2の開閉に伴う移動電荷量であり、ＶOS1は、演
算増幅器のオフセット電圧である。また、第１の容量Ｃ
１の値＝第２の容量Ｃ２の値＝Ｃであり、低利得演算増
幅器Ａ２１の電圧利得＝低利得演算増幅器Ａ２２の電圧
利得＝Ａ2であるとした。
【００４５】２つの低利得演算増幅器Ａ２１、Ａ２２の
入力端子が互いに逆相接続されているので、式（６）に
示すように、演算増幅器Ａ１１のオフセット電圧は、２
・Ａ 2分の１に低減される。
入力端子が互いに逆相接続されているので、式（６）に
示すように、演算増幅器Ａ１１のオフセット電圧は、２
・Ａ 2分の１に低減される。
【００４６】図７は、演算増幅装置２００に用いる低利
得演算増幅器回路Ａ２１の一例である低利得演算増幅器
回路２１１を示す図である。
得演算増幅器回路Ａ２１の一例である低利得演算増幅器
回路２１１を示す図である。
【００４７】一般に用いられる演算増幅器の入力用トラ
ンジスタＭ１、Ｍ２のソース端子に抵抗ＲSを接続する
ことによって、負帰還をかけ、電圧利得を低下させてい
る。抵抗ＲSの値を調整することによって、電圧利得を
充分小さくし（２０程度以下にし）、式（５）の条件を
満たすことができ、かつ、オフセット電圧を１ｍＶ以下
に低減させることができる。
ンジスタＭ１、Ｍ２のソース端子に抵抗ＲSを接続する
ことによって、負帰還をかけ、電圧利得を低下させてい
る。抵抗ＲSの値を調整することによって、電圧利得を
充分小さくし（２０程度以下にし）、式（５）の条件を
満たすことができ、かつ、オフセット電圧を１ｍＶ以下
に低減させることができる。
【００４８】図８は、演算増幅装置２００に用いる低利
得演算増幅器回路Ａ２１の他の例である低利得演算増幅
器回路２１２を示す図である。
得演算増幅器回路Ａ２１の他の例である低利得演算増幅
器回路２１２を示す図である。
【００４９】一般に用いられる演算増幅器の出力用トラ
ンジスタＭ７のゲート／ドレイン間を抵抗ＲC2で接続す
ることによって、電圧利得を低下させている。このとき
抵抗ＲC2によって、Ａ、Ｂ点の電位が一致せず、システ
マティックオフセットが発生するが、電圧利得を充分小
さくする（２０程度以下にする）ことによって、式
（５）の条件を満たすことができる。
ンジスタＭ７のゲート／ドレイン間を抵抗ＲC2で接続す
ることによって、電圧利得を低下させている。このとき
抵抗ＲC2によって、Ａ、Ｂ点の電位が一致せず、システ
マティックオフセットが発生するが、電圧利得を充分小
さくする（２０程度以下にする）ことによって、式
（５）の条件を満たすことができる。
【００５０】また、上記実施例では、２つの低利得演算
増幅器の入力端子が、逆相接続されているので、システ
マティックオフセットは、演算増幅器の入力端子におい
て、コモンモード入力として完全に相殺される。
増幅器の入力端子が、逆相接続されているので、システ
マティックオフセットは、演算増幅器の入力端子におい
て、コモンモード入力として完全に相殺される。
【００５１】よって、演算増幅装置２００において、低
利得演算増幅器の電圧利得を１０〜２０に設定すること
によって、オフセット電圧を１ｍＶ以下に低減すること
ができる。
利得演算増幅器の電圧利得を１０〜２０に設定すること
によって、オフセット電圧を１ｍＶ以下に低減すること
ができる。
【００５２】［第３の実施例］図９は、本発明の第３の
実施例であるオフセット補償された演算増幅装置３００
を示す図である。
実施例であるオフセット補償された演算増幅装置３００
を示す図である。
【００５３】オフセット補償された演算増幅装置３００
は、演算増幅装置１００のオフセット補償法を、差動出
力演算増幅器Ａ３１に適用したものである。
は、演算増幅装置１００のオフセット補償法を、差動出
力演算増幅器Ａ３１に適用したものである。
【００５４】つまり、演算増幅装置３００は、演算増幅
装置１００において、シングル出力演算増幅器Ａ１１の
代わりに、差動出力演算増幅器Ａ３１を使用したもので
ある。
装置１００において、シングル出力演算増幅器Ａ１１の
代わりに、差動出力演算増幅器Ａ３１を使用したもので
ある。
【００５５】また、オフセット補償された演算増幅装置
３００において、オフセット補償法および最終的なオフ
セット電圧は、演算増幅器１００における場合と同じで
ある。
３００において、オフセット補償法および最終的なオフ
セット電圧は、演算増幅器１００における場合と同じで
ある。
【００５６】［第４の実施例］図１０は、本発明の第４
の実施例であるオフセット補償された演算増幅器４００
を示す図である。
の実施例であるオフセット補償された演算増幅器４００
を示す図である。
【００５７】オフセット補償された演算増幅器４００
は、オフセット補償された演算増幅器２００におけるシ
ングル出力の演算増幅器のオフセット補償法を、差動出
力演算増幅器Ａ３１に適用したものである。
は、オフセット補償された演算増幅器２００におけるシ
ングル出力の演算増幅器のオフセット補償法を、差動出
力演算増幅器Ａ３１に適用したものである。
【００５８】つまり、演算増幅装置４００は、演算増幅
装置２００において、シングル出力演算増幅器Ａ１１の
代わりに、差動出力演算増幅器Ａ３１を使用したもので
ある。
装置２００において、シングル出力演算増幅器Ａ１１の
代わりに、差動出力演算増幅器Ａ３１を使用したもので
ある。
【００５９】また、オフセット補償された演算増幅装置
４００において、オフセット補償法および最終的なオフ
セット電圧は、演算増幅器２００における場合と同じで
ある。
４００において、オフセット補償法および最終的なオフ
セット電圧は、演算増幅器２００における場合と同じで
ある。
【００６０】
【発明の効果】本発明によれば、通常のＬＳＩプロセス
で作成でき、１〜２ｍＶ程度の高精度にオフセット補償
された状態で演算増幅器を実現することができるという
効果を奏する。
で作成でき、１〜２ｍＶ程度の高精度にオフセット補償
された状態で演算増幅器を実現することができるという
効果を奏する。
【図１】本発明の第１の実施例であるオフセット補償さ
れた演算増幅装置１００を示す図である。
れた演算増幅装置１００を示す図である。
【図２】差動増幅器Ａ２の回路構成を示す図である。
【図３】図２に示す差動増幅器Ａ２における入出力電圧
特性を示す図である。
特性を示す図である。
【図４】上記実施例に用いる低利得の差動出力演算増幅
器Ａ１２１の一例を示す図である。
器Ａ１２１の一例を示す図である。
【図５】上記実施例に用いる他の低利得の差動出力演算
増幅器Ａ１２２を示す図である。
増幅器Ａ１２２を示す図である。
【図６】本発明の第２の実施例であるオフセット補償さ
れた演算増幅装置２００を示す図である。
れた演算増幅装置２００を示す図である。
【図７】演算増幅装置２００に用いる低利得演算増幅器
回路Ａ２１の一例である低利得演算増幅器回路２１１を
示す図である。
回路Ａ２１の一例である低利得演算増幅器回路２１１を
示す図である。
【図８】演算増幅装置２００に用いる低利得演算増幅器
回路Ａ２１の他の例である低利得演算増幅器回路２１２
を示す図である。
回路Ａ２１の他の例である低利得演算増幅器回路２１２
を示す図である。
【図９】本発明の第３の実施例であるオフセット補償さ
れた演算増幅装置３００を示す図である。
れた演算増幅装置３００を示す図である。
【図１０】本発明の第４の実施例であるオフセット補償
された演算増幅器４００を示す図である。
された演算増幅器４００を示す図である。
【図１１】現在一般的に使用されているシングル出力演
算増幅器９００の回路構成を示す図である。
算増幅器９００の回路構成を示す図である。
【図１２】従来の演算増幅器９００の入出力電圧特性の
一例を示す図である。
一例を示す図である。
【図１３】従来のシングル出力演算増幅器における一般
的なオフセット補償法を示す図である。
的なオフセット補償法を示す図である。
【図１４】従来の差動出力演算増幅器における一般的な
オフセット補償法を示す図である。
オフセット補償法を示す図である。
【図１５】従来例の差動出力演算増幅器における入出力
特性の一例を示す図である。
特性の一例を示す図である。
１００、２００、３００…演算増幅装置、 Ａ１１…第１のシングル出力演算増幅器、 Ａ１２…第１の差動増幅器、 Ａ２１…第１の低利得演算増幅器、 Ａ２２…第２の低利得演算増幅器、 Ａ３１…差動出力演算増幅器、 Ｃ１…第１の容量、 Ｃ２…第２の容量、 Ｓ１〜Ｓ６…スイッチ。
フロントページの続き Ｆターム(参考） 5J091 AA01 AA47 CA13 CA91 FA07 FA15 HA09 HA17 HA25 HA29 HA38 KA02 KA05 KA09 MA08 MA13 MA21 TA01 TA02
Claims (14)
- 【請求項１】 シングル出力演算増幅器と；差動増幅器
と；上記シングル出力演算増幅器の第１の入力端子と上
記差動増幅器の第１の出力端子との間に接続されている
第１の容量と；上記シングル出力演算増幅器の第２の入
力端子と上記差動増幅器の第２の出力端子との間に接続
され、上記第１の容量の値と等しい値を具備する第２の
容量と；上記シングル出力演算増幅器の第１の入力端子
と第１の基準電位との間に接続されている第１のスイッ
チと；上記シングル出力演算増幅器の第２の入力端子と
上記第１の基準電位との間に接続されている第２のスイ
ッチと；上記差動増幅器の第１の入力端子と第２の基準
電位との間に接続されている第３のスイッチと；上記差
動増幅器の第２の入力端子と上記第２の基準電位との間
に接続されている第４のスイッチと；上記差動増幅器の
第１の入力端子に接続されている第５のスイッチと；上
記差動増幅器の第２の入力端子に接続されている第６の
スイッチと；を有することを特徴とする演算増幅装置。 - 【請求項２】 シングル出力演算増幅器と；ＶOS2をオ
フセット電圧とし、Ａ2を電圧利得とした場合、−ＶDD
／２＜Ａ2・ＶOS2＜ＶDD／２を満たす電圧利得を具備す
る低利得差動出力演算増幅器と；上記シングル出力演算
増幅器の第１の入力端子と上記低利得差動出力演算増幅
器の第１の出力端子との間に接続されている第１の容量
と；上記シングル出力演算増幅器の第２の入力端子と上
記低利得差動出力演算増幅器の第２の出力端子との間に
接続され、上記第１の容量の値と等しい値を具備する第
２の容量と；上記シングル出力演算増幅器の第１の入力
端子と第１の基準電位との間に接続されている第１のス
イッチと；上記シングル出力演算増幅器の第２の入力端
子と上記第１の基準電位との間に接続されている第２の
スイッチと；上記低利得差動出力演算増幅器の第１の入
力端子と第２の基準電位との間に接続されている第３の
スイッチと；上記低利得差動出力演算増幅器の第２の入
力端子と上記第２の基準電位との間に接続されている第
４のスイッチと；上記低利得差動出力演算増幅器の第１
の入力端子に接続されている第５のスイッチと；上記低
利得差動出力演算増幅器の第２の入力端子に接続されて
いる第６のスイッチと；を有することを特徴とする演算
増幅装置。 - 【請求項３】 請求項２において、 上記低利得差動出力演算増幅器は、入力段トランジスタ
のソース端子に接続されている負帰還抵抗を有する差動
出力演算増幅器であることを特徴とする演算増幅装置。 - 【請求項４】 請求項２において、 上記低利得差動出力演算増幅器は、出力端子間に接続さ
れている抵抗を有する差動出力演算増幅器であることを
特徴とする演算増幅装置。 - 【請求項５】 第１のシングル出力演算増幅器と；Ｖ
OS2をオフセット電圧とし、Ａ2を電圧利得とした場合、
−ＶDD／２＜Ａ2・ＶOS2＜ＶDD／２を満たす電圧利得を
具備する第１の低利得シングル出力演算増幅器と；Ｖ
OS3をオフセット電圧とし、Ａ3を電圧利得とした場合、
−ＶDD／２＜Ａ3・ＶOS3＜ＶDD／２を満たす電圧利得を
具備する第２の低利得シングル出力演算増幅器と；上記
第１のシングル出力演算増幅器の第１の入力端子と上記
第１の低利得シングル出力演算増幅器の出力端子との間
に接続されている第１の容量と；上記第１のシングル出
力演算増幅器の第２の入力端子と上記第２の低利得シン
グル出力演算増幅器の出力端子との間に接続され、上記
第１の容量の値と等しい値を具備する第２の容量と；上
記第１のシングル出力演算増幅器の第１の入力端子と第
１の基準電位との間に接続されている第１のスイッチ
と；上記第１のシングル出力演算増幅器の第２の入力端
子と上記第１の基準電位との間に接続されている第２の
スイッチと；上記第１の低利得シングル出力演算増幅器
の第１の入力端子と第２の基準電位との間に接続されて
いる第３のスイッチと；上記第１の低利得シングル出力
演算増幅器の第２の入力端子と上記第２の基準電位との
間に接続されている第４のスイッチと；上記第１の低利
得シングル出力演算増幅器の第１の入力端子に接続され
ている第５のスイッチと；上記第１の低利得シングル出
力演算増幅器の第２の入力端子に接続されている第６の
スイッチと；を有し、上記第１の低利得シングル出力演
算増幅器の第１の入力端子が上記第２の低利得シングル
出力演算増幅器の第２の入力端子に接続され、上記第１
の低利得シングル出力演算増幅器の第２の入力端子が上
記第２の低利得シングル出力演算増幅器の第１の入力端
子に接続されていることを特徴とする演算増幅装置。 - 【請求項６】 請求項５において、上記第１の低利得シ
ングル出力演算増幅器、上記第２の低利得シングル出力
演算増幅器は、入力段トランジスタのソース端子に負帰
還抵抗が接続されているシングル出力演算増幅器である
ことを特徴とする演算増幅装置。 - 【請求項７】 請求項５において、 上記第１の低利得シングル出力演算増幅器、上記第２の
低利得シングル出力演算増幅器は、出力段トランジスタ
のゲート／ドレイン間に抵抗が接続されているシングル
出力演算増幅器であることを特徴とする演算増幅装置。 - 【請求項８】 差動出力演算増幅器と；差動増幅器と；
上記差動出力演算増幅器の第１の入力端子と上記差動増
幅器の第１の出力端子との間に接続されている第１の容
量と；上記差動出力演算増幅器の第２の入力端子と上記
差動増幅器の第２の出力端子との間に接続され、上記第
１の容量の値と等しい値を具備する第２の容量と；上記
差動出力演算増幅器の第１の入力端子と第１の基準電位
との間に接続されている第１のスイッチと；上記差動出
力演算増幅器の第２の入力端子と上記第１の基準電位と
の間に接続されている第２のスイッチと；上記差動増幅
器の第１の入力端子と第２の基準電位との間に接続され
ている第３のスイッチと；上記差動増幅器の第２の入力
端子と上記第２の基準電位との間に接続されている第４
のスイッチと；上記差動増幅器の第１の入力端子に接続
されている第５のスイッチと；上記差動増幅器の第２の
入力端子に接続されている第６のスイッチと；を有する
ことを特徴とする演算増幅装置。 - 【請求項９】 差動出力演算増幅器と；ＶOS2をオフセ
ット電圧とし、Ａ2を電圧利得とした場合、−ＶDD／２
＜Ａ2・ＶOS2＜ＶDD／２を満たす電圧利得を具備する低
利得差動出力演算増幅器と；上記差動出力演算増幅器の
第１の入力端子と上記低利得差動出力演算増幅器の第１
の出力端子との間に接続されている第１の容量と；上記
差動出力演算増幅器の第２の入力端子と上記低利得差動
出力演算増幅器の第２の出力端子との間に接続され、上
記第１の容量の値と等しい値を具備する第２の容量と；
上記差動出力演算増幅器の第１の入力端子と第１の基準
電位との間に接続されている第１のスイッチと；上記差
動出力演算増幅器の第２の入力端子と上記第１の基準電
位との間に接続されている第２のスイッチと；上記低利
得差動出力演算増幅器の第１の入力端子と第２の基準電
位との間に接続されている第３のスイッチと；上記低利
得差動出力演算増幅器の第２の入力端子と上記第２の基
準電位との間に接続されている第４のスイッチと；上記
低利得差動出力演算増幅器の第１の入力端子に接続され
ている第５のスイッチと；上記低利得差動出力演算増幅
器の第２の入力端子に接続されている第６のスイッチ
と；を有することを特徴とする演算増幅装置。 - 【請求項１０】 請求項９において、 上記低利得差動出力演算増幅器は、入力段トランジスタ
のソース端子に負帰還抵抗が接続されている差動出力演
算増幅器であることを特徴とする演算増幅装置。 - 【請求項１１】 請求項９において、 上記低利得差動出力演算増幅器は、出力端子間に抵抗が
接続されている差動出力演算増幅器であることを特徴と
する演算増幅装置。 - 【請求項１２】 差動出力演算増幅器と；ＶOS2をオフ
セット電圧とし、Ａ2を電圧利得とした場合、−ＶDD／
２＜Ａ2・ＶOS2＜ＶDD／２を満たす電圧利得を具備する
第１の低利得シングル出力演算増幅器と；ＶOS3をオフ
セット電圧とし、Ａ3を電圧利得とした場合、−ＶDD／
２＜Ａ3・ＶOS3＜ＶDD／２を満たす電圧利得を具備する
第２の低利得シングル出力演算増幅器と；上記差動出力
演算増幅器の第１の入力端子と上記第１の低利得シング
ル出力演算増幅器の出力端子との間に接続されている第
１の容量と；上記差動出力演算増幅器の第２の入力端子
と上記第２の低利得シングル出力演算増幅器の出力端子
との間に接続され、上記第１の容量の値と等しい値を具
備する第２の容量と；上記差動出力演算増幅器の第１の
入力端子と第１の基準電位との間に接続されている第１
のスイッチと；上記差動出力演算増幅器の第２の入力端
子と第１の基準電位との間に接続されている第２のスイ
ッチと；上記第１の低利得シングル出力演算増幅器の第
１の入力端子と第２の基準電位との間に接続されている
第３のスイッチと；上記第１の低利得シングル出力演算
増幅器の第２の入力端子と上記第２の基準電位との間に
接続されている第４のスイッチと；上記第１の低利得シ
ングル出力演算増幅器の第１の入力端子に接続されてい
る第５のスイッチと；上記第１の低利得シングル出力演
算増幅器の第２の入力端子に接続されている第６のスイ
ッチと；を有し、上記第１の低利得シングル出力演算増
幅器の第１の入力端子が上記第２の低利得シングル出力
演算増幅器の第２の入力端子に接続され、上記第１の低
利得シングル出力演算増幅器の第２の入力端子が上記第
２の低利得シングル出力演算増幅器の第１の入力端子に
接続されていることを特徴とする演算増幅装置。 - 【請求項１３】 請求項１２において、 上記第１の低利得シングル出力演算増幅器、上記第２の
低利得シングル出力演算増幅器は、入力段トランジスタ
のソース端子に負帰還抵抗が接続されているシングル出
力演算増幅器であることを特徴とする演算増幅装置。 - 【請求項１４】 請求項１２において、 上記第１の低利得シングル出力演算増幅器、上記第２の
低利得シングル出力演算増幅器は、出力段トランジスタ
のゲート／ドレイン間に抵抗が接続されているシングル
出力演算増幅器であることを特徴とする演算増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25293799A JP2001077640A (ja) | 1999-09-07 | 1999-09-07 | 演算増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25293799A JP2001077640A (ja) | 1999-09-07 | 1999-09-07 | 演算増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077640A true JP2001077640A (ja) | 2001-03-23 |
Family
ID=17244244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25293799A Pending JP2001077640A (ja) | 1999-09-07 | 1999-09-07 | 演算増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077640A (ja) |
Cited By (6)
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|---|---|---|---|---|
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-
1999
- 1999-09-07 JP JP25293799A patent/JP2001077640A/ja active Pending
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| US11482155B2 (en) | 2018-07-20 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Receiving circuit |
| JP7394760B2 (ja) | 2018-07-20 | 2023-12-08 | 株式会社半導体エネルギー研究所 | 受信回路 |
| CN114281143A (zh) * | 2021-12-30 | 2022-04-05 | 江苏润石科技有限公司 | 带隙基准电压稳定的基准源电路及方法 |
| CN114281143B (zh) * | 2021-12-30 | 2024-05-10 | 江苏润石科技有限公司 | 带隙基准电压稳定的基准源电路及方法 |
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