JP2000151373A - 入力信号のピ―ク値を検出するためのシステム、およびオフセット相殺方法 - Google Patents
入力信号のピ―ク値を検出するためのシステム、およびオフセット相殺方法Info
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- JP2000151373A JP2000151373A JP11114819A JP11481999A JP2000151373A JP 2000151373 A JP2000151373 A JP 2000151373A JP 11114819 A JP11114819 A JP 11114819A JP 11481999 A JP11481999 A JP 11481999A JP 2000151373 A JP2000151373 A JP 2000151373A
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Abstract
(57)【要約】
【課題】 オフセット効果を排除するためのオフセット
補償構成を有する、ピーク検出器を提供する。 【解決手段】 ピーク検出器は、比較器と、比較器の出
力に結合されたストレージキャパシタとを含む。比較器
の反転する入力には入力キャパシタを介してアナログ入
力信号が提供され、比較器の反転しない入力には比較器
のフィードバックループ内に配された出力バッファによ
って生成される出力信号が提供される。該フィードバッ
クループ内に結合されたレベルシフタは、応用要件にし
たがって、出力バッファに与えられる入力信号を動的に
調整する。ピーク検出器の動作は、比較器の入力および
内部フィードバックループに設けられたスイッチに与え
られる、重なり合わないクロック信号によって制御され
て、比較器および出力バッファによってもたらされるオ
フセットを相殺する。
補償構成を有する、ピーク検出器を提供する。 【解決手段】 ピーク検出器は、比較器と、比較器の出
力に結合されたストレージキャパシタとを含む。比較器
の反転する入力には入力キャパシタを介してアナログ入
力信号が提供され、比較器の反転しない入力には比較器
のフィードバックループ内に配された出力バッファによ
って生成される出力信号が提供される。該フィードバッ
クループ内に結合されたレベルシフタは、応用要件にし
たがって、出力バッファに与えられる入力信号を動的に
調整する。ピーク検出器の動作は、比較器の入力および
内部フィードバックループに設けられたスイッチに与え
られる、重なり合わないクロック信号によって制御され
て、比較器および出力バッファによってもたらされるオ
フセットを相殺する。
Description
【０００１】
【発明の分野】本発明は、入力信号のピーク値を検出す
るための回路に関し、より特定的には、オフセット補償
回路および組込まれた出力バッファを有するピーク検出
器に関する。
るための回路に関し、より特定的には、オフセット補償
回路および組込まれた出力バッファを有するピーク検出
器に関する。
【０００２】
【背景技術】正弦信号、データパルス等の入力信号の最
大値および最小値を検出しかつ保持するのに、ピーク検
出器が使用される。図１を参照して、従来のピーク検出
器１０は、入力信号を、ピーク検出器１０の出力に結合
されたキャパシタＣHOLDに蓄積された電圧と比較する、
アナログ比較器１２を含む。
大値および最小値を検出しかつ保持するのに、ピーク検
出器が使用される。図１を参照して、従来のピーク検出
器１０は、入力信号を、ピーク検出器１０の出力に結合
されたキャパシタＣHOLDに蓄積された電圧と比較する、
アナログ比較器１２を含む。
【０００３】正ピーク検出器の場合、入力信号は比較器
１２の反転しない入力に与えられ、一方、キャパシタ電
圧は比較器１２の反転する入力に与えられる。もし入力
信号がキャパシタ電圧を超える場合、比較器１２の出力
は、キャパシタＣHOLDと電圧源Ｖsとの間に接続された
スイッチ１４を閉じる。スイッチ１４は、制御ゲートも
しくは電極に印加されるキャパシタ１２の出力によって
制御される、ＭＯＳＦＥＴまたは別の能動素子であり得
る。スイッチ１４の閉じた状態が、能動素子の活性状態
に対応する。
１２の反転しない入力に与えられ、一方、キャパシタ電
圧は比較器１２の反転する入力に与えられる。もし入力
信号がキャパシタ電圧を超える場合、比較器１２の出力
は、キャパシタＣHOLDと電圧源Ｖsとの間に接続された
スイッチ１４を閉じる。スイッチ１４は、制御ゲートも
しくは電極に印加されるキャパシタ１２の出力によって
制御される、ＭＯＳＦＥＴまたは別の能動素子であり得
る。スイッチ１４の閉じた状態が、能動素子の活性状態
に対応する。
【０００４】スイッチ１４が閉じると、キャパシタＣ
HOLD上の電荷が、キャパシタ電圧が入力信号を超えるま
で増加する。キャパシタ電圧が入力信号を超えると、比
較器１２の出力が変化して、スイッチ１４が開くかまた
は、スイッチ１４の代わりの能動素子が閉じる。その結
果、キャパシタ電圧は入力信号のピーク値に対応するレ
ベルで「ロック」される。図２は、ピーク検出器１０の
出力信号と入力信号とを表わすタイミング図である。
HOLD上の電荷が、キャパシタ電圧が入力信号を超えるま
で増加する。キャパシタ電圧が入力信号を超えると、比
較器１２の出力が変化して、スイッチ１４が開くかまた
は、スイッチ１４の代わりの能動素子が閉じる。その結
果、キャパシタ電圧は入力信号のピーク値に対応するレ
ベルで「ロック」される。図２は、ピーク検出器１０の
出力信号と入力信号とを表わすタイミング図である。
【０００５】しかしながら、構成部品の不整合のため、
各比較器はそれぞれ異なる、固有のオフセット電圧Ｖof
fを有する。このオフセット電圧は、比較器１２の反転
しない端子に接続された電圧源Ｖoscによって表わされ
得る。ピーク検出器１０の出力における電圧Ｖoutは、
電圧源Ｖoscによってもたらされる電圧値の分だけ、誤
差を生じる： Ｖout＝Ｖin.(最大)＋Ｖosc． したがって、ピーク検出器の正確さは、オフセット電圧
による影響を受ける。オフセット電圧の大きさは、構成
部品によって異なる不整合のために各ピーク検出器によ
って異なるため、オフセット電圧効果は予測できず、か
つしたがって、排除することが難しい。
各比較器はそれぞれ異なる、固有のオフセット電圧Ｖof
fを有する。このオフセット電圧は、比較器１２の反転
しない端子に接続された電圧源Ｖoscによって表わされ
得る。ピーク検出器１０の出力における電圧Ｖoutは、
電圧源Ｖoscによってもたらされる電圧値の分だけ、誤
差を生じる： Ｖout＝Ｖin.(最大)＋Ｖosc． したがって、ピーク検出器の正確さは、オフセット電圧
による影響を受ける。オフセット電圧の大きさは、構成
部品によって異なる不整合のために各ピーク検出器によ
って異なるため、オフセット電圧効果は予測できず、か
つしたがって、排除することが難しい。
【０００６】高い正確さが要求されかつオフセット電圧
の大きさも極性もわからないようなピーク検出応用にお
いては、そのようなオフセットを取除くためのオフセッ
ト補償回路を提供することが望ましいであろう。
の大きさも極性もわからないようなピーク検出応用にお
いては、そのようなオフセットを取除くためのオフセッ
ト補償回路を提供することが望ましいであろう。
【０００７】さらに、ピーク検出器の出力に結合された
キャパシタが放電可能である場合、その出力を駆動する
のに、単位利得バッファまたは同様の回路が必要であり
得る。たとえば、図１に示したピーク検出器１０の出力
を、キャパシタＣHOLDが放電しないように駆動するの
に、単位利得バッファ１６が必要である。このような出
力バッファは、バッファ１６の入力に接続された電圧源
Ｖosによって表わされる付加的なオフセットをもたら
す。その結果、ピーク検出器１０の正確さは出力バッフ
ァ１６によって引き起こされるオフセット効果によって
さらに影響を受けることになる。
キャパシタが放電可能である場合、その出力を駆動する
のに、単位利得バッファまたは同様の回路が必要であり
得る。たとえば、図１に示したピーク検出器１０の出力
を、キャパシタＣHOLDが放電しないように駆動するの
に、単位利得バッファ１６が必要である。このような出
力バッファは、バッファ１６の入力に接続された電圧源
Ｖosによって表わされる付加的なオフセットをもたら
す。その結果、ピーク検出器１０の正確さは出力バッフ
ァ１６によって引き起こされるオフセット効果によって
さらに影響を受けることになる。
【０００８】したがって、ピーク検出器の正確さを向上
させるために、出力バッファによってもたらされるオフ
セット効果を排除する、オフセット補償構成を提供する
ことが望ましい。
させるために、出力バッファによってもたらされるオフ
セット効果を排除する、オフセット補償構成を提供する
ことが望ましい。
【０００９】
【発明の開示】したがって、本発明の１つの利点は、オ
フセット効果を排除するためにオフセット補償回路を有
する、ピーク検出器を提供することである。
フセット効果を排除するためにオフセット補償回路を有
する、ピーク検出器を提供することである。
【００１０】本発明の別の利点は、出力バッファによっ
てもたらされるオフセット効果を排除するよう、出力バ
ッファを有するピーク検出器にオフセット補償構成を提
供することである。
てもたらされるオフセット効果を排除するよう、出力バ
ッファを有するピーク検出器にオフセット補償構成を提
供することである。
【００１１】本発明のこれらおよび他の利点は、入力端
子を介して供給される信号のピーク値を検出するシステ
ムを提供することによって、少なくとも部分的に達成さ
れる。入力端子は、入力キャパシタを介して、ストレー
ジキャパシタに結合された出力を有する比較器の第１の
入力に接続される。ストレージキャパシタは、入力信号
のピーク値に対応する電圧を生成する。出力バッファ
は、ストレージキャパシタと比較器の第２の入力との間
のフィードバックループ内に配されて、キャパシタ電圧
をバッファリングして比較器の第２の入力に供給される
出力信号を生成する。
子を介して供給される信号のピーク値を検出するシステ
ムを提供することによって、少なくとも部分的に達成さ
れる。入力端子は、入力キャパシタを介して、ストレー
ジキャパシタに結合された出力を有する比較器の第１の
入力に接続される。ストレージキャパシタは、入力信号
のピーク値に対応する電圧を生成する。出力バッファ
は、ストレージキャパシタと比較器の第２の入力との間
のフィードバックループ内に配されて、キャパシタ電圧
をバッファリングして比較器の第２の入力に供給される
出力信号を生成する。
【００１２】本発明の好ましい実施例にしたがえば、第
１のスイッチは、入力部と入力キャパシタとの間に結合
されて、第１のクロック信号によって制御され得る。第
２のスイッチは、出力バッファの出力と比較器の第２の
入力との間に結合されて、第２のクロック信号によって
制御され得る。これら第１および第２のクロック信号
は、互いに相補的な、重なり合わない信号であり得る。
第３のスイッチは、比較器の出力と比較器の第１の入力
との間に配されて、第１のクロック信号によって制御さ
れ得る。
１のスイッチは、入力部と入力キャパシタとの間に結合
されて、第１のクロック信号によって制御され得る。第
２のスイッチは、出力バッファの出力と比較器の第２の
入力との間に結合されて、第２のクロック信号によって
制御され得る。これら第１および第２のクロック信号
は、互いに相補的な、重なり合わない信号であり得る。
第３のスイッチは、比較器の出力と比較器の第１の入力
との間に配されて、第１のクロック信号によって制御さ
れ得る。
【００１３】第２のクロック信号が活性状態にあるとき
に、第２および第３のスイッチは閉じて、出力バッファ
を入力キャパシタに接続し、かつ、比較器の出力と第１
の入力とを接続する。この時、第１のスイッチは開い
て、入力端子と入力キャパシタとの接続を断つ。
に、第２および第３のスイッチは閉じて、出力バッファ
を入力キャパシタに接続し、かつ、比較器の出力と第１
の入力とを接続する。この時、第１のスイッチは開い
て、入力端子と入力キャパシタとの接続を断つ。
【００１４】第１のクロック信号が活性状態にあると
き、第１のスイッチは閉じて、入力信号は入力キャパシ
タを介して上記比較器の第１の入力に与えられる。入力
信号が上記比較器の第１の入力に与えられるとき、第２
および第３のスイッチは開いている。
き、第１のスイッチは閉じて、入力信号は入力キャパシ
タを介して上記比較器の第１の入力に与えられる。入力
信号が上記比較器の第１の入力に与えられるとき、第２
および第３のスイッチは開いている。
【００１５】本発明の１つの局面にしたがえば、ストレ
ージキャパシタに与えられる比較器の出力信号の極性を
変えるよう、比較器の出力とストレージキャパシタとの
間にインバータが結合され得る。
ージキャパシタに与えられる比較器の出力信号の極性を
変えるよう、比較器の出力とストレージキャパシタとの
間にインバータが結合され得る。
【００１６】さらに、第４のスイッチが、比較器の出力
とインバータとの間に結合されて、第１のクロック信号
の活性期間中に活性化される第１の制御信号によって制
御され得る。第５のスイッチは、インバータの入力と接
地端子との間に提供されて、第１の制御信号に対して反
転された第２の制御信号によって制御され得る。
とインバータとの間に結合されて、第１のクロック信号
の活性期間中に活性化される第１の制御信号によって制
御され得る。第５のスイッチは、インバータの入力と接
地端子との間に提供されて、第１の制御信号に対して反
転された第２の制御信号によって制御され得る。
【００１７】第６のスイッチは、ストレージキャパシタ
と接地端子との間に結合されて、インバータの出力信号
によって制御され得る。この第６のスイッチは、入力信
号が出力信号よりも高いときに開いて、ストレージキャ
パシタが放電されるのを防ぐ。このスイッチは、入力信
号が出力信号よりも低いときに閉じて、ストレージキャ
パシタが放電されるようにする。
と接地端子との間に結合されて、インバータの出力信号
によって制御され得る。この第６のスイッチは、入力信
号が出力信号よりも高いときに開いて、ストレージキャ
パシタが放電されるのを防ぐ。このスイッチは、入力信
号が出力信号よりも低いときに閉じて、ストレージキャ
パシタが放電されるようにする。
【００１８】本発明の別の局面にしたがえば、第７のス
イッチがストレージキャパシタと電圧源との間に配され
て、ストレージキャパシタを電圧源から充電するよう活
性化されるリフレッシュ信号によって制御され得る。
イッチがストレージキャパシタと電圧源との間に配され
て、ストレージキャパシタを電圧源から充電するよう活
性化されるリフレッシュ信号によって制御され得る。
【００１９】本発明の別の局面にしたがえば、出力バッ
ファに与えられる入力信号を調整するよう、レベルシフ
タがストレージキャパシタと出力バッファとの間に設け
られ得る。
ファに与えられる入力信号を調整するよう、レベルシフ
タがストレージキャパシタと出力バッファとの間に設け
られ得る。
【００２０】本発明の方法にしたがえば、入力信号のピ
ーク値を検出するためのシステムであって、比較器と、
比較器の出力に結合されたストレージキャパシタと、ス
トレージキャパシタと比較器の第１の入力との間の第１
のフィードバックループ内に結合されてピーク値を表わ
す出力信号を生成するための出力バッファとを有するシ
ステムにおいて、オフセット相殺が提供される。
ーク値を検出するためのシステムであって、比較器と、
比較器の出力に結合されたストレージキャパシタと、ス
トレージキャパシタと比較器の第１の入力との間の第１
のフィードバックループ内に結合されてピーク値を表わ
す出力信号を生成するための出力バッファとを有するシ
ステムにおいて、オフセット相殺が提供される。
【００２１】オフセット相殺を行なうために、以下のス
テップが実行される。すなわち：第１の制御信号を活性
化して、出力バッファの出力を入力キャパシタを介して
比較器の第２の入力に接続することによって第２のフィ
ードバックループを形成するステップと、第１の制御信
号と重なり合わない第２の制御信号を活性化して、バッ
ファを第２の入力から切り離し、かつ、入力信号が入力
キャパシタを介して比較器の第２の入力に供給されるよ
うにするステップと、比較器の出力をストレージキャパ
シタに接続して、ストレージキャパシタ上の電荷が比較
器の出力において生成された値にしたがって修正される
ようにするステップと、を含む。
テップが実行される。すなわち：第１の制御信号を活性
化して、出力バッファの出力を入力キャパシタを介して
比較器の第２の入力に接続することによって第２のフィ
ードバックループを形成するステップと、第１の制御信
号と重なり合わない第２の制御信号を活性化して、バッ
ファを第２の入力から切り離し、かつ、入力信号が入力
キャパシタを介して比較器の第２の入力に供給されるよ
うにするステップと、比較器の出力をストレージキャパ
シタに接続して、ストレージキャパシタ上の電荷が比較
器の出力において生成された値にしたがって修正される
ようにするステップと、を含む。
【００２２】本発明のさらに他の目的および利点は、以
下の詳細な説明から当業者には容易に明らかとなるであ
ろう。詳細な説明では、本発明の好ましい実施例のみ
を、単に、本発明を実行するよう考えられたベストモー
ドを説明する目的で、示しかつ説明している。理解され
るように、本発明は他の異なる実施例が可能であり、本
発明のいくつかの詳細は、本発明からすべて離れること
なく、種々の明らかな観点において修正が可能である。
したがって、図面および説明は、説明のためのものであ
って、限定するものと捉えられてはならない。
下の詳細な説明から当業者には容易に明らかとなるであ
ろう。詳細な説明では、本発明の好ましい実施例のみ
を、単に、本発明を実行するよう考えられたベストモー
ドを説明する目的で、示しかつ説明している。理解され
るように、本発明は他の異なる実施例が可能であり、本
発明のいくつかの詳細は、本発明からすべて離れること
なく、種々の明らかな観点において修正が可能である。
したがって、図面および説明は、説明のためのものであ
って、限定するものと捉えられてはならない。
【００２３】
【発明を実行するためのベストモード】ここで図面の図
３を参照する。図３は、本発明にしたがった、出力バッ
ファリングを行なうオフセット補償ピーク検出器の一例
の、簡略化された回路図である。本発明を、入力信号の
最小値を検出するよう配された負ピーク検出器１００を
例として以下に説明するが、本発明がいかなる種類のピ
ーク検出器にも適用可能であることが明らかとなるであ
ろう。
３を参照する。図３は、本発明にしたがった、出力バッ
ファリングを行なうオフセット補償ピーク検出器の一例
の、簡略化された回路図である。本発明を、入力信号の
最小値を検出するよう配された負ピーク検出器１００を
例として以下に説明するが、本発明がいかなる種類のピ
ーク検出器にも適用可能であることが明らかとなるであ
ろう。
【００２４】ピーク検出器１００は、比較器１０２と、
比較器１０２の出力にインバータ１０４を介して結合さ
れたストレージキャパシタＣHOLDと、ストレージキャパ
シタＣHOLDに結合されてレベルシフタ１０６の出力に接
続された出力バッファ１０８に与えられる入力信号の動
作範囲を調整するためのレベルシフタ１０６とを含む。
後により詳細に説明するように、出力バッファ１０８
は、ピーク検出器の動作におけるオフセット相殺段階中
に、ストレージキャパシタＣHOLDの放電を防ぐために使
用される。
比較器１０２の出力にインバータ１０４を介して結合さ
れたストレージキャパシタＣHOLDと、ストレージキャパ
シタＣHOLDに結合されてレベルシフタ１０６の出力に接
続された出力バッファ１０８に与えられる入力信号の動
作範囲を調整するためのレベルシフタ１０６とを含む。
後により詳細に説明するように、出力バッファ１０８
は、ピーク検出器の動作におけるオフセット相殺段階中
に、ストレージキャパシタＣHOLDの放電を防ぐために使
用される。
【００２５】入力信号の最小値に対応する出力電圧Ｖou
tは、バッファ１０８の出力において生成される。比較
器１０２の反転しない入力に接続された電圧源Ｖosc
は、比較器１０２によってもたらされるオフセット電圧
を表わす。バッファ１０８の入力に接続された電圧源Ｖ
osは、出力バッファ１０８によってもたらされるオフセ
ット電圧を表わす。
tは、バッファ１０８の出力において生成される。比較
器１０２の反転しない入力に接続された電圧源Ｖosc
は、比較器１０２によってもたらされるオフセット電圧
を表わす。バッファ１０８の入力に接続された電圧源Ｖ
osは、出力バッファ１０８によってもたらされるオフセ
ット電圧を表わす。
【００２６】入力キャパシタＣ１は、ピーク検出器１０
０の入力と比較器１０２の反転する入力との間に結合さ
れる。比較器１０２の反転しない入力は、バッファ１０
８の出力に結合されて、レベルシフタ１０６およびバッ
ファ１０８を含むフィードバックループを形成する。
０の入力と比較器１０２の反転する入力との間に結合さ
れる。比較器１０２の反転しない入力は、バッファ１０
８の出力に結合されて、レベルシフタ１０６およびバッ
ファ１０８を含むフィードバックループを形成する。
【００２７】スイッチ１１０はピーク検出器１００の入
力と入力キャパシタＣ１との間に配され、スイッチ１１
２はバッファ１０８の出力と入力キャパシタＣ１との間
に設けられる。スイッチ１１４は、比較器１０２の出力
と反転する入力との間に結合される。スイッチ１１０、
１１２、および１１４は、図３に示す重なり合わない相
補的なクロック信号ＰＨＩ１およびＰＨＩ２を使用して
制御される。スイッチ１１０がクロック信号ＰＨＩ１に
よって制御されるのに対し、スイッチ１１２および１１
４はクロック信号ＰＨＩ２によって制御される。スイッ
チ１１０、１１２および１１４は各々、たとえば、対応
するクロック信号がゲートに与えられるＭＯＳＦＥＴで
あってもよい。
力と入力キャパシタＣ１との間に配され、スイッチ１１
２はバッファ１０８の出力と入力キャパシタＣ１との間
に設けられる。スイッチ１１４は、比較器１０２の出力
と反転する入力との間に結合される。スイッチ１１０、
１１２、および１１４は、図３に示す重なり合わない相
補的なクロック信号ＰＨＩ１およびＰＨＩ２を使用して
制御される。スイッチ１１０がクロック信号ＰＨＩ１に
よって制御されるのに対し、スイッチ１１２および１１
４はクロック信号ＰＨＩ２によって制御される。スイッ
チ１１０、１１２および１１４は各々、たとえば、対応
するクロック信号がゲートに与えられるＭＯＳＦＥＴで
あってもよい。
【００２８】スイッチ１１０は、クロック信号ＰＨＩ１
がハイレベルのときに閉じ、クロック信号ＰＨＩ１がロ
ーレベルのときに開く。同様に、スイッチ１１２および
１１４は、クロック信号ＰＨＩ２がハイレベルのときに
閉じ、クロック信号ＰＨＩ２がローレベルのときに開
く。
がハイレベルのときに閉じ、クロック信号ＰＨＩ１がロ
ーレベルのときに開く。同様に、スイッチ１１２および
１１４は、クロック信号ＰＨＩ２がハイレベルのときに
閉じ、クロック信号ＰＨＩ２がローレベルのときに開
く。
【００２９】比較器１０２の出力とインバータ１０４の
入力との間にはスイッチ１１６が配され、インバータ１
０４の入力と接地端子との間にはスイッチ１１８が結合
される。スイッチ１１６は、図４に示したクロック信号
ＬＣＫによって制御され、スイッチ１１８は、信号ＬＣ
Ｋに対して反転された信号ＬＣＫＢによって制御され
る。クロック信号ＬＣＫがハイレベルのとき、スイッチ
１１６は閉じ、スイッチ１１８は開く。クロック信号Ｌ
ＣＫがローになると、スイッチ１１６が開いてスイッチ
１１８が閉じる。信号ＬＣＫおよび信号ＬＣＫＢがゲー
トに供給されるＭＯＳＦＥＴ素子が、それぞれ、スイッ
チ１１６および１１８とされてもよい。
入力との間にはスイッチ１１６が配され、インバータ１
０４の入力と接地端子との間にはスイッチ１１８が結合
される。スイッチ１１６は、図４に示したクロック信号
ＬＣＫによって制御され、スイッチ１１８は、信号ＬＣ
Ｋに対して反転された信号ＬＣＫＢによって制御され
る。クロック信号ＬＣＫがハイレベルのとき、スイッチ
１１６は閉じ、スイッチ１１８は開く。クロック信号Ｌ
ＣＫがローになると、スイッチ１１６が開いてスイッチ
１１８が閉じる。信号ＬＣＫおよび信号ＬＣＫＢがゲー
トに供給されるＭＯＳＦＥＴ素子が、それぞれ、スイッ
チ１１６および１１８とされてもよい。
【００３０】スイッチ１２０は、インバータ１０４の出
力とストレージキャパシタＣHOLDとの間の接続を制御す
るよう配される。インバータ１０４の出力において正の
値が生成されると、スイッチ１２０は閉じて、ストレー
ジキャパシタＣHOLDと接地端子とが接続される。また、
インバータ１０４の出力から負の値が与えられると、ス
イッチ１２０は開く。スイッチ１２０は、たとえば、ス
トレージキャパシタＣ HOLDと接地端子との間に結合され
て、インバータ１０４の出力に接続されたゲートを有す
る、ＭＯＳＦＥＴであってもよい。
力とストレージキャパシタＣHOLDとの間の接続を制御す
るよう配される。インバータ１０４の出力において正の
値が生成されると、スイッチ１２０は閉じて、ストレー
ジキャパシタＣHOLDと接地端子とが接続される。また、
インバータ１０４の出力から負の値が与えられると、ス
イッチ１２０は開く。スイッチ１２０は、たとえば、ス
トレージキャパシタＣ HOLDと接地端子との間に結合され
て、インバータ１０４の出力に接続されたゲートを有す
る、ＭＯＳＦＥＴであってもよい。
【００３１】最後に、ストレージキャパシタＣHOLDと電
圧源ＶＤＤとの間に、スイッチ１２２が結合されてもよ
い。このスイッチ１２２は、ピーク検出器をリセットす
る目的でストレージキャパシタＣHOLDを再充電するよう
提供されるＲＥＦＲＥＳＨ信号によって制御される。Ｒ
ＥＦＲＥＳＨ信号がハイレベルのとき、スイッチ１２２
は閉じて、ストレージキャパシタＣHOLDがＶＤＤに近い
電圧にまで充電されるようにする。スイッチ１２２は、
電圧源ＶＤＤとストレージキャパシタＣHOLDとの間に結
合されて、ＲＥＦＲＥＳＨ信号が印加されるゲートを有
する、ＭＯＳＦＥＴであってもよい。
圧源ＶＤＤとの間に、スイッチ１２２が結合されてもよ
い。このスイッチ１２２は、ピーク検出器をリセットす
る目的でストレージキャパシタＣHOLDを再充電するよう
提供されるＲＥＦＲＥＳＨ信号によって制御される。Ｒ
ＥＦＲＥＳＨ信号がハイレベルのとき、スイッチ１２２
は閉じて、ストレージキャパシタＣHOLDがＶＤＤに近い
電圧にまで充電されるようにする。スイッチ１２２は、
電圧源ＶＤＤとストレージキャパシタＣHOLDとの間に結
合されて、ＲＥＦＲＥＳＨ信号が印加されるゲートを有
する、ＭＯＳＦＥＴであってもよい。
【００３２】ピーク検出器１００の動作を、図４のタイ
ミング図を参照して説明する。ストレージキャパシタＣ
HOLDは、ＲＥＦＲＥＳＨ信号が与えられると、まず、Ｖ
ＤＤに近い電圧値にまで充電される。ＰＨＩ１クロック
信号がローになりかつＰＨＩ２クロック信号がハイにな
ると、スイッチ１１４および１１６が閉じ、スイッチ１
１０が開く。その結果、比較器１０２のオフセット電圧
をＶoscとすると、入力キャパシタＣ１上に残る電圧
は、Ｖoutと（Ｖout＋Ｖosc）との差に等しくなる。ク
ロック信号ＰＨＩ１およびＰＨＩ２の比は、入力信号に
対するナイキスト基準を満たすのに十分な高さを有さね
ばならない。
ミング図を参照して説明する。ストレージキャパシタＣ
HOLDは、ＲＥＦＲＥＳＨ信号が与えられると、まず、Ｖ
ＤＤに近い電圧値にまで充電される。ＰＨＩ１クロック
信号がローになりかつＰＨＩ２クロック信号がハイにな
ると、スイッチ１１４および１１６が閉じ、スイッチ１
１０が開く。その結果、比較器１０２のオフセット電圧
をＶoscとすると、入力キャパシタＣ１上に残る電圧
は、Ｖoutと（Ｖout＋Ｖosc）との差に等しくなる。ク
ロック信号ＰＨＩ１およびＰＨＩ２の比は、入力信号に
対するナイキスト基準を満たすのに十分な高さを有さね
ばならない。
【００３３】バッファ１０８の出力において発生する値
Ｖoutは、以下の等式で表わされる： Ｖout＝ＶHOLD＋ＶLS＋Ｖoc ここで、ＶHOLDはストレージキャパシタＣHOLDにわたる
電圧、ＶLSはレベルシフタ１０６によって変化する電圧
量、および、Ｖocは出力バッファ１０８のオフセット電
圧、である。
Ｖoutは、以下の等式で表わされる： Ｖout＝ＶHOLD＋ＶLS＋Ｖoc ここで、ＶHOLDはストレージキャパシタＣHOLDにわたる
電圧、ＶLSはレベルシフタ１０６によって変化する電圧
量、および、Ｖocは出力バッファ１０８のオフセット電
圧、である。
【００３４】ＰＨＩ１クロック信号がハイになると、ス
イッチ１１０は開いて、アナログ入力信号Ｖinを比較器
１０２の反転する端子へと通過させる。反転する端子に
おける結果としての電圧は（Ｖin＋Ｖosc）に等しく、
比較器１０２はこの電圧を、反転しない端子における
（Ｖout＋Ｖosc）に等しい電圧と比較する。比較器１０
２の出力において生成される値は、以下の等式で表わさ
れる： Ｖoutc＝Ａ（Ｖout＋Ｖosc-Ｖin-Ｖosc）＝Ａ（Ｖout-
Ｖin） ここで、係数Ａは比較器１０２の開ループ利得である。
イッチ１１０は開いて、アナログ入力信号Ｖinを比較器
１０２の反転する端子へと通過させる。反転する端子に
おける結果としての電圧は（Ｖin＋Ｖosc）に等しく、
比較器１０２はこの電圧を、反転しない端子における
（Ｖout＋Ｖosc）に等しい電圧と比較する。比較器１０
２の出力において生成される値は、以下の等式で表わさ
れる： Ｖoutc＝Ａ（Ｖout＋Ｖosc-Ｖin-Ｖosc）＝Ａ（Ｖout-
Ｖin） ここで、係数Ａは比較器１０２の開ループ利得である。
【００３５】このように、比較器１０２の出力は、ピー
ク検出器１００の入力電圧および出力電圧にのみ依存す
る。したがって、そのオフセットは相殺される。出力電
圧Ｖoutがバッファ１０８の出力において生成されるた
め、本発明にしたがったオフセット相殺手順は、比較器
１０２のオフセットばかりでなく、出力バッファ１０８
によってもたらされるオフセットをも排除することが可
能である。
ク検出器１００の入力電圧および出力電圧にのみ依存す
る。したがって、そのオフセットは相殺される。出力電
圧Ｖoutがバッファ１０８の出力において生成されるた
め、本発明にしたがったオフセット相殺手順は、比較器
１０２のオフセットばかりでなく、出力バッファ１０８
によってもたらされるオフセットをも排除することが可
能である。
【００３６】ＰＨＩ１クロック信号の活性期間中にＬＣ
Ｋ信号がハイになると、スイッチ１１６が閉じかつスイ
ッチ１１８が開いて、比較器１０２の出力値がインバー
タ１０４を駆動するようになる。入力信号Ｖinが入力信
号の先のピーク値を表わす出力値Ｖoutよりも高い限
り、比較器１０２は正の出力値（図４のＣomp Ｏut）を
生成する。インバータ１０４の出力値が負であるため、
スイッチ１２０は開いたままで、ストレージキャパシタ
ＣHOLDが放電されるのを防ぐ。
Ｋ信号がハイになると、スイッチ１１６が閉じかつスイ
ッチ１１８が開いて、比較器１０２の出力値がインバー
タ１０４を駆動するようになる。入力信号Ｖinが入力信
号の先のピーク値を表わす出力値Ｖoutよりも高い限
り、比較器１０２は正の出力値（図４のＣomp Ｏut）を
生成する。インバータ１０４の出力値が負であるため、
スイッチ１２０は開いたままで、ストレージキャパシタ
ＣHOLDが放電されるのを防ぐ。
【００３７】入力信号Ｖinが出力信号Ｖoutよりも低く
なると、比較器１０２の出力値は負となって、インバー
タ１０４の出力には正の値が生成される。その結果、ス
イッチ１２０は閉じて、入力信号の次のピーク値にした
がってＶHOLD値を更新するよう、ストレージキャパシタ
ＣHOLDを放電させる。比較器１０２の出力がスイッチ１
２０に与えられるのがスイッチ１１６および１１８によ
って遅れるが、この遅延により、スイッチ１２０が開く
前に比較器１０２の出力信号が安定する。これは、出力
信号の完全性が損なわれるのを防ぐ。
なると、比較器１０２の出力値は負となって、インバー
タ１０４の出力には正の値が生成される。その結果、ス
イッチ１２０は閉じて、入力信号の次のピーク値にした
がってＶHOLD値を更新するよう、ストレージキャパシタ
ＣHOLDを放電させる。比較器１０２の出力がスイッチ１
２０に与えられるのがスイッチ１１６および１１８によ
って遅れるが、この遅延により、スイッチ１２０が開く
前に比較器１０２の出力信号が安定する。これは、出力
信号の完全性が損なわれるのを防ぐ。
【００３８】その後、ＰＨＩ１クロック信号がローにな
りかつＰＨＩ２クロック信号がハイになって、ピーク値
検出プロセスが続けられる。このプロセスは、Ｖoutの
値が、ＲＥＦＲＥＳＨ信号が与えられる前に検出される
アナログ入力信号Ｖinの最大の負ピーク値に対応するよ
うになるまで続けられる。ＲＥＦＲＥＳＨ信号が与えら
れると、スイッチ１２２が閉じて、ストレージキャパシ
タＣHOLDは電圧源ＶＤＤから充電されて、リセットされ
る。ＲＥＦＲＥＳＨ信号がローになると、スイッチ１２
２が開いて、ストレージキャパシタ上の電圧が、ピーク
検出器１００の入力信号にしたがって、その信号のピー
ク値を検出できるよう、変化するようになる。
りかつＰＨＩ２クロック信号がハイになって、ピーク値
検出プロセスが続けられる。このプロセスは、Ｖoutの
値が、ＲＥＦＲＥＳＨ信号が与えられる前に検出される
アナログ入力信号Ｖinの最大の負ピーク値に対応するよ
うになるまで続けられる。ＲＥＦＲＥＳＨ信号が与えら
れると、スイッチ１２２が閉じて、ストレージキャパシ
タＣHOLDは電圧源ＶＤＤから充電されて、リセットされ
る。ＲＥＦＲＥＳＨ信号がローになると、スイッチ１２
２が開いて、ストレージキャパシタ上の電圧が、ピーク
検出器１００の入力信号にしたがって、その信号のピー
ク値を検出できるよう、変化するようになる。
【００３９】以上のように、比較器と比較器の出力に結
合されたストレージキャパシタとを有するピーク検出器
を説明した。アナログ入力信号は、入力キャパシタを介
して、比較器の反転する入力に提供される。比較器の反
転しない入力は、比較器のフィードバックループ内に配
された出力バッファによって生成される出力信号を受け
取る。レベルシフタは、そのフィードバックループ内に
結合されて、応用要件にしたがって出力バッファへの入
力信号を動的に調整する。ピーク検出器の動作は、比較
器の入力および内部フィードバックループにおけるスイ
ッチに与えられる、重なり合わないクロック信号によっ
て制御される。
合されたストレージキャパシタとを有するピーク検出器
を説明した。アナログ入力信号は、入力キャパシタを介
して、比較器の反転する入力に提供される。比較器の反
転しない入力は、比較器のフィードバックループ内に配
された出力バッファによって生成される出力信号を受け
取る。レベルシフタは、そのフィードバックループ内に
結合されて、応用要件にしたがって出力バッファへの入
力信号を動的に調整する。ピーク検出器の動作は、比較
器の入力および内部フィードバックループにおけるスイ
ッチに与えられる、重なり合わないクロック信号によっ
て制御される。
【００４０】このように、本発明のオフセット補償ピー
ク検出器は、ストレージキャパシタの放電を防止するよ
う出力信号のバッファリングを行ない、また、比較器の
オフセット相殺に加えて、出力バッファによってもたら
されるオフセットの相殺を行なう。
ク検出器は、ストレージキャパシタの放電を防止するよ
う出力信号のバッファリングを行ない、また、比較器の
オフセット相殺に加えて、出力バッファによってもたら
されるオフセットの相殺を行なう。
【００４１】この開示において、本発明の好ましい実施
例のみを示しかつ説明したが、本発明は、その中に表わ
される本発明の概念の範囲内で、変更および修正が可能
であるものと理解されたい。
例のみを示しかつ説明したが、本発明は、その中に表わ
される本発明の概念の範囲内で、変更および修正が可能
であるものと理解されたい。
【図１】従来のピーク検出器を示す概略図である。
【図２】従来のピーク検出器における入力信号および出
力信号を示すタイミング図である。
力信号を示すタイミング図である。
【図３】本発明にしたがった、オフセット補償ピーク検
出器の一例を示す、簡略化された回路図である。
出器の一例を示す、簡略化された回路図である。
【図４】オフセット補償ピーク検出器の動作を示すタイ
ミング図である。
ミング図である。
１００ ピーク検出器 １０２ 比較器 １０４ インバータ １０６ レベルシフタ １０８ 出力バッファ １１０ スイッチ ＣHOLD ストレージキャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・シィ・リー アメリカ合衆国、27215 ノース・カロラ イナ州、バーリントン、グレンウッド・ア ベニュ、320 (72)発明者 グレゴリー・ティ・ブラウンズ アメリカ合衆国、27613 ノース・カロラ イナ州、ラレイ、トールウッド・ドライ ブ、5009
Claims (20)
- 【請求項１】 入力信号のピーク値を検出するためのシ
ステムであって、 前記入力信号を受け取る入力端子と、 前記入力端子に結合された入力キャパシタと、 前記入力キャパシタに結合された第１の入力を有する比
較器と、 前記比較器の出力に結合されて電圧を生成するストレー
ジキャパシタと、 前記ストレージキャパシタと前記比較器の第２の入力と
の間のフィードバックループ内に配されて、前記電圧を
バッファリングして前記入力信号のピーク値を表わす出
力信号を生成する出力バッファとを含む、システム。 - 【請求項２】 前記入力端子と前記入力キャパシタとの
間に結合されて第１のクロック信号によって制御される
第１のスイッチをさらに含む、請求項１に記載のシステ
ム。 - 【請求項３】 前記出力バッファの出力と前記比較器の
第２の入力との間に結合されて第２のクロック信号によ
って制御される第２のスイッチをさらに含む、請求項２
に記載のシステム。 - 【請求項４】 前記第１および第２のクロック信号は互
いに相補的であって重複しない信号である、請求項３に
記載のシステム。 - 【請求項５】 前記比較器の出力と前記比較器の第１の
入力との間に結合されて前記第１のクロック信号によっ
て制御される第３のスイッチをさらに含む、請求項４に
記載のシステム。 - 【請求項６】 前記第２のスイッチは、前記第２のクロ
ック信号が活性状態にあるときに、前記出力バッファを
前記入力キャパシタに接続するように閉じられる、請求
項５に記載のシステム。 - 【請求項７】 前記第３のスイッチは、前記第２のクロ
ック信号が活性状態にあるときに、前記比較器の出力と
第１の入力とを接続するように閉じられる、請求項６に
記載のシステム。 - 【請求項８】 前記第１のスイッチは、前記第２のクロ
ック信号が活性状態にあるときに、前記入力端子と前記
入力キャパシタとの接続を断つように開けられる、請求
項７に記載のシステム。 - 【請求項９】 前記第１のスイッチは、前記第１のクロ
ック信号が活性状態にあるときに、前記入力信号を前記
入力キャパシタを介して前記比較器の第１の入力へと供
給するように閉じられる、請求項８に記載のシステム。 - 【請求項１０】 前記第２および第３のスイッチは、前
記入力信号が前記比較器の第１の入力に供給されるとき
に開いている、請求項９に記載のシステム。 - 【請求項１１】 前記比較器の出力と前記ストレージキ
ャパシタとの間に結合されて前記比較器の出力信号の極
性を変化させるインバータをさらに含む、請求項５に記
載のシステム。 - 【請求項１２】 前記比較器の出力と前記インバータと
の間に結合されて前記第１のクロック信号が活性状態に
あるときに活性化される第１の制御信号によって制御さ
れる第４のスイッチをさらに含む、請求項１１に記載の
システム。 - 【請求項１３】 前記インバータの入力と接地端子との
間に結合されて前記第１の制御信号に対して反転された
第２の制御信号によって制御される第５のスイッチをさ
らに含む、請求項１２に記載のシステム。 - 【請求項１４】 前記第１の制御信号が活性化される
と、前記第４のスイッチは閉じられかつ前記第５のスイ
ッチは開けられて、比較器の出力信号が前記インバータ
へと送られるようにする、請求項１３に記載のシステ
ム。 - 【請求項１５】 前記ストレージキャパシタと接地端子
との間に結合されて前記インバータの出力信号によって
制御される第６のスイッチをさらに含む、請求項１４に
記載のシステム。 - 【請求項１６】 前記第６のスイッチは、前記入力信号
が前記出力信号よりも高いときに開いて、前記ストレー
ジキャパシタが放電されるのを防ぐ、請求項１５に記載
のシステム。 - 【請求項１７】 前記第６のスイッチは、前記入力信号
が前記出力信号よりも低いときに閉じて、前記ストレー
ジキャパシタが放電するようにする、請求項１６に記載
のシステム。 - 【請求項１８】 前記ストレージキャパシタと電圧源と
の間に結合されて、前記ストレージキャパシタを前記電
圧源から充電するよう活性化されるリフレッシュ信号に
よって制御される、第７のスイッチをさらに含む、請求
項１７に記載のシステム。 - 【請求項１９】 前記ストレージキャパシタと前記出力
バッファとの間に結合されて、前記出力バッファに供給
される入力信号を動的に調整するためのレベルシフタを
さらに含む、請求項１に記載のシステム。 - 【請求項２０】 入力信号のピーク値を検出するための
システムであり、かつ、比較器と、前記比較器の出力に
結合されたストレージキャパシタと、前記ストレージキ
ャパシタと前記比較器の第１の入力との間の第１のフィ
ードバックループ内に結合されてストレージキャパシタ
の電圧をバッファリングして前記ピーク値を表わす出力
信号を生成するための出力バッファとを有するシステム
において、オフセットを相殺するための方法であって、
前記方法は、 第１の制御信号を活性化して、出力バッファの出力を入
力キャパシタを介して前記比較器の第２の入力へと接続
することによって第２のフィードバックループを形成す
るステップと、 前記第１の制御信号と重なり合わない第２の制御信号を
活性化して、前記バッファを前記第２の入力と切り離
し、かつ、前記入力信号が前記入力キャパシタを介して
前記比較器の前記第２の入力へと供給されるようにする
ステップと、 前記比較器の出力を前記ストレージキャパシタに接続し
て、前記ストレージキャパシタの電荷が前記比較器の出
力において生成される値にしたがって変化するようにす
るステップとを含む、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/064,190 US6051998A (en) | 1998-04-22 | 1998-04-22 | Offset-compensated peak detector with output buffering |
| US09/064190 | 1998-04-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151373A true JP2000151373A (ja) | 2000-05-30 |
Family
ID=22054179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114819A Ceased JP2000151373A (ja) | 1998-04-22 | 1999-04-22 | 入力信号のピ―ク値を検出するためのシステム、およびオフセット相殺方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6051998A (ja) |
| JP (1) | JP2000151373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI420115B (zh) * | 2011-07-13 | 2013-12-21 | Univ Nat Sun Yat Sen | 高準度電壓峰值偵測器 |
| JP2022500973A (ja) * | 2018-10-04 | 2022-01-04 | レイセオン カンパニー | 緩衝された直接注入ピクセルの自動ゼロ |
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| US6512399B1 (en) * | 2001-12-03 | 2003-01-28 | Brookhaven Science Associates Llc | Offset-free rail-to-rail derandomizing peak detect-and-hold circuit |
| US7218148B2 (en) * | 2004-11-30 | 2007-05-15 | Intel Corporation | Tracking unity gain for edge rate and timing control |
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| US7236014B1 (en) * | 2005-12-07 | 2007-06-26 | Freescale Semiconductor, Inc. | Circuit and method for peak detection of an analog signal |
| CN111257792B (zh) * | 2018-11-30 | 2022-06-07 | 中兴通讯股份有限公司 | 有源器件的检测和保护电路、供电电路及供电方法 |
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- 1999-04-22 JP JP11114819A patent/JP2000151373A/ja not_active Ceased
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| JP7076649B2 (ja) | 2018-10-04 | 2022-05-27 | レイセオン カンパニー | 緩衝された直接注入ピクセルの自動ゼロ |
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