JP2019003464A - 半導体装置、演算回路及び電子機器 - Google Patents

Abstract

【課題】新規な半導体装置の提供。【解決手段】メモリセルと、差分回路と、を有し、メモリセルは、第１の回路と、第２の回路と、を有し、第１の回路及び第２の回路は、第１のデータを格納する機能と、第１のデータと第２のデータの乗算を行う機能と、を有し、第１のデータの値が正である場合、第１のデータの反転データが第２の回路に格納され、第１のデータの値が負である場合、第１のデータが第１の回路に格納され、第１の回路は、第１の配線を介して差分回路と電気的に接続され、第２の回路は、第２の配線を介して差分回路と電気的に接続され、差分回路は、第１の配線に流れる電流と、第２の配線に流れる電流と、の差に相当する電流を出力する機能を有する半導体装置。【選択図】図１

Description

本発明の一態様は、半導体装置、演算回路及び電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。

ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）、人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの情報技術の発展により、扱われるデータ量が増大の傾向を示している。電子機器がＩｏＴ、ＡＩなどの情報技術を利用するためには、データを大量に記憶することのできる半導体装置が求められている。さらに、電子機器を快適に使用するためには、高速に処置ができる半導体装置が求められている。

特許文献１では、積和演算を行うデジタル回路において、メモリの使用方法により回路規模が削減された積和演算回路の構成について開示している。

特開１９９７−３１９７３０号公報

本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、面積の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、信頼性の高い半導体装置の提供を課題とする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様に係る半導体装置は、メモリセルと、差分回路と、を有し、メモリセルは、第１の回路と、第２の回路と、を有し、第１の回路及び第２の回路は、第１のデータを格納する機能と、第１のデータと第２のデータの乗算を行う機能と、を有し、第１のデータの値が正である場合、第１のデータの反転データが第２の回路に格納され、第１のデータの値が負である場合、第１のデータが第１の回路に格納され、第１の回路は、第１の配線を介して差分回路と電気的に接続され、第２の回路は、第２の配線を介して差分回路と電気的に接続され、差分回路は、第１の配線に流れる電流と、第２の配線に流れる電流と、の差に相当する電流を出力する機能を有する半導体装置である。

また、本発明の一態様に係る半導体装置において、第１の回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２の回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート及び第１の容量素子と電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第４のトランジスタのゲート及び第２の容量素子と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、第１のトランジスタ及び第３のトランジスタは、チャネル形成領域に酸化物半導体を有していてもよい。

また、本発明の一態様に係る半導体装置において、第２のトランジスタのゲートには、参照データに対応する電位に、第１のデータに対応する電位を加算した電位が保持され、第４のトランジスタのゲートには、参照データに対応する電位から、第１のデータに対応する電位を差し引いた電位が保持されてもよい。

また、本発明の一態様に係る半導体装置は、オフセット回路を有し、オフセット回路は、第３の配線を介して差分回路と電気的に接続され、オフセット回路は、第１の電流と第２の電流の差分を検出する機能を有し、第１の電流は、第２のデータがメモリセルに入力されていないときに、第３の配線に流れる電流であり、第２の電流は、第２のデータがメモリセルに入力されているときに、第３の配線に流れる電流であってもよい。

また、本発明の一態様に係る演算回路は、上記の半導体装置と、活性化関数回路と、を有し、半導体装置により、ニューラルネットワークの積和演算が行われる演算回路である。

また、本発明の一態様に係る電子機器は、上記の演算回路を有する電子機器である。

本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。又は、本発明の一態様により、面積の小さい半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例を示す図。 メモリセルの構成例を示す図。 メモリセルの構成例を示す図。 メモリセルの構成例を示す図。 電源回路の構成例を示す図。 電源回路の構成例を示す図。 差分回路の構成例を示す図。 オフセット回路の構成例を示す図。 タイミングチャート。 ニューラルネットワークの構成例を示す図。 演算回路の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 電子機器の構成例を示す図。 電子機器の構成例を示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。本発明の一態様に係る半導体装置は、積和演算を行う機能を有する。

＜半導体装置の構成例＞
図１に、半導体装置１０の構成例を示す。半導体装置１０は、第１のデータと第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデータ（離散的なデータ）とすることができる。

半導体装置１０は、セルアレイＣＡ、電源回路ＰＣ、差分回路ＤＣ、及びオフセット回路ＯＦＳＴを有する。

［セルアレイ］
セルアレイＣＡは、複数のメモリセルＭＥＭ及び複数のメモリセルＭＥＭ０を有する。図１には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＥＭ（ＭＥＭ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＥＭ０（ＭＥＭ０［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＥＭは第１のデータを格納する機能を有し、メモリセルＭＥＭ０は参照データを格納する機能を有する。なお、参照データは積和演算の結果の抽出に用いられるデータである。参照データは第１のデータと同様、アナログデータ又は多値のデータとすることができる。

また、メモリセルＭＥＭは、回路ＭＰ及び回路ＭＭを有する。以下、メモリセルＭＥＭ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）が有する回路ＭＰと回路ＭＭを、それぞれ回路ＭＰ［ｉ，ｊ］、回路ＭＭ［ｉ，ｊ］と表記する。回路ＭＰ［ｉ，ｊ］は、配線ＷＬ［ｉ］、配線ＸＬ［ｉ］、配線ＢＬｐ［ｊ］、及び配線ＹＬｐ［ｊ］と接続されている。回路ＭＭ［ｉ，ｊ］は、配線ＷＬ［ｉ］、配線ＸＬ［ｉ］、配線ＢＬｍ［ｊ］、及び配線ＹＬｍ［ｊ］と接続されている。また、メモリセルＭＥＭ０［ｉ］は、配線ＷＬ［ｉ］、配線ＸＬ［ｉ］、配線ＢＬ０、及び配線ＹＬ０と接続されている。

回路ＭＰ及び回路ＭＭはそれぞれ、第１のデータを格納する機能を有する。また、回路ＭＰ及び回路ＭＭには配線ＸＬを介して第２のデータが供給され、回路ＭＰ及び回路ＭＭは、第１のデータと第２のデータの乗算を行う機能を有する。すなわち、回路ＭＰ及び回路ＭＭは、記憶回路としての機能と乗算回路としての機能を有する。

なお、第１のデータがアナログデータである場合、回路ＭＰ及び回路ＭＭはアナログメモリとしての機能を有する。また、第１のデータが多値データである場合、回路ＭＰ及び回路ＭＭは多値メモリとしての機能を有する。

回路ＭＰによる乗算の結果は、回路ＭＰと配線ＹＬｐの間を流れる電流に反映され、回路ＭＭによる乗算の結果は、回路ＭＭと配線ＹＬｍの間を流れる電流に反映される。そして、配線ＹＬｐを流れる電流には、同じ列に属するｍ個の回路ＭＰに流れる電流を足し合わせた結果が反映される。また、配線ＹＬｍを流れる電流には、同じ列に属するｍ個の回路ＭＭに流れる電流を足し合わせた結果が反映される。これにより、セルアレイＣＡによって第１のデータと第２のデータの積和演算を行うことができる。

図２に、メモリセルＭＥＭ及びメモリセルＭＥＭ０の具体的な構成例を示す。メモリセルＭＥＭは、回路ＭＰと回路ＭＭのペアによって構成されている。回路ＭＰ、回路ＭＭ、及びメモリセルＭＥＭ０は、トランジスタＴｒ１、トランジスタＴｒ２、及び容量素子Ｃ１を有する。なお、図２には代表例としてメモリセルＭＥＭ［１，１］、［２，１］及びメモリセルＭＥＭ０［１］、［２］を示しているが、他のメモリセルＭＥＭ及びメモリセルＭＥＭ０にも同様の構成を用いることができる。また、ここではトランジスタＴｒ１及びトランジスタＴｒ２がｎチャネル型のトランジスタである場合について説明する。

トランジスタＴｒ１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ２のゲート及び容量素子Ｃ１の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬｐ、配線ＢＬｍ、又は配線ＢＬ０のいずれか一と接続されている。トランジスタＴｒ２のソース又はドレインの一方は、配線ＹＬｐ、配線ＹＬｍ、又は配線ＹＬ０のいずれか一と接続され、ソース又はドレインの他方は所定の電位が供給される配線ＶＲと接続されている。容量素子Ｃ１の他方の電極は、配線ＸＬと接続されている。なお、トランジスタＴｒ１のソース又はドレインの一方、トランジスタＴｒ２のゲート、及び容量素子Ｃ１の一方の電極と接続されたノードを、ノードＦＮとする。また、回路ＭＰ［ｉ，ｊ］、回路ＭＭ［ｉ，ｊ］、メモリセル［ｉ］のノードＦＮを、それぞれＦＮｐ［ｉ，ｊ］、ＦＮｍ［ｉ，ｊ］、ＦＮ０［ｉ］とする。

ここでは一例として、配線ＶＲに低電源電位（接地電位など）が供給されている場合について説明する。以下、回路ＭＰ［ｉ，ｊ］と配線ＹＬｐ［ｊ］の間を流れる電流をＩ_{ＭＰ［ｉ，ｊ］}と表記し、回路ＭＭ［ｉ，ｊ］と配線ＹＬｍ［ｊ］の間を流れる電流をＩ_{ＭＭ［ｉ，ｊ］}と表記する。また、メモリセルＭＥＭ０［ｉ］と配線ＢＹ０の間を流れる電流をＩ_{ＭＥＭ０［ｉ］}と表記する。

ノードＦＮｐ、ノードＦＮｍ、ノードＦＮ０はそれぞれ、回路ＭＰ、回路ＭＭ、メモリセルＭＥＭ０の保持ノードとして機能する。具体的には、ノードＦＮｐ及びノードＦＮｍには第１のデータが保持され、ノードＦＮ０には参照データが保持される。ここで、トランジスタＴｒ１はノードＦＮｐ、ＦＮｍ、ＦＮ０の電位を保持する機能を有するため、トランジスタＴｒ１のオフ電流は小さいことが好ましい。よって、トランジスタＴｒ１としてＯＳトランジスタを用いることが好ましい。

酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタのチャネル形成領域に用いられる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、又は実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態３で説明する。

ＯＳトランジスタはオフ電流が極めて小さいため、メモリセルＭＥＭ及びメモリセルＭＥＭ０に用いるトランジスタとして好適である。ＯＳトランジスタは例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、又は１０ｚＡ／μｍ以下、又は１ｚＡ／μｍ以下、又は１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセルＭＥＭ及びメモリセルＭＥＭ０に用いることにより、保持ノードの電位の変動を抑えることができるため、積和演算の精度を向上させ、半導体装置１０の信頼性を向上させることができる。また、保持ノードの電位をリフレッシュする動作の頻度を低く抑えることができるため、半導体装置１０の消費電力を低減することができる。

トランジスタＴｒ２は特に限定されず、ＯＳトランジスタの他、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）などを用いることができる。また、トランジスタＴｒ２はｎチャネル型であってもｐチャネル型であってもよい。トランジスタＴｒ１、Ｔｒ２の両方にｎチャネル型のＯＳトランジスタを用いる場合、メモリセルＭＥＭ及びメモリセルＭＥＭ０を単極性回路によって構成することができる。

ここで、積和演算には、ノードＦＮに保持された電位（第１のデータに相当）と、配線ＸＬに供給された電位（第２のデータに相当）の乗算結果が用いられる。この乗算結果は、トランジスタＴｒ２を流れる電流値から得ることができる。乗算結果を得る過程を、図２における回路ＭＰ［１，１］とメモリセルＭＥＭ０［１］を例にとって説明する。

まず、回路ＭＰ［１，１］に第１のデータが書き込まれ、メモリセルＭＥＭ０に参照データが書き込まれる。ここでは一例として、メモリセルＭＥＭ０のノードＦＮ０［１］には電位Ｗ_０が供給され、回路ＭＰ［１，１］のノードＦＮｐ［１，１］には電位Ｗ_０＋Ｗ_{［１，１］}が供給される場合を考える。ここで、電位Ｗ_０は参照データに相当する電位であり、電位Ｗ_{［１，１］}は第１のデータに相当する電位である。

そして、配線ＸＬ［１］に電位Ｖ_Ｘ［１］が供給される。電位Ｖ_Ｘ［１］は、第２のデータに相当する電位である。このとき、回路ＭＰ［１，１］、及びメモリセルＭＥＭ０［１］のそれぞれの容量素子Ｃ１には電位Ｖ_Ｘ［１］が供給され、容量結合によりトランジスタＴｒ２のゲートの電位が上昇する。

トランジスタＴｒ２のゲートの電位の変化量は、配線ＸＬ［１］の電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１の容量、トランジスタＴｒ２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＸＬの電位の変化量とトランジスタＴｒ２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。

このとき、回路ＭＰ［１，１］のトランジスタＴｒ２に流れる電流Ｉ_{ＭＰ［１，１］}、及び、メモリセルＭＥＭ０［１］のトランジスタＴｒ２に流れる電流Ｉ_{ＭＥＭ０［１］}は、それぞれ式（１）、（２）で表される。

ここで、βはトランジスタＴｒ２の構造によって定まる定数である。また、ＶｔｈはトランジスタＴｒ２のしきい値電圧である。そして、電流Ｉ_{ＭＰ［１，１］}と電流Ｉ_{ＭＥＭ０［１］}の差分電流ΔＩ_［１］は、式（３）で表される。

ここで、Ｖ_Ｘ［１］＝０であるときの差分電流ΔＩ_［１］をオフセット電流Ｉ_{ｏｆｆｓｅｔ}とすると、オフセット電流Ｉ_{ｏｆｆｓｅｔ}は式（４）で表される。

そして、式（３）の電流ΔＩ_［１］から式（４）のオフセット電流Ｉ_{ｏｆｆｓｅｔ}を差し引くことにより、式（５）が得られる。

式（５）は、第１のデータに相当する電位Ｗ_{［１，１］}と、第２のデータに相当する電位Ｖ_Ｘ［１］との積に対応する。したがって、電流ΔＩ_［１］からオフセット電流Ｉ_{ｏｆｆｓｅｔ}を差し引いた値を検出することにより、第１のデータと第２のデータの乗算結果を得ることができる。そして、回路ＭＰ［１，１］と同じ列に属する回路ＭＰ［２，１］乃至［ｍ，１］に流れる電流と、メモリセルＭＥＭ０［１］と同じ列に属するメモリセルＭＥＭ０［２］乃至［ｍ］に流れる電流も考慮すると、式（５）は以下のように一般化される。

このように、回路ＭＰ［１，１］乃至［ｍ，１］に流れる電流の合計値と、メモリセルＭＥＭ０［１］乃至［ｍ］に流れる電流の合計値との差から、オフセット電流を差し引くことにより、第１のデータと第２のデータの積和演算の結果を得ることができる。

ここで、回路ＭＰ［１，１］を流れる電流Ｉ_{ＭＰ［１，１］}、すなわち消費電流を考える。第１のデータに相当する電位Ｗ_{［１，１］}、及び第２のデータに相当する電位Ｖ_Ｘ［１］が正と負の両方の値を取り得る場合、回路ＭＰ［１，１］の消費電流の変動が大きくなる。例えば、電位Ｗ_{［１，１］}の範囲が電位Ｖ_Ｘ［１］の範囲よりも大きい場合を想定し、電位Ｗ_{［１，１］}の範囲が−（３／４）Ｗ_０から＋（３／４）Ｗ_０、電位Ｖ_Ｘ［１］の範囲が−（１／４）Ｗ_０から＋（１／４）Ｗ_０であり、Ｗ_０≫Ｖｔｈと仮定する。このとき、消費電流の範囲は式（１）より、おおよそ０から４βＷ_０ ^２程度となる。消費電力は、電位Ｗ_{［１，１］}と電位Ｖ_Ｘ［１］が共に負の値であるときに最小となり、共に正の値であるときに最大となる。

このように、回路ＭＰ［１，１］の消費電流は、第１のデータと第２のデータの値に応じて変動し得る。そして、消費電力の変動量が大きくなると、セルアレイＣＡに局所的な消費電流が発生し、回路動作が不安定になる場合がある。

そこで、本発明の一態様においては図２に示すように、メモリセルＭＥＭを回路ＭＰと回路ＭＭのペアによって構成する。そして、第１のデータの値が正である場合は、第１のデータの反転データが回路ＭＭに格納され、第１のデータの値が負である場合は、第１のデータが回路ＭＰに格納される。これにより、メモリセルＭＥＭにおける消費電流の変動を抑制することができ、半導体装置１０の消費電力の低減、又は信頼性の向上を図ることができる。以下、図３を用いて詳細を説明する。

図３に、回路ＭＰ及び回路ＭＭの動作の具体的を示す。なお、図３にはメモリセルＭＥＭ［１，１］、［２，１］を示しているが、他のメモリセルＭＥＭも同様に動作させることができる。

ここでは一例として、メモリセルＭＥＭ［１，１］に第１のデータとして正の電位Ｗ_{［１，１］}が格納され、メモリセルＭＥＭ［２，１］に第１のデータとして負の電位Ｗ_{［２，１］}が格納される場合について説明する。

〔第１のデータの値が正である場合〕
第１のデータに相当する電位Ｗ_{［１，１］}の値が正である場合、図３（Ａ）に示すように、ノードＦＮｐ［１，１］にはメモリセルＭＥＭ０［１］（図示せず）と同様に電位Ｗ_０が格納される。また、ノードＦＮｍ［１，１］には、参照データに対応する電位Ｗ_０から、第１のデータに対応する電位Ｗ_{［１，１］}を差し引いた電位（電位Ｗ_０−Ｗ_{［１，１］}）が格納される。つまり、第１のデータの反転データが格納される。そして、第２のデータに相当する電位Ｖ_ｘ［１］が、配線ＸＬ［１］を介して回路ＭＰ［１，１］及び回路ＭＭ［１，１］に供給される。

このとき、回路ＭＰ［１，１］のトランジスタＴｒ２に流れる電流Ｉ_{ＭＰ［１，１］}、及び、回路ＭＭ［１，１］のトランジスタＴｒ２に流れる電流Ｉ_{ＭＭ［１，１］}は、それぞれ式（７）、（８）で表される。

また、回路ＭＰ［１，１］を流れる電流Ｉ_{ＭＰ［１，１］}とメモリセルＭＥＭ０［１］を流れる電流Ｉ_{ＭＥＭ０［１］}の差をΔＩ_ｐ［１］とし、回路ＭＭ［１，１］を流れる電流Ｉ_{ＭＭ［１，１］}とメモリセルＭＥＭ０［１］を流れる電流Ｉ_{ＭＥＭ０［１］}の差をΔＩ_ｍ［１］とすると、ΔＩ_ｐ［１］とΔＩ_ｍ［１］の差分に相当する電流ΔＩ´_［１］は式（９）で表される。

また、Ｖ_Ｘ［１］＝０であるときの電流ΔＩ´_［１］をオフセット電流Ｉ_{ｏｆｆｓｅｔ}とすると、オフセット電流Ｉ_{ｏｆｆｓｅｔ}は式（１０）で表される。

そして、式（９）の差分電流ΔＩ´_［１］から式（１０）のオフセット電流Ｉ_{ｏｆｆｓｅｔ}を差し引くことにより、式（１１）が得られる。

式（１１）は、第１のデータに相当する電位Ｗ_{［１，１］}（＞０）と、第２のデータに相当する電位Ｖ_Ｘ［１］の乗算を示している。このように、差分電流ΔＩ´_［１］からオフセット電流Ｉ_{ｏｆｆｓｅｔ}を差し引くことにより、第１のデータと第２のデータの乗算結果を得ることができる。

ここで、回路ＭＰ［１，１］と回路ＭＭ［１，１］の消費電流を考える。例えば、電位Ｗ_{［１，１］}の範囲が電位Ｖ_Ｘ［１］の範囲よりも大きい場合を想定し、電位Ｗ_{［１，１］}が＋（３／４）Ｗ_０までの正の値、電位Ｖ_Ｘ［１］の範囲が−（１／４）Ｗ_０から＋（１／４）Ｗ_０であり、Ｗ_０≫Ｖｔｈと仮定する。このとき、メモリセルＭＥＭ［１，１］の消費電流の範囲は式（７）、（８）より、おおよそ（９／１６）βＷ_０ ^２から（５０／１６）βＷ_０ ^２程度となる。よって、式（１）と比較して、消費電流の範囲を小さくすることができる。また、消費電流の最大値も小さくすることができる。

〔第１のデータの値が負である場合〕
第１のデータに相当する電位Ｗ_{［２，１］}の値が負（Ｗ_{［２，１］}＝−｜Ｗ_{［２，１］}｜）である場合、図３（Ｂ）に示すように、ノードＦＮｐ［２，１］には、参照データに対応する電位Ｗ_０に、第１のデータに対応する電位Ｗ_{［２，１］}を加算した電位（Ｗ_０＋Ｗ_{［２，１］}＝Ｗ_０−｜Ｗ_{［２，１］}｜）が格納される。つまり、第１のデータが格納される。また、ノードＦＮｍ［２，１］にはメモリセルＭＥＭ０［２］（図示せず）と同様に電位Ｗ_０が格納される。そして、第２のデータに相当する電位Ｖ_ｘ［２］が、配線ＸＬ［２］を介して回路ＭＰ［２，１］及び回路ＭＭ［２，１］に供給される。

このとき、回路ＭＰ［２，１］のトランジスタＴｒ２に流れる電流Ｉ_{ＭＰ［２，１］}、及び、回路ＭＭ［２，１］のトランジスタＴｒ２に流れる電流Ｉ_{ＭＰ［２，１］}は、それぞれ式（１２）、（１３）で表される。

また、回路ＭＰ［２，１］を流れる電流Ｉ_{ＭＰ［２，１］}とメモリセルＭＥＭ０［２］を流れる電流Ｉ_{ＭＥＭ０［２］}の差をΔＩ_ｐ［１］とし、回路ＭＭ［２，１］を流れる電流Ｉ_{ＭＭ［２，１］}とメモリセルＭＥＭ０［２］を流れる電流Ｉ_{ＭＥＭ０［２］}の差をΔＩ_ｍ［１］とすると、ΔＩ_ｐ［１］とΔＩ_ｍ［１］の差分電流ΔＩ´_［１］は式（１４）で表される。

また、Ｖ_Ｘ［１］＝０であるときの差分電流ΔＩ´_［１］をオフセット電流Ｉ_{ｏｆｆｓｅｔ}とすると、オフセット電流Ｉ_{ｏｆｆｓｅｔ}は式（１５）で表される。

そして、式（１４）の差分電流ΔＩ´_［１］から式（１５）のオフセット電流Ｉ_{ｏｆｆｓｅｔ}を差し引くことにより、式（１６）が得られる。

ここで、Ｗ_{［２，１］}＜０であるため、式（１６）は以下のように表される。

式（１７）は、第１のデータに相当する電位Ｗ_{［２，１］}（＜０）と、第２のデータに相当する電位Ｖ_Ｘ［２］との乗算を示している。このように、差分電流ΔＩ´_［１］からオフセット電流Ｉ_{ｏｆｆｓｅｔ}を差し引くことにより、第１のデータと第２のデータの乗算を行うことができる。

ここで、回路ＭＰ［２，１］と回路ＭＭ［２，１］の消費電流を考える。例えば、電位Ｗ_{［２，１］}の範囲が電位Ｖ_Ｘ［２］の範囲よりも大きい場合を想定し、電位Ｗ_{［２，１］}が−（３／４）Ｗ_０までの負の値、電位Ｖ_Ｘ［２］の範囲が−（１／４）Ｗ_０から＋（１／４）Ｗ_０であり、Ｗ_０≫Ｖｔｈと仮定する。このとき、メモリセルＭＥＭ［２，１］の消費電流の範囲は式（１２）、（１３）より、おおよそ（９／１６）βＷ_０ ^２から（５０／１６）βＷ_０ ^２程度となる。よって、式（１）と比較して、消費電流の範囲を小さくすることができる。また、消費電流の最大値も小さくすることができる。

上記のように、第１のデータが正である場合は、第１のデータの反転データが回路ＭＭに格納され、回路ＭＭによって乗算が行われる。一方、第１のデータが負である場合は、第１のデータが回路ＭＰに格納され、回路ＭＰによって乗算が行われる。このような構成を用いることにより、メモリセルＭＥＭを流れる電流の変動を抑え、消費電流の局所的な発生を防止することができる。

そして、メモリセルＭＥＭ［１，１］、［１，２］と同じ列に属するメモリセルＭＥＭ［３，１］乃至［ｍ，１］を流れる電流を考慮すると、式（１１）及び式（１７）は以下のように一般化できる。

式（１８）は、第１のデータに相当する電位Ｗと、第２のデータに相当する電位Ｖ_Ｘとの積和演算を示している。このように、第１のデータと第２のデータの積和演算を、回路ＭＰと回路ＭＭのペアによって構成されたメモリセルＭＥＭを用いて行うことができる。

なお、メモリセルＭＥＭの構成は図２に示すものに限られない。例えば、回路ＭＰ及び回路ＭＭはそれぞれさらに他の素子（スイッチ、容量素子など）を有していてもよいし、トランジスタＴｒ１及び／又はトランジスタＴｒ２は一対のゲートを有していてもよい。トランジスタが一対のゲートを有する場合、一方のゲートを第１のゲート、フロントゲート、又は単にゲートと呼ぶことがあり、他方のゲートを第２のゲート、又はバックゲートと呼ぶことがある。

図４（Ａ）に、トランジスタＴｒ１がバックゲートを有する構成例を示す。トランジスタＴｒ１のバックゲートは、配線ＢＧＬと接続されている。配線ＢＧＬからトランジスタＴｒ１のバックゲートに所定の電位を供給することにより、トランジスタＴｒ１の閾値電圧を制御することができる。例えば、トランジスタＴｒ１の閾値電圧を０Ｖより大きくすることができる。これにより、オフ電流を低減することができる。また、トランジスタＴｒ１のバックゲートは、トランジスタＴｒ１のフロントゲートと接続されていてもよい。

また、回路ＭＰと回路ＭＭは、一部の配線を共有してもよい。例えば図４（Ｂ）に示すように、配線ＢＬｐと配線ＢＬｍの代わりに、回路ＭＰ及び回路ＭＭと接続された配線ＢＬを設けることができる。この場合、回路ＭＰのトランジスタＴｒ１のゲートと、回路ＭＭのトランジスタＴｒ１のゲートは、それぞれ異なる配線ＷＬ（ＷＬｐ、ＷＬｍ）と接続される。そして、回路ＭＰと回路ＭＭの書き込みは交互に行われる。このように配線を共有化することにより、メモリセルＭＥＭと接続された配線の数を減らすことができ、半導体装置１０の面積を縮小することができる。

［電源回路］
図１に示す電源回路ＰＣは、配線ＹＬｐ［１］乃至［ｎ］、ＹＬｍ［１］乃至［ｎ］、及び配線ＹＬ０と接続されている。電源回路ＰＣは、配線ＹＬｐ［１］乃至［ｎ］、ＹＬｍ［１］乃至［ｎ］、及び配線ＹＬ０に、所定の電流を供給する機能を有する。

図５に、電源回路ＰＣの構成例を示す。電源回路ＰＣは、出力回路ＯＵＴｐ［１］乃至［ｎ］、出力回路ＯＵＴｍ［１］乃至［ｎ］、及び出力回路ＯＵＴ０を有する。出力回路ＯＵＴｐ［１］乃至［ｎ］は、配線ＹＬｐ［１］乃至［ｎ］に電流を供給する機能を有する。出力回路ＯＵＴｍ［１］乃至［ｎ］は、配線ＹＬｍ［１］乃至［ｎ］に電流を供給する機能を有する。出力回路ＯＵＴ０は、配線ＹＬ０に電流を供給する機能を有する。なお、図５には代表例として、出力回路ＯＵＴｐ［１］及び出力回路ＯＵＴｍ［１］を示しているが、出力回路ＯＵＴｐ［２］乃至［ｎ］、及び出力回路ＯＵＴｍ［２］乃至［ｎ］にも同様の構成を用いることができる。また、図中のＶＤＤは高電源電位を表し、ＶＳＳは低電源電位を表す。

出力回路ＯＵＴｐ［１］および出力回路ＯＵＴｍ［１］は、それぞれトランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ１３、容量素子Ｃ１１を有する。出力回路ＯＵＴ０は、トランジスタＴｒ１４、トランジスタＴｒ１５、トランジスタＴｒ１６および容量素子Ｃ１２を有する。なお、トランジスタＴｒ１１及びトランジスタＴｒ１４は、一対のゲートを有する。

出力回路ＯＵＴｐ［１］は、配線ＧＷ、配線ＦＧｐ、及び配線ＹＬｐ［１］と接続されている。出力回路ＯＵＴｍ［１］は、配線ＧＷ、配線ＦＧｍ、及び配線ＹＬｍ［１］と接続されている。出力回路ＯＵＴ０は、配線ＧＷ、配線ＦＧ０、及び配線ＹＬ０と接続されている。

出力回路ＯＵＴｐ［１］乃至［ｎ］、及び出力回路ＯＵＴｍ［１］乃至［ｎ］が有するトランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ１１と、出力回路ＯＵＴ０が有するトランジスタＴｒ１４、トランジスタＴｒ１５、容量素子Ｃ１２と、によって、電流源ＣＳが構成される。また、出力回路ＯＵＴｐ［１］乃至［ｎ］、及び出力回路ＯＵＴｍ［１］乃至［ｎ］が有するトランジスタＴｒ１３と、出力回路ＯＵＴ０が有するトランジスタＴｒ１６と、によって、カレントミラー回路ＣＭが構成される。

配線ＧＷの電位がハイレベルになると、出力回路ＯＵＴｐ［１］のトランジスタＴｒ１２、出力回路ＯＵＴｐ［１］のトランジスタＴｒ１２、出力回路ＯＵＴ０のトランジスタＴｒ１５がオン状態になる。そして、配線ＦＧｐ又は配線ＦＧｍを介してトランジスタＴｒ１１のゲートに所定の電位が供給され、配線ＦＧ０介してトランジスタＴｒ１４のゲートに所定の電位が供給される。これにより、トランジスタＴｒ１１及びトランジスタＴｒ１４に流れる電流が制御され、配線ＹＬｐ［１］、配線ＹＬｍ［１］、配線ＹＬＯにそれぞれ電流Ｉ_Ｃｐ、Ｉ_Ｃｍ、Ｉ_Ｃ０が供給される。

配線ＹＬ０には、トランジスタＴｒ１４に流れる電流Ｉ_Ｃ０（吐き出し電流）から、トランジスタＴｒ１６に流れる電流Ｉ_ＣＭ（吸い込み電流）を差し引いた電流Ｉｒｅｆが流れる。ここで、電流Ｉｒｅｆは、配線ＹＬ０と接続されたメモリセルＭＥＭ０［１］乃至［ｍ］に流れる電流（吸い込み電流）の総和に等しい。そして、トランジスタＴｒ１３とトランジスタＴｒ１６によってカレントミラーが構成され、トランジスタＴｒ１３にも電流Ｉ_ＣＭが流れる。

そして、配線ＹＬｐ［１］には、トランジスタＴｒ１１に流れる電流Ｉ_Ｃｐ（吐き出し電流）から、トランジスタＴｒ１３に流れる電流Ｉ_ＣＭ（吸い込み電流）を差し引いた電流が流れる。また、配線ＹＬｍ［１］には、トランジスタＴｒ１１に流れる電流Ｉ_Ｃｍ（吐き出し電流）から、トランジスタＴｒ１３に流れる電流Ｉ_ＣＭ（吸い込み電流）を差し引いた電流が流れる。

配線ＹＬｐ［１］及び配線ＹＬｍ［１］に電流Ｉｒｅｆを供給する場合は、トランジスタＴｒ１１のゲートとトランジスタＴｒ１４のゲートに同じ電位を供給すればよい。そして、配線ＹＬｐ［１］に供給された電流Ｉｒｅｆは回路ＭＰ［１，１］乃至［１，ｍ］に流れ、配線ＹＬｍ［１］に供給された電流Ｉｒｅｆは回路ＭＭ［１，１］乃至［１，ｍ］に流れる（吸い込み電流）。電流Ｉｒｅｆと、回路ＭＰ［１，１］乃至［１，ｍ］に流れる電流の総和と、の差が、上記の式（９）、（１４）におけるΔＩ_ｐ［１］に相当する。また、電流Ｉｒｅｆと、回路ＭＭ［１，１］乃至［１，ｍ］に流れる電流の総和と、の差が、上記の式（９）、（１４）におけるΔＩ_ｍ［１］に相当する。

なお、図５に示す電源回路ＰＣは、ｐチャネル型のトランジスタを用いずに構成することができる。この場合、ｎチャネル型とｐチャネル型の作り分けが不要になり、製造コストを下げることができる。

また、電源回路ＰＣには図６に示す構成を用いることもできる。図６に示す電源回路ＰＣは、トランジスタＴｒ１１、Ｔｒ１４として、ゲートに電位が供給されていないとき（Ｖｇ＝０Ｖのとき）に、ソース−ドレイン間に電流が流れるトランジスタ、すなわちノーマリーオン型のトランジスタを用いている。また、トランジスタＴｒ１１、Ｔｒ１４は、ゲートとソース又はドレインの一方とが接続されている。このような構成を用いることにより、トランジスタＴｒ１２、Ｔｒ１５、及び容量素子Ｃ１１、Ｃ１２を省略することができ、電源回路ＰＣの素子数を低減することができる。

［差分回路］
図１に示す差分回路ＤＣは、電流の差分を出力する機能を有する。具体的には、回路ＤＣは減算回路ＳＣ［１］乃至［ｎ］を有し、減算回路ＳＣ［ｊ］は配線ＹＬｐ［ｊ］及び配線ＹＬｍ［ｊ］と接続されている。そして、減算回路ＳＣ［ｊ］は、配線ＹＬｐ［ｊ］を流れる電流Ｉ_{ＭＰ［ｊ］}と、配線ＹＬｍ［ｊ］を流れる電流Ｉ_{ＭＭ［ｊ］}の差に相当する電流Ｉ_{ＭＥＭ［ｊ］}を、配線ＹＬ［ｊ］に出力する機能を有する。

減算回路ＳＣによって、上記の式（９）、（１４）における電流ΔＩ´_［１］（ΔＩ_ｐ［１］とΔＩ_ｍ［１］の差分）を得ることができる。

図７（Ａ）に、差分回路ＤＣ構成例を示す。差分回路ＤＣは、減算回路ＳＣ［１］乃至［ｎ］を有する。ここでは代表例として減算回路ＳＣ［１］の回路構成を示しているが、減算回路［２］乃至［ｎ］にも同様の構成を用いることができる。

図７（Ａ）に示す回路ＳＣ［１］は、トランジスタＴｒ２１、Ｔｒ２２を有する。トランジスタＴｒ２１とトランジスタＴｒ２２は、カレントミラー回路を構成している。配線ＹＬｐ［１］からトランジスタＴｒ２１に電流Ｉ_{ＭＰ［１］}が流れると、電流Ｉ_{ＭＰ［１］}がコピーされトランジスタＴｒ２２に流れる。そして、配線ＹＬ［１］には、配線ＹＬｍ［１］に流れる電流Ｉ_{ＭＭ［１］}から電流Ｉ_{ＭＰ［１］}が差し引かれた差分電流Ｉ_{ＭＥＭ［１］}（＝Ｉ_{ＭＭ［１］}−Ｉ_{ＭＰ［１］}）が流れる。このようにして、減算回路ＳＣ［１］から差分電流が出力される。

なお、減算回路ＳＣには、図７（Ｂ）に示す構成を用いることもできる。図７（Ｂ）に示す減算回路ＳＣは、カスコード接続回路としての機能を有するトランジスタＴｒ２３、Ｔｒ２４を有する点において、図７（Ａ）と異なる。トランジスタＴｒ２３、Ｔｒ２４により、カレントミラー回路の出力抵抗を増加させ、電流のコピーの精度を向上させることができる。

［オフセット回路］
図１に示すオフセット回路ＯＦＳＴは、配線ＹＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＹＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。

オフセット回路ＯＦＳＴの構成例を図８に示す。図８に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ３３、容量素子Ｃ３１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図８に示す通りである。なお、容量素子Ｃ３１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ３１の第２の電極、トランジスタＴｒ３１のソース又はドレインの一方、及びトランジスタＴｒ３２のゲートと接続されたノードを、ノードＮｂとする。

配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ３１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ３２、トランジスタＴｒ３３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。

次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＹＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ３１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ３１はオフ状態となる。

次に、配線ＹＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ３１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶ_Ｎａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶ_Ｎａとなる。そして、トランジスタＴｒ３２のしきい値電圧をＶ_ｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶ_Ｎａ−Ｖ_ｔｈが出力される。ここで、Ｖａ＝Ｖ_ｔｈとすることにより、配線ＯＬ［１］から電位ΔＶ_Ｎａを出力することができる。

電位ΔＶ_Ｎａは、第１の電流と第２の電流の差分、抵抗素子Ｒ１、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶ_Ｎａから配線ＹＬに流れる電流の変化量を求めることができる。このようにして、オフセット回路ＯＦＳＴによって検出された電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］に出力される。

第２のデータがメモリセルＭＥＭに入力されていないときに、配線ＹＬに流れる電流を上記の第１の電流とし、第２のデータがメモリセルＭＥＭに入力されているときに、配線ＹＬに流れる電流を上記の第２の電流とすることにより、式（１１）、（１７）における演算を行うことができる。

＜半導体装置の動作例＞
上記の半導体装置１０を用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置１０の動作例を説明する。図９は、半導体装置１０の動作例を示すタイミングチャートである。

なお、ここでは代表例として図２に示すメモリセルＭＥＭ［１，１］、［２，１］及びメモリセルＭＥＭ０［１］、［２］に着目して説明するが、他のメモリセルＭＥＭ及びメモリセルＭＥＭ０も同様に動作させることができる。

また、ここでは一例として、メモリセルＭＥＭ［１，１］には正の値の電位Ｗ_{［１，１］}が格納され、メモリセルＭＥＭ［２，１］には負の値の電位Ｗ_{［２，１］}が格納される場合について説明する。なお、図９においてＧＮＤは接地電位を表し、ＲＥＦＰは基準電位を示す。

［第１のデータの格納］
まず、時刻Ｔ１−Ｔ２において、配線ＢＬｐ［１］の電位がＷ_０、配線ＢＬｍの電位がＷ_０−Ｗ_{［１，１］}、配線ＢＬ０の電位がＷ_０となる。また、配線ＷＬ［１］の電位がハイレベルとなり、回路ＭＰ［１，１］、回路ＭＭ［１，１］、及びメモリセルＭＥＭ０［１］が有するトランジスタＴｒ１１がオン状態となる。これにより、ノードＦＮｐ［１，１］、ノードＦＮｍ［１，１］、ノードＦＮ０［１］の電位がそれぞれ、Ｗ_０、Ｗ_０−Ｗ_{［１，１］}、Ｗ_０となる。

次に、時刻Ｔ２−Ｔ３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、回路ＭＰ［１，１］、回路ＭＭ［１，１］、及びメモリセルＭＥＭ０［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＦＮｐ［１，１］、ノードＦＮｍ［１，１］、及びノードＦＮ０［１］の電位が保持される。

なお、Ｗ_{［１，１］}は、メモリセルＭＥＭ［１，１］に格納される第１のデータに対応する電位であり、Ｗ_０は参照データに対応する電位である。上記のように、Ｗ_{［１，１］}が正の値である場合は、回路ＭＰに電位Ｗ_０が格納され、回路ＭＭに電位Ｗ_０−Ｗ_{［１，１］}が格納される。

なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＦＮｐ［１，１］、ノードＦＮｍ［１，１］、及びノードＦＮ０［１］の電位を長期間、正確に保持することができる。

次に、時刻Ｔ３−Ｔ４において、配線ＢＬｐ［１］の電位がＷ_０−｜Ｗ_{［２，１］}｜、配線ＢＬｍの電位がＷ_０、配線ＢＬ０の電位がＷ_０となる。また、配線ＷＬ［２］の電位がハイレベルとなり、回路ＭＰ［２，１］、回路ＭＭ［２，１］、及びメモリセルＭＥＭ０［２］が有するトランジスタＴｒ１１がオン状態となる。これにより、ノードＦＮｐ［２，１］、ノードＦＮｍ［２，１］、ノードＦＮ０［２］の電位がそれぞれ、Ｗ_０−｜Ｗ_{［２，１］}｜、Ｗ_０、Ｗ_０となる。

次に、時刻Ｔ４−Ｔ５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、回路ＭＰ［２，１］、回路ＭＭ［２，１］、及びメモリセルＭＥＭ０［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＦＮｐ［２，１］、ノードＦＮｍ［２，１］、及びノードＦＮ０［２］の電位が保持される。

なお、Ｗ_{［２，１］}は、メモリセルＭＥＭ［２，１］に格納される第１のデータに対応する電位である。上記のように、Ｗ_{［２，１］}が負の値である場合は、回路ＭＰに電位Ｗ_０−｜Ｗ_{［２，１］}｜が格納され、回路ＭＭに電位Ｗ_０が格納される。

以上の動作により、第１のデータの値に応じて、第１のデータが回路ＭＰ又は回路ＭＭに格納される。ここで、電源回路ＰＣ（図５参照）の機能により、配線ＹＬｐ［１］には、回路ＭＰ［１，１］、［２，１］に流れる電流の合計値と、メモリセルＭＥＭ０［１］、［２］に流れる電流の合計値との差に対応する電流ΔＩ_ｐ［１］が流れる。また、配線ＹＬｍ［１］には、回路ＭＭ［１，１］、［２，１］に流れる電流の合計値と、メモリセルＭＥＭ０［１］、［２］に流れる電流の合計値との差に対応する電流ΔＩ_ｍ［１］が流れる。これらの電流は、減算回路ＳＣ［１］（図７参照）に入力され、減算回路ＳＣ［１］から差分電流ΔＩ´_［１］＝ΔＩ_ｐ［１］−ΔＩ_ｍ［１］が出力される。このときの差分電流ΔＩ´_［１］が、回路ＰＣ［１］（図８参照）に入力される第１の電流（オフセット電流）に対応する。

［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ５−Ｔ６において、配線ＸＬ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となり、配線ＸＬ［２］の電位が基準電位よりもＶ_Ｘ［２］小さい電位となる。このときの配線ＸＬ［１］の電位の変化量は、回路ＭＰ［１，１］、回路ＭＭ［１，１］、及びメモリセルＭＥＭ０［１］に供給される第２のデータに相当する。また、配線ＸＬ［２］の電位の変化量は、回路ＭＰ［２，１］、回路ＭＭ［２，１］、及びメモリセルＭＥＭ０［２］に供給される第２のデータに相当する。

配線ＸＬ［１］の電位が上昇すると、回路ＭＰ［１，１］、回路ＭＭ［１，１］、及びメモリセルＭＥＭ０［１］において、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。また、配線ＸＬ［２］の電位が下降すると、回路ＭＰ［２，１］、回路ＭＭ［２，１］、及びメモリセルＭＥＭ０［２］において、容量結合によりトランジスタＴｒ１２のゲートの電位が下降する。

なお、トランジスタＴｒ１２のゲートの電位の変化量は、配線ＸＬの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＸＬの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖ_Ｘを決定すればよい。

配線ＸＬ［１］の電位がＶ_Ｘ［１］上昇すると、ノードＦＮｐ［１，１］、ノードＦＮｍ［１，１］、及びノードＦＮ０［１］の電位がそれぞれＶ_Ｘ［１］上昇する。また、配線ＸＬ［２］の電位がＶ_Ｘ［２］下降すると、ノードＦＮｐ［２，１］、ノードＦＮｍ［２，１］、及びノードＦＮ０［２］の電位がそれぞれＶ_Ｘ［２］下降する。

このとき、減算回路ＳＣ［１］（図５参照）から出力される差分電流ΔＩ´_［１］は、式（９）、（１５）で表される。そして、回路ＰＣ［１］（図８参照）によって、式（９）、（１５）で表される差分電流ΔＩ´_［１］から、オフセット電流（時刻Ｔ４−Ｔ５における電流ΔＩ´_［１］）が差し引かれる。その結果、配線ＸＬ［１］、［２］の電位（第１のデータに相当）と、メモリセルＭＥＭ［１，１］、［２，１］に格納された電位（第２のデータに相当）の積和演算の結果が出力される（式（１１）、（１７）参照）。

その後、時刻Ｔ６−Ｔ７において、配線ＸＬ［１］、［２］の電位は基準電位となり、ノードＦＮｐ［１，１］、［２，１］、ノードＦＮｍ［１，１］、［２，１］及びノードＦＮ０［１］、［２］の電位は、時刻Ｔ４−Ｔ５と同様になる。

次に、時刻Ｔ７−Ｔ８において、配線ＸＬ［１］の電位が基準電位よりもＶ_Ｘ［１］小さい電位となり、配線ＸＬ［２］の電位が基準電位よりもＶ_Ｘ［２］大きい電位となる。そして、時刻Ｔ５−Ｔ６と同様の動作により、配線ＸＬ［１］、［２］の電位（第１のデータに相当）と、メモリセルＭＥＭ［１，１］、［２，１］に格納された電位（第２のデータに相当）の積和演算の結果が出力される（式（１１）、（１７）参照）。

その後、時刻Ｔ８−Ｔ９において、配線ＸＬ［１］、［２］の電位は基準電位となり、ノードＦＮｐ［１，１］、［２，１］、ノードＦＮｍ［１，１］、［２，１］及びノードＦＮ０［１］、［２］の電位は、時刻Ｔ４−Ｔ５と同様になる。

以上の動作により、第１のデータと第２のデータの積和演算を行うことができる。

上記の通り、本発明の一態様に係る半導体装置１０は、積和演算の乗算を行うメモリセルＭＥＭに流れる電流を低減することができる。よって、半導体装置１０の消費電力の低減、又は信頼性の向上を図ることができる。また、メモリセルＭＥＭ及びメモリセルＭＥＭ０として図２に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置１０の回路規模の縮小を図ることができる。

また、図２、図５、図７、図８に示すように、メモリセルＭＥＭ、メモリセルＭＥＭ０、電源回路ＰＣ、差分回路ＤＣ、及びオフセット回路ＯＦＳＴは、ｎ型のＯＳトランジスタを用いた単極性回路によって構成することができる。これにより、半導体装置１０を単極性回路によって構成することができ、製造コストを低減することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を用いた演算回路の構成例について説明する。当該演算回路は、人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）の演算に用いることができる。

人工知能とは、人間の知能を模した計算機の総称である。本明細書等において、人工知能には人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）が含まれる。人工ニューラルネットワークは、ニューロンとシナプスで構成される神経網を模した回路である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。

図１０（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。

入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。

図１０（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ_１と、前層のニューロンの出力ｘ_２が入力される。そして、ニューロンＮにおいて、出力ｘ_１と重みｗ_１の乗算結果（ｘ_１ｗ_１）と出力ｘ_２と重みｗ_２の乗算結果（ｘ_２ｗ_２）の総和ｘ_１ｗ_１＋ｘ_２ｗ_２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ_１ｗ_１＋ｘ_２ｗ_２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。

このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる。ニューラルネットワークＮＮをハードウェアによって構成する場合、ニューラルネットワークＮＮの積和演算を行う演算回路に、上記実施の形態で説明した半導体装置１０を用いることができる。

図１１に、半導体装置１０を搭載した演算回路２０の構成例を示す。演算回路２０は、半導体装置１０及び活性化関数回路ＡＣＴＶを有する。半導体装置１０の構成及び機能については、実施の形態１を参酌することができる。また、半導体装置１０は、駆動回路ＢＤ、駆動回路ＸＤ、及び駆動回路ＷＤを有する。

駆動回路ＢＤは、セルアレイＣＡに第１のデータを供給する機能を有する。具体的には、駆動回路ＢＤは、複数の配線ＢＬｐ及び複数の配線ＢＬｐと接続されている。そして、駆動回路ＢＤから複数の配線ＢＬｐ及び複数の配線ＢＬｐに、第１のデータに対応する電位が供給される。

駆動回路ＸＤは、セルアレイＣＡに第２のデータを供給する機能を有する。具体的には、駆動回路ＸＤは、複数の配線ＸＬと接続されている。また、駆動回路ＸＤには、外部からデータＸが入力される。このデータＸが、第２のデータに相当する。そして、駆動回路ＸＤから複数の配線ＸＬに、第２のデータに対応する電位が供給される。なお、データＸはデジタルデータである場合、駆動回路ＸＤはデータＸをアナログデータに変換する機能を有していてもよい。

駆動回路ＷＤは、セルアレイＣＡに含まれるメモリセルを選択する機能を有する。具体的には、駆動回路ＷＤは、複数の配線ＷＬと接続されている。そして、駆動回路ＷＤから一の配線ＷＬに選択信号が供給されることにより、所定の行のメモリセルが選択され、選択されたメモリセルに第１のデータが書き込まれる。

半導体装置１０をニューラルネットワークの演算に用いる場合、第１のデータとして重みがセルアレイＣＡに格納され、第２のデータとしてデータＸがセルアレイＣＡに供給される。これにより、ニューラルネットワークＮＮの中間層ＨＬ又は出力層ＯＬにおける積和演算を行うことができる。なお、セルアレイＣＡに含まれるメモリセルの行数ｍは一のニューロンに供給されるデータの数に対応し、メモリセルの列数ｎは中間層ＨＬ又は出力層ＯＬに含まれるニューロンの数に対応する。そして、データＸと重みの積和演算の結果は、差分回路ＤＣ及びオフセット回路ＯＦＳＴを介して、活性化関数回路ＡＣＴＶに入力される。

活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、データＹと出力される。

このように、半導体装置１０及び活性化関数回路ＡＣＴＶを用いることにより、ニューラルネットワークの演算を行うことができる。なお、演算回路２０を複数用いて、多層のニューラルネットワークを構成することもできる。この場合、一の演算回路２０から出力されたデータＹが、他の演算回路２０のデータＸとして用いられる。

また、演算回路２０を適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。

上記の通り、半導体装置１０は、ニューラルネットワークの積和演算に用いることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置の具体的な構成例について、図１２乃至図１６を用いて説明する。

＜半導体装置の構成例＞
図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、および図１４は、本発明の一態様に係るトランジスタ２００、トランジスタ５００、および容量素子１００を有するメモリセル６００の上面図および断面図である。

図１２（Ａ）は、メモリセル６００を有する半導体装置の上面図である。また、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、および図１４は当該半導体装置の断面図である。ここで、図１２（Ｂ）は、図１２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向、およびトランジスタ５００のチャネル幅方向の断面図でもある。また、図１３（Ａ）は、図１２（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１３（Ｂ）は、図１２（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ５００のチャネル長方向の断面図でもある。また、図１４は、図１２（Ａ）にＡ７−Ａ８の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域の断面図でもある。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

ここで、メモリセル６００は図２における回路ＭＰ、回路ＭＭ、又はメモリセルＭＥＭ０に対応する。また、トランジスタ２００はトランジスタＴｒ１と対応し、トランジスタ５００はトランジスタＴｒ２と対応し、容量素子１００は容量素子Ｃ１と対応する。

本発明の一態様の半導体装置は、トランジスタ２００と、トランジスタ５００と、容量素子１００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２７３、絶縁体２７４、絶縁体２８０を有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３、およびプラグとして機能する導電体２４０（導電体２４０ａ、導電体２４０ｂ）とを有する。また、トランジスタ５００と電気的に接続し、配線として機能する導電体５０３、およびプラグとして機能する導電体５４０ａとを有する。また、容量素子１００と電気的に接続し、プラグとして機能する導電体５４０ｂとを有する。なお、以下において導電体５４０ａおよび導電体５４０ｂをまとめて導電体５４０とする場合がある。ここで、導電体５０３は導電体２０３と、導電体５４０は導電体２４０と、同じ層に形成され、同様の構成を有する。よって、導電体５０３は導電体２０３の、導電体５４０は導電体２４０の、記載を参酌することができる。

なお、導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３の第１の導電体が形成され、さらに内側に導電体２０３の第２の導電体が形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電体２０３の第１の導電体および導電体２０３の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。なお、導電体５０３も導電体２０３と同様の構成を有する。

絶縁体２７３は、トランジスタ２００、トランジスタ５００、および容量素子１００の上に配置される。絶縁体２７４は絶縁体２７３上に配置される。絶縁体２８０は絶縁体２７４上に配置される。

また、導電体２４０は、絶縁体２７３、絶縁体２７４、および絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、本実施の形態では、導電体２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、単層、又は３層以上の積層構造でもよい。なお、導電体５４０も導電体２４０と同様の構成を有する。

図１２、図１３（Ａ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された金属酸化物２５２と、金属酸化物２５２の上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０上に配置された絶縁体２７１と、少なくとも酸化物２３０ｃ、絶縁体２５０、金属酸化物２５２、および導電体２６０の側面と接して配置された絶縁体２７５と、酸化物２３０上に形成された層２４２と、を有する。また、層２４２の一方に接して導電体２４０ａが配置される。

トランジスタ２００において、層２４２の一方がソース及びドレインの一方として機能し、層２４２の他方がソース及びドレインの他方として機能し、導電体２６０がフロントゲートとして機能し、導電体２０５がバックゲートとして機能する。また、導電体２４０ａは、配線ＷＢＬに相当する導電体に電気的に接続される。また、導電体２６０は配線ＷＬに相当する導電体に電気的に接続される。

また、図１２、図１３（Ｂ）に示すように、トランジスタ５００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体５０５と、絶縁体２１６と導電体５０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、酸化物５３０の上に配置された絶縁体５５０と、絶縁体５５０上に配置された金属酸化物５５２と、金属酸化物５５２の上に配置された導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、導電体５６０の上に配置された絶縁体５７０と、絶縁体５７０上に配置された絶縁体５７１と、少なくとも酸化物５３０ｃ、絶縁体５５０、金属酸化物５５２、および導電体５６０の側面と接して配置された絶縁体５７５と、酸化物５３０上に形成された層５４２と、を有する。また、層５４２の一方に接して導電体５４０ａが配置され、層５４２の他方に接して導電体５４０ｂが配置される。

トランジスタ５００において、層５４２の一方がソース及びドレインの一方として機能し、層５４２の他方がソース及びドレインの他方として機能し、導電体５６０がフロントゲートとして機能し、導電体５０５がバックゲートとして機能する。また、導電体５４０ａは、配線ＹＬｐ、配線ＹＬｍ、又は配線ＹＬ０に相当する導電体に電気的に接続される。また、導電体５４０ｂは、配線ＶＲに相当する導電体に電気的に接続される。

ここで、トランジスタ５００は、トランジスタ２００と同じ層に形成され、同様の構成を有する。よって、酸化物５３０は、酸化物２３０と同様の構成を有し、酸化物２３０の記載を参酌することができる。導電体５０５は、導電体２０５と同様の構成を有し、導電体２０５の記載を参酌することができる。絶縁体５２４は、絶縁体２２４と同様の構成を有し、絶縁体２２４の記載を参酌することができる。絶縁体５５０は、絶縁体２５０と同様の構成を有し、絶縁体２５０の記載を参酌することができる。金属酸化物５５２は、金属酸化物２５２と同様の構成を有し、金属酸化物２５２の記載を参酌することができる。導電体５６０は、導電体２６０と同様の構成を有し、導電体２６０の記載を参酌することができる。絶縁体５７０は、絶縁体２７０と同様の構成を有し、絶縁体２７０の記載を参酌することができる。絶縁体５７１は、絶縁体２７１と同様の構成を有し、絶縁体２７１の記載を参酌することができる。絶縁体５７５は、絶縁体２７５と同様の構成を有し、絶縁体２７５の記載を参酌することができる。以下に、おいて、特段の記載がない限り、上記のようにトランジスタ５００の構成は、トランジスタ２００の構成の記載を参酌することができる。

なお、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００の酸化物５３０についても同様である。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。また、トランジスタ５００の導電体５６０についても同様である。

容量素子１００は、導電体１１０と、導電体１１０上に絶縁体１３０、絶縁体１３０上に導電体１２０を有する。導電体１２０は、絶縁体１３０を介して、少なくとも一部が導電体１１０と重なるように、配置されることが好ましい。また、導電体１２０の上に接して導電体２４０ｃが配置される。導電体１１０は、トランジスタ２００のソース及びドレインの一方として機能する層２４２と接し、且つ絶縁体５７０および絶縁体５７１の開口を介して導電体５６０と接する。

容量素子１００において、導電体１１０は電極の一方として機能し、導電体１２０は電極の他方として機能する。また、絶縁体１３０は容量素子１００の誘電体として機能する。導電体２４０ｂは、配線ＸＬに相当する導電体に電気的に接続される。ここで、導電体１１０は、トランジスタ２００のソースおよびドレインの一方、およびトランジスタ５００のゲートと、接続されており、ノードＦＮとして機能する。

図１２（Ａ）に示すように、容量素子１００の一部が、トランジスタ２００またはトランジスタ５００と重畳するように形成される。これにより、トランジスタ２００、トランジスタ５００、および容量素子１００の投影面積の合計を小さくし、メモリセル６００の占有面積を低減することができる。よって、上記半導体装置の微細化および高集積化が容易になる。また、トランジスタ２００、トランジスタ５００、および容量素子１００を同じ工程で形成することができるので、工程を短縮し、生産性を向上させることができる。

なお、メモリセル６００において、トランジスタ２００のチャネル長方向とトランジスタ５００のチャネル長方向が直交するように、トランジスタ２００、トランジスタ５００および容量素子１００を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。メモリセル６００は、半導体装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタを、適宜配置すればよい。

次に、トランジスタ２００に用いる酸化物２３０に係る詳細の説明を行う。以下において、特段の記載を行わない場合、トランジスタ５００の酸化物５３０についても酸化物２３０の記載を参酌するものとする。トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。

チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。

例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。

ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。

酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。

また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体と金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。

また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。

また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。

また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。

従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物２３０を選択的に低抵抗化することで、島状に加工した酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。

ここで、図１２（Ｂ）において破線で囲む、選択的に低抵抗化した酸化物２３０ｂを含む領域２３９の拡大図を図１５に示す。

図１５に示すように、酸化物２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、領域２３２（領域２３２ａ、および領域２３２ｂ）と、を有する。

ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い、かつ、チャネル形成領域として機能する領域２３４よりも、酸素濃度が低く、キャリア密度が高い領域である。

なお、領域２３１は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３２、および領域２３４よりも高いことが好ましい。

例えば、領域２３１は、酸化物２３０の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。

領域２３１を形成するために、例えば、酸化物２３０の領域２３１に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後に、島状にパターニングして導電体１１０となる。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物２３０との界面に、層２４２が形成されていてもよい。例えば層２４２は、酸化物２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、酸化物２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物２３０中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。

酸化物２３０に、金属元素が添加されることで、酸化物２３０中に、金属化合物が形成され、領域２３１を低抵抗化することができる。なお、当該金属化合物は、必ずしも、酸化物２３０中に形成されていなくともよい。例えば、上記金属元素を有する膜（導電体１１０）に、金属化合物が形成されていてもよい。また、例えば、酸化物２３０の表面、導電体１１０の表面、または導電体１１０と酸化物２３０との界面に形成された層２４２に設けられていてもよい。

従って、領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。

領域２３２は、絶縁体２７５と重畳する領域を有する。領域２３２は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。

なお、領域２３２ａ、および領域２３２ｂのいずれか一方または双方は、導電体２６０と重畳する領域を有する構成としてもよい。当該構成とすることで、導電体２６０と、領域２３２ａおよび領域２３２ｂとを、オーバーラップさせることが可能となる。

また、図１５では、領域２３４、領域２３１、および領域２３２が、酸化物２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と酸化物２３０との間に形成された化合物層、酸化物２３０ａ、および酸化物２３０ｃにも、形成されていてもよい。また、図１５では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ａの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。

また、酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。

酸化物２３０を、選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。

領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。

領域２３１を低抵抗化するために、例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物２３０上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。

酸化物２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、酸化物２３０の成分とが、金属化合物を形成し、領域２３１となり、低抵抗化する。また、酸化物２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物２３０中の酸素の一部が層２４２に吸収され、酸化物２３０に酸素欠損を形成し、低抵抗化し、領域２３１を形成する場合がある。

また、酸化物２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元素が当該金属元素を有する膜へと、拡散し、酸化物２３０と、当該金属元素を有する膜とが金属化合物を形成し、低抵抗化する。このようにして、酸化物２３０と当該金属元素を有する膜との間に層２４２が形成される。なお、その際、酸化物２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。

上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。

また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。

一方、酸化物２３０の導電体２６０、および絶縁体２７５と重畳する領域（領域２３４、および領域２３２）は、導電体２６０、および絶縁体２７５を介しているため、金属元素の添加が抑制される。また、酸化物２３０の領域２３４、および領域２３２において、酸化物２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。

また、上記金属元素を有する膜に、酸化物２３０の領域２３１、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１、および領域２３２に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠損に入ることで、領域２３１、および領域２３２のキャリア密度は増加する。従って、酸化物２３０の領域２３１、および領域２３２は、低抵抗化される。

ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物２３０中の水素は、当該膜へと吸収される。従って、酸化物２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後に導電体１１０にパターニングされるので、酸化物２３０から吸収した水素の大部分は除去される。

層２４２を形成した後で、上記金属元素を有する膜の一部を除去して、島状の導電体１１０を形成する。当該金属元素を有する膜の膜厚を十分厚く、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、導電体１１０に十分な導電性を与えることができる。よって、導電体１１０も、上記金属元素を有する膜と同様に、膜厚は１０ｎｍ以上２００ｎｍ以下が好ましく、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含むことが好ましい。また、導電体１１０は、金属元素を有する酸化膜、または金属元素を有する窒化膜としてもよい。

導電体１１０と酸化物２３０の間には、層２４２が形成される。層２４２は、上記金属元素を有する膜の金属元素と、酸化物２３０の金属元素とが、合金化している場合があり、導電体１１０と領域２３１ｂの間の抵抗が低減される場合がある。

図１２（Ｂ）に示すように、導電体１１０は、絶縁体５７０および絶縁体５７１の開口を介して、トランジスタ５００のゲートとして機能する導電体５６０に接する。このように十分な導電性を有する導電体１１０を用いることにより、トランジスタ２００とトランジスタ５００の間の導電性を良好にし、ノードＦＮにデータに対応する電荷を正確に保持することができる。さらに、このようにトランジスタ２００とトランジスタ５００を同じ層に形成し、導電体１１０で接続することで、余計なプラグを形成して、上層または下層でトランジスタ２００とトランジスタ５００を接続しなくてもよい。よって、トランジスタ２００及びトランジスタ５００を形成する層に、形成するプラグの数を減らすことができるので、当該プラグを通じて、トランジスタ２００及びトランジスタ５００に水素などの不純物が拡散することを抑制することができる。

ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。

そこで、図１５に示すように、絶縁体２５０、酸化物２３０ｂの領域２３２、および酸化物２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁体２７５を設けることが好ましい。つまり、絶縁体２７５が有する過剰酸素が、酸化物２３０の領域２３４へと拡散することで、酸化物２３０の領域２３４における酸素欠損を低減することができる。

また、絶縁体２７５に過剰酸素領域を設けるには、絶縁体２７５に接する絶縁体２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体２７３となる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ＳＰ）（登録商標）と呼ぶことができる。

スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。

プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を介して、形成された膜を通過し、被成膜面と接する絶縁体２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２７５内部まで到達する。イオンが絶縁体２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁体２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２７５に過剰酸素領域が形成される。

絶縁体２７５に過剰な酸素を導入することで、絶縁体２７５中に過剰酸素領域を形成することができる。絶縁体２７５の過剰な酸素は、酸化物２３０の領域２３４に供給され、酸化物２３０の酸素欠損を補償することができる。

なお、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物２３０は、スパッタリング法を用いた酸化膜を、酸化物２３０上に形成したとしても、過剰酸素領域が形成しにくい傾向がある。従って、過剰酸素領域を有する絶縁体２７５を、酸化物２３０の領域２３４の周辺に設けることで、酸化物２３０の領域２３４へ、絶縁体２７５の過剰酸素を効果的に供給することができる。

また、絶縁体２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化物２３０中の水素を引き抜く場合がある。なお、酸化物２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物２３０中の水素を吸収する場合がある。従って、酸化物２３０中の水素濃度を低減することができる。また、絶縁体２７３と、酸化物２３０とを近接した状態で熱処理を行うことで、絶縁体２７３から酸化物２３０、絶縁体２２４、または絶縁体２２２に酸素を供給できる場合がある。

上記構成、または上記工程を組み合わせることで、酸化物２３０の選択的な低抵抗化を行うことができる。

つまり、酸化物２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電体２６０、および絶縁体２７５をマスクとすることで、自己整合的に酸化物２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ２００のチャネル長は、導電体２６０の幅、または絶縁体２７５の成膜膜厚により決定され、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。

以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。

また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。

以下では、本発明の一態様に係るメモリセル６００を有する半導体装置の詳細な構成について説明する。以下において、特段の記載を行わない場合、トランジスタ５００の詳細な構成についてもトランジスタ２００の詳細な構成の記載を参酌するものとする。

導電体２０３は、図１２（Ａ）、および図１３（Ａ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１２に埋め込まれて設けることが好ましい。

導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けるとよい。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。

ここで、導電体２６０は、第１のゲート（フロントゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

また、導電体２０３上に導電体２０５を設けることで、第１のゲート電極、および配線としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６などが設けられることで、導電体２０３と導電体２６０の間の寄生容量を低減し、導電体２０３と導電体２６０の間の絶縁耐圧を高めることができる。

また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を厚くすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。

なお、導電体２０５は、図１２（Ａ）に示すように、酸化物２３０、および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図１３（Ａ）に示すように、導電体２０５は、酸化物２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。

上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。

つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、第１の導電体および第２の導電体の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５の第１の導電体および導電体２０５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。

ここで、導電体２０５、または導電体２０３の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。

導電体２０５、または導電体２０３の第１の導電体が酸素の拡散を抑制する機能を持つことにより、導電体２０５、または導電体２０３の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５、または導電体２０３の第１の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、絶縁体２１０より基板側から、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。

また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、導電体２０３の第２の導電体は、配線として機能するため、導電体２０５の第２の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３の第２の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

特に、導電体２０３に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。

なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。

絶縁体２１０、および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０、および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、絶縁体２８０の上に、絶縁体２１０または絶縁体２１４と同様のバリア絶縁膜として機能する絶縁体を設けてもよい。これにより、絶縁体２８０の上から、水または水素などの不純物が、トランジスタ２００に混入するのを抑制することができる。

例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４よりも基板側に、拡散することを抑制することができる。

また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３の第２の導電体に銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。

また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。また、トランジスタ５００に設けられる絶縁体５２４も、絶縁体２２４と同様にゲート絶縁体としての機能を有する。なお、本実施の形態では、絶縁体２２４と絶縁体５２４は分離されているが、絶縁体２２４と絶縁体５２４がつながっていてもよい。

ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。

また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。

絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。

絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。

または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。

なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。

なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。

また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。

ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。

また、酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁体２７５と重畳する領域を有する。

なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。

トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極（導電体２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。

つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。例えば、トランジスタ２００をオフ電流が小さくなる構成とし、トランジスタ５００をオン電流が大きくなる構成にすることができる。

酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。

加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。

また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、金属酸化物２５２を設けてもよい。従って、金属酸化物２５２は、絶縁体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。

なお、金属酸化物２５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。

また、金属酸化物２５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。

トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。

金属酸化物２５２を有することで、ゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０、および金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。

具体的には、金属酸化物２５２として、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５の第１の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０、および金属酸化物２５２が有する過剰酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。

また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、図１３（Ａ）に示すように、導電体２０５が、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、重畳していることが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。

上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。

つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。

また、導電体２６０ｂの上に、バリア膜として機能する絶縁体２７０を配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２７０よりも上方からの酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁体２７０よりも上方からの水または水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物２３０に混入することを抑制することができる。

また、絶縁体２７０上に、ハードマスクとして機能する絶縁体２７１を配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体２６０をこのような形状に加工することで、次に形成する絶縁体２７５を所望の形状に形成することができる。

なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体２７０は設けなくともよい。

バッファ層として機能する絶縁体２７５は、酸化物２３０ｃの側面、絶縁体２５０の側面、金属酸化物２５２の側面、導電体２６０の側面、および絶縁体２７０の側面に接して設ける。

例えば、絶縁体２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

また、絶縁体２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２７５として、酸化物２３０ｃ、および絶縁体２５０と接して設けることで、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２７５中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体１３０は、比誘電率の大きい絶縁体を用いることが好ましく、絶縁体２２２などに用いることができる絶縁体を用いればよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁体１３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００とすることができる。

図１２（Ａ）に示すように、上面視において、絶縁体１３０の側面は、導電体１１０および導電体１２０の側面と一致しているが、これに限られるものではない。例えば、絶縁体１３０をパターン形成せずに、絶縁体１３０がトランジスタ２００およびトランジスタ５００を覆う構成にしてもよい。

導電体１２０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１２０は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

絶縁体２７３は、少なくとも層２４２、絶縁体２７５、層５４２、絶縁体５７５、および導電体１２０上に設けられる。絶縁体２７３をスパッタリング法で成膜することで、絶縁体２７５および絶縁体５７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０および酸化物５３０中に酸素を供給することができる。また、絶縁体２７３を、酸化物２３０の層２４２、および酸化物５３０の層５４２上に設けることで、酸化物２３０および酸化物５３０中の水素を、絶縁体２７３へと引き抜くことができる。

例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。

また、絶縁体２７３の上に、絶縁体２７４を設ける。絶縁体２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体２７３と、バリア性を有する絶縁体２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。

また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。当該絶縁体をスパッタリング法で成膜することで、絶縁体２８０の不純物を低減することができる。

また、絶縁体２８０、絶縁体２７４、および絶縁体２７３に形成された開口に、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。なお、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂの上面の高さは、絶縁体２８０の上面と、同一平面上としてもよい。

なお、絶縁体２８０、絶縁体２７４、および絶縁体２７３の開口の内壁に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には酸化物２３０の領域２３１ａが位置しており、導電体２４０ａが領域２３１ａと接する。導電体５４０ａ、導電体５４０ｂについても同様である。

ここで、図１４に示すように、導電体２４０ａは、酸化物２３０の側面と重畳することが好ましい。特に、導電体２４０ａは、酸化物２３０のチャネル幅方向と交わる側面において、Ａ７側の側面、およびＡ８側の側面の双方または一方と重畳することが好ましい。また、導電体２４０ａが、酸化物２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重畳する構成にしてもよい。このように、導電体２４０ａが、ソース領域またはドレイン領域となる領域２３１、および酸化物２３０の側面と重畳する構成とすることで、導電体２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。また、酸化物２３０のソース領域またはドレイン領域となる領域２３１と接する導電体１１０も同様に酸化物２３０および層２４２と接することが好ましい。また、導電体５４０ａ、導電体５４０ｂについても同様である。

導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａ、導電体２４０ｂ、導電体５４０ａ、および導電体５４０ｂは積層構造としてもよい。

ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３に開口を形成する際に、酸化物２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物２３０が露出する場合がある。その場合、導電体２４０の酸化物２３０と接する導電体（以下、導電体２４０の第１の導電体ともいう。）に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物２３０と導電体２４０の第１の導電体とが接することで、金属化合物、または酸化物２３０に酸素欠損が形成され、酸化物２３０の領域２３１が、低抵抗化する。従って、導電体２４０の第１の導電体と接する酸化物２３０を低抵抗化することで、酸化物２３０と導電体２４０とのコンタクト抵抗を低減することができる。従って、導電体２４０の第１の導電体は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。導電体５４０も同様の構造にすればよい。

また、導電体２４０および導電体５４０を積層構造とする場合、絶縁体２８０、絶縁体２７４、および絶縁体２７３と接する導電体には、導電体２０５の第１の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２４０および導電体５４０を通じて酸化物２３０および酸化物５３０に混入するのを抑制することができる。

また、図示しないが、導電体２４０および導電体５４０の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。

＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。以下において、特段の記載を行わない場合、トランジスタ２００に用いることができる構成材料は、トランジスタ５００に用いることができるものとする。

以下に示す構成材料の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。

なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。

ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。

また、当該構成材料の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。

また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。

［基板］
トランジスタ２００およびトランジスタ５００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。

可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。

［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。

また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。

また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。

また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。

また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。

例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。

例えば、ゲート絶縁体の一部として機能する絶縁体２２４および絶縁体２５０は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。

また、例えば、ゲート絶縁体の一部として機能する絶縁体２２２において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。

例えば、絶縁体２２０には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。

上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。

絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

絶縁体２１０、絶縁体２１４、絶縁体２７０、および絶縁体２７３としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７０および絶縁体２７３としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

［導電体］
導電体とは、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

導電体２６０、導電体２０３、導電体２０５、および導電体２４０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

［金属酸化物］
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

〔金属酸化物の構成〕
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。

ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

〔金属酸化物の構造〕
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。

また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。

酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

〔金属酸化物を有するトランジスタ〕
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。

なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。

したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

〔不純物〕
ここで、金属酸化物中における各不純物の影響について説明する。

金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

＜半導体装置の変形例＞
上記では、図２におけるトランジスタＴｒ１、Ｔｒ２に対応するトランジスタが共にＯＳトランジスタである構成例について説明したが、トランジスタＴｒ２に対応するトランジスタとしてＳｉトランジスタを用いることもできる。この場合、トランジスタＴｒ２に対応するＳｉトランジスタの上方に、トランジスタＴｒ１に対応するＯＳトランジスタを設けることができる。このような構成を有する半導体装置の構成例を、図１６に示す。

図１６に示す層３１０はトランジスタ３００を有する層であり、層６１０はトランジスタ７００を有する層である。なお、トランジスタ３００はＳｉトランジスタであり、図２におけるトランジスタＴｒ２に対応する。また、トランジスタ７００はＯＳトランジスタであり、図２におけるトランジスタＴｒ１に対応する。トランジスタ７００の構成の詳細については、トランジスタ２００の説明を参酌することができる。

トランジスタ３００は、基板３１１上に設けられ、基板３１１の一部によって構成される半導体領域３１３、絶縁体３１５、導電体３１６、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａおよび低抵抗領域３１４ｂを有する。また、トランジスタ３００は、素子分離絶縁層として機能する絶縁体３２１によって、他のトランジスタと電気的に分離されている。

絶縁体３１５はトランジスタ３００のゲート絶縁膜としての機能を有し、導電体３１６はトランジスタ３００のゲートとしての機能を有する。そして、トランジスタ３００のゲートは、トランジスタ７００のソース又はドレインの他方と接続されている。これにより、トランジスタ３００及びトランジスタ７００を用いたメモリセルを構成することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置又は演算回路が搭載された電子機器の例について説明する。

本発明の一態様に係る半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る演算回路を電子機器に設けることにより、電子機器に人工知能を搭載することができる。

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。

本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。

本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１７及び図１８に、電子機器の例を示す。

図１７（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。なお、ここでは一例として、人型のロボットを示している。

ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７等に、上記半導体装置又は演算回路を使用することができる。

マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。

ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。

上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、ロボット２１００が二足歩行で前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。

図１７（Ｂ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。

自動車２９８０において、カメラ２９８１に上記半導体装置又は演算回路を用いることができる。

図１７（Ｃ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。

携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。携帯電子機器２１３０の演算装置に、上記半導体装置又は演算回路を使用することができる。

図１８（Ａ）は、飛行体２１２０を示す外観図である。飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自立して飛行する機能を有する。

飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記半導体装置又は演算回路を用いることができる。

図１８（Ｂ−１）及び図１８（Ｂ−２）に、飛行体２１２０の使用形態の例を示す。図１８（Ｂ−１）に示すように、飛行体２１２０は貨物２１２４の運搬に用いることができる。また、図１８（Ｂ−２）に示すように、飛行体２１２０に農薬を封入した容器２１２５を搭載し、飛行体２１２０を農薬の散布に用いることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１０ 半導体装置
２０ 演算回路
１００ 容量素子
１１０ 導電体
１２０ 導電体
１３０ 絶縁体
２００ トランジスタ
２０３ 導電体
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３１ 領域
２３２ 領域
２３４ 領域
２３９ 領域
２４０ 導電体
２４２ 層
２５０ 絶縁体
２５２ 金属酸化物
２６０ 導電体
２７０ 絶縁体
２７１ 絶縁体
２７３ 絶縁体
２７４ 絶縁体
２７５ 絶縁体
２８０ 絶縁体
３００ トランジスタ
３１０ 層
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２１ 絶縁体
５００ トランジスタ
５０３ 導電体
５０５ 導電体
５２４ 絶縁体
５３０ 酸化物
５４０ 導電体
５４２ 層
５５０ 絶縁体
５５２ 金属酸化物
５６０ 導電体
５７０ 絶縁体
５７１ 絶縁体
５７５ 絶縁体
６００ メモリセル
６１０ 層
７００ トランジスタ
２１００ ロボット
２１０１ 照度センサ
２１０２ マイクロフォン
２１０３ 上部カメラ
２１０４ スピーカ
２１０５ ディスプレイ
２１０６ 下部カメラ
２１０７ 障害物センサ
２１０８ 移動機構
２１１０ 演算装置
２１２０ 飛行体
２１２１ 演算装置
２１２２ カメラ
２１２３ プロペラ
２１２４ 貨物
２１２５ 容器
２１３０ 携帯電子機器
２９８０ 自動車
２９８１ カメラ

Claims (6)

1. メモリセルと、差分回路と、を有し、
   前記メモリセルは、第１の回路と、第２の回路と、を有し、
   前記第１の回路及び前記第２の回路は、第１のデータを格納する機能と、前記第１のデータと第２のデータの乗算を行う機能と、を有し、
   前記第１のデータの値が正である場合、前記第１のデータの反転データが前記第２の回路に格納され、
   前記第１のデータの値が負である場合、前記第１のデータが前記第１の回路に格納され、
   前記第１の回路は、第１の配線を介して前記差分回路と電気的に接続され、
   前記第２の回路は、第２の配線を介して前記差分回路と電気的に接続され、
   前記差分回路は、前記第１の配線に流れる電流と、前記第２の配線に流れる電流と、の差に相当する電流を出力する機能を有する半導体装置。
2. 請求項１において、
   前記第１の回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
   前記第２の回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート及び前記第１の容量素子と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲート及び前記第２の容量素子と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
3. 請求項２において、
   前記第２のトランジスタのゲートには、参照データに対応する電位に、前記第１のデータに対応する電位を加算した電位が保持され、
   前記第４のトランジスタのゲートには、参照データに対応する電位から、前記第１のデータに対応する電位を差し引いた電位が保持される半導体装置。
4. 請求項１乃至３のいずれか一項において、
   オフセット回路を有し、
   前記オフセット回路は、第３の配線を介して前記差分回路と電気的に接続され、
   前記オフセット回路は、第１の電流と第２の電流の差分を検出する機能を有し、
   前記第１の電流は、前記第２のデータが前記メモリセルに入力されていないときに、前記第３の配線に流れる電流であり、
   前記第２の電流は、前記第２のデータが前記メモリセルに入力されているときに、前記第３の配線に流れる電流である半導体装置。
5. 請求項１乃至４のいずれか一項に記載の半導体装置と、活性化関数回路と、を有し、
   前記半導体装置により、ニューラルネットワークの積和演算が行われる演算回路。
6. 請求項５に記載の演算回路を有する電子機器。