TW201404038A - 脈衝濾除器和利用該脈衝濾除器之橋式驅動器 - Google Patents

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Abstract

一種脈衝濾除器和一種利用該脈衝濾除器之橋式驅動器，該脈衝濾除器具有：一第一NMOS電晶體，具有一汲極以耦接一第一PMOS電晶體以提供一重置信號，一閘極以耦接一第二重置信號，以及一源極以耦接一第二設定信號；一第二NMOS電晶體，具有一汲極以耦接一第二PMOS電晶體以提供一設定信號，一閘極以耦接該第二設定信號，以及一源極以耦接該第二重置信號；一第三NMOS電晶體，具有一汲極以耦接該第二設定信號，一閘極以耦接該第二重置信號，以及一源極以耦接至一第二電力線；以及一第四NMOS電晶體，具有一汲極以耦接該第二重置信號，一閘極以耦接該第二設定信號，以及一源極以耦接至該第二電力線。

Description

脈衝濾除器和利用該脈衝濾除器之橋式驅動器
本發明係有關一種脈衝濾除器，特別是關於一種用於半橋或全橋驅動器中之脈衝濾除器。
為說明本發明的相關技術，位準偏移器與半橋或全橋驅動器之間的關係應先予以介紹。請參照圖1，其繪示一典型半橋驅動器之架構。如圖1所示，一半橋驅動器100至少包含一脈衝產生器101、一位準偏移器102、一脈衝濾除器103、以及一閂鎖器104。
脈衝產生器101係用以產生一第一時脈信號CLK和一第二時脈信號CLKB，其中該第一時脈信號CLK和該第二時脈信號CLKB係互相交錯。位準偏移器102係用以將該第一時脈信號CLK和該第二時脈信號CLKB自低側上移以提供對應的信號給在高側的脈衝濾除器103。脈衝濾除器103係用以去除伴隨VBOOT電力線和HB電力線的共模突波干擾，及產生一設定信號VSET和一重置信號VRESET給閂鎖器104。閂鎖器104係用以傳送一信號至一驅動器以切換一高側功率MOSFET(metal oxide semiconductor field effect transistor；金氧半場效電晶體)。在切換的過程中，一突波會因一電容CBOOT之電容特性一一電容之二電極間的電壓不會突然改變一而產生。因此，電容在到達一穩態的過程中會有突波產生，而脈衝濾除器103即是用以處理所述的突波問題以避免閂鎖器104被錯誤地觸發。
請參照圖2，其繪示一習知脈衝濾除器驅動一閂鎖器之電路圖。如圖2所示，一脈衝濾除器200包含PMOS電晶體201-204、以及電阻205-208。
當VS處於一低電位而VR處於一高電位，PMOS電晶體201和203會被斷開，PMOS電晶體202和204會被導通，使設定信號VSET處於 一低電位，並使重置信號VRESET處於一高電位。當VS處於一高電位而VR處於一低電位，PMOS電晶體201和203會被導通，PMOS電晶體202和204會被斷開，使設定信號VSET處於一高電位，並使重置信號VRESET處於一低電位。
當一突波耦合至設定信號VSET和重置信號VRESET時，PMOS電晶體203和204會維持之前的通阻狀態一(導通、斷開)或(斷開、導通)，因為它們的源-閘電壓在VS和VR有相同的電壓偏移時會維持不變。
然而，由於電阻205-206和電阻207-208都有可能因製程變異而不匹配，VS和VR乃可能會有不同的電壓偏移而導致閂鎖器210被錯誤地觸發。另外，當一大的共模突波發生在電力線VBOOT上而PMOS電晶體201和202之閘極電壓因PMOS電晶體203和204的低源極輸入阻抗而有相對小的偏移時，PMOS電晶體201和202可能會崩潰。
因此，吾人亟需一可用於橋式驅動器中之強固的脈衝濾除器。
本發明之一目的在於提供一用於橋式驅動器中之有效且強固的脈衝濾除器，其具有寬廣的雜訊邊際(noise margin)。
本發明之另一目的在於提供一用於橋式驅動器中之脈衝濾除器，其可避免一高側閂鎖器被錯誤地觸發。
本發明之又一目的在於提供一用於橋式驅動器中之脈衝濾除器，其可避免高側PMOS電晶體發生崩潰。
為達到前述目的，本發明提供一種橋式驅動器，其具有：一脈衝產生器，用以產生一第一時脈信號和一第二時脈信號，其中該第一時脈信號和該第二時脈信號係互相交錯；一位準偏移器，用以將該第一時脈信號和該第二時脈信號上移以提供一第一設定信號和一第一重置信號；一第一舒密特觸發(Schmitt trigger)電路，由一第一電力線和一第二電力線供電，具有一輸入以耦接該第一設定信號，以及一輸出以提供一第二設定信號，其中該第二設定信號係該第一舒密特觸發電路對該第 一設定信號進行一第一舒密特觸發操作而得；一第一濾波器電路，由該第一電力線和該第二電力線供電，具有一輸入以耦接該第二設定信號，以及一輸出以提供一第三設定信號，其中該第三設定信號係該第一濾波器電路對該第二設定信號進行一第一低通濾波操作而得；一第二舒密特觸發(Schmitt trigger)電路，由該第一電力線和該第二電力線供電，具有一輸入以耦接該第一重置信號，以及一輸出以提供一第二重置信號，其中該第二重置信號係該第二舒密特觸發電路對該第一重置信號進行一第二舒密特觸發操作而得；一第二濾波器電路，由該第一電力線和該第二電力線供電，具有一輸入以耦接該第二重置信號，以及一輸出以提供一第三重置信號，其中該第三重置信號係該第二濾波器電路對該第二重置信號進行一第二低通濾波操作而得；一第一PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第三重置信號，以及一汲極；一第二PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第三設定信號，以及一汲極；一第一NMOS電晶體，具有一汲極以耦接該第一PMOS電晶體以提供一重置信號，一閘極以耦接該第三重置信號，以及一源極以耦接該第三設定信號；一第二NMOS電晶體，具有一汲極以耦接該第二PMOS電晶體以提供一設定信號，一閘極以耦接該第三設定信號，以及一源極以耦接該第三重置信號；一第三NMOS電晶體，具有一汲極以耦接該第三設定信號，一閘極以耦接該第三重置信號，以及一源極以耦接至該第二電力線；一第四NMOS電晶體，具有一汲極以耦接該第三重置信號，一閘極以耦接該第三設定信號，以及一源極以耦接至該第二電力線；以及一閂鎖器，用以傳送一信號至一驅動器以依該設定信號和該重置信號切換一高側功率MOSFET。
為使 貴審查委員能進一步瞭解本發明之結構、特徵及其目的，茲附以圖式及較佳具體實施例之詳細說明如后。
100‧‧‧半橋驅動器
101‧‧‧脈衝產生器
102‧‧‧位準偏移器
103、200‧‧‧脈衝濾除器
104、210‧‧‧閂鎖器
201-204‧‧‧PMOS電晶體
205-208、337、338、412、422、437、438、537、538‧‧‧電阻
310、510‧‧‧第一舒密特觸發電路
311、411‧‧‧第三PMOS電晶體
312、421‧‧‧第四PMOS電晶體
313、413‧‧‧第五NMOS電晶體
314、414‧‧‧第六NMOS電晶體
315‧‧‧第五PMOS電晶體
316、423‧‧‧第七NMOS電晶體
320、520‧‧‧第二舒密特觸發電路
321‧‧‧第六PMOS電晶體
322‧‧‧第七PMOS電晶體
323、424‧‧‧第八NMOS電晶體
324‧‧‧第九NMOS電晶體
325‧‧‧第八PMOS電晶體
326‧‧‧第十NMOS電晶體
331、431、531‧‧‧第一PMOS電晶體
332、432、532‧‧‧第二PMOS電晶體
333、433、533‧‧‧第一NMOS電晶體
334、434、534‧‧‧第二NMOS電晶體
335、435、535‧‧‧第三NMOS電晶體
336、436、536‧‧‧第四NMOS電晶體
410、511‧‧‧第一濾波電路
420、521‧‧‧第二濾波電路
圖1繪示一典型半橋驅動器之架構。
圖2繪示一習知脈衝濾除器驅動一閂鎖器之電路圖。
圖3繪示本發明之脈衝濾除器其一較佳實施例之電路圖。
圖4繪示本發明之脈衝濾除器其另一較佳實施例之電路圖。
圖5繪示本發明之脈衝濾除器其又一較佳實施例之電路圖。
請參照圖3，其繪示本發明之脈衝濾除器其一較佳實施例之電路圖。如圖3所示，該脈衝濾除器包含一第一舒密特觸發電路310、一第二舒密特觸發電路320、一第一PMOS電晶體331、一第二PMOS電晶體332、一第一NMOS電晶體333、一第二NMOS電晶體334、一第三NMOS電晶體335、一第四NMOS電晶體336、以及電阻337-338。
第一舒密特觸發電路310包含一第三PMOS電晶體311、一第四PMOS電晶體312、一第五NMOS電晶體313、一第六NMOS電晶體314、一第五PMOS電晶體315、以及一第七NMOS電晶體316，且具有一輸入以耦接一第一設定信號VS，以及一輸出以提供一第二設定信號VS1，其中第二設定信號VS1係第一舒密特觸發電路310對第一設定信號VS進行一第一舒密特觸發操作而得。
第三PMOS電晶體311具有一源極以耦接至一第一電力線VBOOT，一閘極以耦接第一設定信號VS，以及一汲極以耦接第四PMOS電晶體312。第四PMOS電晶體312具有一源極以耦接第三PMOS電晶體311的汲極，一閘極以耦接第一設定信號VS，以及一汲極以耦接第五NMOS電晶體313以提供第二設定信號VS1。第五NMOS電晶體313具有一汲極以耦接第四PMOS電晶體312的汲極，一閘極以耦接第一設定信號VS，以及一源極以耦接第六NMOS電晶體314。第六NMOS電晶體314具有一汲極以耦接第五NMOS電晶體313的源極，一閘極以耦接第一設定信號VS，以及一 源極以耦接至一第二電力線VHB。第五PMOS電晶體315具有一源極以耦接至第二電力線VHB，一閘極以耦接第四PMOS電晶體312的汲極，以及一汲極以耦接第四PMOS電晶體312的源極。第七NMOS電晶體316具有一汲極以耦接第五NMOS電晶體313的源極，一閘極以耦接第四PMOS電晶體312的汲極，以及一源極以耦接至第一電力線VBOOT。
第一舒密特觸發電路310之工作原理說明如下：當第三PMOS電晶體311和第四PMOS電晶體312被導通且第五NMOS電晶體313和第六NMOS電晶體314被斷開，致使第二設定信號VS1處於一高電位時，第七NMOS電晶體316會被導通，而使第五NMOS電晶體313的源極連接一接近VBOOT的高電壓。因此，當第一設定信號VS呈現由一低電位向上之正突波時，只要所述的正突波不超過由第五NMOS電晶體313之源極的高電壓所決定之一對應臨界電位，此設計即可有效防止第五NMOS電晶體313被錯誤地導通。
當第三PMOS電晶體311和第四PMOS電晶體312被斷開且第五NMOS電晶體313和第六NMOS電晶體314被導通，致使第二設定信號VS1處於一低電位時，第五PMOS電晶體315會被導通，而使第四PMOS電晶體312的源極連接一接近VHB的低電壓。因此，當第一設定信號VS呈現由一高電位向下之負突波時，只要所述的負突波不低於由第四PMOS電晶體312之源極的低電壓所決定之一對應臨界電位，此設計即可有效防止第四PMOS電晶體312被錯誤地導通。
第二舒密特觸發電路320包含一第六PMOS電晶體321、一第七PMOS電晶體322、一第八NMOS電晶體323、一第九NMOS電晶體324、一第八PMOS電晶體325、以及一第十NMOS電晶體326，且具有一輸入以耦接一第一重置信號VR，以及一輸出以提供一第二重置信號VR1，其中第二重置信號VR1係第二舒密特觸發電路320對第一重置信號VR進行一第二舒密特觸發操作而得。
第六PMOS電晶體321具有一源極以耦接至一第一電力線VBOOT，一閘極以耦接第一重置信號VR，以及一汲極以耦接第七PMOS電晶體322。第七PMOS電晶體322具有一源極以耦接第六PMOS電晶體321的 汲極，一閘極以耦接第一重置信號VR，以及一汲極以耦接第八NMOS電晶體323以提供第二重置信號VR1。第八NMOS電晶體323具有一汲極以耦接第七PMOS電晶體322的汲極，一閘極以耦接第一重置信號VR，以及一源極以耦接第九NMOS電晶體324。第九NMOS電晶體324具有一汲極以耦接第八NMOS電晶體323的源極，一閘極以耦接第一重置信號VR，以及一源極以耦接至第二電力線VHB。第八PMOS電晶體325具有一源極以耦接至第二電力線VHB，一閘極以耦接第七PMOS電晶體322的汲極，以及一汲極以耦接第七PMOS電晶體322的源極。第十NMOS電晶體326具有一汲極以耦接第八NMOS電晶體323的源極，一閘極以耦接第七PMOS電晶體322的汲極，以及一源極以耦接至第一電力線VBOOT。
由於第二舒密特觸發電路320的工作原理跟第一舒密特觸發電路310的工作原理相同，故不擬在此贅述。
第一PMOS電晶體331具有一源極以耦接至第一電力線VBOOT，一閘極以耦接第二重置信號VR1，以及一汲極以耦接電阻337。
第二PMOS電晶體332具有一源極以耦接至第一電力線VBOOT，一閘極以耦接第二設定信號VS1，以及一汲極以耦接電阻338。
第一NMOS電晶體333具有一汲極以耦接電阻337以提供一重置信號VRESET，一閘極以耦接第二重置信號VR1，以及一源極以耦接第二設定信號VS1。
第二NMOS電晶體334具有一汲極以耦接電阻338以提供一設定信號VSET，一閘極以耦接第二設定信號VS1，以及一源極以耦接第二重置信號VR1。
第三NMOS電晶體335具有一汲極以耦接第二設定信號VS1，一閘極以耦接第二重置信號VR1，以及一源極以耦接至第二電力線VHB。
第四NMOS電晶體336具有一汲極以耦接第二重置信號VR1，一閘極以耦接第二設定信號VS1，以及一源極以耦接至第二電力線VHB。
電阻337-338係可選(optional)元件，可由短路取代。
當第二重置信號VR1處於一低電位，而第二設定信號VS1處於一高電位時，第一PMOS電晶體331會被導通，第一NMOS電晶體333 和第三NMOS電晶體335會被斷開，第二PMOS電晶體332會被斷開，且第二NMOS電晶體334和第四NMOS電晶體336會被導通，以使設定信號VSET處於一低電位，而重置信號VRESET處於一高電位。當第二重置信號VR1感染到一正突波時，重置信號VRESET會因第一NMOS電晶體333仍處於斷開狀態一因為第一NMOS電晶體333的源極被第二設定信號VS1之一高電位偏壓一而維持在一高電位。
當第二重置信號VR1處於一高電位而第二設定信號VS1處於一低電位時，第一PMOS電晶體331會被斷開，第一NMOS電晶體333和第三NMOS電晶體335會被導通，第二PMOS電晶體332會被導通，且第二NMOS電晶體334和第四NMOS電晶體336會被斷開，以使設定信號VSET處於一高電位，而重置信號VRESET處於一低電位。當第二設定信號VS1感染到一正突波時，設定信號VSET會因第二NMOS電晶體334仍處於斷開狀態一因為第二NMOS電晶體334的源極被第二重置信號VR1之一高電位偏壓一而維持在一高電位。
因此，設定信號VSET和重置信號VRESET對閂鎖器所的錯誤觸發即可因本發明的設計而被避免。另外，電晶體332乃可獲得保護以避免崩潰。由於第一NMOS電晶體333、第二NMOS電晶體334、第三NMOS電晶體335、和第四NMOS電晶體336之疊接結構可提供之輸出阻抗遠高於第一PMOS電晶體331和第二PMOS電晶體332所能提供者，第一PMOS電晶體331和第二PMOS乃可獲得有效保護以免於崩潰。
請參照圖4，其繪示本發明之脈衝濾除器其另一較佳實施例之電路圖。如圖4所示，該脈衝濾除器包含一第一濾波電路410、一第二濾波電路420、一第一PMOS電晶體431、一第二PMOS電晶體432、一第一NMOS電晶體433、一第二NMOS電晶體434、一第三NMOS電晶體435、一第四NMOS電晶體436、以及電阻437-438。
第一濾波電路410包含一第三PMOS電晶體411、一電阻412、一第五NMOS電晶體413、及一第六NMOS電晶體414，且其具有一輸入以耦接一第一設定信號VS，及一輸出以提供一第二設定信號VS1，其中第二設定信號VS1係第一濾波電路410對第一設定信號VS進行一第一低通濾 波操作而得。
第三PMOS電晶體411具有一源極以耦接至一第一電力線VBOOT，一閘極以耦接第一設定信號VS，以及一汲極以耦接電阻412。
電阻412係耦接於第三PMOS電晶體411和第五NMOS電晶體413間之一可選(optional)元件一其可以短路取代。
第五NMOS電晶體413具有一汲極以耦接電阻412以提供第二設定信號VS1，一閘極以耦接第一設定信號VS，以及一源極以耦接至一第二電力線VHB。
第六NMOS電晶體414係藉由其一汲極和一源極耦接第二電力線VHB，及其一閘極耦接第五NMOS電晶體413的汲極，而充作一電容，俾利第一濾波電路410產生一低通濾波效果。
因著所述的第一低通濾波效果，第一濾波電路410乃可具有一較寬廣的雜訊邊際。
第二濾波電路420包含一第四PMOS電晶體421、一電阻422、一第七NMOS電晶體423、及一第八NMOS電晶體424，且其具有一輸入以耦接一第一重置信號VR，及一輸出以提供一第二重置信號VR1，其中第二重置信號VR1係第二濾波電路420對第一重置信號VR進行一第二低通濾波操作而得。
第四PMOS電晶體421具有一源極以耦接至第一電力線VBOOT，一閘極以耦接第一重置信號VR，以及一汲極以耦接電阻422。
電阻422係耦接於第四PMOS電晶體421和第七NMOS電晶體423間之一可選(optional)元件一其可以短路取代。
第七NMOS電晶體423具有一汲極以耦接電阻422以提供第二重置信號VR1，一閘極以耦接第一重置信號VR，以及一源極以耦接至第二電力線VHB。
第八NMOS電晶體424係藉由其一汲極和一源極耦接第二電力線VHB，及其一閘極耦接第七NMOS電晶體423的汲極，而充作一電容，俾利第二濾波電路420產生一低通濾波效果。
因著所述的第二低通濾波效果，第二濾波電路420乃可具有 一較寬廣的雜訊邊際。
第一PMOS電晶體431具有一源極以耦接至第一電力線VBOOT，一閘極以耦接該第二重置信號VR1，以及一汲極以耦接電阻437。
第二PMOS電晶體432具有一源極以耦接至第一電力線VBOOT，一閘極以耦接該第二設定信號VS1，以及一汲極以耦接電阻438。
第一NMOS電晶體433具有一汲極以耦接電阻437以提供一重置信號VRESET，一閘極以耦接第二重置信號VR1，以及一源極以耦接第二設定信號VS1。
第二NMOS電晶體434具有一汲極以耦接電阻438以提供一設定信號VSET，一閘極以耦接第二設定信號VS1，以及一源極以耦接第二重置信號VR1。
第三NMOS電晶體435具有一汲極以耦接第二設定信號VS1，一閘極以耦接第二重置信號VR1，以及一源極以耦接至第二電力線VHB。
第四NMOS電晶體436具有一汲極以耦接第二重置信號VR1，一閘極以耦接第二設定信號VS1，以及一源極以耦接至第二電力線VHB。
電阻437-438係可選元件，可以短路取代。
當第二重置信號VR1處於一低電位而第二設定信號VS1處於一高電位時，第一PMOS電晶體431會被導通，第一NMOS電晶體433和第三NMOS電晶體435會被斷開，第二PMOS電晶體432會被斷開，第二NMOS電晶體434和第四NMOS電晶體436會被導通，使得設定信號VSET處於一低電位而重置信號VRESET處於一高電位。若第二重置信號VR1感染到一正突波，重置信號VRESET會因第一NMOS電晶體433仍然處在斷開狀態一因為第一NMOS電晶體433之源極係被第二設定信號VS1之一高電位偏壓一而維持在一高電位。
當第二重置信號VR1處於一高電位而第二設定信號VS1處於一低電位時，第一PMOS電晶體431會被斷開，第一NMOS電晶體433和第三NMOS電晶體435會被導通，第二PMOS電晶體432會被導通，第二NMOS電晶體434和第四NMOS電晶體436會被斷開，使得設定信號VSET處於一高電位而重置信號VRESET處於一低電位。若第二設定信號VS1感染到 一正突波，設定信號VSET會因第二NMOS電晶體434仍然處在斷開狀態一因為第二NMOS電晶體434之源極係被第二重置信號VR1之一高電位偏壓一而維持在一高電位。
依前述之設計，即可避免設定信號VSET和重置信號VRESET對一閂鎖器產生錯誤觸發。另外，由於第一NMOS電晶體433、第二NMOS電晶體434、第三NMOS電晶體435、和第四NMOS電晶體436之疊接結構可提供之輸出阻抗遠高於第一PMOS電晶體431和第二PMOS電晶體432所能提供者，第一PMOS電晶體431和第二PMOS電晶體432乃可獲得有效保護以免於崩潰。
請參照圖5，其繪示本發明之脈衝濾除器其另一較佳實施例之方塊圖。如圖5所示，該脈衝濾除器包含一第一舒密特觸發電路510、一第一濾波電路511、一第二舒密特觸發電路520、一第二濾波電路521、一第一PMOS電晶體531、一第二PMOS電晶體532、一第一NMOS電晶體533、一第二NMOS電晶體534、一第三NMOS電晶體535、一第四NMOS電晶體536、以及電阻537-538。
第一舒密特觸發電路510，由一第一電力線VBOOT和一第二電力線VHB供電，具有一輸入以耦接一第一設定信號VS，以及一輸出以提供一第二設定信號VS1，其中第二設定信號VS1係第一舒密特觸發電路510對第一設定信號VS進行一第一舒密特觸發操作而得。
第一濾波電路511，由第一電力線VBOOT和第二電力線VHB供電，具有一輸入以耦接第二設定信號VS1，以及一輸出以提供一第三設定信號VS2，其中第三設定信號VS2係第一濾波電路511對第二設定信號VS1進行一第一低通濾波操作而得。由於低通濾波操作的原理已在前面說明過，故在此不擬贅述。
第二舒密特觸發電路520，由第一電力線VBOOT和第二電力線VHB供電，具有一輸入以耦接一第一重置信號VR，以及一輸出以提供一第二重置信號VR1，其中第二重置信號VR1係第二舒密特觸發電路520對第一重置信號VR進行一第二舒密特觸發操作而得。
第二濾波電路521，由第一電力線VBOOT和第二電力線VHB供 電，具有一輸入以耦接第二重置信號VR1，以及一輸出以提供一第三重置信號VR2，其中第三重置信號VR2係第二濾波電路521對第二重置信號VR1進行一第二低通濾波操作而得。
第一PMOS電晶體531具有一源極以耦接至第一電力線VBOOT，一閘極以耦接第三重置信號VR2，以及一汲極以耦接電阻537。
第二PMOS電晶體532具有一源極以耦接至第一電力線VBOOT，一閘極以耦接第三設定信號VS2，以及一汲極以耦接電阻538。
第一NMOS電晶體533具有一汲極以耦接電阻537以提供一重置信號VRESET，一閘極以耦接第三重置信號VR2，以及一源極以耦接第三設定信號VS2。
第二NMOS電晶體534具有一汲極以耦接電阻538以提供一設定信號VSET，一閘極以耦接第三設定信號VS2，以及一源極以耦接第三重置信號VR2。
第三NMOS電晶體535具有一汲極以耦接第三設定信號VS2，一閘極以耦接第三重置信號VR2，以及一源極以耦接至第二電力線VHB。
第四NMOS電晶體536具有一汲極以耦接第三重置信號VR2，一閘極以耦接第三設定信號VS2，以及一源極以耦接至第二電力線VHB。
電阻537-538係可選元件，可以短路取代。
當第三重置信號VR2處於一低電位而第三設定信號VS2處於一高電位時，第一PMOS電晶體531會被導通，第一NMOS電晶體533和第三NMOS電晶體535會被斷開，第二PMOS電晶體532會被斷開，第二NMOS電晶體534和第四NMOS電晶體536會被導通，使得設定信號VSET處於一低電位而重置信號VRESET處於一高電位。若第三重置信號VR2感染到一正突波，重置信號VRESET會因第一NMOS電晶體533仍然處在斷開狀態一因為第一NMOS電晶體533之源極係被第三設定信號VS2之一高電位偏壓一而維持在一高電位。
當第三重置信號VR2處於一高電位而第三設定信號VS2處於一低電位時，第一PMOS電晶體531會被斷開，第一NMOS電晶體533和第三NMOS電晶體535會被導通，第二PMOS電晶體532會被導通，第二 NMOS電晶體534和第四NMOS電晶體536會被斷開，使得設定信號VSET處於一高電位而重置信號VRESET處於一低電位。若第三設定信號VS2感染到一正突波，設定信號VSET會因第二NMOS電晶體534仍然處在斷開狀態一因為第二NMOS電晶體534之源極係被第三重置信號VR2之一高電位偏壓一而維持在一高電位。
依前述之設計，即可避免設定信號VSET和重置信號VRESET對一閂鎖器產生錯誤觸發。另外，由於第一NMOS電晶體533、第二NMOS電晶體534、第三NMOS電晶體535、和第四NMOS電晶體536之疊接結構可提供之輸出阻抗遠高於第一PMOS電晶體531和第二PMOS電晶體532所能提供者，第一PMOS電晶體531和第二PMOS電晶體532乃可獲得有效保護以免於崩潰。
由上述說明可知，本發明之脈衝濾除器可提供寬廣的雜訊容忍度，避免閂鎖器被錯誤觸發，以及避免高側PMOS電晶體發生崩潰。
本案所揭示者，乃較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
綜上所陳，本案無論就目的、手段與功效，在在顯示其迥異於習知之技術特徵，且其首先發明合於實用，亦在在符合發明之專利要件，懇請 貴審查委員明察，並祈早日賜予專利，俾嘉惠社會，實感德便。
310‧‧‧第一舒密特觸發電路
311‧‧‧第三PMOS電晶體
312‧‧‧第四PMOS電晶體
313‧‧‧第五NMOS電晶體
314‧‧‧第六NMOS電晶體
315‧‧‧第五PMOS電晶體
316‧‧‧第七NMOS電晶體
320‧‧‧第二舒密特觸發電路
321‧‧‧第六PMOS電晶體
322‧‧‧第七PMOS電晶體
323‧‧‧第八NMOS電晶體
324‧‧‧第九NMOS電晶體
325‧‧‧第八PMOS電晶體
326‧‧‧第十NMOS電晶體
331‧‧‧第一PMOS電晶體
332‧‧‧第二PMOS電晶體
333‧‧‧第一NMOS電晶體
334‧‧‧第二NMOS電晶體
335‧‧‧第三NMOS電晶體
336‧‧‧第四NMOS電晶體
337、338‧‧‧電阻

Claims (8)

  1. 一種脈衝濾除器，係用於一半橋或全橋驅動器中，該脈衝濾除器具有：一第一舒密特觸發電路，具有一輸入以耦接一第一設定信號，以及一輸出以提供一第二設定信號，其中該第二設定信號係該第一舒密特觸發電路對該第一設定信號進行一第一舒密特觸發操作而得；一第二舒密特觸發電路，具有一輸入以耦接一第一重置信號，以及一輸出以提供一第二重置信號，其中該第二重置信號係該第二舒密特觸發電路對該第一重置信號進行一第二舒密特觸發操作而得；一第一PMOS電晶體，具有一源極以耦接至一第一電力線，一閘極以耦接該第二重置信號，以及一汲極；一第二PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第二設定信號，以及一汲極；一第一NMOS電晶體，具有一汲極以耦接該第一PMOS電晶體之所述汲極以提供一重置信號，一閘極以耦接該第二重置信號，以及一源極以耦接該第二設定信號；一第二NMOS電晶體，具有一汲極以耦接該第二PMOS電晶體之所述汲極以提供一設定信號，一閘極以耦接該第二設定信號，以及一源極以耦接該第二重置信號；一第三NMOS電晶體，具有一汲極以耦接該第二設定信號，一閘極以耦接該第二重置信號，以及一源極以耦接至一第二電力線；以及一第四NMOS電晶體，具有一汲極以耦接該第二重置信號，一閘極以耦接該第二設定信號，以及一源極以耦接至該第二電力線。
  2. 如申請專利範圍第1項所述之脈衝濾除器，其中該第一舒密特觸發電路具有：一第三PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第一設定信號，以及一汲極；一第四PMOS電晶體，具有一源極以耦接該第三PMOS電晶體之所述汲極，一閘極以耦接該第一設定信號，以及一汲極以提供該第二設定信號；一第五NMOS電晶體，具有一汲極以耦接該第四PMOS電晶體之 所述汲極，一閘極以耦接該第一設定信號，以及一源極；一第六NMOS電晶體，具有一汲極以耦接該第五NMOS電晶體之所述源極，一閘極以耦接該第一設定信號，以及一源極以耦接至該第二電力線；一第五PMOS電晶體，具有一源極以耦接至該第二電力線，一閘極以耦接該第四PMOS電晶體之所述汲極，以及一汲極以耦接該第四PMOS電晶體之所述源極；以及一第七NMOS電晶體，具有一汲極以耦接該第五NMOS電晶體之所述源極，一閘極以耦接該第四PMOS電晶體之所述汲極，以及一源極以耦接至該第一電力線。
  3. 如申請專利範圍第2項所述之脈衝濾除器，其中該第二舒密特觸發電路具有：一第六PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第一重置信號，以及一汲極；一第七PMOS電晶體，具有一源極以耦接該第六PMOS電晶體之所述汲極，一閘極以耦接該第一重置信號，以及一汲極以提供該第二重置信號；一第八NMOS電晶體，具有一汲極以耦接該第七PMOS電晶體之所述汲極，一閘極以耦接該第一重置信號，以及一源極；一第九NMOS電晶體，具有一汲極以耦接該第八NMOS電晶體之所述源極，一閘極以耦接該第一重置信號，以及一源極以耦接至該第二電力線；一第八PMOS電晶體，具有一源極以耦接至該第二電力線，一閘極以耦接該第七PMOS電晶體之所述汲極，以及一汲極以耦接該第七PMOS電晶體之所述源極；以及一第十NMOS電晶體，具有一汲極以耦接該第八NMOS電晶體之所述源極，一閘極以耦接該第七PMOS電晶體之所述汲極，以及一源極以耦接至該第一電力線。
  4. 一種脈衝濾除器，係用於一半橋或全橋驅動器中，該脈衝濾除器具有：一第一濾波電路，具有一輸入以耦接一第一設定信號，及一輸出以 提供一第二設定信號，其中該第二設定信號係該第一濾波電路對該第一設定信號進行一第一低通濾波操作而得；一第二濾波電路，具有一輸入以耦接一第一重置信號，及一輸出以提供一第二重置信號，其中該第二重置信號係該第二濾波電路對該第一重置信號進行一第二低通濾波操作而得；一第一PMOS電晶體，具有一源極以耦接至一第一電力線，一閘極以耦接該第二重置信號，以及一汲極；一第二PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第二設定信號，以及一汲極；一第一NMOS電晶體，具有一汲極以耦接該第一PMOS電晶體之所述汲極以提供一重置信號，一閘極以耦接該第二重置信號，以及一源極以耦接該第二設定信號；一第二NMOS電晶體，具有一汲極以耦接該第二PMOS電晶體之所述汲極以提供一設定信號，一閘極以耦接該第二設定信號，以及一源極以耦接該第二重置信號；一第三NMOS電晶體，具有一汲極以耦接該第二設定信號，一閘極以耦接該第二重置信號，以及一源極以耦接至一第二電力線；以及一第四NMOS電晶體，具有一汲極以耦接該第二重置信號，一閘極以耦接該第二設定信號，以及一源極以耦接至該第二電力線。
  5. 如申請專利範圍第4項所述之脈衝濾除器，其中該第一濾波電路具有：一第三PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第一設定信號，以及一汲極；一第五NMOS電晶體，具有一汲極以提供該第二設定信號，一閘極以耦接該第一設定信號，以及一源極以耦接至該第二電力線；以及一第六NMOS電晶體，具有一汲極和一源極以耦接至該第二電力線，及一閘極以耦接該第五NMOS電晶體之所述汲極。
  6. 如申請專利範圍第5項所述之脈衝濾除器，其中該第二濾波電路具有：一第四PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第一重置信號，以及一汲極；一第七NMOS電晶體，具有一汲極以提供該第二重置信號，一閘 極以耦接該第一重置信號，以及一源極以耦接至第二電力線；以及一第八NMOS電晶體，具有一汲極和一源極以耦接至該第二電力線，及其一閘極以耦接該第七NMOS電晶體之所述汲極。
  7. 一種橋式驅動器，其具有：一脈衝產生器，用以產生一第一時脈信號和一第二時脈信號，其中該第一時脈信號和該第二時脈信號係互相交錯；一位準偏移器，用以將該第一時脈信號和該第二時脈信號上移以提供一第一設定信號和一第一重置信號；一第一舒密特觸發電路，由一第一電力線和一第二電力線供電，具有一輸入以耦接該第一設定信號，以及一輸出以提供一第二設定信號，其中該第二設定信號係該第一舒密特觸發電路對該第一設定信號進行一第一舒密特觸發操作而得；一第一濾波器電路，由該第一電力線和該第二電力線供電，具有一輸入以耦接該第二設定信號，以及一輸出以提供一第三設定信號，其中該第三設定信號係該第一濾波器電路對該第二設定信號進行一第一低通濾波操作而得；一第二舒密特觸發(Schmitt trigger)電路，由該第一電力線和該第二電力線供電，具有一輸入以耦接該第一重置信號，以及一輸出以提供一第二重置信號，其中該第二重置信號係該第二舒密特觸發電路對該第一重置信號進行一第二舒密特觸發操作而得；一第二濾波器電路，由該第一電力線和該第二電力線供電，具有一輸入以耦接該第二重置信號，以及一輸出以提供一第三重置信號，其中該第三重置信號係該第二濾波器電路對該第二重置信號進行一第二低通濾波操作而得；一第一PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第三重置信號，以及一汲極；一第二PMOS電晶體，具有一源極以耦接至該第一電力線，一閘極以耦接該第三設定信號，以及一汲極；一第一NMOS電晶體，具有一汲極以耦接該第一PMOS電晶體以提供一重置信號，一閘極以耦接該第三重置信號，以及一源極以耦接該 第三設定信號；一第二NMOS電晶體，具有一汲極以耦接該第二PMOS電晶體以提供一設定信號，一閘極以耦接該第三設定信號，以及一源極以耦接該第三重置信號；一第三NMOS電晶體，具有一汲極以耦接該第三設定信號，一閘極以耦接該第三重置信號，以及一源極以耦接至該第二電力線；一第四NMOS電晶體，具有一汲極以耦接該第三重置信號，一閘極以耦接該第三設定信號，以及一源極以耦接至該第二電力線；以及一閂鎖器，用以傳送一信號至一驅動器以依該設定信號和該重置信號切換一高側功率MOSFET。
  8. 如申請專利範圍第7項所述之橋式驅動器，其中所述之橋式驅動器係一半橋驅動器或一全橋驅動器。
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