JP2009296390A - スイッチング駆動回路 - Google Patents

Abstract

【課題】短絡検出により発生したブランキング期間中に入力信号が変化してもパワートランジスタの破壊が生じないようにする。
【解決手段】短絡が検出され、ノードＨＤＣＴ又はＬＤＣＴがＶＤＤになったとき、ＮＯＲ回路５１３の出力をＶＳＳにして、Ｄラッチ６００を制御し、ＩＮ端子の信号の変化がハイサイドＮＭＯＳトランジスタ４０１のゲートおよびローサイドＮＭＯＳトランジスタ４０２のゲートに伝達されないようにすることで、ブランキング期間中のオーバーシュートを防止する。
【選択図】図１

Description

本発明は、短絡保護機能を備えたスイッチング駆動回路に関するものである。

従来、スイッチング駆動回路として、図７に示す構成が知られている。同図のスイッチング駆動回路は、コントロールロジック部１００Ａ、レベルシフト部２００Ａ、プリドライバ部３００Ａ、パワートランジスタ部４００で構成される。レベルシフト部２００Ａはハイサイドレベルシフト回路２１１、ローサイドレベルシフト回路２１２で構成される。プリドライバ部３００Ａはハイサイドプリドライバ３２１、ローサイドプリドライバ３２２で構成される。パワートランジスタ部４００はハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２で構成される。

コントロールロジック部１００Ａのインバータ１１１の電源は、ＶＳＳ基準のロジックレベル電圧ＶＤＤである。プリドライバ部３００Ａのハイサイドプリドライバ３２１の電源は、ＶＯＵＴ（ＯＵＴ端子の電圧）基準の電圧ＶＧＨである。ローサイドプリドライバ３２２の電源は、ＶＳＳ基準の電圧ＶＧＬである。パワートランジスタ部４００の電源は、ＶＳＳ基準の電圧ＶＤＤＯである。例えば、ＶＤＤはＶＳＳ基準で５Ｖ、ＶＧＨはＶＯＵＴ基準で１０Ｖ、ＶＧＬはＶＳＳ基準で１０Ｖ、ＶＤＤＯはＶＳＳ基準で１２Ｖ、ＶＯＵＴはＶＳＳかＶＤＤである。

図７のスイッチング駆動回路の動作波形例を図８に示す。ＩＮ端子から入力された信号電圧（ハイレベルはＶＤＤ、ローレベルはＶＳＳ）は、ハイサイドレベルシフト回路２１１でレベルシフトされ、ハイサイドプリドライバ３２１によって駆動力を高め（出力インピーダンスを小さくし）、ハイサイドＮＭＯＳパワートランジスタ４０１のゲートに印加する。また、ＩＮ端子から入力された信号電圧は、一方で、インバータ１１１で反転され、ローサイドレベルシフト回路２１２でレベルシフトされ、ローサイドプリドライバ３２２によって駆動力を高め（出力インピーダンスを小さくし）、ローサイドＮＭＯＳパワートランジスタ４０２のゲートに印加する。ハイサイドＮＭＯＳパワートランジスタ４０１が駆動されるとき、ハイサイドプリドライバ３２１の出力インピーダンスは充分に低く設定される。また、ローサイドＮＭＯＳパワートランジスタ４０２が駆動されるとき、ローサイドプリドライバ３２２の出力インピーダンスは充分に低く設定される。

次に、短絡検出回路５００Ａを備えたスイッチング駆動回路を図９に示す。同図のスイッチング駆動回路のコントロールロジック部１００Ｂは、インバータ１２１、ＡＮＤ回路１２２、ＮＯＲ回路１２３からなる。レベルシフト部２００Ａ、プリドライバ部３００Ａ、パワートランジスタ部４００は図７と同じである。短絡検出回路５００Ａは、ハイサイドＮＭＯＳパワートランジスタ４０１がオンするとき同期してオンするハイサイドスイッチ５０１、ローサイドＮＭＯＳパワートランジスタ４０２がオンするとき同期してオンするローサイドスイッチ５０２、ハイサイド基準電圧源５０３、ローサイド基準電圧源５０４、ハイサイドコンパレータ５０５、ローサイドコンパレータ５０６、ハイサイドレベルシフト回路５０７、ローサイドレベルシフト回路５０８、ＯＲ回路５０９、Ｄフリップフロップ５１０、プルアップ抵抗Ｒ３、プルダウン抵抗Ｒ４で構成される。

短絡検出回路５００Ａの電源に関して、ハイサイドコンパレータ５０５およびローサイドコンパレータ５０６の電源はＶＳＳ基準の電圧ＶＤＤＯ、ハイサイドレベルシフト回路５０７、ローサイドレベルシフト回路５０８、ＯＲ回路５０９、およびＤフリップフロップ５１０の電源はＶＳＳ基準の電圧ＶＤＤである。

ここで、ＯＵＴ端子とＶＳＳの間で短絡が発生し、このときオンしているハイサイドＮＭＯＳパワートランジスタ４０１に短絡電流が流れると、ＶＤＤＯ−ＯＵＴ端子間で短絡電圧が発生する。これにより、ＯＵＴ端子の電圧がハイサイド基準電圧源５０３の電圧ＶＨＲＥＦを下回ると、ハイサイドコンパレータ５０５は反転入力端子が非反転入力端子の電圧より低くなり、その出力がＶＤＤＯになる。なお、このとき、ローサイドスイッチ５０２はオフ状態であり、プルダウン抵抗Ｒ４によってローサイドコンパレータ５０６の非反転入力端子はＶＳＳに保たれ、その出力はＶＳＳである。よって、ハイサイドレベルシフト回路５０７によって、ＶＤＤＯがＶＤＤに変換された電圧がノードＨＤＣＴに現れる。このＶＤＤはＯＲ回路５０９を通過し、Ｄフリップフロップ５１０のＣＬＫ端子に到達する。ＣＬＫ端子の電圧がＶＳＳからＶＤＤに遷移すると、Ｄフリップフロップ５１０のデータ端子に印加されているＶＤＤがＯＣＰ端子に出力される。ＯＣＰ端子がＶＤＤになると、コントロールロジック部１００ＢのＡＮＤ回路１２２の出力がＶＳＳになり、ハイサイドプリドライバ３２１のノードＨＧがＶＯＵＴに変化し、ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態になる。ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態になると、ＯＵＴ端子はフローティング状態になって短絡電流が停止する。このときの動作波形例を図１０に示す。

逆に、ＶＤＤＯとＯＵＴ端子の間で短絡が発生し、このときオンしているローサイドＮＭＯＳパワートランジスタ４０２に短絡電流が流れると、ＯＵＴ端子−ＶＳＳ間で短絡電圧が発生する。これにより、ＯＵＴ端子の電圧がローサイド基準電圧源５０４の電圧ＶＬＲＥＦを超えると、ローサイドコンパレータ５０６の出力がＶＤＤＯになる。なお、このとき、ハイサイドスイッチ５０１はオフ状態であり、プルアップ抵抗Ｒ３によってハイサイドコンパレータ５０５の反転入力端子はＶＤＤＯに保たれ、その出力はＶＳＳである。よって、ローサイドレベルシフト回路５０８によって、ＶＤＤＯがＶＤＤに変換されてノードＬＤＣＴに現れる。このＶＤＤはＯＲ回路５０９を通過し、Ｄフリップフロップ５１０のＣＬＫ端子に到達する。ＣＬＫ端子の電圧がＶＳＳからＶＤＤに遷移すると、Ｄフリップフロップ５１０のデータ端子に印加されているＶＤＤがＯＣＰ端子に出力される。ＯＣＰ端子がＶＤＤになると、コントロールロジック部１００ＢのＮＯＲ回路１２３の出力がＶＳＳになり、ローサイドプリドライバ３２２のノードＬＧがＶＳＳに変化し、ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になる。ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になると、ＯＵＴ端子はフローティング状態になって短絡電流が停止する。このときの動作波形例を図１１に示す。

ただし、以上の短絡検出回路５００Ａの動作は理想状態におけるものであり、実際の回路に適用すると、次の２つの問題が発生する。すなわち、ＯＵＴ端子の電圧のリンギングによる短絡誤検出動作と、ハイサイドＮＭＯＳパワートランジスタ４０１やローサイドＮＭＯＳパワートランジスタ４０２がオフする時のオーバーシュートによって引き起こされるパワートランジスタ４０１，４０２の破壊である。

まず、電圧ＶＯＵＴのリンギングによる短絡誤検出について、図１２、図１３に示す動作波形図を用いて説明する。図１２に示すのは、図９のスイッチング駆動回路におけるＩＮ端子、ＯＵＴ端子に実際に見られる波形例である。同図に示すように、ＯＵＴ端子の電圧波形には、ＶＤＤＯ端子、ＶＳＳ端子およびＯＵＴ端子に寄生するインダクタンス成分、パワートランジスタの容量成分およびオン抵抗などの影響で、スイッチング時にリンギングを生じる。

そのため、図１３に示すように、ＯＵＴ端子の電圧が、ＶＳＳからＶＤＤＯに遷移するとき、リンギング中にハイサイド基準電圧源５０３の電圧ＶＨＲＥＦよりも低下することがある。ＯＵＴ端子の電圧がＶＨＲＥＦよりも低下すると、ノードＨＤＣＴの電圧がＶＤＤになり、短絡を誤検出してしまう。また、図示しないが、逆に、ＯＵＴ端子の電圧がＶＤＤＯからＶＳＳに遷移するとき、リンギングしてローサイド基準電圧源５０４の電圧ＶＬＲＥＦよりも上昇することがある。ＯＵＴ端子の電圧がＶＬＲＥＦよりも上昇すると、ＬＤＣＴの電圧がＶＤＤになり、短絡を誤検出してしまう。

このリンギングによる誤動作を解決する手段として一般的な方法が、ブランキング回路の導入である。ブランキング回路とは、ブランキング期間と呼ばれる一定期間未満のパルス幅の信号を通過させない回路である。このブランキング回路の導入について、図１４〜１６を用いて説明する。

図１４がブランキング回路を加えた短絡検出回路５００Ｂを有するスイッチング駆動回路の実現例である。ハイサイドコンパレータ５０７とＯＲ回路５０９の間にハイサイドブランキング回路５１１を挿入し、ローサイドコンパレータ５０８とＯＲ回路５０９の間にローサイドブランキング回路５１２を挿入している。

次に図１５を用いて、ＯＵＴ−ＶＳＳ間を短絡させた場合について、ブランキング回路５１１の動作を説明する。同図に示すように、ＯＵＴ端子の電圧がハイサイド基準電圧源５０３の電圧ＶＨＲＥＦよりも低下すると、ノードＨＤＣＴの電圧がＶＤＤになる。しかし、ノードＨＤＣＴの電圧がＶＤＤになってもただちにＯＣＰ端子はＶＤＤにならず、ＨＤＣＴの電圧が一定時間ＶＤＤを維持した後にハイサイドブランキング回路５１１の出力ノードＨＢＬＫＯがＶＤＤとなる。その結果ＯＣＰ端子がＶＤＤとなる。ＶＤＤＯ−ＯＵＴ間の短絡についても同様である。

次に、図１６を用いて、通常動作時について、ブランキング回路の動作を説明する。同図に示すように、ＯＵＴ端子の電圧がＶＳＳからＶＤＤＯに、あるいはＶＤＤＯからＶＳＳに遷移した直後にリンギングが発生する。このリンギングによって、ＯＵＴ端子の電圧がＶＳＳからＶＤＤＯに遷移した直後、ハイサイド基準電圧源５０３の電圧ＶＨＲＥＦよりも低下したときにノードＨＤＣＴの電圧がＶＤＤになる。また、ＯＵＴ端子の電圧がＶＤＤＯからＶＳＳに遷移した直後、ローサイド基準電圧源５０３の電圧ＶＬＲＥＦよりも上昇したときにノードＬＤＣＴの電圧がＶＤＤになる。

しかし、このノードＨＤＣＴ，ＬＤＣＴの電圧のパルス幅がブランキング期間よりも短いので、ハイサイドブランキング回路５１１の出力ノードＨＢＬＫＯの電圧およびローサイドブランキング回路５１２の出力ノードＬＢＬＫＯの電圧はＶＳＳを維持する。よって、通常動作時のリンギングによってＯＣＰ端子がＶＤＤになることはなく、短絡検出回路５００Ｂの短絡誤検出を防ぐことができる。このようなリンギングによる短絡誤検出防止については、特許文献１に同様な記載がある。

次に、パワートランジスタ４０１，４０２のオフ時のオーバーシュートによる破壊について、図１７、図１８を用いて説明する。図１７に示すように、スイッチング駆動回路の電源端子ＶＤＤＯ，ＶＳＳ、出力端子ＯＵＴには、インダクタンス成分Ｌ１，Ｌ２，Ｌ３が寄生的に存在する。このインダクタンス成分Ｌ１，Ｌ２，Ｌ３、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のオン抵抗、並びに寄生容量などが要因となり、短絡検出後、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になった直後に、ＶＤＤＯ，ＶＳＳおよびＯＵＴ端子の電圧波形に大きなオーバーシュートが生じる。このオーバーシュートによって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２が、そのドレイン・ソース間電圧が耐圧を越えて、破壊されてしまうことがある。図１８はＯＵＴ端子−ＶＳＳ間が短絡した場合に、ハイサイドＮＭＯＳパワートランジスタ４０１が破壊される場合の動作波形例である。

上記問題を解決するためには、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のオフ時のＯＵＴ端子の電圧のオーバーシュートを減少させる必要がある。

パワートランジスタのスイッチングによるオーバーシュートを減少させる一般的な方法としては、図１９に示すように、パワートランジスタ４０１，４０２のゲートに直列抵抗Ｒ５，Ｒ６を接続し、この抵抗Ｒ５，Ｒ６を介してパワートランジスタ４０１，４０２を駆動するものがある。

ところが、この抵抗Ｒ５，Ｒ６の抵抗値が大きくなるほど、スイッチングによるオーバーシュートは減少するが、ＯＵＴ端子の電圧波形の立ち上がりおよび立ち下がり時間が長くなる。スイッチング駆動回路の電力効率、およびスイッチング駆動回路をＰＷＭ、ＰＤＭ変調などの用途に使用した場合、変調精度の観点から、立ち上がり時間および立ち下がり時間はできる限り短くする必要がある。そのため、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のゲートは、できる限り低インピーダンスで駆動することが好ましい。

そこで、上記問題を解決するためのより効果的な手段として、通常動作時には、低インピーダンスのプリドライバによって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のゲートを駆動し、短絡検出時には抵抗成分を介したもう１つの経路からハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２をオフさせる方法がある。

これを実現するために第１の対策を施した回路として図２０に示すスイッチング駆動回路がある。この回路は、コントロールロジック部１００、レベルシフト部２００、ハイサイドプリドライバ３００Ｈ、ローサイドプリドライバ３００Ｌ、パワートランジスタ部４００、ハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２で構成される。なお、短絡検出回路５００Ｂは省略した。コントロールロジック部１００は、インバータ１０１，１０２、ＯＲ回路１０３，１０４、ＡＮＤ回路１０５，１０６で構成される。ハイサイドプリドライバ３００Ｈは、インバータ３０１〜３０４、ハイサイドＰＭＯＳトランジスタ３０５、ハイサイドＮＭＯＳトランジスタ３０６で構成される。ローサイドプリドライバ３００Ｌは、インバータ３１１〜３１４、ローサイドＰＭＯＳトランジスタ３１５、ローサイドＮＭＯＳトランジスタ３１６で構成される。

図２０のスイッチング駆動回路では、ハイサイドＰＭＯＳトランジスタ３０５とハイサイドＮＭＯＳトランジスタ３０６を別々に制御するために、コントロールロジック１００からの信号伝達用の個別のレベルシフト回路２０１，２０２が追加となる。また、ローサイドＰＭＯＳトランジスタ３１５とローサイドＮＭＯＳトランジスタ３１６を別々に制御するために、コントロールロジック１００からの信号伝達用の個別のレベルシフト回路２０３，２０４が追加となる。

以下に同回路の動作について説明する。通常動作時には、ＯＣＰ端子がＶＳＳになるので、ハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２よりも充分に低インピーダンスであるハイサイドＰＭＯＳトランジスタ３０５、ハイサイドＮＭＯＳトランジスタ３０６、ローサイドＰＭＯＳトランジスタ３１５、ローサイドＮＭＯＳトランジスタ３１６によって、ＩＮ端子に入力する信号に応じて、ハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２が駆動される。

短絡検出時には、ＯＣＰ端子がＶＤＤになるので、ＭＯＳトランジスタ３０５，３０６，３１５，３１６が全てオフ状態になる。このため、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力インピーダンスはハイインピーダンスとなり、ハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２によって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２が徐々にオフ状態になる。このため、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態に遷移した直後のオーバーシュートは大きく低減される。

図２０のスイッチング駆動回路のＯＵＴ端子−ＶＳＳ間短絡時の動作波形を図２１に示す。同図に示すように、ＯＣＰ端子がＶＤＤになると、ハイサイドＰＭＯＳトランジスタ３０５のゲートノードＨＨＧはＶＧＨ、ハイサイドＮＭＯＳトランジスタ３０６のゲートノードＨＬＧはＶＯＵＴ、ローサイドＰＭＯＳトランジスタ３１５のゲートノードＬＨＧはＶＧＬ、ローサイドＮＭＯＳトランジスタ３１６のゲートノードＬＬＧはＶＳＳになる。すると、ＭＯＳトランジスタ３０５，３０６，３１５，３１６が全てオフ状態になる。その結果、ハイサイドＮＭＯＳパワートランジスタ４０１のゲートノードＨＧの電圧はプルダウン抵抗Ｒ１を経由してゆっくりとＶＯＵＴになる。したがって、ＶＤＤＯ端子およびＯＵＴ端子のオーバーシュートを大きく低減することができる。

図２２は第２の対策を施したスイッチング駆動回路である。この図２２は、図２０におけるハイサイドプルダウン抵抗Ｒ１を、ハイサイドプルダウン抵抗Ｒ７とハイサイドプルダウンＮＭＯＳトランジスタ７０１の直列回路に置換し、ＯＣＰ端子に現れる電圧を、レベルシフト部２００Ｂに配置したレベルシフト回路２０５によりレベルシフトして、そのＮＭＯＳトランジスタ７０１のゲートに印加するようにし、また、ローサイドプルダウン抵抗Ｒ２を、ローサイドプルダウン抵抗Ｒ８とローサイドプルダウンＮＭＯＳトランジスタ７０２の直列回路に置換し、ＯＣＰ端子に現れる電圧をそのＮＭＯＳトランジスタ７０２のゲートに印加するようにしたものである。

通常動作時には、ＯＣＰ端子がＶＳＳであるので、ハイサイドプルダウンＮＭＯＳトランジスタ７０１、ローサイドプルダウンＮＭＯＳトランジスタ７０２はオフ状態であり、ＩＮ端子に入力する信号に応じて、ハイサイドプリドライバ３００ＨのＭＯＳトランジスタ３０５，３０６およびローサイドプリドライバ３００ＬのＭＯＳトランジスタ３１５，３１６によって、ハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２が駆動される。

短絡検出時には、ＯＣＰ端子がＶＤＤになり、ハイサイドプリドライバ３００ＨのＭＯＳトランジスタ３０５，３０６およびローサイドプリドライバ３００ＬのＭＯＳトランジスタ３１５，３１６がオフ状態になる。また、ハイサイドプルダウンＮＭＯＳトランジスタ７０１およびローサイドプルダウンＮＭＯＳトランジスタ７０２がオン状態になる。ＭＯＳトランジスタ３０５，３０６，３１５，３１６がオフ状態になると、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力インピーダンスはハイインピーダンスとなり、ハイサイドプルダウン抵抗Ｒ７およびハイサイドプルダウンＮＭＯＳトランジスタ７０１、ローサイドプルダウン抵抗Ｒ８およびローサイドプルダウンＮＭＯＳトランジスタ７０２によって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２が徐々にオフ状態になる。よって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態に遷移した直後のオーバーシュートは大きく低減されることになる。ＯＵＴ端子−ＶＳＳ間短絡時の動作波形は、図２０に示したスイッチング駆動回路の動作波形（図２１）と同じである。以上のように短絡検出時にパワートランジスタを徐々にオフ状態にさせるものとして、特許文献２，３に記載がある。
特開２００２−１７１１４０号公報（図１３） 特開平０３−１８３２０９号公報（図１） 特開平１０−２７６０７５号公報（図１）

しかし、図２０、図２２のスイッチング駆動回路では、ＯＵＴ端子がＶＳＳ端子と短絡したとき、ブランキング期間中にＩＮ端子の入力信号がＶＤＤからＶＳＳに変化すると、ハイサイドプルダウン抵抗Ｒ１（図２２ではハイサイドプルダウン抵抗Ｒ７とハイサイドプルダウンＮＭＯＳトランジスタ７０１の直列回路）ではなく、低インピーダンスのハイサイドＰＭＯＳトランジスタ３０５およびハイサイドＮＭＯＳトランジスタ３０６の出力によって、ハイサイドＮＭＯＳパワートランジスタ４０１がオフされるため、ＯＵＴ端子およびＶＤＤＯ端子に大きなオーバーシュートが発生する。その結果、ハイサイドＮＭＯＳパワートランジスタ４０１を破壊してしまうことがあった。

また、ＯＵＴ端子がＶＤＤＯ端子と短絡したとき、ブランキング期間中にＩＮ端子の入力信号がＶＳＳからＶＤＤに変化すると、ローサイドプルダウン抵抗Ｒ２（図２２ではローサイドプルダウン抵抗Ｒ８とローサイドプルダウンＮＭＯＳトランジスタ７０２の直列回路）ではなく、低インピーダンスのローサイドＰＭＯＳトランジスタ３１５およびローサイドＮＭＯＳトランジスタ３１６の出力によって、ローサイドＮＭＯＳパワートランジスタ４０２がオフされるため、ＯＵＴ端子およびＶＳＳ端子に大きなオーバーシュートが発生する。その結果、ローサイドＮＭＯＳパワートランジスタ４０２を破壊してしまうことがあった。

本発明の目的は、短絡検出により発生したブランキング期間中に入力信号が変化してもパワートランジスタの破壊が生じないようにしたスイッチング駆動回路を提供することである。

上記目的を達成するため、請求項１にかかる発明は、出力端子に片端が共通接続されたハイサイドパワートランジスタおよびローサイドパワートランジスタと、入力信号のハイ／ローに応じて前記ハイサイドパワートランジスタをオン／オフさせるハイサイドプリドライバと、前記入力信号のハイ／ローに応じて前記ローサイドパワートランジスタをオフ／オンさせるローサイドプリドライバと、前記ハイサイドパワートランジスタ又は前記ローサイドパワートランジスタの短絡を検出すると、短絡第１検出信号を出力すると共に、該短絡第１検出信号が予め設定したブランキング期間中維持されると、短絡第２検出信号を出力する短絡検出回路と、該短絡検出回路が前記短絡第２検出信号を出力すると、前記入力信号のオン／オフに拘わらず前記ハイサイドプリドライバおよび前記ローサイドプリドライバの出力をハイインピーダンスに制御するコントロールロジック部と、前記ハイサイドパワートランジスタがオンしているとき前記ハイサイドプリドライバの出力がハイインピーダンスになると前記ハイサイドパワートランジスタを徐々にオフさせる第１のパワートランジスタオフ手段、および前記ローサイドパワートランジスタがオンしているとき前記ローサイドプリドライバの出力がハイインピーダンスになると前記ローサイドパワートランジスタを徐々にオフさせる第２のパワートランジスタオフ手段と、前記短絡検出回路が前記短絡第１検出信号を出力すると、前記入力信号を通過状態から保持状態に切り替える入力信号保持部と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のスイッチング駆動回路において、前記入力信号保持部が、前記入力信号の入力端子と前記コントロールロジック部との間に接続されたＤラッチでなることを特徴とする。
請求項３にかかる発明は、請求項１に記載のスイッチング駆動回路において、前記入力信号保持部が、前記入力信号の入力端子と前記ハイサイドプリドライバの入力側および前記ローサイドプリドライバの入力側との間に個々に接続されたＤラッチでなることを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のスイッチング駆動回路において、前記ハイサイドプリドライバが、前記入力信号のハイ／ローに応じてオン／オフする第１のＰＭＯＳトランジスタと、前記入力信号のハイ／ローに応じてオフ／オンする第１のＮＭＯＳトランジスタとを備え、前記ローサイドプリドライバが、前記入力信号のハイ／ローに応じてオフ／オンする第２のＰＭＯＳトランジスタと、前記入力信号のハイ／ローに応じてオン／オフする第２のＮＭＯＳトランジスタとを備え、前記ハイサイドパワートランジスタが、ゲートが前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレインに共通接続されたハイサイドＮＭＯＳパワートランジスタからなり、前記ローサイドパワートランジスタが、ゲートが前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのドレインに共通接続されたローサイドＮＭＯＳパワートランジスタからなり、前記第１のパワートランジスタオフ手段が、前記ハイサイドＮＭＯＳパワートランジスタのゲートとソース間に接続された第１の抵抗からなり、前記第２のパワートランジスタオフ手段が、前記ローサイドＮＭＯＳパワートランジスタのゲートとソース間に接続された第２の抵抗からなることを特徴とする。
請求項５にかかる発明は、請求項４に記載のスイッチング駆動回路において、前記第１の抵抗を、第３の抵抗と前記短絡検出回路が前記短絡第２検出信号を出力するとオンする第１のスイッチング素子との直列回路、又は前記第３の抵抗に相当する内部抵抗を有する第２のスイッチング素子に置き換え、前記第２の抵抗を、第４の抵抗と前記短絡検出回路が前記短絡第２検出信号を出力するとオンする第３のスイッチング素子との直列回路、又は前記第４の抵抗に相当する内部抵抗を有する第４のスイッチング素子に置き換えたことを特徴とする。

本発明によれば、短絡が発生すると、短絡第１検出信号を入力する入力信号保持部によって、入力信号の変化がパワートランジスタに伝達されることが禁止されるので、短絡発生から開始するブランキング期間中にオーバーシュートが発生することはなく、ハイサイドパワートランジスタおよびローサイドパワートランジスタが破壊されることはない。また、これらのパワートランジスタは、ブランキング期間が終了すると、短絡第２検出信号によってプリドライバがハイインピーダンスに制御され、第１および第２のパワートランジスタオフ手段によってこの時から徐々にオフ状態に制御されるので、この時点でもオーバーシュートが発生することはなく、破壊されることはない。

＜第１の実施例＞
図１は本発明の第１の実施例のスイッチング駆動回路の構成を示す回路図である。本スイッチング駆動回路は、コントロールロジック部１００、レベルシフト部２００、ハイサイドプリドライバ３００Ｈ、ローサイドプリドライバ３００Ｌ、パワートランジスタ部４００、ハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２、短絡検出回路５００、および入力信号保持部６００で構成される。

コントロールロジック部１００、レベルシフト部２００、ハイサイドプリドライバ３００Ｈ、ローサイドプリドライバ３００Ｌ、パワートランジスタ部４００、ハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２は、図２０で説明したスイッチング駆動回路と同じである。なお、ハイサイドプルダウン抵抗Ｒ１は請求項に記載の「第１のパワートランジスタオフ手段」の一例、ローサイドプルダウン抵抗Ｒ２は「第２のパワートランジスタオフ手段」の一例である。

短絡検出回路５００は、ハイサイドＮＭＯＳパワートランジスタ４０１がオンするとき同期してオンするハイサイドスイッチ５０１、ローサイドＮＭＯＳパワートランジスタ４０２がオンするときの同期してオンするローサイドスイッチ５０２、ハイサイド基準電圧源５０３、ローサイド基準電圧源５０４、ハイサイドコンパレータ５０５、ローサイドコンパレータ５０６、ハイサイドレベルシフト回路５０７、ローサイドレベルシフト回路５０８、ＯＲ回路５０９、Ｄフリップフロップ５１０、ハイサイドブランキング回路５１１、ローサイドブランキング回路５１２、ＮＯＲ回路５１３、プルアップ抵抗Ｒ３、プルダウン抵抗Ｒ４で構成される。

すなわち、短絡検出回路５００は、図１３で説明した短絡検出回路５００Ｂの構成に対し、ハイサイドレベルシフト回路５０７の出力ノードＨＤＣＴとローサイドレベルシフト回路５０８の出力ノードＬＤＣＴに入力が接続されたＮＯＲ回路５１３を追加したものである。このＮＯＲ回路５１３の電源はＶＳＳ基準のロジックレベルＶＤＤである。本実施例では、短絡第１検出信号はノードＨＤＣＴ，ＬＤＣＴに現れ、第２検出信号はノードＨＢＬＫＯ，ＬＢＬＫＯに現れる。

入力信号保持部６００は、ＶＳＳ基準のロジックレベルＶＤＤを電源とするＤラッチで構成され、ＩＮ端子とコントロールロジック部１００との間に接続され、前記したＮＯＲ回路５１３の出力によって制御される。

さて、ＩＮ端子がＶＤＤでＯＵＴ端子が短絡状態でないときには、Ｄラッチ６００のＣＬＫ端子はＶＤＤで信号通過状態にある。よって、ハイサイドＰＭＯＳトランジスタ３０５がオン状態、ハイサイドＮＭＯＳトランジスタ３０６がオフ状態、ローサイドＰＭＯＳトランジスタ３１５がオフ状態、ローサイドＮＭＯＳトランジスタ３１６がオン状態となる。その結果、ハイサイドＮＭＯＳパワートランジスタ４０１がオン状態、ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態となる。このとき、短絡検出回路５００のハイサイドスイッチ５０１がオン状態、ローサイドスイッチ５０２がオフ状態である。

もし、この状態でＯＵＴ−ＶＳＳ端子間が短絡すると、ハイサイドＮＭＯＳパワートランジスタ４０１に短絡電流が流れることによって、ハイサイドＮＭＯＳパワートランジスタ４０１のドレイン・ソース間に電位差が発生する。この電位差はハイサイドコンパレータ５０５によって、ハイサイド基準電圧源５０３の電圧ＶＨＲＥＦと比較され、前記電位差が電圧ＶＨＲＥＦよりも大きくなった場合に、ハイサイドコンパレータ５０５の出力がＶＤＤＯになる。すると、ハイサイドレベルシフト回路５０７によって、ＶＤＤＯがＶＤＤに変換されてノードＨＤＣＴに出力される。このＶＤＤがＮＯＲ回路５１３に入力されると、そのＮＯＲ回路５１３の出力はＶＳＳ（「短絡第１検出信号」）となり、前記Ｄラッチ６００のＣＬＫ端子はＶＳＳとなる。するとＤラッチ６００はＣＬＫ端子がＶＤＤからＶＳＳに切り替わる直前の信号を保持して出力を固定する。

その結果、前記ブランキング期間中にＩＮ端子の信号がＶＤＤからＶＳＳに変化しても、トランジスタ３０５，３０６，３１５，３１６のオン／オフ状態は変化しないため、ハイサイドＮＭＯＳパワートランジスタ４０１がオフされることはない。また、ブランキング期間が経過すると、ＯＣＰ端子がＶＤＤ（「短絡第２検出信号」）となり、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力がハイインピーダンスになり、ハイサイドプルダウン抵抗Ｒ１によって、ハイサイドＮＭＯＳトランジスタ４０１が徐々にオフ状態になる。

ＯＵＴ−ＶＳＳ間短絡時の動作波形例を図２に示す。このように、短絡発生から開始するブランキング期間中およびブランキング期間終了時にオーバーシュートが発生することはなく、ハイサイドパワートランジスタ４０１が破壊されることはない。

次に、ＩＮ端子がＶＳＳでＯＵＴ端子が短絡状態でないときには、Ｄラッチ６００のＣＬＫ端子はＶＤＤで信号通過状態にある。よって、ハイサイドＰＭＯＳトランジスタ３０５がオフ状態、ハイサイドＮＭＯＳトランジスタ３０６がオン状態、ローサイドＰＭＯＳトランジスタ３１５がオン状態、ローサイドＮＭＯＳトランジスタ３１６がオフ状態となる。その結果、ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態、ローサイドＮＭＯＳパワートランジスタ４０２がオン状態となる。このとき、短絡検出回路５００のハイサイドスイッチ５０１がオフ状態、ローサイドスイッチ５０２がオン状態である。

もし、この状態でＶＤＤＯ−ＯＵＴ端子間が短絡すると、ローサイドＮＭＯＳパワートランジスタ４０２に短絡電流が流れることによって、ローサイドＮＭＯＳパワートランジスタ４０２のドレイン・ソース間に電位差が発生する。この電位差はローサイドコンパレータ５０６によって、ローサイド基準電圧源５０４の電圧ＶＬＲＥＦと比較され、前記電位差が電圧ＶＬＲＥＦよりも大きくなった場合に、ローサイドコンパレータ５０６の出力がＶＤＤＯになる。すると、ローサイドレベルシフト回路５０８によって、ＶＤＤＯがＶＤＤに変換されてノードＬＤＣＴに出力される（「短絡第１検出信号」）。このＶＤＤがＮＯＲ回路５１３に入力されると、そのＮＯＲ回路５１３の出力はＶＳＳとなり、前記Ｄラッチ６００のＣＬＫ端子はＶＳＳとなる。するとＤラッチ６００はＣＬＫ端子がＶＤＤからＶＳＳに切り替わる直前の信号を保持して出力を固定する。

その結果、前記ブランキング期間中にＩＮ端子の信号がＶＳＳからＶＤＤに変化しても、トランジスタ３０５，３０６，３１５，３１６のオン／オフ状態は変化しないため、ローサイドＮＭＯＳパワートランジスタ４０２がオフされることはない。また、ブランキング期間が経過すると、ノードＬＢＬＫＯがＶＤＤ（「短絡第２検出信号」）となり、ＯＣＰ端子がＶＤＤとなる。その結果、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力がハイインピーダンスになり、ローサイドプルダウン抵抗Ｒ２によって、ローサイドＮＭＯＳトランジスタ４０２が徐々にオフ状態になる。

ＶＤＤＯ−ＯＵＴ間短絡時の動作波形例を図３に示す。このように、短絡発生から開始するブランキング期間中およびブランキング期間終了時にオーバーシュートが発生することはなく、ローサイドパワートランジスタ４０２が破壊されることはない。

＜第２の実施例＞
図４は本発明の第２の実施例のスイッチング駆動回路の構成を示す回路図である。本スイッチング駆動回路は、入力信号保持部６００Ａを、コントロールロジック部１００とレベルシフト部２００の間に挿入した点が図１で説明した実施例のスイッチング駆動回路と異なる。入力信号保持部６００Ａは、ＯＲ回路１０３の出力側とレベルシフト回路２０１の入力側との間に挿入されたＤラッチ６０１、ＡＮＤ回路１０５の出力側とレベルシフト回路２０２の入力側との間に挿入されたＤラッチ６０２、ＯＲ回路１０４の出力側とレベルシフト回路２０３の入力側との間に挿入されたＤラッチ６０３、ＡＮＤ回路１０６の出力側とレベルシフト回路２０４の入力側との間に挿入されたＤラッチ６０４により構成されている。

ＩＮ端子がＶＤＤでＯＵＴ端子が短絡状態でないときには、Ｄラッチ６０１〜６０４のＣＬＫ端子はＶＤＤで信号通過状態にある。よって、図１のスイッチング駆動回路と同様に、ハイサイドＮＭＯＳパワートランジスタ４０１がオン状態、ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態となる。このとき、短絡検出回路５００のハイサイドスイッチ５０１がオン状態、ローサイドスイッチ５０２がオフ状態である。

もし、この状態でＯＵＴ−ＶＳＳ端子間が短絡すると、ハイサイドＮＭＯＳパワートランジスタ４０１に短絡電流が流れることによって、ハイサイドＮＭＯＳパワートランジスタ４０１のドレイン・ソース間に電位差が発生する。この電位差はハイサイドコンパレータ５０５によって、ハイサイド基準電圧源５０３の電圧ＶＨＲＥＦと比較され、前記電位差が電圧ＶＨＲＥＦよりも大きくなった場合は、ハイサイドコンパレータ５０５の出力がＶＤＤＯになり、ハイサイドレベルシフト回路５０７によって、ＶＤＤＯがＶＤＤに変換されて、ノードＨＤＣＴに出力される（「短絡第１検出信号」）。そして、ＮＯＲ回路５１３の出力がＶＳＳとなり、Ｄラッチ６０１〜６０４のＣＬＫ端子がＶＳＳとなり、Ｄラッチ６０１〜６０４はＣＬＫ端子がＶＤＤからＶＳＳに切り替わる直前の信号を保持して出力を固定する。

その結果、前記ブランキング期間中にＩＮ端子の信号がＶＤＤからＶＳＳに変化しても、トランジスタ３０５，３０６，３１５，３１６のオン／オフ状態は変化せず、ハイサイドＮＭＯＳパワートランジスタ４０１がオフされることはない。また、ブランキング期間が経過すると、ＨＢＬＫＯがＶＤＤ（「短絡第２検出信号」）となり、ＯＣＰ端子がＶＤＤとなる。その結果、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力がハイインピーダンスになり、ハイサイドプルダウン抵抗Ｒ１によって、ハイサイドＮＭＯＳトランジスタ４０１が徐々にオフ状態になる。ＯＵＴ−ＶＳＳ間短絡時の動作波形例を図５に示す。

次に、ＩＮ端子がＶＳＳでＯＵＴ端子が短絡状態でないときには、Ｄラッチ６０１〜６０４のＣＬＫ端子はＶＤＤで信号通過状態にある。よって、図１のスイッチング駆動回路と同様に、ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態、ローサイドＮＭＯＳパワートランジスタ４０２がオン状態となる。このとき、短絡検出回路５００のハイサイドスイッチ５０１がオフ状態、ローサイドスイッチ５０２がオンフ状態である。

もし、この状態でＶＤＤＯ−ＯＵＴ端子間が短絡すると、ローサイドＮＭＯＳパワートランジスタ４０２に短絡電流が流れることによって、ローサイドＮＭＯＳパワートランジスタ４０２のドレイン・ソース間に電位差が発生する。この電位差はローサイドコンパレータ５０６によって、ローサイド基準電圧源５０４の電圧ＶＬＲＥＦと比較され、前記電位差が電圧ＶＬＲＥＦよりも大きくなった場合は、ローサイドコンパレータ５０６の出力がＶＤＤＯになり、ローサイドレベルシフト回路５０８によってＶＤＤＯがＶＤＤに変換されて、ノードＬＤＣＴに出力される（「短絡第１検出信号」）。そして、ＮＯＲ回路５１３の出力がＶＳＳとなり、Ｄラッチ６０１〜６０４のＣＬＫ端子がＶＳＳとなり、Ｄラッチ６０１〜６０４はＣＬＫ端子がＶＤＤからＶＳＳに切り替わる直前の信号を保持して出力を固定する。

その結果、前記ブランキング期間中にＩＮ端子の信号がＶＳＳからＶＤＤに変化しても、トランジスタ３０５，３０６，３１５，３１６のオン／オフ状態は変化せず、ローサイドＮＭＯＳパワートランジスタ４０２がオフされることはない。また、ブランキング期間が経過すると、ノードＬＢＬＫＯがＶＤＤ（「短絡第２検出信号」）となり、ＯＣＰ端子がＶＤＤとなる。その結果、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力がハイインピーダンスになり、ローサイドプルダウン抵抗Ｒ２によって、ローサイドＮＭＯＳトランジスタ４０２が徐々にオフ状態になる。ＶＤＤＯ−ＯＵＴ間短絡時の動作波形例を図６に示す。

＜その他の実施例＞
なお、図１および図４のスイッチング駆動回路において、ハイサイドプルダウン抵抗Ｒ１は、図２２で説明したスイッチング駆動回路のハイサイドプルダウン抵抗Ｒ７とハイサイドプルダウンＮＭＯＳトランジスタ７０１（スイッチング素子）の直列回路に置き換え、ローサイドプルダウン抵抗Ｒ２は、図２２で説明したスイッチング駆動回路のローサイドプルダウン抵抗Ｒ８とローサイドプルダウンＮＭＯＳトランジスタ７０２（スイッチング素子）の直列回路に置き換えることができる。ハイサイドプルダウンＮＭＯＳトランジスタ７０１およびローサイドプルダウンＮＭＯＳトランジスタ７０２は、ＯＣＰ端子がＶＤＤになったときにオン状態となる。また、ハイサイドプルダウンＮＭＯＳトランジスタ７０１およびローサイドプルダウンＮＭＯＳトランジスタ７０２のオン抵抗をハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２と同様な抵抗値に設定すれば、ハイサイドプルダウン抵抗Ｒ７、ローサイドプルダウン抵抗Ｒ８を省略することもできる。更に、ハイサイドＮＭＯＳパワートランジスタ４０１は、ＮＭＯＳトランジスタに限られず、ＰＭＯＳトランジスタに置き換えることもできる。

本発明の第１の実施例のスイッチング駆動回路の構成を示す回路図である。 図１のスイッチング駆動回路の動作波形図である。 図１のスイッチング駆動回路の動作波形図である。 本発明の第２の実施例のスイッチング駆動回路の構成を示す回路図である。 図４のスイッチング駆動回路の動作波形図である。 図４のスイッチング駆動回路の動作波形図である。 従来のスイッチング駆動回路の基本構成を示す回路図である。 図７のスイッチング駆動回路の動作波形図である。 短絡検出回路を備えた従来のスイッチング駆動回路の基本構成を示す回路図である。 図９のスイッチング駆動回路の動作波形図である。 図９のスイッチング駆動回路の動作波形図である。 図９のスイッチング駆動回路のリンギングによる影響の説明のための動作波形図である。 図９のスイッチング駆動回路のリンギングによる誤動作の説明のための動作波形図である。 リンギング対策を施した従来のスイッチング駆動回路の回路図である。 図１４のスイッチング駆動回路の動作波形図である。 図１４のスイッチング駆動回路の動作波形図である。 寄生インダクタンス成分を有する従来のスイッチング駆動回路の回路図である。 図１７のスイッチング駆動回路の動作波形図である。 短絡検出回路によってパワートランジスタがオフ状態にされるときのパワートランジスタ破壊の第１の対策を施した従来のスイッチング駆動回路の回路図である。 短絡検出回路によってパワートランジスタがオフ状態にされるときのパワートランジスタ破壊の第２の対策を施した従来のスイッチング駆動回路の回路図である。 図２０のスイッチング駆動回路の動作波形図である。 短絡検出回路によってパワートランジスタがオフ状態にされたことによるパワートランジスタ破壊の第２の対策を施した従来の別の例のスイッチング駆動回路の回路図である。 ブランキング期間中に入力信号が変化したことによるパワートランジスタ破壊の説明のためのスイッチング駆動回路の動作波形図である。

符号の説明

１００，１００Ａ，１００Ｂ：コントロールロジック部、１０１，１０２：インバータ、１０３，１０４：ＯＲ回路、１０５，１０６：ＡＮＤ回路、１１１：インバータ、１２１：インバータ、１２２：ＡＮＤ回路、１２３：ＮＯＲ回路
２００，２００Ａ，２００Ｂ：レベルシフト部、２０１〜２０５、２１１，２１２：レベルシフト回路
３００，３００Ａ：プリドライバ部、３００Ｈ，３２１：ハイサイドプリドライバ、３００Ｌ，３２２：ローサイドプリドライバ、３０１〜３０４，３１１〜３１４：インバータ、３０５，３１５：ＰＭＯＳトランジスタ、３０６，３１６：ＮＭＯＳトランジスタ
４００：パワートランジスタ部、４０１：ハイサイドＮＭＯＳパワートランジスタ、４０２：ローサイドＮＭＯＳパワートランジスタ
５００：短絡検出回路、５０１：ハイサイドスイッチ、５０２：ローサイドスイッチ、５０３：ハイサイド基準電圧源、５０４：ローサイド基準電圧源、５０５：ハイサイドコンパレータ、５０６：ローサイドコンパレータ、５０７：ハイサイドレベルシフト回路、５０８：ローサイドレベルシフト回路、５０９：ＯＲ回路、５１０：Ｄフリップフロップ、５１１：ハイサイドブランキング回路、５１２：ローサイドブランキング回路、５１３：ＮＯＲ回路
６００：入力信号保持部（Dラッチ）、６００Ａ：入力信号保持部、６０１〜６０４：Ｄラッチ
７０１：ハイサイドプルダウンＮＭＯＳトランジスタ、７０２：ローサイドプルダウンＮＭＯＳトランジスタ

Claims (5)

1. 出力端子に片端が共通接続されたハイサイドパワートランジスタおよびローサイドパワートランジスタと、
   入力信号のハイ／ローに応じて前記ハイサイドパワートランジスタをオン／オフさせるハイサイドプリドライバと、
   前記入力信号のハイ／ローに応じて前記ローサイドパワートランジスタをオフ／オンさせるローサイドプリドライバと、
   前記ハイサイドパワートランジスタ又は前記ローサイドパワートランジスタの短絡を検出すると、短絡第１検出信号を出力すると共に、該短絡第１検出信号が予め設定したブランキング期間中維持されると、短絡第２検出信号を出力する短絡検出回路と、
   該短絡検出回路が前記短絡第２検出信号を出力すると、前記入力信号のオン／オフに拘わらず前記ハイサイドプリドライバおよび前記ローサイドプリドライバの出力をハイインピーダンスに制御するコントロールロジック部と、
   前記ハイサイドパワートランジスタがオンしているとき前記ハイサイドプリドライバの出力がハイインピーダンスになると前記ハイサイドパワートランジスタを徐々にオフさせる第１のパワートランジスタオフ手段、および前記ローサイドパワートランジスタがオンしているとき前記ローサイドプリドライバの出力がハイインピーダンスになると前記ローサイドパワートランジスタを徐々にオフさせる第２のパワートランジスタオフ手段と、
   前記短絡検出回路が前記短絡第１検出信号を出力すると、前記入力信号を通過状態から保持状態に切り替える入力信号保持部と、
   を備えることを特徴とするスイッチング駆動回路。
2. 請求項１に記載のスイッチング駆動回路において、
   前記入力信号保持部が、前記入力信号の入力端子と前記コントロールロジック部との間に接続されたＤラッチでなることを特徴とするスイッチング駆動回路。
3. 請求項１に記載のスイッチング駆動回路において、
   前記入力信号保持部が、前記入力信号の入力端子と前記ハイサイドプリドライバの入力側および前記ローサイドプリドライバの入力側との間に個々に接続されたＤラッチでなることを特徴とするスイッチング駆動回路。
4. 請求項１乃至３のいずれか１つに記載のスイッチング駆動回路において、
   前記ハイサイドプリドライバが、前記入力信号のハイ／ローに応じてオン／オフする第１のＰＭＯＳトランジスタと、前記入力信号のハイ／ローに応じてオフ／オンする第１のＮＭＯＳトランジスタとを備え、
   前記ローサイドプリドライバが、前記入力信号のハイ／ローに応じてオフ／オンする第２のＰＭＯＳトランジスタと、前記入力信号のハイ／ローに応じてオン／オフする第２のＮＭＯＳトランジスタとを備え、
   前記ハイサイドパワートランジスタが、ゲートが前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのドレインに共通接続されたハイサイドＮＭＯＳパワートランジスタからなり、
   前記ローサイドパワートランジスタが、ゲートが前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのドレインに共通接続されたローサイドＮＭＯＳパワートランジスタからなり、
   前記第１のパワートランジスタオフ手段が、前記ハイサイドＮＭＯＳパワートランジスタのゲートとソース間に接続された第１の抵抗からなり、
   前記第２のパワートランジスタオフ手段が、前記ローサイドＮＭＯＳパワートランジスタのゲートとソース間に接続された第２の抵抗からなる、
   ことを特徴とするスイッチング駆動回路。
5. 請求項４に記載のスイッチング駆動回路において、
   前記第１の抵抗を、第３の抵抗と前記短絡検出回路が前記短絡第２検出信号を出力するとオンする第１のスイッチング素子との直列回路、又は前記第３の抵抗に相当する内部抵抗を有する第２のスイッチング素子に置き換え、
   前記第２の抵抗を、第４の抵抗と前記短絡検出回路が前記短絡第２検出信号を出力するとオンする第３のスイッチング素子との直列回路、又は前記第４の抵抗に相当する内部抵抗を有する第４のスイッチング素子に置き換えた、
   ことを特徴とするスイッチング駆動回路。

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